JP3362722B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ構造を有する半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳトランジスタ構造を有する半導体
装置の製造方法においては、半導体装置の微細化，高速
化に対応するために、拡散層及びゲート電極の低抵抗化
が重要な要素技術の一つとなっている。この目的のため
に、通常、トランジスタのソース・ドレイン（ＳＤ）及
びゲート電極の表面に低抵抗の高融点金属シリサイドを
形成する、いわゆるサリサイド技術が採用されている。
このサリサイド技術に基づく製造方法をＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＰＭ
ＯＳトランジスタに適用した例を図４に基いて説明す
る。

【０００３】図４Ａ（ａ）に示すように、シリコン基板
４００上に所望のウェル領域及び素子分離領域（図示せ
ず）を形成した後、前記素子分離領域に囲まれた活性領
域表面にゲート酸化膜４０１及び多結晶シリコン膜４０
２を形成する。

【０００４】続いて、多結晶シリコン膜４０２上に公知
のリソグラフィー技術を用いてゲート電極形成のための
マスクパターン４０３を形成する。

【０００５】次に図４Ａ（ｂ）に示すように、公知のド
ライエッチング技術を用い、マスクパターン４０３の形
状に多結晶シリコン膜４０２をドライエッチングして、
多結晶シリコン膜４０２からなるゲート電極４０４を形
成する。

【０００６】さらに図４Ｂ（ｃ）に示すように、シリコ
ン基板４００に対して第１のＰ型不純物４０５をイオン
注入し、第１の浅い拡散層領域４０６をゲート電極４０
４の両側に形成する。

【０００７】続いて図４Ｂ（ｄ）に示すように、公知の
ＣＶＤ技術を用いてシリコン基板４００上にシリコン酸
化膜４０７を形成する。

【０００８】次に図４Ｃ（ｅ）に示すように、公知のド
ライエッチング技術を用いて前記シリコン酸化膜４０７
をエッチバックし、ゲート電極４０４の側面にサイドウ
ォール・スペーサ膜４０８を形成する。

【０００９】さらに図４Ｃ（ｆ）に示すように、シリコ
ン基板４００に対して第２のＰ型不純物４０９をイオン
注入し、トランジスタのソース・ドレイン（ＳＤ）領域
４１０を形成する。

【００１０】続けて図４Ｄ（ｇ）に示すように、公知の
スパッタリング技術を用いてシリコン基板４００上に高
融点金属膜４１１を成膜する。

【００１１】次に高融点金属膜４１１とシリコン（基板
４００及びゲート電極４０４）とのシリサイド化反応を
起こすための熱処理を行った後、サイドウォール・スペ
ーサ膜４０８上に存在する未反応の高融点金属膜４１１
を公知のウェットエッチング技術により除去すると、図
４Ｄ（ｈ）に示すように、ゲート電極４０４の上部及び
トランジスタのソース・ドレイン領域４１０にのみ高融
点金属シリサイド層４１２が形成されたサリサイド構造
のＭＯＳトランジスタが形成される。

【００１２】

【発明が解決しようとする課題】しかしながら、素子の
微細化により浅接合化が進むと、高融点金属シリサイド
層（膜）４１２の薄膜化が必要となるため、シリコン基
板最表面の状態がシリサイド化反応に及ぼす影響が顕著
になる。特に、サイドウォール・スペーサ膜４０８の直
下にイオン注入やドライエッチングプロセスによって導
入されたダメージ層が存在すると、図４Ｅ（ｉ）に示す
ように、トランジスタのソース・ドレイン領域４１０に
形成されるべき高融点金属シリサイド層４１２の一部４
１３がサイドウォール・スペーサ膜４０８の直下にまで
形成される場合がある。

【００１３】この結果、微細化の進んだ半導体装置で
は、サイドウォール・スペーサ膜４０８の膜厚が薄い、
すなわちサイドウォール・スペーサ膜４０８の端部とゲ
ート電極４０４の端部の距離が近いために、ゲート電極
４０４とソース・ドレイン領域４１０の間が高融点金属
シリサイド層４１２によりショートを起こしやすいとい
う問題がある。

【００１４】またゲート電極４０４とソース・ドレイン
領域４１０の間が高融点金属シリサイド層４１２により
ショートしない場合でも、高融点金属シリサイド層４１
２の一部４１３がゲート酸化膜４０１に接触して存在す
るため、ゲート酸化膜４０１が劣化するという可能性が
生じる。

【００１５】また特開平１０−０７９５０６号公報に
は、ゲート電極形成後に窒素等の不純物を注入すること
により、導電型不純物の拡散抑制による低抵抗拡散層を
形成する技術が開示されている。

【００１６】特開平１０−０７９５０６号公報に記載さ
れた技術では、ゲート電極形成後に窒素等の不純物を注
入して、ゲート酸化膜の両端に酸窒化層を形成している
が、この技術は、シリサイド反応阻止の効果がないもの
である。何故ならば、特開平に記載された「窒素の濃度
が極めて微量であるので、窒素の導入によってシリサイ
ド化処理が阻害されることはない。」という記載から明
らかである。したがって、特開平１０−０７９５０６号
公報に記載された技術は、高融点金属シリサイド層４１
２の一部４１３がサイドウォール・スペーサ膜４０８の
直下に異常成長するのを抑制して、ゲート電極４０４と
ソース・ドレイン領域４１０の間でのショートを回避す
るための技術的手段として採用することは不可能であ
る。

【００１７】本発明の目的は、高融点金属サリサイド構
造を用いたソース・ドレインを形成する際に、側壁膜直
下にシリサイド化反応を抑制するための不純物層を形成
することにより、ゲート電極とソース・ドレイン領域の
間でのリークを回避する半導体装置の製造方法を提供す
ることにある。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、サリサイド
構造を用いたトランジスタのソース・ドレイン領域を形
成する半導体装置の製造方法であって、ゲート電極に形
成する側壁膜の下方に金属シリサイド反応抑制のための
不純物層を形成することにより、トランジスタのゲート
電極とソース・ドレインの間のリークを抑制し、前記側
壁膜の形成後に、前記金属シリサイド反応抑制のための
不純物層を除去するものである。

【００１９】また本発明に係る半導体装置の製造方法
は、サリサイド構造を用いたトランジスタのソース・ド
レインを形成する半導体装置の製造方法であって、ゲー
ト電極形成後の半導体基板表面に、該半導体基板の導電
型を決定しない不純物をイオン注入することにより、前
記ゲート電極に形成する側壁膜の下方に金属シリサイド
反応抑制層を形成して、トランジスタのゲート電極とソ
ース・ドレインの間のリークを抑制し、前記側壁膜の形
成後に、前記金属シリサイド反応抑制のための不純物層
を除去するものである。

【００２０】また前記半導体基板の導電型を決定しない
不純物は、酸素，窒素または炭素のいずれかである。

【００２１】また前記半導体基板の導電型を決定しない
不純物が酸素である場合には、半導体基板最表面の不純
物濃度を１Ｅ２０／ｃｍ³以上に設定し、また前記半導
体基板の導電型を決定しない不純物が窒素である場合に
は、半導体基板最表面の不純物濃度を１Ｅ１８／ｃｍ³
以上に設定し、また前記半導体基板の導電型を決定しな
い不純物が炭素である場合には、半導体基板最表面の不
純物濃度を１Ｅ１９／ｃｍ³以上に設定する。

【００２２】またサリサイド構造を用いたトランジスタ
のソース・ドレインを形成する半導体装置の製造方法で
あって、ゲート電極形成後に、エクステンション（ｅｘ
ｔｅｎｓｉｏｎ）注入そのものを、半導体基板最表面に
高濃度不純物層が形成される条件で行ない、前記ゲート
電極に形成する側壁膜の下方に金属シリサイド反応抑制
層を形成して、トランジスタのゲート電極とソース・ド
レインの間のリークを抑制し、前記側壁膜の形成後に、
前記金属シリサイド反応抑制のための不純物層を除去す
るものである。

【００２３】また前記ゲート電極に形成する前記側壁膜
を少なくとも２重構造として、前記ゲート電極から離間
して前記金属シリサイド反応抑制層を形成して、トラン
ジスタのゲート電極とソース・ドレインの間のリークを
抑制するものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２５】本発明に係る半導体装置の製造方法は、サ
リサイド構造を用いたトランジスタのソース・ドレイン
を形成する半導体装置の製造方法であって、サリサイド
構造を用いたトランジスタのソース・ドレイン（ＳＤ）
領域の形成において、ゲート電極に形成する側壁膜（サ
イドウォール・スペーサ膜）の下方に金属シリサイド反
応抑制のための不純物層を形成することによって、ゲー
トとソース・ドレイン（ＳＤ）の間のリークを抑制する
ことを特徴とするものである。

【００２６】図１に示す本発明による半導体装置の製造
方法は、サリサイド構造を用いたトランジスタのソース
・ドレイン（ＳＤ）領域の形成において、ゲート電極１
０４の形成後に基板表面にシリコン基板の導電型を決定
しない不純物をイオン注入することによって、金属シリ
サイド反応抑制層（高濃度酸素注入層１０６）を形成す
るものである。

【００２７】また図２に示す本発明に係る半導体装置の
製造方法は、サリサイド構造を用いたトランジスタのソ
ース・ドレイン（ＳＤ）領域の形成において、ゲート電
極２０４の形成後、エクステンション（ｅｘｔｅｎｓｉ
ｏｎ）注入そのものを、基板最表面に高濃度不純物層が
形成されるような条件で行ない、金属シリサイド反応抑
制層（高濃度窒素注入層２０６）を形成するものであ
る。

【００２８】いずれの場合においても、サイドウォール
・スペーサ膜（側壁膜）の形成後、サイドウォール・ス
ペーサ膜より外側のソース・ドレイン領域に存在する前
記不純物注入層（金属シリサイド反応抑制層１０６，２
０６）をドライエッチングにより除去するため、後に行
うソース・ドレイン領域のシリサイド反応は阻害されな
い。したがって、サイドウォール・スペーサ膜直下にお
ける金属シリサイド反応のみを選択的に抑制できるた
め、サイドウォール・スペーサ膜直下に形成される金属
シリサイドによるゲートとソース・ドレインの間のリー
ク特性劣化が抑えられ、デバイスの歩留りを向上するこ
とができるという効果が得られる。

【００２９】次に具体例を用いて詳細に説明する。

【００３０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を製造工程順に示す断面
図である。図１に示す本発明の実施形態１に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。

【００３１】まず図１Ａ（ａ）に示すように、所望のウ
ェル領域及び素子分離領域（図示せず）を形成した半導
体基板としてのシリコン基板１００上にゲート酸化膜１
０１及び多結晶シリコン膜１０２を形成した後、公知の
リソグラフィー技術を用いてゲート電極を形成するため
のマスクパターン１０３を形成する。

【００３２】続けて図１Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン１０３の
形状に多結晶シリコン膜１０２をドライエッチングし
て、多結晶シリコン膜１０２からなるゲート電極１０４
を形成する。

【００３３】次に図１Ｂ（ｃ）に示すように、シリコン
基板１００に対してシリコン基板１００の導電型に寄与
しない不純物イオンとして酸素１０５を公知のイオン注
入技術を用いて導入し、シリコン基板１００の表面に高
濃度酸素注入層１０６をゲート電極１０４の両側に形成
する。

【００３４】ここで、酸素１０５のイオン注入条件とし
ては、例えば、加速電圧２ＫｅＶ，注入ドーズ量５Ｅ１
４（ａｔｏｍｓ／ｃｍ²）で行なうと、シリコン基板１
００の最表面（〜２０ｎｍ）に酸素濃度が１Ｅ２０（ａ
ｔｏｍｓ／ｃｍ³）以上の高濃度酸素注入層１０６が形
成される。

【００３５】さらに図１Ｂ（ｄ）に示すように、シリコ
ン基板１００に対してｅｘｔｅｎｓｉｏｎ注入としての
ボロン１０７を公知のイオン注入技術を用いて導入し、
第１のボロン注入層１０８を高濃度酸素注入層１０６の
下方に形成する。

【００３６】次に図１Ｂ（ｅ）に示すように、シリコン
基板１００上に公知のＣＶＤ技術を用いてシリコン酸化
膜１０９を成膜する。

【００３７】続けて図１Ｃ（ｆ）に示すように、公知の
ドライエッチング技術を用いて、前記シリコン酸化膜１
０９をエッチバックし、サイドウォール・スペーサ膜１
１０をゲート電極１０４の側面に形成する。

【００３８】さらに図１Ｄ（ｇ）に示すように、シリコ
ン基板１００に対してソース・ドレイン（ＳＤ）形成の
ためのボロン１１１をイオン注入し、第２のボロン注入
層１１２を第１のボロン注入層１０８の下方に形成す
る。

【００３９】続けて注入したボロンの活性化のための熱
処理を行なった後、図１Ｄ（ｈ）に示すように、公知の
ドライエッチング技術を用いてシリコン基板１００の表
面及びゲート電極１０４の表面に存在する高濃度不純物
層（酸素注入領域）１０６を除去する。

【００４０】このときのドライエッチング処理として
は、シリコン基板１００の表面及びゲート電極１０４の
表面にダメージを与えないように化学反応型ドライエッ
チング処理を行うことが望ましい。また本ドライエッチ
ング処理によりシリコン基板１００及びゲート電極１０
４の表面にエッチングガスからなる堆積物が付着する場
合があるが、そのときは、本ドライエッチング処理に続
けて適宜プラズマ処理やウェット処理を行えばよい。

【００４１】続いて図１Ｅ（ｉ）に示すように、シリコ
ン基板１００上に公知のスパッタリング技術を用いてコ
バルト膜１１３を成膜する。

【００４２】さらにコバルト膜１１３とシリコン（基板
１００及びゲート電極１０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、サ
イドウォール・スペーサ膜１１０上に存在する未反応の
コバルト膜１１３を公知のウェットエッチングにより除
去すると、図１Ｅ（ｊ）に示すように、ゲート電極１０
４の上部及びソース・ドレイン（ＳＤ）領域にのみコバ
ルトシリサイド層１１４が形成されたサリサイド構造の
ＭＯＳトランジスタが形成される。

【００４３】上述した構成においては、サイドウォール
・スペーサ膜１１０の形成前にシリコン基板１００の表
面に導入した高濃度不純物層１０６によって、サイドウ
ォール・スペーサ膜１１０直下へのシリサイド化反応が
抑制される。

【００４４】一方、サイドウォール・スペーサ膜１１０
より外側のソース・ドレイン（ＳＤ）領域に形成された
高濃度不純物層１０６は、高融点金属としてのコバルト
膜１１３を成膜する前段階で除去されるため、ソース・
ドレイン（ＳＤ）領域におけるシリサイド化反応は阻害
されることがない。

【００４５】以上のように本発明の実施形態１によれ
ば、サイドウォール・スペーサ膜１１０の直下における
金属シリサイド反応のみを選択的に抑制できるため、サ
イドウォール・スペーサ膜１１０の直下に形成される金
属シリサイドがゲート電極１０４とソース・ドレイン領
域の間のリーク特性を劣化させるという問題を回避する
ことができ、デバイスの歩留りを向上させることができ
る。

【００４６】なお、前記本発明の実施形態１において
は、シリサイド化反応阻止層形成のためのイオン注入種
として窒素イオンを用いているが、その他のイオン種と
して酸素，炭素などを用いることも可能である。

【００４７】またシリサイド反応抑制層形成のための不
純物としてシリコン基板の導電型に寄与しない不純物が
酸素である場合には、半導体基板最表面の不純物濃度を
１Ｅ２０／ｃｍ³以上に設定し、またシリサイド反応抑
制層形成のための不純物としてシリコン基板の導電型に
寄与しない不純物が窒素である場合には、半導体基板最
表面の不純物濃度を１Ｅ１８／ｃｍ³以上に設定し、ま
たシリサイド反応抑制層形成のための不純物としてシリ
コン基板の導電型に寄与しない不純物が炭素である場合
には、半導体基板最表面の不純物濃度を１Ｅ１９／ｃｍ
³以上に設定することが望ましい。

【００４８】またサリサイド構造を形成するための高融
点金属膜としてはコバルトの他にチタンやモリブデン等
を使用することも可能である。

【００４９】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を製造工程順に示す断面
図である。図２に示す本発明の実施形態２に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。

【００５０】図１に示す本発明の実施形態１では、シリ
サイド反応抑制層形成のための不純物としてシリコン基
板の導電型に寄与しない不純物（酸素等）を用いたが、
図２に示す本発明の実施形態２では、エクステンション
（ｅｘｔｅｎｓｉｏｎ）注入に用いる不純物を用いるこ
とが可能となる。

【００５１】まず図２Ａ（ａ）に示すように、半導体基
板としてのシリコン基板２００上にゲート酸化膜２０１
及び多結晶シリコン膜２０２を形成した後、公知のリソ
グラフィー技術を用いてゲート電極を形成するためのマ
スクパターン２０３を形成する。

【００５２】続けて図２Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン２０３の
形状に多結晶シリコン膜２０２をドライエッチングし
て、多結晶シリコン膜（２０２）からなるゲート電極２
０４を形成する。

【００５３】次に図２Ｂ（ｃ）に示すように、シリコン
基板２００に対してｅｘｔｅｎｓｉｏｎ注入としてのボ
ロン２０５を公知のイオン注入技術を用いて導入し、第
１のボロン注入層２０６をゲート電極２０４の両側に形
成する。

【００５４】この場合、シリコン基板表面におけるボロ
ンの濃度が約１Ｅ２１（ａｔｏｍｓ／ｃｍ³）以上にな
るように設定すると、シリサイド反応が抑制されること
がわかった。例えば、その注入条件としては、加速電圧
０．５ＫｅＶ，注入ドーズ量５Ｅ１４（ａｔｏｍｓ／ｃ
ｍ²）で行なう。

【００５５】さらに図２Ｂ（ｄ）に示すように、シリコ
ン基板２００上に公知のＣＶＤ技術を用いてシリコン酸
化膜２０７を成膜する。

【００５６】続けて図２Ｃ（ｅ）に示すように、公知の
ドライエッチング技術を用いて、前記シリコン酸化膜２
０７をエッチバックし、サイドウォール・スペーサ膜２
０８をゲート電極２０４の側面に形成する。

【００５７】さらに図２Ｃ（ｆ）に示すように、シリコ
ン基板２００に対してソース・ドレイン領域の形成のた
めのボロン２０９をイオン注入し、第２のボロン注入層
２１０を第１のボロン注入層（高濃度不純物層）２０６
の下方に形成する。

【００５８】続けて注入したボロンの活性化のための熱
処理を行った後、図２Ｄ（ｇ）に示すように、公知のド
ライエッチング技術を用いて、シリコン基板２００の表
面及びゲート電極２０４の表面に存在する高濃度ボロン
注入層２０６を除去する。

【００５９】このときのドライエッチング処理として
は、シリコン基板２００の表面及びゲート電極２０４の
表面にダメージを与えないように化学反応型ドライエッ
チング処理を行うことが望ましい。また、本ドライエッ
チング処理によりシリコン基板２００及びゲート電極２
０４の表面にエッチングガスからなる堆積物が付着する
場合があるが、そのときは本ドライエッチング処理に続
けて適宜プラズマ処理やウェット処理を行えばよい。

【００６０】続いて図２Ｄ（ｈ）に示すように、シリコ
ン基板２００上に公知のスパッタリング技術を用いてコ
バルト膜２１１を成膜する。

【００６１】さらにコバルト膜２１１とシリコン（基板
２００及びゲート電極２０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、サ
イドウォール・スペーサ膜２０８上に存在する未反応の
コバルト膜２１２を公知のウェットエッチングにより除
去する。

【００６２】これらの工程を経ることにより、図２Ｅ
（ｉ）に示すようなサリサイド構造のＭＯＳトランジス
タが形成される。

【００６３】本発明の実施形態によれば、前記実施形態
１と同様に、サイドウォール・スペーサ膜の形成前にシ
リコン基板表面に導入した高濃度不純物層によって、サ
イドウォール・スペーサ膜直下へのシリサイド化反応を
抑制することができる。

【００６４】一方、サイドウォール・スペーサ膜２０８
より外側のソース・ドレイン領域に形成された高濃度不
純物層２１２は、高融点金属層の成膜前に除去されるた
め、ソース・ドレイン領域におけるシリサイド化反応は
阻害されることはない。

【００６５】以上のように本発明の実施形態によれば、
サイドウォール・スペーサ膜２０８の直下における金属
シリサイド反応のみを選択的に抑制できるため、サイド
ウォール・スペーサ膜２０８の直下に形成される金属シ
リサイドがゲート電極２０４とソース・ドレイン領域の
間のリーク特性を劣化させるという問題を回避すること
ができ、デバイスの歩留りを向上させることができる。

【００６６】（実施形態３）図３は、本発明の実施形態
３に係る半導体装置の製造方法を製造工程順に示す断面
図である。図３に示す本発明の実施形態３に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。

【００６７】上述した２つの実施形態においては、シリ
サイド反応抑制のための高濃度不純物層がゲート電極近
傍に形成されているが、これら高濃度不純物がゲート電
極近傍に存在することによりＭＯＳトランジスタの電気
特性に影響を及ぼす場合もある。そこで、本発明の実施
形態３では、サイドウォール・スペーサ膜を少なくとも
２重構造として、前記ゲート電極から離間して前記金属
シリサイド反応抑制層を形成して、トランジスタのゲー
ト電極とソース・ドレインの間のリークを抑制すること
により、上記問題を解決するものである。

【００６８】まず図３Ａ（ａ）に示すように、半導体基
板としてのシリコン基板３００上にゲート酸化膜３０１
及び多結晶シリコン膜３０２を形成した後、公知のリソ
グラフィー技術を用いてゲート電極を形成するためのマ
スクパターン３０３を形成する。

【００６９】続けて図３Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン３０３の
形状に多結晶シリコン膜３０２をドライエッチングし
て、多結晶シリコン膜（３０２）からなるゲート電極３
０４を形成する。

【００７０】次に図３Ｂ（ｃ）に示すように、シリコン
基板３００に対してエクステンション（ｅｘｔｅｎｓｉ
ｏｎ）注入としてのボロン３０５を公知のイオン注入技
術を用いて導入し、第１のボロン注入層３０６をゲート
電極３０４の両側に形成する。

【００７１】さらに図３Ｂ（ｄ）に示すように、シリコ
ン基板３００上に公知のＣＶＤ技術を用いて第１のシリ
コン酸化膜３０７を成膜する。

【００７２】続けて図３Ｃ（ｅ）に示すように、公知の
ドライエッチング技術を用いて、前記第１のシリコン酸
化膜３０７をエッチバックし、第１のサイドウォール・
スペーサ膜３０８を形成する。

【００７３】さらに図３Ｃ（ｆ）に示すように、シリコ
ン基板３００に対してシリコン基板３００の導電型に寄
与しない不純物イオンとして窒素３０９を公知のイオン
注入技術を用いて導入し、シリコン基板表面に高濃度不
純物層（窒素注入層）３１０を形成する。

【００７４】次に図３Ｄ（ｇ）に示すように、シリコン
基板３００上に公知のＣＶＤ技術を用いて第２のシリコ
ン酸化膜３１１を成膜する。

【００７５】続けて図３Ｄ（ｈ）に示すように、公知の
ドライエッチング技術を用いて、前記第２のシリコン酸
化膜３１１をエッチバックし、第２のサイドウォール・
スペーサ膜３１２を第１のサイドウォール・スペーサ膜
３０８の外側に形成する。

【００７６】さらに図３Ｅ（ｉ）に示すように、シリコ
ン基板３００に対してソース・ドレイン領域の形成のた
めのボロン３１３をイオン注入し、第２のボロン注入層
３１４を形成する。

【００７７】続けて注入したボロンの活性化のための熱
処理を行なった後、図３Ｅ（ｊ）に示すように、公知の
ドライエッチング技術を用いてシリコン基板３００の表
面及びゲート電極３０４の表面に存在する高濃度不純物
層（窒素注入領域）３１０を除去する。

【００７８】次に図３Ｆ（ｋ）に示すように、シリコン
基板３００上に公知のスパッタリング技術を用いてコバ
ルト膜３１５を成膜する。

【００７９】さらにコバルト膜３１５とシリコン（基板
３００及びゲート電極３０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、第
２のサイドウォール・スペーサ膜３１２上に存在する未
反応のコバルト膜３１５を公知のウェットエッチングに
より除去すると、図３Ｆ（l）に示すように、ゲート電
極３０４の上部及びソース・ドレイン領域にのみコバル
トシリサイド層３１６が形成されたサリサイド構造のＭ
ＯＳトランジスタが形成される。

【００８０】本発明の実施形態例によれば、第１のサイ
ドウォール・スペーサ膜３０８を形成後、シリサイド反
応抑制のための高濃度不純物層を形成するため、高濃度
不純層自身がゲート酸化膜に直接接触しないため、高濃
度不純物によるゲート酸化膜の劣化を防止することがで
きる。

【００８１】一方、第２のサイドウォール・スペーサ膜
３１２の形成前にシリコン基板表面に導入した高濃度不
純物によって、サイドウォール・スペーサ膜３０８，３
１２の直下へのシリサイド化反応を抑制することができ
る。

【００８２】一方、サイドウォール・スペーサ膜より外
側のソース・ドレイン領域に形成された高濃度不純物層
は、高融点金属成膜前に除去されるため、ソース・ドレ
イン領域におけるシリサイド化反応は阻害されることは
ない。

【００８３】以上のように本発明の実施形態によれば、
サイドウォール・スペーサ膜の直下における金属シリサ
イド反応のみを選択的に抑制できるため、サイドウォー
ル・スペーサ膜の直下に形成される金属シリサイドがゲ
ート電極とソース・ドレイン領域の間のリーク特性を劣
化させるという問題を回避することができ、デバイスの
歩留りを向上させることができる。

【００８４】

【発明の効果】以上説明したように本発明によれば、サ
イドウォール・スペーサ膜（側壁膜）の形成後、サイド
ウォール・スペーサ膜より外側のソース・ドレイン領域
に存在する金属シリサイド反応抑制層をドライエッチン
グにより除去するため、後に行うソース・ドレイン領域
のシリサイド反応は阻害されない。したがって、サイド
ウォール・スペーサ膜直下における金属シリサイド反応
のみを選択的に抑制できるため、サイドウォール・スペ
ーサ膜直下に形成される金属シリサイドによるゲートと
ソース・ドレインの間のリーク特性劣化が抑えられ、デ
バイスの歩留りを向上することができる。

【００８５】さらにサイドウォール・スペーサ膜を少な
くとも２重構造として、ゲート電極から離間して金属シ
リサイド反応抑制層を形成して、トランジスタのゲート
電極とソース・ドレインの間のリークを抑制することに
より、トランジスタの電気特性に影響を及ぼすことを回
避することができる。

【図面の簡単な説明】

【図１Ａ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図１Ｂ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図１Ｃ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図１Ｄ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図１Ｅ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図２Ａ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図２Ｂ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図２Ｃ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図２Ｄ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図２Ｅ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ａ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ｂ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ｃ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ｄ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ｅ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図３Ｆ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。

【図４Ａ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。

【図４Ｂ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。

【図４Ｃ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。

【図４Ｄ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。

【図４Ｅ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。

【符号の説明】

１００，２００，３００ シリコン基板（半導体基板） １０４，２０４，３０４ ゲート電極 １０６ 高濃度酸素注入層 ２０６，３０６ 高濃度窒素注入層 １１０，２０８，３０８，３１２ サイドウォール・ス
ペーサ膜

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 サリサイド構造を用いたトランジスタの
   ソース・ドレイン領域を形成する半導体装置の製造方法
   であって、 ゲート電極に形成する側壁膜の下方に金属シリサイド反
   応抑制のための不純物層を形成することにより、トラン
   ジスタのゲート電極とソース・ドレインの間のリークを
   抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
   ための不純物層を除去することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 サリサイド構造を用いたトランジスタの
   ソース・ドレインを形成する半導体装置の製造方法であ
   って、 ゲート電極形成後の半導体基板表面に、該半導体基板の
   導電型を決定しない不純物をイオン注入することによ
   り、前記ゲート電極に形成する側壁膜の下方に金属シリ
   サイド反応抑制層を形成して、トランジスタのゲート電
   極とソース・ドレインの間のリークを抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
   ための不純物層を除去することを特徴とする半導体装置
   の製造方法。
3. 【請求項３】 前記半導体基板の導電型を決定しない不
   純物は、酸素，窒素または炭素のいずれかであることを
   特徴とする請求項１又は２に記載の半導体装置の製造方
   法。
4. 【請求項４】 前記半導体基板の導電型を決定しない不
   純物が酸素である場合には、半導体基板最表面の不純物
   濃度を１Ｅ２０／ｃｍ³以上に設定することを特徴とす
   る請求項３に記載の半導体装置の製造方法。
5. 【請求項５】 前記半導体基板の導電型を決定しない不
   純物が窒素である場合には、半導体基板最表面の不純物
   濃度を１Ｅ１８／ｃｍ³以上に設定することを特徴とす
   る請求項３に記載の半導体装置の製造方法。
6. 【請求項６】 前記半導体基板の導電型を決定しない不
   純物が炭素である場合には、半導体基板最表面の不純物
   濃度を１Ｅ１９／ｃｍ³以上に設定することを特徴とす
   る請求項３に記載の半導体装置の製造方法。
7. 【請求項７】 サリサイド構造を用いたトランジスタの
   ソース・ドレインを形成する半導体装置の製造方法であ
   って、 ゲート電極形成後に、エクステンション（ｅｘｔｅｎｓ
   ｉｏｎ）注入そのものを、半導体基板最表面に高濃度不
   純物層が形成される条件で行ない、前記ゲート電極に形
   成する側壁膜の下方に金属シリサイド反応抑制層を形成
   して、トランジスタのゲート電極とソース・ドレインの
   間のリークを抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
   ための不純物層を除去することを特徴とする半導体装置
   の製造方法。
8. 【請求項８】前記ゲート電極に形成する前記側壁膜を少
   なくとも２重構造として、前記ゲート電極から離間して
   前記金属シリサイド反応抑制層を形成して、トランジス
   タのゲート電極とソース・ドレインの間のリークを抑制
   することを特徴とする請求項１，２，３，４，５，６又
   は７に記載の半導体装置の製造方法。