JP5160709B2 - Soi型mos電界効果トランジスタ及びその製造方法 - Google Patents
Soi型mos電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP5160709B2 JP5160709B2 JP2001300464A JP2001300464A JP5160709B2 JP 5160709 B2 JP5160709 B2 JP 5160709B2 JP 2001300464 A JP2001300464 A JP 2001300464A JP 2001300464 A JP2001300464 A JP 2001300464A JP 5160709 B2 JP5160709 B2 JP 5160709B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- soi
- source
- drain
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 77
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 230000004913 activation Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 16
- 239000003870 refractory metal Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 229910021334 nickel silicide Inorganic materials 0.000 claims 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 18
- 239000000758 substrate Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 210000000746 body region Anatomy 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
この発明は、絶縁性基板上、あるいはSOI(Silicon On Insulator)基板上に作製されたMOS(Metal Oside Semiconductor)電界効果トランジスタの構造及び製造方法に関するものである。特に、SOI型MOS電界効果トランジスタの基板浮遊効果に関するものである。
【0002】
【従来の技術】
近年、従来のバルク半導体基板に代わり、SOI基板上にMOS電界効果トランジスタ(MOSFET)を形成することが行われている。絶縁性基板上のシリコン薄膜にMOSFETを形成することにより、接合容量や配線容量などの寄生容量の低減、基板バイアス効果の抑制、ソフトエラーやラッチアップ体制の向上、急峻なサブスレッシュホールド特性を得ることができる。これらは、集積回路素子の低消費電力化や動作速度の高速化などの高性能化に大きな効果を発揮している。
【0003】
【発明が解決しようとする課題】
図1は、従来技術におけるSOI型MOSFETの断面図を示している。図1において、SOI基板1上に埋め込み酸化膜2及びSOIシリコン層が形成され、SOIシリコン層にMOSFETが形成されている。MOSFETはゲート絶縁膜3、ゲート電極4及びソース/ドレイン層5より構成されており、そして、ソース/ドレイン層5が埋め込み酸化膜2に達している場合には、特に、SOI型MOSFETのボディ領域7は外部電位から完全に分離されており、MOSFETのボディ電位が固定されない浮遊状態となっている。
【0004】
浮遊状態のボディ電位は、キャリアの注入、空乏層での生成再結合、ボディ領域を取り囲むゲートやドレイン電圧との容量結合などに依存して変動し、基板浮遊効果の影響を受ける。このため、ソース/ドレイン耐圧の劣化、トランジスタの電流電圧特性におけるキンクの発生、ドレイン電流のゲート電圧依存性においてドレイン電圧の上昇に伴う急峻な勾配特性(セルフラッチもしくはシングルラッチと称される)などを誘発する。また、回路動作においても、遅延時間の入力周波数依存性、ダイナミック回路やパスゲート回路が誤動作すること等の問題点が有ることが知られている。
【0005】
上記の問題を回避し、ボディ電位を制御する手法が数多く提案されてきている。 例えば、文献1(IEEE、International Electron Device Meeting 1994,pp.429-432)においては、種々の解決策の有効性と課題について述べられている。ボディ領域にコンタクトを設け電位の固定を行ったり、ボディ領域をソース端子に短絡し基板浮遊効果を解消する手法やキャリアキラーとなる再結合中心をソース・ドレイン接合端に形成し、ボディ領域に蓄積される正孔をソースで消滅させる方法などが議論されている。これらの手法は、基板浮遊効果を低減する効果はあるものの、いずれも何らかの問題があることが示されている。
【0006】
更に、ソース・ドレイン接合領域へゲルマニウム(Ge)をイオン注入することにより価電子帯のエネルギーバンドを制御する方法を提案している。シリコン・ゲルマニウム(SiGe)の混晶を形成することによりソース・ボディ間の拡散電位差(電位障壁)を低減し、NMOSボディ領域に蓄積される正孔をソースに効率的に引き抜くことができる。しかしながら、10%以上のGeの導入が結晶欠陥発生のため困難であり、解消できる拡散電位差は0.1V程度であり効率があまり良くないという問題を残している。
【0007】
また、文献2(Japan Journal of Applied Physics Vol.37(1988)pp.1295-1299)、あるいは文献3(信学技報 SDM2000-248,pp.55-60(2000))においては、ソース/ドレインとボディ領域をPN接合により分離する従来MOSFETに代えてショットキー障壁接合型のソース構造を有するMOSFET、ショットキー障壁接合型のソース/ドレイン構造を有するMOSFETが提案されており、基板浮遊効果回避に有効であることが示されている。
【0008】
この手法では高融点金属シリサイドからなるショットキー接合を用いており、ショットキー障壁の高さがPN接合の障壁(拡散電位差)より0.1V以上低く、ボディ領域に蓄積される多数キャリア(NMOSの場合、正孔)をソースに効率的に引き抜くことが可能になり、基板浮遊効果を解消することができる。しかしながら、この構造では高融点金属シリサイド化をゲートサイドウォール形成後に行うため、ソースとチャネル間に抵抗の高い領域が形成され、MOSFETの駆動力を低下させるという問題が存在する。
【0009】
【課題を解決するための手段】
本発明の一態様によれば、
SOI型MOS電界効果トランジスタにおいて、
素子分離領域と、前記素子分離領域に囲まれるSOIシリコン層の活性化領域と、前記活性化領域を横切って形成されるゲート電極と、前記ゲート電極の両側に形成されるサイドウォールと、前記活性化領域内でしかも前記ゲート電極の両側に形成されるソース及びドレイン層であってそれぞれの端部が少なくとも前記サイドウォールの下部まで延在して設けられる前記ソース及びドレイン層と、を有し
前記活性化領域の端部の前記ソース及びドレイン層が全層シリサイド化されて、前記活性化領域の前記端部の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にショットキー接合が形成され、前記端部以外の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にPN接合が形成されていることを特徴とするSOI型MOS電界効果トランジスタが提供される。
本発明の他の態様によれば、
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法が提供される。
本発明のさらに他の態様によれば、
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化する際に、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層を全層シリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法が提供される。
【0010】
【発明の実施の形態】
本発明の実施の形態を説明するための工程図を図2に示す。まず、図2(a)に示すように、SOI基板11上に、埋め込み酸化膜12及びSOIシリコン層を形成し、例えばLOCOS法によりSOIシリコン層を酸化して、素子分離酸化膜13で囲まれたSOIシリコン層の活性化領域14を形成する。素子分離領域形成のための酸化はSOIシリコン層の膜厚分が完全に酸化膜に置き換わるよう充分に行い、さらに、埋め込み酸化膜を透過する酸素の拡散により活性化領域端部における横方向酸化が進むようにし、活性化領域端部のSOIシリコン層は他の部分に比べ薄く形成される。
【0011】
次に、図2(b)及び図2(c)に示したように、活性化領域14上にゲート酸化膜15と多結晶シリコン層によりゲート電極16を形成する。続いて、酸化シリコン膜(SiO2)や窒化シリコン膜(Si3N4)をCVD法により堆積し異方性エッチングによりサイドウォール17を形成した後、ゲート電極16をマスクに自己整合的にイオン注入を行い、NチャネルMOSFETのソース/ドレイン領域18及びPチャネルMOSFETのソース/ドレイン領域19を形成する。
【0012】
更に、図3(a)に示すように、RTA(Rapid Themal Annealing)法などにより窒素(N2)ガス雰囲気中で1000℃の熱処理を行い、イオン注入した不純物の活性化を行う。本実施の形態においては、NチャネルMOSFET及びPチャネルMOSFETのソース/ドレイン領域の拡散層の深さは、活性化領域14のSOIシリコン層の膜厚と同じになるようにしておく。そして、活性化によりNチャネルMOSFETとPチャネルMOSFETのソース/ドレイン領域18及び19と、SOIシリコン層のボディ領域20との間にはPN接合が形成される。
【0013】
次いで、図3(b)に示すように、高融点金属サリサイド工程により、ソース/ドレイン領域18及び19の拡散層とゲート電極16の低抵抗化を選択的に行い、高融点シリサイド層21及び22を形成する。本実施の形態では、ソース/ドレイン領域18及び19の拡散層の深さはSOIシリコン層の膜厚と一致しているため、活性化領域端部の薄いSOIシリコン層を全層シリサイド化するに充分な量であり、しかも、端部以外のSOIシリコン層の膜厚がすべてシリサイド化されないように、高融点金属の膜厚を制御する。
【0014】
例えば、所定膜厚のSOIシリコン層をシリサイド化するために必要な高融点金属は、バルク材料であるシリコン層の結晶構造から容易に推定することができる。40nmのSOIシリコン層を全てチタンシリサイド(TiSi2)にするためには、17.7nmのチタン(Ti)が必要になり、コバルトシリサイド(CoSi2)やニッケルシリサイド(NiSi)の場合には、それぞれ11.3nmのコバルト(Co)、22.4nmのニッケル(Ni)が必要になる。
【0015】
そして、活性化領域端部の薄いSOIシリコン層を全層シリサイド化するに余りある上記に制御された膜厚の高融点金属をシリサイド化させると、活性領域端部ではSOI層のシリコンが不足して、チャネル方向のシリコンと反応してシリサイドを形成するため、活性領域端部のみだけ選択的にシリサイドがチャネル方向へ余分に成長する。その結果、図4の平面図に示すように、活性化領域14の端部とゲート電極16の交差部分23でのみショットキー障壁のダイオード接合のソース/ドレインを形成することができる。サリサイド工程後は、通常のCMOS工程に従ってコンタクトホールの開口、配線の形成を行い図3(c)に示すようにSOI型のMOS電界効果トランジスタが完成する。
【0016】
【発明の効果】
本実施の形態では、従来のSOI型MOS電界効果トランジスタの製造方法と同じ工程により、しかも、SOI型MOS電界効果トランジスタのソース及びドレインPN接合の一部分に、ポテンシャル障壁が他の部分のPN接合より小さいショットキー障壁接合を容易に形成することができ、SOI型MOS電界効果トランジスタで問題となっている基板浮遊効果をトランジスタの駆動力の劣化を引き起こすことなく解消することが可能になる。
【図面の簡単な説明】
【図1】従来技術におけるSOI型MOSFETの断面図を示す図である。
【図2】本発明の実施の形態を説明するためのSOI型MOSFETの製造工程図である。
【図3】本発明の実施の形態を説明するためのSOI型MOSFETの製造工程図である。
【図4】本発明におけるSOI型MOSFETの平面図である。
Claims (11)
- SOI型MOS電界効果トランジスタにおいて、
素子分離領域と、前記素子分離領域に囲まれるSOIシリコン層の活性化領域と、前記活性化領域を横切って形成されるゲート電極と、前記ゲート電極の両側に形成されるサイドウォールと、前記活性化領域内でしかも前記ゲート電極の両側に形成されるソース及びドレイン層であってそれぞれの端部が少なくとも前記サイドウォールの下部まで延在して設けられる前記ソース及びドレイン層と、を有し、
前記活性化領域の端部の前記ソース及びドレイン層が全層シリサイド化されて、前記活性化領域の前記端部の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にショットキー接合が形成され、前記端部以外の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にPN接合が形成されていることを特徴とするSOI型MOS電界効果トランジスタ。 - 前記素子分離領域は酸化シリコン膜であることを特徴とする請求項1記載のSOI型MOS電界効果トランジスタ。
- 前記酸化シリコン膜はLOCOS酸化膜であることを特徴とする請求項2記載のSOI型MOS電界効果トランジスタ。
- 前記ショットキー接合は、コバルトシリサイド、チタンシリサイドあるいはニッケルシリサイドで形成されていることを特徴とする請求項1〜3のいずれか一項に記載のSOI型MOS電界効果トランジスタ。
- 前記ソース及びドレイン層の深さは前記SOIシリコン層の膜厚と同じであることを特徴とする請求項1〜4のいずれか一項に記載のSOI型MOS電界効果トランジスタ。
- SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法。 - SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化する際に、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層を全層シリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法。 - 前記素子分離領域は、酸化シリコン膜であることを特徴とする請求項6または7に記載のSOI型MOS電界効果トランジスタの製造方法。
- 前記酸化シリコン膜は、LOCOS酸化膜であることを特徴とする請求項8記載のSOI型MOS電界効果トランジスタの製造方法。
- 前記高融点金属層は、コバルト、チタンあるいはニッケルであることを特徴とする請求項6〜9のいずれか一項に記載のSOI型MOS電界効果トランジスタの製造方法。
- 前記ソース拡散層及びドレイン拡散層の深さは、前記SOIシリコン層の膜厚と同じであることを特徴とする請求項6〜10のいずれか一項に記載のSOI型MOS電界効果トランジスタの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001300464A JP5160709B2 (ja) | 2001-09-28 | 2001-09-28 | Soi型mos電界効果トランジスタ及びその製造方法 |
US10/043,219 US6531743B1 (en) | 2001-09-28 | 2002-01-14 | SOI MOS field effect transistor and manufacturing method therefor |
US10/342,191 US6750088B2 (en) | 2001-09-28 | 2003-01-15 | SOI MOS field effect transistor and manufacturing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001300464A JP5160709B2 (ja) | 2001-09-28 | 2001-09-28 | Soi型mos電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003110107A JP2003110107A (ja) | 2003-04-11 |
JP5160709B2 true JP5160709B2 (ja) | 2013-03-13 |
Family
ID=19121034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001300464A Expired - Fee Related JP5160709B2 (ja) | 2001-09-28 | 2001-09-28 | Soi型mos電界効果トランジスタ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6531743B1 (ja) |
JP (1) | JP5160709B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
US6828632B2 (en) * | 2002-07-18 | 2004-12-07 | Micron Technology, Inc. | Stable PD-SOI devices and methods |
JP2006100523A (ja) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US7329937B2 (en) * | 2005-04-27 | 2008-02-12 | International Business Machines Corporation | Asymmetric field effect transistors (FETs) |
US7250666B2 (en) * | 2005-11-15 | 2007-07-31 | International Business Machines Corporation | Schottky barrier diode and method of forming a Schottky barrier diode |
CN101887917A (zh) * | 2010-06-10 | 2010-11-17 | 复旦大学 | 一种场效应晶体管及其制备方法 |
JP6270607B2 (ja) * | 2014-04-18 | 2018-01-31 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2752424B2 (ja) * | 1988-05-11 | 1998-05-18 | 三菱電機株式会社 | 半導体装置 |
JPH0719889B2 (ja) * | 1990-02-06 | 1995-03-06 | 工業技術院長 | 絶縁ゲート電界効果トランジスタ |
US5250834A (en) * | 1991-09-19 | 1993-10-05 | International Business Machines Corporation | Silicide interconnection with schottky barrier diode isolation |
US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
US5780361A (en) * | 1995-06-23 | 1998-07-14 | Nec Corporation | Salicide process for selectively forming a monocobalt disilicide film on a silicon region |
KR0176202B1 (ko) | 1996-04-09 | 1999-04-15 | 김광호 | 에스.오.아이형 트랜지스터 및 그 제조방법 |
JP3191685B2 (ja) * | 1996-06-20 | 2001-07-23 | 株式会社村田製作所 | 高周波半導体デバイス |
JP2959514B2 (ja) * | 1997-03-26 | 1999-10-06 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JP3439652B2 (ja) * | 1998-04-01 | 2003-08-25 | シャープ株式会社 | 半導体装置及びその製造方法 |
US6172899B1 (en) * | 1998-05-08 | 2001-01-09 | Micron Technology. Inc. | Static-random-access-memory cell |
JP2000269503A (ja) * | 1999-03-15 | 2000-09-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2001077050A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
US6225667B1 (en) | 2000-01-18 | 2001-05-01 | Advanced Micro Devices, Inc. | Leaky lower interface for reduction of floating body effect in SOI devices |
JP3362722B2 (ja) * | 2000-01-20 | 2003-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
US6509609B1 (en) * | 2001-06-18 | 2003-01-21 | Motorola, Inc. | Grooved channel schottky MOSFET |
-
2001
- 2001-09-28 JP JP2001300464A patent/JP5160709B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-14 US US10/043,219 patent/US6531743B1/en not_active Expired - Fee Related
-
2003
- 2003-01-15 US US10/342,191 patent/US6750088B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6531743B1 (en) | 2003-03-11 |
US20030151094A1 (en) | 2003-08-14 |
US6750088B2 (en) | 2004-06-15 |
JP2003110107A (ja) | 2003-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7871869B2 (en) | Extremely-thin silicon-on-insulator transistor with raised source/drain | |
KR100372668B1 (ko) | 반도체 장치 | |
US5567966A (en) | Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain | |
US6248637B1 (en) | Process for manufacturing MOS Transistors having elevated source and drain regions | |
US8969964B2 (en) | Embedded silicon germanium N-type field effect transistor for reduced floating body effect | |
CN100464397C (zh) | 场效应晶体管及其制造方法 | |
JP3305197B2 (ja) | 半導体装置 | |
JP2008227026A (ja) | 半導体装置の製造方法 | |
JPH11297984A (ja) | Ldd型mosトランジスタの構造および形成方法 | |
JP2002198439A (ja) | 半導体装置および携帯電子機器 | |
JPH11340465A (ja) | Soi半導体装置及びその製造方法 | |
US7253482B2 (en) | Structure for reducing overlap capacitance in field effect transistors | |
JP4348757B2 (ja) | 半導体装置 | |
JP2011014806A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2008500721A (ja) | 平面デュアルゲート半導体装置 | |
JP5160709B2 (ja) | Soi型mos電界効果トランジスタ及びその製造方法 | |
US7211865B2 (en) | Silicided body contact SOI device | |
JPH09135029A (ja) | Mis型半導体装置及びその製造方法 | |
JPH05198804A (ja) | 半導体装置及びその製造方法 | |
JPH11135800A (ja) | 半導体装置 | |
KR100278874B1 (ko) | 반도체 장치 | |
JP3316023B2 (ja) | 半導体装置 | |
JP2004158697A (ja) | 半導体装置及びその製造方法 | |
JPH1056171A (ja) | Mis半導体装置及びその製造方法 | |
JPH0964356A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080303 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100820 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111024 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120627 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120911 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121213 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |