JP2959514B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）構造の素子基板に形成された絶縁ゲート
型電界効果トランジスタの構造およびその製造方法に関
するものである。
【０００２】
【従来の技術】従来に於けるＳＯＩ基板上に形成したＭ
ＯＳＦＥＴとしては、例えば図８にその一例が示されて
いる様に、多数の構造が提案されて来ている。然しなが
ら係るＳＯＩ基板上に形成したＭＯＳＦＥＴに於いて
は、例えば、図７（Ａ）に示されるように、ドレイン電
圧が０．０５Ｖと低い場合には特に問題はないものの、
当該ドレイン電圧が高くなる（０．８〜１．０Ｖ以上）
とＩd −Ｖg 特性（Subthreshold特性）にキンク現れる
ことが知られている。図７（Ａ）に於いては、当該ドレ
イン電圧Ｖｄｓが１．５Ｖの場合に於ける上記特性グラ
フを示すものである。
【０００３】ここで、図８に示された従来構造のＳＯＩ
基板上に造られたｎＭＯＳＦＥＴに於いて上記したキン
ク現象が発生する理由を説明する。即ち、図８において
シリコン基板１、埋め込み酸化膜２、ＳＯＩ層３からな
るＳＯＩ基板上に、素子分離酸化膜４が形成され、ゲー
ト酸化膜６およびゲート電極７とゲート電極側壁に形成
されたサイドウォール絶縁膜部８を有し、ＳＯＩ層３に
はｎ+型ドレイン拡散層領域９およびｎ+ 型ソース拡散
層領域１０、ゲート電極直下には、該ソース拡散層領域
１０と該ドレイン拡散層領域９に挟まれて形成されるｐ
型のボディ部５を有する。
【０００４】層間膜１１にはコンタクトホール１２が形
成され、ソース・ドレイン引き出しのための金属配線１
３を有する。係る構成からなるｎＭＯＳＦＥＴの動作
時、すなわちソース拡散層領域１０から反転層を通って
電子がドレイン拡散層領域９に入るとき、チャネルのド
レイン端でインパクトイオン化によって電子とホールが
発生する。
【０００５】かかる電子はドレインに吸収されるが、ホ
ールはボデイ部が絶縁されている為に当該ボディ部のソ
ース拡散層領域との接合面側に蓄積し、ボディ電位を上
昇させる。ここで、ドレイン拡散層領域９をコレクタ、
ボディ部５のソース側に溜ったホールをベース、ソース
拡散層領域域１０をエミッタとする寄生バイポーラトラ
ンジスタを考える。
【０００６】ボディ部５に於けるホールの溜っている領
域とソース拡散層領域１０の電位差が寄生バイポーラト
ランジスタのしきい値電圧ＶＦ以上になると、寄生バイ
ポーラトランジスタがオンする。この時、ボディ部５の
ソース拡散層領域側に溜ったホールがソースに流れ込む
（このときに発生する電流Ｉｂとする）と同時に、寄生
バイポーラトランジスタの電流増幅率（ｈFE）倍された
電流（ＩｂｘｈFE）がソース拡散層領域１０からドレイ
ン拡散層領域９に流れ込む。
【０００７】この電流が通常のドレイン電流に加わるこ
とによって、図７（Ａ）に示す様なキンクが発生する。
これは寄生バイポーラ効果と呼ばれている。この現象を
回避するためには、例えば（１）ボディ部５とソース拡
散層領域１０の導電性を高めたリーキーな状態にして、
ボディ部５に溜るホールをソース拡散層領域１０に流れ
やすくしてボディの電位上昇を抑えるか、（２）寄生バ
イポーラトランジスタの電流増幅率（ｈFE）を小さくす
る等の方法がある。
【０００８】図９は、例えば、特開平２−２９１１７５
号公報に開示された、上記の回避方法を実現する一つの
構造を示すものであって、ソース拡散層領域１０上に金
属膜１５を配し、ソース拡散層領域１０とボディ部５間
でリーク電流を発生させ、ボディ部５の電位上昇を抑え
ることを目的としている。この構造は寄生バイポーラト
ランジスタの電流増幅率を低下させる効果も併せ持って
いる。
【０００９】なぜなら、図８に於ける従来例の場合に於
ける、ボディ部５から金属配線１３までの距離に比べ、
図９の構造に於けるボディ部５から金属膜１５までの距
離が短くなっている。これは、即ち、寄生バイポーラト
ランジスタのエミッタ幅の縮小を意味する。一般に、図
９の構成に於いては、ソース・ボデイ接合から注入され
たホールが再結合するまでの寿命（もしくは拡散長）が
長い程、電流増幅率は高くなることが知られている。
【００１０】つまり、図９に於ける構造の半導体装置に
於いては、ホールがソース拡散層領域１０を通って金属
膜１５に達する距離が短いため、ホールの寿命は短く、
寄生バイポーラトランジスタの電流増幅率は低くなる。
又、図９に示す様に、ソース拡散層領域１０の表面にの
み金属膜を形成することは、ドレイン拡散層領域９側の
抵抗を増大させる原因にもなるので、製品特性上望まし
くないと言う問題もある。
【００１１】一方、より微細なＭＯＳＦＥＴをＳＯＩ基
板上に形成するには、ソース・ドレイン接合の浅接合化
が必須であり、ＳＯＩ層３を薄膜化することが望まし
い。しかしながらＳＯＩ層３を薄膜化すると、ソース・
ドレイン寄生抵抗が上昇する問題が生じる。この問題を
解決するためには、佐藤等による「Characteristics of
1/4-mm GateUltrathin-film MOSFETs/SIMOX with Tung
sten-Deposited Low-resistance Source/Drain」, Proc
eedings 1995 IEEE International SOI Conference, p
p.28-29, 1995 に示されるようにソース・ドレイン上に
金属配線を配したものや、デング等による「Deep salic
idation Using Nickel for Suppressing the Floating
Body Effect in partially depleted SOI-MOSFET」 Pro
ceedings 1996 IEEE International SOI Conference, p
p.78-79, 1996に示されるようにソース・ドレイン上を
シリサイド化することが有効である。
【００１２】図１０は、上記文献等で開示されているシ
リサイド技術を用いたＳＯＩ基板上に形成されたｎＭＯ
ＳＦＥＴの構成の例を示すものである。先に示した図８
に示す従来構造に於けるソース拡散層領域１０およびド
レイン拡散層領域９の一部をシリサイド化し、シリサイ
ド層１６を設けたものである。上記した各文献に述べら
れているように、シリサイド化はソース・ドレインの寄
生抵抗低下の効果だけでなく、寄生バイポーラ効果の抑
制にも大きな効果がある。
【００１３】その理由は図９の従来例で述べたように、
ソース拡散層領域１０に形成された金属膜もしくはシリ
サイド層１６がソースに注入されたホールの寿命を短く
し、寄生バイポーラトランジスタの電流増幅率を低減し
て寄生バイポーラ効果を抑制するためである。又、特開
平４−１４２６２号公報にも示されている様に、拡散層
のうちで、シリコン膜から露出して部分に金属シリサイ
ド層を形成する技術が開示されている。 係る構成を具体
的に示すと、図５（Ａ）に示す様な構成が考えられる。
つまり、図５（Ａ）においてシリコン基板１、埋め込み
酸化膜２、ＳＯＩ層３からなるＳＯＩ基板上に、素子分
離酸化膜４が形成され、ゲート酸化膜６およびゲート電
極７とゲート電極側壁５０に形成されたサイドウォール
絶縁膜８を有し、ＳＯＩ層３にはｎ + 型ドレイン拡散層
領域９およびｎ + 型ソース拡散層領域１０、ゲート電極
７直下にはｐ型のボディ部５を有する。 そして、層間膜
１１にはコンタクトホール１２が形成され、ソース・ド
レイン引き出しのための金属配線１３を有する。ｎ + 型
ドレイン拡散層領域９およびｎ + 型ソース拡散層領域１
０にはシリサイド層１６が形成されている。 サイドウォ
ール絶縁膜８はソース拡散層領域１０側のサイドウォー
ル絶縁層部８−１の厚さｄ１がドレイン拡散層領域９側
のサイドウォール絶縁膜８−２の厚さｄ２よりも薄くな
っており、このためボディ部５・ソース拡散層領域１０
接合Ｊ１とソース拡散層領域１０に形成されたシリサイ
ド層１６−１の端縁部Ｅ１との距離Ｓ１が、ボディ部５
・ドレイン拡散層領域９接合Ｊ２とドレイン拡散層領域
９に形成されたシリサイド層１６−２端縁部Ｅ２との距
離Ｓ２よりも短くなっている。 尚、図５（Ｂ）は、半導
体装置は、図５（Ａ）に示す半導体装置３０に於て、コ
ンタクトホールを形成する以前の状態を示す断面図であ
る。 又 図５（Ｃ）は、従来に於ける半導体装置の他の
構成例を示すものであって、 図４Ｂは本発明の半導体
装置３０の第３の具体例の構造を示す縦断面図（ｎＭＯ
ＳＦＥＴ）である。 図５（Ｃ）においても、シリコン基
板１、埋め込み酸化膜２、ＳＯＩ層３からなるＳＯＩ基
板上に、素子分離酸化膜４が形成され、ゲート酸化膜６
およびゲート電極７とゲート電極側壁に形成されたサイ
ドウォール絶縁膜８を有し、ＳＯＩ層３にはｎ + 型ドレ
イン拡散層領域９およびｎ + 型ソース拡散層領域１０、
ゲート電極直下にはｐ型のボディ部５を有する。 層間膜
１１にはコンタクトホール１２が形成され、ソース・ド
レイン引き出しのための金属配線１３を有する。ｎ + 型
ドレイン拡散層領域９およびｎ + 型ソース拡散層領域１
０にはシリサイド層１６が形成されている。サイドウォ
ール絶縁膜８の厚さはソース側、ドレイン側とも同一の
厚みを有しているが、上記従来構造に比べ薄くなってい
る。またドレイン拡散層領域９側のシリサイド層１６−
２はサイドウォール絶縁膜８に対してオフセットになっ
ており、このためボディ部５・ソース拡散層領域１０の
接合部Ｊ−１とソース拡散層領域１０に形成されたシリ
サイド層１６−１の距離ｄ１が、ボディ部５・ドレイン
拡散層領域９の接合部Ｊ−２とドレイン拡散層領域９に
形成されたシリサイド層１６−２の距離ｄ２よりも短く
なっている。上記したいずれの従来例においても、ソー
ス・ドレイン層に設けたシリサイド層がボディー部５に
接触していないので、ボディ部５に滞留するホールが増
加するという問題が発生していた。
【００１４】
【発明が解決しようとする課題】先に述べた図９の従来
例のようにソース拡散層領域１０上に金属膜１５を形成
することにより、ボディ部５の電位上昇を抑えまた寄生
バイポーラ効果の抑制することが可能であるが、ＳＯＩ
層３の薄膜化によるドレイン拡散層領域９の寄生抵抗の
上昇を抑制するためにはドレイン拡散層領域上にも金属
膜もしくは図１０に示したようなシリサイド層１６が必
要となる。
【００１５】然しながら、図９の様な従来例に於いて金
属膜をドレイン拡散層領域９にも適用すると、図７
（Ａ）に示される様なキンク現象は発生しなくなるが、
ｎＭＯＳのドレイン拡散層領域９には通常ドレイン電圧
として電源電圧がかけられるので、図７（Ｂ）に示され
る様にソース拡散層領域１０とボディ部５に流れるリー
ク電流よりも極めて大きなリーク電流がドレイン拡散層
領域９とボディ部５の間に流れてしまうと言う問題が存
在する。
【００１６】この結果ゲート電圧が０Ｖでのオフ電流が
増大してしまうので消費電力が増大すると言う問題が発
生する。ドレイン拡散層領域９上にシリサイド層１６を
設ける場合には、ドレイン拡散層領域９とボデイ５の間
のリーク電流を極力小さくなるようにする必要があり、
同時にソース拡散層領域１０とボディ部５のリーク電流
も低減されてしまうため、ボディ部５の電位上昇抑制効
果および寄生バイポーラ効果の抑制には限界がある。
【００１７】本発明の目的は、上記した従来技術の欠点
を改良し、ＳＯＩ構造の素子基板に形成された絶縁ゲー
ト型電界効果トランジスタのソースおよびドレインの寄
生抵抗を低減するとともに、ドレイン・ボディ間のリー
ク電流を増加させることなくＩd −Ｖg 特性（Subthres
hold特性）のキンク発生の原因となるボディ電位の上昇
および寄生バイポーラ効果を抑制することが可能な半導
体装置及び半導体装置の製造方法を提供するものであ
る。
【００１８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。 即ち、本発明に於ける第
１の態様としては、ＳＯＩ構造の素子基板に形成された
絶縁ゲート型電界効果トランジスタであって、ソース拡
散層領域中及びドレイン拡散層領域中に金属シリサイド
層が形成されているトランジスタに於いて、ソース領域
に形成された金属シリサイド層の端縁部とソース拡散層
領域・ボディ部接合部との距離が、ドレイン拡散層領域
中に形成された金属シリサイド層の端縁部とドレイン拡
散層領域・ボディ部接合部との距離よりも短くなるよう
構成されており、且つ当該ソース拡散層領域中に形成さ
れた金属シリサイド層の端縁部の少なくとも一部が該ボ
ディ部と接合している事を特徴とする半導体装置であ
り、又本発明に於ける第２の態様としては、ＳＯＩ構造
の素子基板上にゲート酸化膜を介してゲート電極部を形
成する工程、当該ゲート電極部の側壁部にサイドウォー
ル絶縁層部を形成する工程、当該ＳＯＩ構造のＳＯＩ層
中にソース拡散層領域とドレイン拡散層領域を形成する
工程、該ソース拡散層領域側に面する該サイドウォール
絶縁層部の膜厚を該ドレイン拡散層領域側に面する該サ
イドウォール絶縁層部の膜厚よりも選択的に薄膜化する
工程、当該ソース拡散層領域とドレイン拡散層領域の表
面に金属膜を形成する工程、当該金属膜をシリサイド化
する工程とから構成されている半導体装置の製造方法若
しくは、ＳＯＩ構造の素子基板上にゲート酸化膜を介し
てゲート電極部を形成する工程、当該ゲート電極部の側
壁部にサイドウォール絶縁層部を形成する工程、当該Ｓ
ＯＩ構造のＳＯＩ層中にソース拡散層領域とドレイン拡
散層領域を形成する工程、当該ソース拡散層領域とドレ
イン拡散層領域の表面に、金属を、ソース拡散層領域側
上方からドレイン拡散層領域に向かう斜め下向きの方向
にスパッタリング処理して金属膜を形成する工程、当該
金属膜をシリサイド化する工程とから構成されている半
導体装置の製造方法である。
【００１９】
【発明の実施の形態】即ち、本発明に係る半導体装置は
上記した様な技術構成を採用しているので、ＳＯＩ構造
の素子基板に形成された絶縁ゲート型電界効果トランジ
スタにおいて、ソース領域中に形成された金属シリサイ
ド層１６とソース拡散層領域１０・ボディ部５接合との
距離が、ドレイン領域９中に形成された金属シリサイド
層１６とドレイン拡散層領域９・ボディ部５接合との距
離よりも短い構造を有する。この結果、ドレイン拡散層
領域９・ボディ部５間のリーク電流を増加させることな
く、ソース上に形成されたシリサイド層１６にボディ部
５に溜るホールが流れやすくしてボディ部５の電位上昇
を抑制するとともに、ドレイン拡散層領域９、ボディ部
５に溜ったホール、ソース拡散層領域１０からなる寄生
バイポーラトランジスタの電流増幅率を低下させること
により、Ｉd −Ｖg 特性（Subthreshold特性）のキンク
発生を抑制する。
【００２０】また、本発明に係る半導体装置の製造方法
は、ソース・ドレイン拡散層領域を形成した後、金属を
ソース方向から３０°から４５°の斜めにスパッタした
のち、シンターを行うことによってソース拡散層領域１
０とドレイン拡散層領域９上にゲート電極７に対して非
対称にシリサイド層１６を形成する工程、もしくは、ゲ
ート電極７側壁にサイドウォール絶縁層を形成し、ソー
ス・ドレイン拡散層領域を形成したのち、ソース拡散層
領域１０側の前記サイドウォール絶縁層のみを選択的に
薄膜化した後、シリサイド層１６を形成することにより
実現可能となる。
【００２１】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。即ち、図１は本発明に係る半導体装置の一具体
例（実施例１）の構成を示すものであり、図中、ＳＯＩ
構造の素子基板４０に形成された絶縁ゲート型電界効果
トランジスタ２０であって、ソース拡散層領域１０中及
びドレイン拡散層領域９中に金属シリサイド層１６が形
成されているトランジスタに於いて、ソース拡散層領域
１０に形成された金属シリサイド層１６−１の端縁部Ｅ
１とソース拡散層領域・ボディ部接合部Ｊ１との距離Ｓ
１が、ドレイン拡散層領域９中に形成された金属シリサ
イド層１６−２の端縁部Ｅ２とドレイン拡散層領域・ボ
ディ部接合部Ｊ２との距離Ｓ２よりも短くなるよう構成
されており、且つ当該ソース拡散層領域中に形成された
金属シリサイド層１６の端縁部の少なくとも一部が該ボ
ディ部５と接合している様に構成された半導体装置３０
が示されている。 つまり、図１に示す本発明に係る具体
例に於いては、シリコン基板１、埋め込み酸化膜２、Ｓ
ＯＩ層３からなるＳＯＩ基板上に、素子分離酸化膜４が
形成され、ゲート酸化膜６およびゲート電極７とゲート
電極側壁に形成されたサイドウォール絶縁膜８を有し、
ＳＯＩ層３にはｎ + 型ドレイン拡散層領域９およびｎ +
型ソース拡散層領域１０、ゲート電極直下にはｐ型のボ
ディ部５を有する。 層間膜１１にはコンタクトホール１
２が形成され、ソース・ドレイン引き出しのための金属
配線１３を有する。ｎ + 型ドレイン拡散層領域９および
ｎ + 型ソース拡散層領域１０拡散層領域にはシリサイド
層１６が形成されている。 サイドウォール絶縁膜８はソ
ース拡散層領域１０側の厚さがドレイン拡散層領域９側
よりも薄くなっている。 この具体例では、ソース拡散層
領域１０とドレイン拡散層領域９に形成されたシリサイ
ド層１６は、いずれも埋め込み酸化膜２に達するまでソ
ース拡散層領域１０およびドレイン拡散層領域９中に深
く形成されており、その結果としてソース拡散層領域１
０はボディ部５とシリサイドによってショートされた構
造となっている。 シリサイド層１６を埋め込み酸化膜層
２に達する膜厚にするには、例えばＳＯＩ層の厚さが４
０ｎｍの場合チタンを１５〜２０ｎｍ程度スパッタすれ
ば良い。
【００２２】本発明に係る半導体装置３０の一具体例に
於いては、該ＳＯＩ構造膜３に於けるボディ部５の上面
に適宜のゲート酸化膜６を介して、ゲート電極部７を構
成すると共に当該ゲート電極７の側壁部にサイドウォー
ル絶縁層部８を形成させるに際して、当該ソース拡散層
領域１０側のゲート電極側壁部５０に存在するサイドウ
ォール絶縁層８−１の厚さｄ１とドレイン拡散層領域９
側のゲート電極側壁部５０に存在するサイドウォール絶
縁層８−２の厚さｄ２とを同じ厚さに構成するもので有
っても良く、更には、当該ゲート電極７の側壁部に存在
するサイドウォール絶縁層８の内、ソース拡散層領域１
０側のゲート電極側壁部５０に存在するサイドウォール
絶縁層８−１の厚さｄ１がドレイン拡散層領域９側のゲ
ート電極側壁部５０に存在するサイドウォール絶縁層８
−２の厚さｄ２よりも薄くなるように構成されたもので
あっても良い。
【００２３】例えば、ソース拡散層領域１０側のゲート
電極側壁部５０に存在するサイドウォール絶縁層８−１
の厚さｄ１は例えば２００〜３００Å程度、又ドレイン
拡散層領域９側のゲート電極側壁部５０に存在するサイ
ドウォール絶縁層８−２の厚さｄ２は例えば１０００Å
程度の様に設定する事が出来る。更に、本発明に係る半
導体装置３０の他の具体例としては、例えば、当該ソー
ス拡散層領域１０中に形成された金属シリサイド層１６
−１の端縁部Ｅ１の少なくとも一部が該ボディ部５と接
合する様に構成されているもので有っても良い。
【００２４】本発明に於ける当該金属シリサイド層を形
成している金属としては、チタン、コバルト、ニッケ
ル、タングステンから選択された一つの金属である事が
望ましい。本発明に係る半導体装置３０に於いては、上
記した様に、ソース拡散層領域１０に於いては、当該金
属シリサイド層１６─１をボディ部５に近接して配置形
成し、ホールの移動を迅速に行わせて、ホールを短期間
に消滅させる事により、ボディ部５の電位の上昇を効果
的に抑制すると同時に、ドレイン拡散層領域９に於いて
は、該金属シリサイド層１６−２の形成位置を該ボディ
部５より実質的に離れた位置に形成させる事によって、
ドレイン拡散層領域からボディ部５にリークする電流の
発生を効果的に防止する事により、消費電力を低減した
半導体装置３０が得られるのである。
【００２５】つまり、本発明に係る半導体装置３０は、
ソース拡散層領域１０とドレイン拡散層領域９に形成さ
れる金属シリサイド層１６−１と１６−２を非対称形に
配置形成する事によって、上記した優れた作用効果を達
成する事が出来るのである。
【００２６】以下に本発明に係る半導体装置３０とその
製造方法に付いての他の具体例を実施例２として詳細に
説明する。 即ち、本発明に於ける半導体装置３０に於い
て、当該ソース拡散層領域１０に於ける金属シリサイド
層１６−１の構成の最も好ましい具体例としては、図２
に示す様に、ソース拡散層領域１０内に形成された金属
シリサイド層１６−１が、ソース拡散層領域１０をその
底部に僅かに残された状態で、且つその端縁部Ｅ１の一
部が、ソース拡散層領域−ボディ部の界面を形成するｐ
−ｎ接合面Ｊ１と点Ｏで直接接合してショート状態を実
現させた構造とするものである。 即ち、本具体例の特徴
は、当該シリサイド層と当該埋め込み酸化膜との間にＳ
ＯＩ膜が存在していることである。
【００２７】係る構造はｐＭＯＳＦＥＴでも可能であ
る。次に上記した具体例の製造方法の例について述べ
る。 図３（Ａ）に示すように、シリコン基板１、埋め込
み酸化膜層２およびＳＯＩ層３からなるＳＯＩ構造の素
子基板上に、素子分離酸化膜４を形成した後、ボディ部
５にしきい値制御のためのイオン注入を行い、その後ゲ
ート酸化膜６およびゲート電極７を形成する。
【００２８】図示していないがゲート電極形成後、イオ
ン注入を行ってＬＤＤ（lightly doped drain）を形成
することも可能である。次に図３（Ｂ）に示すように、
絶縁膜８を成長させた後、例えば異方性のエッチングを
行ってゲート電極７の側壁部５０表面にサイドウォール
絶縁膜８を形成した後、ソース拡散層領域１０及びドレ
イン拡散層領域９を形成する。ここまでは一般的なＳＯ
ＩｎＭＯＳＦＥＴの製造方法と同じである。
【００２９】次に図３（Ｃ）に示すように、適宜のレジ
スト５１を用いて当該ゲート電極部７の内ドレイン拡散
層領域９側のゲート絶縁酸化膜８が被覆される様にマス
クをかけて、ソース拡散層領域１０側の当該ゲート電極
部に於けるサイドウォール絶縁膜８−１をエッチングし
て当該サイドウォール絶縁層部８−１の厚みを薄膜化す
る。
【００３０】次に図１、図２或いは図５（Ｂ）に示すよ
うに、チタンもしくはコバルト等の金属イオンを用いて
スパッタリング処理を実行した後、シンタリング処理を
行い、ソース拡散層領域１０、ドレイン拡散層領域９、
ゲート電極７の表面をシリサイド化してシリサイド層１
６を形成する。最後に層間膜１１を成長しコンタクトホ
ール１２、金属配線１３を形成して図５（Ａ）に示す半
導体装置が形成される。
【００３１】つまり、本具体例に於いては、当該ゲート
電極部の側壁部５０に形成されたゲート絶縁酸化膜８−
１と８−２がマスクとなって、当該金属イオンをスパッ
タリングして、少なくとも該ソース拡散層領域１０とド
レイン拡散層領域９の表面に金属膜を形成する。その
際、ゲート絶縁酸化膜８−１と８−２の厚みが異なるの
で、該ソース拡散層領域１０に形成される金属シリサイ
ド層１６−１と該ドレイン拡散層領域９に形成される金
属シリサイド層１６−２とが、当該ゲート電極部７の中
心線に対してオフセットされる状態で形成されるのであ
る。
【００３２】又、本発明に於ける半導体装置３０に於い
ては、上記した様に、ソース拡散層領域１０内に埋め込
み状に形成される金属シリサイド層１６−１は、出来る
だけその端縁部Ｅ−１が当該ソース拡散層領域１０とボ
ディ部５との界面であるｐ−ｎ接合面Ｊ−１に接近させ
る様に構成する事が望ましく、その為には、当該ソース
拡散層領域１０に形成される該金属シリサイド層１６−
１を該ゲート電極部７に出来るだけ接近させて形成させ
る事が望ましく、その為には、該ゲート電極部７に於け
る該ソース拡散層領域１０側の側壁部５０に形成される
ゲート絶縁酸化膜８−１の厚みは出来るだけ薄く形成す
る事が必要である。
【００３３】又、他の方法としては、当該ソース拡散層
領域１０内に形成される該金属シリサイド層１６−１の
厚みＦを大きくする事によっても達成可能であり、その
為には、例えば、該ソース拡散層領域１０の表面上にス
パッタリング処理により堆積される金属膜の膜厚を大き
くする様にする事によって実現出来る。
【００３４】上記した具体例から判る様に、本発明に係
る半導体装置３０の製造方法としては、基本的には、Ｓ
ＯＩ構造の素子基板上にゲート酸化膜を介してゲート電
極部を形成する第１の工程、当該ゲート電極部の側壁部
にサイドウォール絶縁層部を形成する第２の工程、当該
ＳＯＩ構造のＳＯＩ層中にソース拡散層領域とドレイン
拡散層領域を形成する第３の工程、該ソース拡散層領域
側に面する該サイドウォール絶縁層部の膜厚を該ドレイ
ン拡散層領域側に面する該サイドウォール絶縁層部の膜
厚よりも選択的に薄膜化する第４の工程、当該ソース拡
散層領域とドレイン拡散層領域の表面に金属膜を形成す
る第６の工程、当該金属膜をシリサイド化する第７の工
程とから構成されている事ものである。
【００３５】又、本発明に係る半導体装置３０の製造方
法の別の具体例としては、図４（Ａ）〜図４（Ｄ）に示
す様な方法が利用可能である。 即ち、本具体例では、基
本的には、上記した半導体装置の製造方法と同一である
が、スパッタリングの方法が異なっている。 従って、図
４（Ａ）〜（Ｂ）は先に述べた具体例に於ける図３
（Ａ）〜（Ｂ）と同じであるので、詳細な説明は省略す
る。 次に図４（Ｃ）に示すように、該ゲート電極部７の
側壁部５０に形成されているサイドウォール絶縁膜８−
１と８─２とを同一条件でエッチングして薄膜化する。
次に図４（Ｃ）に示すように、チタンもしくはコバルト
もしくはニッケルなどの金属を３０度〜４５度の角度で
ソース方向からスパッタリング処理することにより、図
４（Ｃ）に示す様に、ドレイン拡散層領域９上のゲート
電極７の影となった領域にはスパッタ膜がつかない部分
が生じる事から、上記した様に、ソース拡散層領域１０
とドレイン拡散層領域９内の金属シリサイド層１６の形
成位置にオフセット状態が発生し、当該ゲート電極部７
の中心に対して非対称位置に金属シリサイド層１６−１
と１６─２が形成される事になる。 その後シンタリング
処理を実行してソース拡散層領域１０、ドレイン拡散層
領域９、ゲート電極７の表面をシリサイド化してシリサ
イド層１６を形成する。 最後に層間膜１１を成長しコン
タクトホール１２、金属配線１３を形成して図４（Ｄ）
に示す半導体装置が形成される。 上記の説明から明らか
な様に、本具体例に於いては、基本的には、ＳＯＩ構造
の素子基板上にゲート酸化膜を介してゲート電極部を形
成する第１の工程、当該ゲート電極部の側壁部にサイド
ウォール絶縁層部を形成する第２の工程、当該ＳＯＩ構
造のＳＯＩ層中にソース拡散層領域とドレイン拡散層領
域を形成する第３の工程、当該ソース拡散層領域とドレ
イン拡散層領域の表面に、金属を、ソース拡散層領域側
上方からドレイン拡散層領域に向かう斜め下向きの方向
にスパッタリング処理して金属膜を形成する第４の工
程、当該金属膜をシリサイド化する第５の工程とから構
成されているものである。
【００３６】本発明に於ける半導体装置の製造方法に於
いて使用される金属はチタン、コバルト、ニッケル、タ
ングステンから選択された一つである。
【００３７】
【発明の効果】 本発明に係る半導体装置３０に於いて
は、上記した様な構成を有していることから、サイドウ
ォール絶縁膜８はソース拡散層領域１０側の厚さがドレ
イン拡散層領域９側よりも薄くなっており、このためボ
ディ部５・ソース拡散層領域１０接合とソース拡散層領
域１０拡散層領域に形成されたシリサイド層１６の距離
が、ボディ部５・ドレイン拡散層領域９接合とドレイン
拡散層領域９拡散層領域に形成されたシリサイド層１６
の距離よりも短くなっている。このためドレイン拡散層
領域９とボディ部５のリーク電流を低く抑えるととも
に、ソース拡散層領域１０とボディ部５の距離を短縮す
ることにより、ボディ電位の上昇を抑え、また寄生バイ
ポーラトランジスタの電流増幅率を低下させることによ
り図６のグラフに示す様に、ドレイン電圧が１．５Ｖと
なっても、Ｉｄ−Ｖｇ特性（Subthreshold特性）のキン
ク特性を改善することができる。
【００３８】又、本発明に於いては、マスクを使用する
ことなしに、ボディ部５・ドレイン拡散層領域９接合と
ドレイン拡散層領域９拡散層領域に形成されたシリサイ
ド層１６の距離をボディ部５・ソース拡散層領域１０接
合とソース拡散層領域１０拡散層領域に形成されたシリ
サイド層１６の距離よりも長くすることができる。この
結果、上記した本発明の半導体装置と同様の効果がもた
らされる。
【００３９】更に、図１或いは図２に示す様な構成とす
る事によって、ソース拡散層領域１０とボディ部５をシ
リサイド層１６でショートすることによりボディ電位を
ソース電位に固定する効果があり、ボディ電位上昇をよ
り効果的に抑制可能となる。
【００４０】その後シンタリング処理を実行してソース
拡散層領域１０、ドレイン拡散層領域９、ゲート電極７
の表面をシリサイド化してシリサイド層１６を形成す
る。最後に層間膜１１を成長しコンタクトホール１２、
金属配線１３を形成して図１に示す半導体装置が形成さ
れる。上記した具体例から判る様に、本発明に係る半導
体装置３０の製造方法の別の具体例としては、基本的に
は、ＳＯＩ構造の素子基板上にゲート酸化膜を介してゲ
ート電極部を形成する第１の工程、当該ゲート電極部の
側壁部にサイドウォール絶縁層部を形成する第２の工
程、当該ＳＯＩ構造のＳＯＩ層中にソース拡散層領域と
ドレイン拡散層領域を形成する第３の工程、当該ソース
拡散層領域とドレイン拡散層領域の表面に、金属を、ソ
ース拡散層領域側上方からドレイン拡散層領域に向かう
斜め下向きの方向にスパッタリング処理して金属膜を形
成する第４の工程、当該金属膜をシリサイド化する第５
の工程とから構成されているものである。
【００４１】本発明に於ける半導体装置の製造方法に於
いて使用される金属はチタン、コバルト、ニッケル、タ
ングステンから選択された一つである。
【００４２】
【発明の効果】本発明に係る半導体装置３０に於いて
は、上記した様な構成を有していることから、サイドウ
ォール絶縁膜８はソース拡散層領域１０側の厚さがドレ
イン拡散層領域９側よりも薄くなっており、このためボ
ディ部５・ソース拡散層領域１０接合とソース拡散層領
域１０拡散層領域に形成されたシリサイド層１６の距離
が、ボディ部５・ドレイン拡散層領域９接合とドレイン
拡散層領域９拡散層領域に形成されたシリサイド層１６
の距離よりも短くなっている。このためドレイン拡散層
領域９とボディ部５のリーク電流を低く抑えるととも
に、ソース拡散層領域１０とボディ部５の距離を短縮す
ることにより、ボディ電位の上昇を抑え、また寄生バイ
ポーラトランジスタの電流増幅率を低下させることによ
り図６のグラフに示す様に、ドレイン電圧が１．５Ｖと
なっても、Ｉd −Ｖg 特性（Subthreshold特性）のキン
ク特性を改善することができる。
【００４３】又、本発明に於いては、マスクを使用する
ことなしに、ボディ部５・ドレイン拡散層領域９接合と
ドレイン拡散層領域９拡散層領域に形成されたシリサイ
ド層１６の距離をボディ部５・ソース拡散層領域１０接
合とソース拡散層領域１０拡散層領域に形成されたシリ
サイド層１６の距離よりも長くすることができる。この
結果、上記した本発明の半導体装置と同様の効果がもた
らされる。
【００４４】更に、図４（Ａ）或いは図３（Ｂ）に示す
様な構成とする事によって、ソース拡散層領域１０とボ
ディ部５をシリサイド層１６でショートすることにより
ボディ電位をソース電位に固定する効果があり、ボディ
電位上昇をより効果的に抑制可能となる。
【図面の簡単な説明】
【図１】 図１は、本発明は、本発明に係る半導体装置
の一具体例の構成を示す断面図である。
【図２】 図２は、本発明は、本発明に係る半導体装置
の他の具体例の構成を示す断面図である。
【図３】 図３は、本発明に係る半導体装置の製造方法
の一具体例の工程を示す図であり、図３（Ａ）から図３
（Ｃ）は、工程順にそれぞれの工程に於ける特徴を説明
する断面図である。
【図４】 図４は、本発明に係る半導体装置の製造方法
の他の具体例を示す図であり、図４（Ａ）から図４
（Ｄ）は、工程順にそれぞれの工程に於ける特徴を説明
する断面図である。
【図５】 図５（Ａ）乃至図５（Ｃ）は、従来に係る半
導体装置の他の具体例の構造をそれぞれ示す断面図であ
る。
【図６】 図６は、本発明に係る半導体装置に於けるＩ
d −Ｖg 特性（Subthreshold特性）を示すグラフであ
る。
【図７】 図７（Ａ）及び図７（Ｂ）は従来の半導体装
置に於ける問題点を説明するふらふである。
【図８】 図８は、従来に於ける半導体装置の構成の一
例を示す図である。
【図９】 図９は、従来に於ける半導体装置の構成の他
の例を示す図である。
【図１０】 図１０は、シリサイドを使用した従来に於
ける半導体装置の構成の例を示す図である。
【符号の説明】
１…シリコン基板 ２…埋め込み酸化膜 ３…ＳＯＩ層 ４…素子分離酸化膜 ５…ボデイ部 ６…ゲート酸化膜 ７…ゲート電極 ８、８−１、８−２…サイドウォール絶縁膜 ９…ドレイン拡散層領域 １０…ソース拡散層領域 １１…層間膜 １２…コンタクトホール １３…金属配線 １４…酸化膜 １５…金属膜 １６、１６−１、１６−２…シリサイド層 ３０…半導体装置 ４０…素子基板 ５０…ゲート電極部の側壁部

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ構造の素子基板に形成された絶縁
    ゲート型電界効果トランジスタであって、ソース拡散層
    領域中及びドレイン拡散層領域中に金属シリサイド層が
    形成されているトランジスタに於いて、ソース領域に形
    成された金属シリサイド層の端縁部とソース拡散層領域
    ・ボディ部接合部との距離が、ドレイン拡散層領域中に
    形成された金属シリサイド層の端縁部とドレイン拡散層
    領域・ボディ部接合部との距離よりも短くなるよう構成
    されており、且つ当該ソース拡散層領域中に形成された
    金属シリサイド層の端縁部の少なくとも一部が該ボディ
    部と接合している事を特徴とする半導体装置。
  2. 【請求項２】 ＳＯＩ構造の素子基板に形成された絶縁
    ゲート型電界効果トランジスタであって、ソース拡散層
    領域中及びドレイン拡散層領域中に金属シリサイド層が
    形成されているトランジスタに於いて、ソース領域に形
    成された金属シリサイド層の端縁部とソース拡散層領域
    ・ボディ部接合部との距離が、ドレイン拡散層領域中に
    形成された金属シリサイド層の端縁部とドレイン拡散層
    領域・ボディ部接合部との距離よりも短くなるよう構成
    されており、且つ当該ソース拡散層領域中に形成された
    金属シリサイド層の端縁部の少なくとも一部が該ボディ
    部と接合していると共に、ゲート電極側壁部に存在する
    サイドウォール絶縁層の内、ソース拡散層領域側のゲー
    ト電極側壁部に存在するサイドウォール絶縁層の厚さが
    ドレイン拡散層領域側のゲート電極側壁部に存在するサ
    イドウォール絶縁層の厚さよりも薄い事を特徴とする半
    導体装置。
  3. 【請求項３】 当該ソース拡散層領域中に形成された金
    属シリサイド層の端縁部の少なくとも一部が該ボディ部
    と接合している事を特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 当該金属シリサイド層を形成している金
    属はチタン、コバルト、ニッケル、タングステンから選
    択された一つである事を特徴とする請求項１乃至３記載
    の半導体装置。
  5. 【請求項５】 ＳＯＩ構造の素子基板上にゲート酸化膜
    を介してゲート電極部を形成する工程、当該ゲート電極
    部の側壁部にサイドウォール絶縁層部を形成する工程、
    当該ＳＯＩ構造のＳＯＩ層中にソース拡散層領域とドレ
    イン拡散層領域を形成する工程、該ソース拡散層領域側
    に面する該サイドウォール絶縁層部の膜厚を該ドレイン
    拡散層領域側に面する該サイドウォール絶縁層部の膜厚
    よりも選択的に薄膜化する工程、当該ソース拡散層領域
    とドレイン拡散層領域の表面に金属膜を形成する工程、
    当該金属膜をシリサイド化する工程とから構成されてい
    る事を特徴とする半導体装置の製造方法。
  6. 【請求項６】 ＳＯＩ構造の素子基板上にゲート酸化膜
    を介してゲート電極部を形成する工程、当該ゲート電極
    部の側壁部にサイドウォール絶縁層部を形成する工程、
    当該ＳＯＩ構造のＳＯＩ層中にソース拡散層領域とドレ
    イン拡散層領域を形成する工程、当該ソース拡散層領域
    とドレイン拡散層領域の表面に、金属を、ソース拡散層
    領域側上方からドレイン拡散層領域に向かう斜め下向き
    の方向にスパッタリング処理して金属膜を形成する工
    程、当該金属膜をシリサイド化する工程とから構成され
    ている事を特徴とする半導体装置の製造方法。
  7. 【請求項７】 当該金属はチタン、コバルト、ニッケ
    ル、タングステンから選択された一つである事を特徴と
    する請求項５又は６記載の半導体装置の製造方法。
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