JP5170490B2 - 半導体装置 - Google Patents
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Description
また、例えば、特許文献1には、ゲート長が縮小された電界効果型トランジスタのショートチャネル効果を抑制するため、ソース/ドレイン層を浅く形成する方法が開示されている。
これにより、ゲート長がソース/ドレイン間の間隔より小さい場合においても、ゲート電極によるポテンシャル制御を効率よく行わせることが可能となり、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、前記ゲート電極が配置された半導体層上の全面に誘電体膜を形成する工程と、前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記誘電体膜に形成する工程と、前記ダメージ層が形成された誘電体膜の異方性エッチングを行うことにより、第1サイドウォールを前記ゲート電極の一方の側の側壁に形成するとともに、前記第1サイドウォールよりも長さが長い第2サイドウォールを前記ゲート電極の他方の側の側壁に形成する工程と、前記ゲート電極、前記第1サイドウォールおよび前記第2サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から第1オフセット長だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から第2オフセット長だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、前記ゲート電極が配置された半導体層上の全面に第1誘電体膜を形成する工程と、前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記第1誘電体膜に形成する工程と、前記ダメージ層が形成された第1誘電体膜の異方性エッチングを行うことにより、前記ゲート電極の一方の側の側壁の第1誘電体膜を除去するとともに、前記ゲート電極の他方の側の側壁に第1サイドウォールを形成する工程と、前記第1サイドウォールが形成された半導体層上の全面に前記第1誘電体膜と誘電率が異なる第2誘電体膜を形成する工程と、前記第2誘電体膜の異方性エッチングを行うことにより、前記第1誘電体膜が除去されたゲート電極の側壁に第2サイドウォールを形成する工程と、前記ゲート電極、前記第1サイドウォールおよび前記第2サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から所定間隔だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から所定間隔だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
図1(a)は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図、図1(b)は、図1(a)の半導体装置のチャネル方向のポテンシャル分布を直線で近似して示す図である。
そして、図1(a)の電界効果型トランジスタを動作させる場合、ソース層18aを接地するとともに、ドレイン層18bにドレイン電圧VDを印加し、ゲート電極15のオン/オフ制御を行うことができる。
XS/XD=Vbi/(Vbi+VD)
これにより、ドレイン層18bにVDを印加した場合においても、ソース層18aのオフセット領域のポテンシャル勾配と、ドレイン層18b側のオフセット領域のポテンシャル勾配とが等しくなるようにすることができる。このため、ゲート電極15のゲート長がソース層18aとドレイン層18bとの間の間隔より小さい場合においても、ゲート電極15によるチャネルポテンシャルの支配力を均等化することができ、ゲート電極によるポテンシャル制御を効率よく行わせることが可能となる。
また、図1の実施形態では、SOI基板上に電界効果型トランジスタを形成する方法について説明したが、バルク基板上に形成された電界効果型トランジスタに図1の構成を適用するようにしてもよい。
図2において、BOX層22上には単結晶Si層23が形成されている。そして、単結晶Si層23上には、ゲート絶縁膜24を介してゲート電極25が配置されている。そして、単結晶Si層23には、ゲート電極25の一端からオフセット長XSだけ隔ててソース層28aが形成されるとともに、ゲート電極25の他端からだけ隔ててドレイン層28bが形成され、ゲート電極25下にはボディ領域27が配置されている。そして、ソース層28a側には、ゲート電極25の一方の側壁に形成されたサイドウォール26aが配置されるとともに、ドレイン層28b側には、ゲート電極25の他方の側壁に形成されたサイドウォール26bが配置されている。
図4は、スペーサおよびゲート絶縁膜の誘電率を変化させた時のVG−ID特性のシミュレーション結果を示す図である。
また、ゲート絶縁膜24の比誘電率εG=3.9、サイドウォール26a、26bの比誘電率εSp=20とした場合と、ゲート絶縁膜24の比誘電率εG=20、サイドウォール26a、26bの比誘電率εSp=3.9とした場合とを比べると、VG−ID特性がずれていることから、サイドウォール26a、26bの比誘電率を変化させることにより、しきい値電圧を調整することができる。
また、ソース/ドレインのオフセット長を変化させると、オフ時のチャネル領域のポテンシャルのピークが変化することから、ソース/ドレインのオフセット長を変化させることにより、しきい値電圧を調整することができる。
図6において、ゲート絶縁膜24の比誘電率εG=20、サイドウォール26a、26bの比誘電率εSp=20として、XS+XD=30nmに固定して、オフセット長XS、XDの分配比率を変化させると、オフセット長XD=20nmの付近でオン電流IONを極大にすることができる。この結果、オン電流IONを増大させるためには、オフセット長XDをオフセット長XSよりも大きくすることが好ましい。
図7(a)において、BOX層32上には単結晶半導体層33が形成されている。そして、単結晶半導体層33の表面の熱酸化を行うことにより、単結晶半導体層33の表面にゲート絶縁膜34を形成する。そして、ゲート絶縁膜34が形成された単結晶半導体層33上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート電極35を単結晶半導体層33上に形成する。
次に、図7(c)に示すように、ダメージ層39が形成された誘電体膜36の異方性エッチングを行うことにより、サイドウォール36aをゲート電極の一方の側の側壁に形成するとともに、サイドウォール36bをゲート電極35の他方の側の側壁に形成する。ここで、ゲート電極35の一方の側に局所的に配置されたダメージ層39を誘電体膜36に形成することにより、サイドウォール36a側の誘電体膜36のエッチングレートをサイドウォール36b側の誘電体膜36のエッチングレートよりも大きくすることができる。このため、サイドウォール36a側の誘電体膜36をサイドウォール36b側の誘電体膜36よりも薄くすることができ、サイドウォール36aの長さをサイドウォール36bの長さよりも短くすることができる。
図8は、本発明の第3実施形態に係る半導体装置の製造方法の一例を示す断面図である。
そして、図8(b)に示すように、CVDなどの方法により、ゲート電極45が配置された単結晶半導体層43上の全面に誘電体膜46を堆積する。そして、ゲート電極45に対して斜め方向からイオンビームIN2を照射することにより、ゲート電極45の一方の側に局所的に配置されたダメージ層49を誘電体膜46に形成する。
そして、図8(d)に示すように、CVDなどの方法により、サイドウォール46bが配置された単結晶半導体層43上の全面に、誘電体膜46と異なる誘電率を持つ誘電体膜50を堆積する。
次に、図8(f)に示すように、ゲート電極45およびサイドウォール46a、46bをマスクとして単結晶半導体層43に不純物のイオン注入を行うことにより、ゲート電極45の一端からサイドウォール46aの長さ分だけ隔てて配置されたソース層48aを単結晶半導体層43に形成するとともに、ゲート電極45の他端からサイドウォール46bの長さ分だけ隔てて配置されたドレイン層48bを単結晶半導体層43に形成する。
Claims (1)
- ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、
前記ゲート電極の一端から第1オフセット長だけ隔てて前記半導体層に形成されたソース層と、
前記ゲート電極の他端から第2オフセット長だけ隔てて前記半導体層に形成されたドレイン層と、
前記ソース層側の前記ゲート電極の側壁に形成された第1サイドウォールと、
前記ドレイン層側の前記ゲート電極の側壁に形成された第2サイドウォールとを備え、
前記第1オフセット長は前記第2オフセット長よりも短く、かつ前記第1サイドウォールの長さは前記第2サイドウォールの長さよりも短く、
前記ソース層とチャネル間のビルトインポテンシャルをVbi、動作時のドレイン電圧をVD、前記第1オフセット長をXS、前記第2オフセット長をXDとすると、
XS/X D=Vbi/(Vbi+VD)
であることを特徴とする半導体装置。
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