JP2903892B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Description
【０００１】
【産業上の利用分野】本発明はＳＯＩを用いたＭＯＳ電
界効果トランジスタの製造方法に関するものである。
界効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】絶縁物である酸化シリコンなどの上に形
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、ＳＯＩ
ＭＯＳＦＥＴという）はシリコン基板表面をチャネルと
するバルクＭＯＳＦＥＴに比べて、短チャネル効果に強
く、スイッチング速度が速くなるなどの利点がある。
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、ＳＯＩ
ＭＯＳＦＥＴという）はシリコン基板表面をチャネルと
するバルクＭＯＳＦＥＴに比べて、短チャネル効果に強
く、スイッチング速度が速くなるなどの利点がある。
【０００３】しかし、ＳＯＩＭＯＳＦＥＴではシリコン
薄膜（以下、基板という）に電極を接続して基板電位を
固定することが難しいので、通常、浮遊電位のまま動作
させている。そのため基板に少数キャリアが蓄積すると
基板電位が変動し、その結果ＭＯＳＦＥＴの特性が変化
するという欠点がある。
薄膜（以下、基板という）に電極を接続して基板電位を
固定することが難しいので、通常、浮遊電位のまま動作
させている。そのため基板に少数キャリアが蓄積すると
基板電位が変動し、その結果ＭＯＳＦＥＴの特性が変化
するという欠点がある。
【０００４】従来は、少数キャリア発生の原因となるイ
ンパクトイオン化を抑制するため、高濃度ドレインに隣
接して低濃度ドレインを形成するＬＤＤ構造を適用した
り、発生した少数キャリアをソース領域に引き込んで、
再結合によって消滅させる再結合中心となる金属をソー
ス領域に導入して、この浮遊基板効果を抑制している。
ンパクトイオン化を抑制するため、高濃度ドレインに隣
接して低濃度ドレインを形成するＬＤＤ構造を適用した
り、発生した少数キャリアをソース領域に引き込んで、
再結合によって消滅させる再結合中心となる金属をソー
ス領域に導入して、この浮遊基板効果を抑制している。
【０００５】
【発明が解決しようとする課題】ＳＯＩＭＯＳＦＥＴの
浮遊基板効果を抑制するため、ＬＤＤ構造にすると低濃
度ドレインの抵抗成分のためＭＯＳＦＥＴの電流駆動能
力が低下する。そのため本来のＳＯＩＭＯＳＦＥＴの利
点である速いスイッチ速度を遅くしてしまうという問題
がある。
浮遊基板効果を抑制するため、ＬＤＤ構造にすると低濃
度ドレインの抵抗成分のためＭＯＳＦＥＴの電流駆動能
力が低下する。そのため本来のＳＯＩＭＯＳＦＥＴの利
点である速いスイッチ速度を遅くしてしまうという問題
がある。
【０００６】また、ソース領域に再結合中心を導入して
少数キャリアをソースに引き抜こうとしても、少数キャ
リアの発生はドレイン端で生じるのでソースに到達する
までに少数キャリアの一部が基板に蓄積する。ＭＯＳＦ
ＥＴ特性の変動は小さくなっても残ってしまうという問
題がある。これらの問題はＳＯＩＭＯＳＦＥＴにおいて
は基板電極を形成することが困難であることから生じ
る。
少数キャリアをソースに引き抜こうとしても、少数キャ
リアの発生はドレイン端で生じるのでソースに到達する
までに少数キャリアの一部が基板に蓄積する。ＭＯＳＦ
ＥＴ特性の変動は小さくなっても残ってしまうという問
題がある。これらの問題はＳＯＩＭＯＳＦＥＴにおいて
は基板電極を形成することが困難であることから生じ
る。
【０００７】また、基板電極を形成したとしても、その
領域を設けた分だけチップ面積が増えてしまうという問
題が生じる。
領域を設けた分だけチップ面積が増えてしまうという問
題が生じる。
【０００８】本発明の目的は、チップ面積を増やすこと
なく基板電極を形成すると同時にスイッチ速度の高速化
を実現した電界効果トランジスタの製造方法を提供する
ことにある。
なく基板電極を形成すると同時にスイッチ速度の高速化
を実現した電界効果トランジスタの製造方法を提供する
ことにある。
【０００９】
【００１０】
【課題を解決するための手段】本 発明の電界効果トラン
ジスタの製造方法は、絶縁物の上に形成された一導電型
半導体薄膜を選択酸化して素子分離酸化膜を形成する工
程と、前記素子分離酸化膜に囲まれて残された前記半導
体薄膜の表面にゲート絶縁膜を形成したのち、全面にポ
リシリコンを堆積する工程と、前記ポリシリコンおよび
前記ゲート絶縁膜をパターニングして、前記半導体膜表
面に達する第１のコンタクト開口を有する前記ポリシリ
コンからなるゲート電極を形成する工程と、逆導電型不
純物をイオン注入して前記ゲート電極両側の直下にソー
ス・ドレイン層を形成する工程と、全面に層間絶縁膜を
堆積したのち前記第１のコンタクト開口の内側に第２の
コンタクト開口を形成する工程と、一導電型不純物をイ
オン注入して前記第２のコンタクト開口の前記半導体薄
膜にオーミック層を形成する工程と、前記オーミック層
に接する前記層間絶縁膜をエッチングして前記第２のコ
ンタクト開口を少なくとも前記第１のコンタクト開口ま
で拡げる工程と、前記第１のコンタクト開口を被って前
記ポリシリコンからなるゲート電極と前記オーミック層
とを接続する金属配線を形成する工程とを含むものであ
る。
ジスタの製造方法は、絶縁物の上に形成された一導電型
半導体薄膜を選択酸化して素子分離酸化膜を形成する工
程と、前記素子分離酸化膜に囲まれて残された前記半導
体薄膜の表面にゲート絶縁膜を形成したのち、全面にポ
リシリコンを堆積する工程と、前記ポリシリコンおよび
前記ゲート絶縁膜をパターニングして、前記半導体膜表
面に達する第１のコンタクト開口を有する前記ポリシリ
コンからなるゲート電極を形成する工程と、逆導電型不
純物をイオン注入して前記ゲート電極両側の直下にソー
ス・ドレイン層を形成する工程と、全面に層間絶縁膜を
堆積したのち前記第１のコンタクト開口の内側に第２の
コンタクト開口を形成する工程と、一導電型不純物をイ
オン注入して前記第２のコンタクト開口の前記半導体薄
膜にオーミック層を形成する工程と、前記オーミック層
に接する前記層間絶縁膜をエッチングして前記第２のコ
ンタクト開口を少なくとも前記第１のコンタクト開口ま
で拡げる工程と、前記第１のコンタクト開口を被って前
記ポリシリコンからなるゲート電極と前記オーミック層
とを接続する金属配線を形成する工程とを含むものであ
る。
【００１１】
【作用】ＮチャネルＭＯＳＦＥＴのドレイン電流とゲー
ト電圧との関係を図３に示す。基板にゲート電圧と同一
極性の１Ｖを印加すると、破線に示すようにＭＯＳＦＥ
Ｔのしきい値電圧が下がってドレイン電流が増大すると
同時に、ゲート電圧０Ｖのオフ時のリーク電流が増大す
る。
ト電圧との関係を図３に示す。基板にゲート電圧と同一
極性の１Ｖを印加すると、破線に示すようにＭＯＳＦＥ
Ｔのしきい値電圧が下がってドレイン電流が増大すると
同時に、ゲート電圧０Ｖのオフ時のリーク電流が増大す
る。
【００１２】一方、基板とゲート電極とをショート（短
絡）すると実線に示すように変る。ゲート電圧０Ｖにお
ける漏れ電流は十分に小さいうえ、ドレイン電流に対す
るゲート電圧特性の勾配が急峻になるのでＦＥＴのＯＮ
（オン）状態とＯＦＦ（オフ）状態との区別がより明確
になる。さらにＦＥＴがオン状態のときのドレイン電流
が増大してスイッチング特性が向上する。
絡）すると実線に示すように変る。ゲート電圧０Ｖにお
ける漏れ電流は十分に小さいうえ、ドレイン電流に対す
るゲート電圧特性の勾配が急峻になるのでＦＥＴのＯＮ
（オン）状態とＯＦＦ（オフ）状態との区別がより明確
になる。さらにＦＥＴがオン状態のときのドレイン電流
が増大してスイッチング特性が向上する。
【００１３】チップ面積を増やすことなく、基板に電極
を形成してゲート電極と接続することができる。その結
果、ＳＯＩＭＯＳＦＥＴの問題点である浮遊基板効果を
抑制するとともに、ＦＥＴの高速化が可能になる。
を形成してゲート電極と接続することができる。その結
果、ＳＯＩＭＯＳＦＥＴの問題点である浮遊基板効果を
抑制するとともに、ＦＥＴの高速化が可能になる。
【００１４】
【実施例】本発明の一実施例について、図２（ａ）〜
（ｇ）を参照して工程順に説明する。
（ｇ）を参照して工程順に説明する。
【００１５】はじめに平面図である図２（ａ）およびそ
の断面図である図２（ｂ）に示すように、Ｐ型シリコン
からなる下地ウェーハ１に酸化シリコン膜２で絶縁分離
されたＰ型シリコン層３が形成されている、Ｐ型ＳＯＩ
基板を用いる。ＳＯＩ基板は酸素イオン注入によるＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）または、レーザ、電子ビームやラ
ンプアニールによって再結晶するＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
などで形成される。つぎに選択酸化法により素子分離用
酸化膜４を形成して素子領域となるＰ型シリコン層３を
絶縁分離する。このとき図２（ａ）に示すように、ゲー
ト電極のコンタクト予定領域までＰ型シリコン層３を残
して凸型にしたことに特徴がある。
の断面図である図２（ｂ）に示すように、Ｐ型シリコン
からなる下地ウェーハ１に酸化シリコン膜２で絶縁分離
されたＰ型シリコン層３が形成されている、Ｐ型ＳＯＩ
基板を用いる。ＳＯＩ基板は酸素イオン注入によるＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）または、レーザ、電子ビームやラ
ンプアニールによって再結晶するＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
などで形成される。つぎに選択酸化法により素子分離用
酸化膜４を形成して素子領域となるＰ型シリコン層３を
絶縁分離する。このとき図２（ａ）に示すように、ゲー
ト電極のコンタクト予定領域までＰ型シリコン層３を残
して凸型にしたことに特徴がある。
【００１６】つぎに平面図である図２（ｃ）およびその
断面図である図２（ｄ）に示すように、ゲート酸化膜５
を形成したのちしきい値電圧を調整するためボロン（硼
素）をイオン注入する。つぎに燐をドープしたポリシリ
コンを形成してからパターニングしてゲート電極６を形
成する。ポリシリコンをパターニングするとき、同時に
ゲート電極６にコンタクト１１を開口する。
断面図である図２（ｄ）に示すように、ゲート酸化膜５
を形成したのちしきい値電圧を調整するためボロン（硼
素）をイオン注入する。つぎに燐をドープしたポリシリ
コンを形成してからパターニングしてゲート電極６を形
成する。ポリシリコンをパターニングするとき、同時に
ゲート電極６にコンタクト１１を開口する。
【００１７】つぎに平面図である図２（ｅ）およびその
断面図である図２（ｆ）に示すように、砒素をイオン注
入してＮ+ 型ソース・ドレイン拡散層７を形成する。つ
ぎに全面に厚さ０．４μｍの層間絶縁膜８を堆積したの
ち、レジスト（図示せず）をマスクとしてエッチングし
てコンタクト１２を開口する。このときコンタクト１２
はゲート電極６と同時にパターニングしたコンタクト１
１よりもひとまわり小さくして、コンタクト１２の側面
に層間絶縁膜８からなる厚さ約０．１μｍの側壁が残る
ようにする。このあとボロンをイオン注入したとき、ゲ
ート電極６にボロンが侵入しないようにするためであ
る。
断面図である図２（ｆ）に示すように、砒素をイオン注
入してＮ+ 型ソース・ドレイン拡散層７を形成する。つ
ぎに全面に厚さ０．４μｍの層間絶縁膜８を堆積したの
ち、レジスト（図示せず）をマスクとしてエッチングし
てコンタクト１２を開口する。このときコンタクト１２
はゲート電極６と同時にパターニングしたコンタクト１
１よりもひとまわり小さくして、コンタクト１２の側面
に層間絶縁膜８からなる厚さ約０．１μｍの側壁が残る
ようにする。このあとボロンをイオン注入したとき、ゲ
ート電極６にボロンが侵入しないようにするためであ
る。
【００１８】つぎに平面図である図２（ｇ）およびその
断面図である図２（ｈ）に示すように、ボロンをイオン
注入したのちアニールして基板電極予定領域にＰ+ 型オ
ーミック拡散層９を形成する。つぎにコンタクト１２の
側面に残っている層間絶縁膜８などからなる絶縁膜をエ
ッチングする。
断面図である図２（ｈ）に示すように、ボロンをイオン
注入したのちアニールして基板電極予定領域にＰ+ 型オ
ーミック拡散層９を形成する。つぎにコンタクト１２の
側面に残っている層間絶縁膜８などからなる絶縁膜をエ
ッチングする。
【００１９】最後に平面図である図１（ａ）およびその
断面図である図１（ｂ）に示すように、スパッタ法によ
り全面にＡｌ（アルミニウム）系合金を堆積したのち、
パターニングしてＡｌ配線１０を形成して素子部が完成
する。
断面図である図１（ｂ）に示すように、スパッタ法によ
り全面にＡｌ（アルミニウム）系合金を堆積したのち、
パターニングしてＡｌ配線１０を形成して素子部が完成
する。
【００２０】本実施例ではＮチャネルのＦＥＴについて
説明したが、本発明はＮチャネルに限定されることなく
極性を変えることによりＰチャネルのＦＥＴにも適用す
ることができる。さらにＮチャネルおよびＰチャネルの
ＦＥＴが共存するＣＭＯＳ集積回路に適用しても同様の
効果を得ることができる。
説明したが、本発明はＮチャネルに限定されることなく
極性を変えることによりＰチャネルのＦＥＴにも適用す
ることができる。さらにＮチャネルおよびＰチャネルの
ＦＥＴが共存するＣＭＯＳ集積回路に適用しても同様の
効果を得ることができる。
【００２１】
【発明の効果】基板とゲート電極とを短絡することによ
り、チップ面積を増やすことなくＳＯＩＭＯＳＦＥＴの
問題点である浮遊基板効果を抑制することができる。さ
らにＦＥＴのオン状態とオフ状態との区別が明確にな
り、オン状態のドレイン電流が増加して、ＦＥＴの高速
動作が可能になった。
り、チップ面積を増やすことなくＳＯＩＭＯＳＦＥＴの
問題点である浮遊基板効果を抑制することができる。さ
らにＦＥＴのオン状態とオフ状態との区別が明確にな
り、オン状態のドレイン電流が増加して、ＦＥＴの高速
動作が可能になった。
【００２２】しかもレジスト工程を追加することなく、
自己整合的に基板コンタクト領域の不純物濃度を上げ
て、コンタクト抵抗を低減することができる。
自己整合的に基板コンタクト領域の不純物濃度を上げ
て、コンタクト抵抗を低減することができる。
【図１】（ａ）は本発明の一実施例を示す平面図であ
る。（ｂ）は（ａ）の断面図である。
る。（ｂ）は（ａ）の断面図である。
【図２】（ａ），（ｃ），（ｅ），（ｇ）は本発明の一
実施例を工程順に示す平面図である。（ｂ），（ｄ），
（ｆ），（ｈ）は本発明の一実施例を工程順に示す断面
図である。
実施例を工程順に示す平面図である。（ｂ），（ｄ），
（ｆ），（ｈ）は本発明の一実施例を工程順に示す断面
図である。
【図３】ＦＥＴのゲート電圧に対するドレイン電流の特
性を示すグラフである。
性を示すグラフである。
１ 下地ウェーハ ２ 酸化シリコン膜 ３ Ｐ型シリコン層 ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ Ｎ+ 型ソース・ドレイン ８ 層間絶縁膜 ９ Ｐ+ 型拡散層 １０ Ａｌ配線 １１，１２ コンタクト
Claims (1)
- 【請求項１】 絶縁物の上に形成された一導電型半導体
薄膜を選択酸化して素子分離酸化膜を形成する工程と、
前記素子分離酸化膜に囲まれて残された前記半導体薄膜
の表面にゲート絶縁膜を形成したのち、全面にポリシリ
コンを堆積する工程と、前記ポリシリコンおよび前記ゲ
ート絶縁膜をパターニングして、前記半導体膜表面に達
する第１のコンタクト開口を有する前記ポリシリコンか
らなるゲート電極を形成する工程と、逆導電型不純物を
イオン注入して前記ゲート電極両側の直下にソース・ド
レイン層を形成する工程と、全面に層間絶縁膜を堆積し
たのち前記第１のコンタクト開口の内側に第２のコンタ
クト開口を形成する工程と、一導電型不純物をイオン注
入して前記第２のコンタクト開口の前記半導体薄膜にオ
ーミック層を形成する工程と、前記オーミック層に接す
る前記層間絶縁膜をエッチングして前記第２のコンタク
ト開口を少なくとも前記第１のコンタクト開口まで拡げ
る工程と、前記第１のコンタクト開口を被って前記ポリ
シリコンからなるゲート電極と前記オーミック層とを接
続する金属配線を形成する工程とを含む電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237920A JP2903892B2 (ja) | 1992-09-07 | 1992-09-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237920A JP2903892B2 (ja) | 1992-09-07 | 1992-09-07 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685262A JPH0685262A (ja) | 1994-03-25 |
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