KR100283839B1 - 반도체집적회로장치 - Google Patents

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유키히토 오와키
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니시무로 타이죠
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Abstract

본 발명은, 절연막(2)상에 형성된 반도체기판(3, 9)과, 상기 반도체기판상에 형성되고, 또한 제1게이트(6)를 갖춘 트랜지스터(M)를 구비하고, 상기 제1게이트에 입력되는 제1신호(XA)와 상기 반도체기판의 기판영역(9)에 입력되는 제2신호(XB)와의 조합에 의해 1개의 논리회로신호가 출력되는 논리회로를 구성한 것을 특징으로 하는 반도체집적회로장치로서, 기본게이트를 구성하는 트랜지스터의 수를 줄일 수 있고, 칩비용의 저하를 도모하며, 또한 소비전력의 저감을 도모할 수 있는 반도체집적회로장치이다.

Description

반도체집적회로장치
제1(a)도 및 제1(b)도는 종래의 2입력 NAND게이트와 진리값표를 나타낸 도면.
제2(a)도 및 제2(b)도는 종래의 2입력 NOR게이트와 진리값표를 나타낸 도면.
제3(a)도 및 제3(b)도는 종래의 2입력 AND게이트와 진리값표를 나타낸 도면.
제4(a)도 및 제4(b)도는 종래의 2입력 OR게이트와 진리값표를 나타낸 도면.
제5(a)도 및 제5(b)도는 종래의 2입력 EXOR게이트와 진리값표를 나타낸 도면.
제6도는 인버터회로 3단으로 이루어진 버퍼회로의 종래예를 나타낸 도면.
제7(a)도 및 제7(b)도는 제6도의 버퍼회로의 동작을 설명하기 위한 동작파형도.
제8도는 MOS트랜지스터를 이용한 상보형 논리게이트의 종래예를 나타낸 도면.
제9(a)도∼제9(c)도는 제8도의 회로의 동작을 설명하기 위한 동작파형도.
제10도는 nMOS트랜지스터로 구성된 인버터회로의 종래예를 나타낸 도면.
제11(a)도∼제11(c)도는 제10도의 회로의 동작을 설명하기 위한 동작파형도.
제12도는 종래의 패스 트랜지스터 논리에 의한 2입력 AND/NAND게이트를 나타낸 회로구성도.
제13도는 종래의 게이트, 바디를 직접접속한 종래의 nMOS트랜지스터를 나타낸 도면.
제14도는 그 게이트ㆍ소오스간 전압에 대한 바디ㆍ소오스간 전압, 임계치전압, 바디ㆍ소오스간 전류의 직류특성을 나타낸 도면.
제15(a)도 및 제15(b)도는 제1실시형태에 따른 MOS트랜지스터의 평면도 및 단면도.
제16(a)도 및 제16(b)도는 제2실시형태에 따른 MOS트랜지스터의 평면도 및 단면도.
제17(a)도 및 제17(b)도는 제3실시형태에 따른 MOS트랜지스터의 평면도 및 단면도.
제18도는 제4실시형태에 따른 2입력 논리게이트(NOR, NAND)의 회로구성을 나타낸 도면.
제19(a)도∼제19(g)도는 제4실시형태에서의 저항소자의 각종 예를 나타낸 도면.
제20도는 nMOS트랜지스터의 게이트·소오스간 전압과 드레인전류와의 관계를 나타낸 도면.
제21도는 2입력 NAND게이트 및 2입력 NOR게이트의 진리값표를 나타낸 도면.
제22도는 제5실시형태에 따른 2입력 논리게이트(NOR, NAND)의 회로구성을 나타낸 도면.
제23도는 제5실시형태에 따른 2입력 논리게이트(NOR, NAND)의 회로구성을 나타낸 도면.
제24도는 제6실시형태에 따른 2입력 논리게이트(OR, ANB)의 회로구성을 나타낸 도면.
제25도는 제6실시형태에 따른 2입력 논리게이트(OR, AND)의 회로구성을 나타낸 도면.
제26도는 제6실시형태에 따른 2입력 논리게이트(OR, AND)의 회로구성을 나타낸 도면.
제27도는 2입력 NAND게이트 및 2입력 OR게이트의 진리값표를 나타낸 도면.
제28(a)도∼제28(c)도는 제7실시형태에 따른 4입력 NAND게이트의 회로구성을 나타낸 도면.
제29(a)도∼제29(c)도는 제8실시형태에 따른 4입력 NOR게이트의 회로구성을 나타낸 도면.
제30(a)도∼제30(c)도는 제9실시형태에 따른 4입력 AND게이트의 회로구성을 나타낸 도면.
제31(a)도∼제31(c)도는 제10실시형태에 따른 4입력 OR게이트의 회로구성을 나타낸 도면.
제32(a)도∼제32(f)도는 제11실시형태에 따른 2선 2입력 EXNOR게이트의 회로구성을 나타낸 도면.
제33도는 2입력 EXNOR게이트의 진리값표를 나타낸 도면.
제34(a)도∼제34(d)도는 제12실시형태에 따른 2선 2입력 EXOR게이트의 회로 구성을 나타낸 도면.
제35도는 제13실시형태에 따른 버퍼회로를 나타낸 회로구성도.
제36(a)도∼제36(c)도는 제35도의 회로의 동작을 설명하기 위한 동작파형도.
제37도는 제14실시형태에 따른 버퍼회로를 나타낸 회로구성도.
제38(a)도∼제38(c)도는 제37도의 회로의 동작을 설명하기 위한 동작파형도.
제39(a)도 및 제39(b)도는 제15실시형태에 따른 버퍼회로를 나타낸 회로구성도.
제40(a)도 및 제40(b)도는 제16실시형태에 따른 버퍼회로를 나타낸 회로구성도.
제41도는 제17실시형태에 따른 상보형 논리게이트를 나타낸 회로구성도.
제42(a)도∼제42(c)도는 제41도의 회로의 동작을 설명하기 위한 동작파형도.
제43도는 제17실시형태의 변형예를 나타낸 회로구성도.
제44도는 제18실시형태에 따른 n입력의 상보형 게이트를 나타낸 회로구성도.
제45(a)도∼제45(c)도는 입력회로의 예를 나타낸 회로구성도.
제46도는 제19실시형태에 따른 논리게이트회로를 나타낸 회로구성도.
제47(a)도∼제47(c)도는 제46도의 회로의 동작을 설명하기 위한 동작파형도.
제48도는 제20실시형태를 나타낸 회로구성도.
제49도는 제21실시형태를 나타낸 회로구성도.
제50(a)도∼제50(c)도는 제45(a)도∼제45(c)도에 나타낸 제18∼제21실시형태에서의 입력회로의 변형예를 나타낸 회로구성도.
제51도는 제22실시형태에 따른 패스 트랜지스터 논리회로와 버퍼회로를 나타낸 회로구성도.
제52도는 패스 트랜지스터 논리에 의한 2입력 AND의 예를 나타낸 회로구성도.
제53도는 패스 트랜지스터 논리에 의한 2입력 NAND의 예를 나타낸 회로구성도.
제54도는 패스 트랜지스터 논리에 의한 2입력 OR의 예를 나타낸 회로구성도.
제55도는 패스 트랜지스터 논리에 의한 2입력 NOR의 예를 나타낸 회로구성도.
제56도는 패스 트랜지스터 논리에 의한 2입력 EXOR의 예를 나타낸 회로구성도
제57도는 패스 트켄지스터 논리에 의한 2입력 EXNOR의 예를 나타낸 회로구성도.
제58도는 패스 트랜지스터 논리에 의한 3입력 AND의 예를 나타낸 회로구성도.
제59도는 패스 트랜지스터 논리에 의한 3입력 NAND의 예를 나타낸 회로구성도.
제60도는 패스 트랜지스터 논리에 의한 3입력 OR의 예를 나타낸 회로구성도.
제61도는 패스 트랜지스터 논리에 의한 3입력 NOR의 예를 나타낸 회로구성도.
제62도는 패스 트랜지스터 논리에 의한 3입력 EXOR/EXNOR의 예를 나타낸 회로구성도.
제63(a)도 및 제63(b)도는 패스 트랜지스터 논리로 구성된 전가산기의 캐리 신호 발생회로를 나타낸 회로구성도.
제64도는 2입력 AND의 다른 예를 나타낸 회로구성도.
제65도는 2입력 NAND의 다른 예를 나타낸 회로구성도.
제66도는 2입력 OR의 다른 예를 나타낸 회로구성도.
제67도는 2입력 NOR의 다른 예를 나타낸 회로구성도.
제68도는 2입력 EXOR의 다른 예를 나타낸 회로구성도.
제69도는 2입력 EXNOR의 다른 예를 나타낸 회로구성도.
제70도는 3입력 EXOR/EXNOR의 다른 예를 나타낸 회로구성도.
제71도는 전가산기의 캐리신호 발생회로의 다른 예를 나타낸 회로구성도.
제72(a)도 및 제72(b)도는 제23실시형태에 따른 패스 트랜지스터 논리회로와 버퍼회로를 나타낸 회로구성도.
제73도는 제22실시형태에 따른 패스 트랜지스터 논리회로와 버퍼회로의 변형 예를 나타낸 도면.
제74도는 2입력 OR의 또 다른 예를 나타낸 회로구성도.
제75도는 2입력 NOR의 또 다른 예를 나타낸 회로구성도.
제76도는 2입력 EXOR의 또 다른 예를 나타낸 회로구성도.
제77도는 2입력 EXNOR의 또 다른 예를 나타낸 회로구성도.
제78(a)도∼제78(d)도는 리미터소자의 예를 나타낸 도면.
제79(a)도∼제79(f)도는 제78(a)도∼제78(d)도의 리미터소자의 단면도를 나타낸 도면.
제80(a)도 및 제80(b)도는 리미터소자 부착의 MOS트랜지스터의 바디ㆍ소오스간 전압, 임계치전압, 바디ㆍ소오스간 전류를 나타낸 도면.
제81(a)도∼제81(d)도는 리미터소자의 예를 나타낸 도면.
제82(a)도∼제82(f)도는 제81(a)도∼제81(d)도의 리미터소자의 단면도를 나타낸 도면.
제83(a)도 및 제83(b)도는 리미터소자 부착의 MOS트랜지스터의 바디ㆍ소오스간 전압, 임계치전압, 바디ㆍ소오스간 전류를 나타낸 도면.
제84도∼제87도는 또 다른 패스 트랜지스터 논리회로와 버퍼회로를 나타낸 도면.
제88도는 본 발명의 제23실시형태에 따른 nMOS트랜지스터를 나타낸 도면.
제89도는 제88도에서 사용되는 리미터회로의 일례를 나타낸 도면.
제90(a)도 및 제90(b)도는 제88도의 회로의 평면도 및 90B-9OB 단면도.
제91도는 게이트ㆍ소오스간 전압에 대한 바디ㆍ소오스간 전압, 임계치전압, 바디ㆍ소오스간 전류의 직류특성을 나타낸 도면.
제92도는 본 발명의 nMOS트랜지스터와 pMOS트랜지스터를 이용한 인버터회로.
제93(a)도∼제93(c)도는 제92도의 인버터회로의 입력전압, 출력전압, 바디전압, 임계치전압의 과도적인 파형을 나타낸 도면이다.
[발명 의 분야]
본 발명은 MOS트랜지스터를 갖춘 논리게이트로 이루어진 반도체집적회로장치에 관한 것이다.
[종래 기술의 설명]
최근, 반도체집적회로의 집적도의 향상은 현저하고, 기가비트급의 반도체메모리에서는 1칩에 수억개의 반도체소자가, 64비트의 마이크로프로세서에서는 1칩에 수백만개에서 1천만개의 반도체소자가 집적되도록 되어 있다. 이와 같은 반도체메모리나 마이크로프로세서는 정보를 기억하는 메모리셀 외에 논리연산을 행하는 논리게이트로 구성되어 있다.
제1(a)도에는 대표적인 논리게이트인 2입력 부정논리적(NAND) 게이트를 나타낸다. 이 논리게이트는 2개의 nMOS트랜지스터(M1, M2)와 2개의 pMOS트랜지스터(M3, M4)의 4개의 소자로 구성되어 있다. 구체적으로는, nMOS트랜지스터(M1)의 드레인은 출력단자(Y)에, 게이트는 입력신호(XA)에, 소오스는 노드(N)에, 기판은 접지단(Vss)에 각각 접속되고, nMOS트랜지스터(M2)의 드레인은 노드(N)에, 게이트는 입력신호(XB)에, 소오스와 기판은 Vss에 각각 접속되어 있다. 그리고, pMOS트랜지스터(M3)의 드레인은 출력단자(Y)에, 게이트는 입력신호(XA)에, 소오스와 기판은 전원단(Vcc)에 각각 접속되고, pMOS트랜지스터(M4)의 드레인은 출력 단자(Y)에, 게이트는 입력신호(XB)에, 소오스와 기판은 Vcc에 각각 접속되어 있다.
제1(b)도는 이 논리게이트의 논리를 나타낸 진리값표이다. 이제, 입력신호가 접지전위(Vss)일 때 논리 0, 전원전압(Vcc)일 때 논리 1로 정의한다. 입력신호(XA, XB)가 모두 논리 1일 때, nMOS트랜지스터(M1, M2)는 모두 도통, pMOS트랜지스터(M3, M4)는 모두 비도통이다. 그 결과, 출력(Y)은 논리 0으로 된다. 한편, 입력신호(XA, XB)중 적어도 한쪽이 논리 0일 때, 논리 0이 입력되는 nMOS트랜지스터는 비도통으로 되고, 논리 0이 입력되는 pMOS트랜지스터는 도통한다. 그 결과, 출력(Y)은 논리 1로 된다.
제2(a)도에 2입력 부정논리합(NOR) 게이트를 나타낸다. 이 논리게이트도 NAND게이트와 마찬가지로 2개의 nMOS트랜지스터(M1, M2)와 2개의 pMOS트랜지스터(M3, M4)의 4개의 소자로 구성되어 있다. 구체적으로는, nMOS트랜지스터(M1)의 드레인은 출력단자(Y)에, 게이트는 입력신호(XA)에, 소오스와 기판은 Vss에 각각 접속되고, nMOS트랜지스터(M2)의 드레인은 출력단자(Y)에, 게이트는 입력신호(XB)에, 소오스와 기판은 접지단(Vss)에 각각 접속되어 있다. 그리고, pMOS트랜지스터(M3)의 드레인은 노드(N)에, 게이트는 입력신호(XA)에, 소오스와 기판은 전원단(Vcc)에 각각 접속되고, pMOS트랜지스터(M4)의 드레인은 출력단자(Y)에, 게이트는 입력신호(XB)에, 소오스는 노드(N)에, 기판은 Vcc에 각각 접속되어 있다.
제2(b)도는 이 논리게이트의 논리를 나타낸 진리값표이다. 입력신호(XA, XB)가 모두 논리 0일 때, pMOS트랜지스터(M3, M4)는 모두 도통하고, nMOS트랜지스터(M1, M2)는 모두 비도통한다. 그 결과, 출력(Y)은 논리 1로 된다. 한편, 입력신호(XA, XB)의 적어도 한쪽이 논리 1일 때, 논리 1이 입력되는 pMOS트랜지스터는 비도통하게 되고, 논리 1이 입력되는 nMOS트랜지스터는 도통한다. 그 결과, 출력(Y)은 논리 0으로 된다.
제3(a)도에 2입력 논리적(AND) 게이트를 나타낸다. 이 논리게이트는 NAND게이트를 구성하는 4개의 MOS트랜지스터(M1, M2, M3, M4)와 인버터를 구성하는 nMOS트랜지스터(M5) 및 pMOS트랜지스터(M6)의 6개의 소자로 구성되어 있다. M1∼M4로 이루어진 NAND게이트는 제1(a)도와 동일하기 때문에, 그 설명은 생략한다. nMOS트랜지스터(M5)의 드레인은 출력단자(/Y)에, 게이트는 NAND게이트의 출력단자(Y)에, 소오스와 기판은 접지단(Vss)에 각각 접속되고, pMOS트랜지스터(M6)의 드레인은 출력단자(/Y)에, 게이트는 NAND게이트의 출력단자(Y)에, 소오스와 기판은 전원단(Vcc)에 각각 접속되어 있다.
제3(b)도는 이 논리게이트의 논리를 나타낸 진리값표이다. 이 논리게이트는 NAND게이트의 반전신호가 출력되기 때문에, 입력신호(XA, XB)가 모두 논리 1일때 출력(/Y)은 논리 1로 되고, 입력신호(XA, XB)중 적어도 한쪽이 논리 0일 때, 논리 0이 출력된다.
제4(a)도에 2입력 논리합(OR) 게이트를 나타낸다. 이 논리게이트는 NOR게이트를 구성치는 4개의 MOS트랜지스터(M1, M2, M3, M4)와 인버터를 구성하는 nMOS트랜지스티(M5) 및 pMOS트랜지스터(M6)의 6개의 소자로 구성되어 있다. M1∼M4로 이루어진 NOR게이트는 제2(a)도와 동일하기 때문에, 그 설명은 생략한다. nMOS트랜지스터(M5)의 드레인은 출력단자(/Y)에, 게이트는 NOR게이트의 출력단자(Y)에, 소오스와 기판은 접지단(Vss)에 각각 접속되고, pMOS트랜지스터(M6)의 드레인은 출력단자(/Y)에, 게이트는 NOR게이트의 출력단자(Y)에, 소오스와 기판은 전원단(Vcc)에 각각 접속되어 있다.
제4(b)도는 이 논리게이트의 논리를 나타낸 진리값표이다. 이 논리게이트는 NOR게이트의 반전신호가 출력되기 때문에, 입력신호(XA, XB)가 모두 논리 0일 때 출력(/Y)은 논리 0으로 되고, 입력신호(XA, XB)중 적어도 한쪽이 논리 1일 때, 논리 1이 출력된다.
제5(a)도에 2입력 배타적논리합(EXOR) 게이트를 나타낸다. 이 논리게이트는 5개의 nMOS트랜지스터(M1, M3, M5, M7, M9)와 5개의 pMOS트랜지스터(M2, M4, M6, M8, M10)소자로 구성되어 있다. nMOS트랜지스터(M1)의 드레인은 노드(Nl)에, 게이트는 입력신호(XA)에, 소오스와 기판은 접지단(Vss)에 각각 접속되고, pMOS트랜지스터(M2)의 드레인은 노드(N1)에, 게이트는 입력신호(XA)에, 소오스와 기판은 전원단(Vcc)에 각각 접속되고, 이로써 입력신호(XA), 출력단자(N1)의 CMOS인버터를 구성하고 있다. 마찬가지로, nMOS트랜지스터(M3)와 pMOS트랜지스터(M4)는 입력단자(N1), 출력단자(N2)의 CMOS인버터를 구성하고, nMOS트랜지스터(M5)와 pMOS트랜지스터(M6)는 입력신호(XB)와 출력단자(N3)의 CMOS인버터를 구성하고 있다.
nMOS트랜지스터(M7)와 pMOS트랜지스터(M8)는 드레인이 공통으로 노드(Nl)에 접속되고, 소오스가 공통으로 출력단자(Y)에 접속된 CMOS 전송게이트이다. 구체적으로는, nMOS트랜지스터(M7)의 게이트는 입력신호(XB)에, 기판은 접지단(Vss)에 각각 접속되고, pMOS트랜지스터(M8)의 게이트는 노드(N3)에, 기판은 전원단(Vcc)에 각각 접속되어 있다. nMOS트랜지스터(M9)와 pMOS트랜지스터(M10)는 드레인이 공통으로 노드(N2)에 접속되고, 소오스가 공통으로 출력단자(Y)에 접속된 CMOS 전송게이트이다. nMOS트랜지스터(M9)의 게이트는 노드(N3)에, 기판은 접지 단(Vss)에 각각 접속되고, pMOS트랜지스터(M10)의 게이트는 입력신호(XB)에, 기판은 전원단(Vcc)에 각각 접속되어 있다.
제5(b)도는 이 논리게이트의 논리를 나타낸 진리값표이다. 입릭신호(XA, XB)가 모두 논리 0일 때, 노드(N1)는 논리 1, 노드(N2)는 논리 0, 노드(N3)는 논리 1이다. 그 결과, MOS트랜지스터(M9, M10)로 구성되는 전송게이트가 도통하고, 출력단자(Y)는 노드(N2)와 마찬가지로 논리 0으로 된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 노드(N1)는 논리 1, 노드(N2)는 논리 0, 노드(N3)는 논리 0이다. 그 결과, MOS트랜지스터(M7, M8)로 구성되는 전송게이트가 도통하여, 출력단자(Y)는 노드(N1)와 마찬가지로 논리 1로 된다. 입력신호 XA가 논리 1,XB가 논리 0일 때, 노드(N1)는 논리 0, 노드(N2)는 논리 1, 노드(N3)는 논리 1이다. 그 결과, MOS트랜지스터(M9, M10)로 구성된 전송게이트가 도통하여, 출력단자(Y)는 노드(N2)와 마찬가지로 논리 1로 된다. 입력신호(XA, XB)가 모두 논리 1일 때, 노드(N1)는 논리 0, 노드(N2)는 논리 1, 노드(N3)는 논리 0이다. 그 결과, MOS트랜지스터(M7, M8)로 구성되는 전송게이트가 도통하여, 출력단자(Y)는 노드(N1)와 마찬가지로 논리 0으로 된다.
이상과 같이, 종래의 2의 NAND게이트나 NOR게이트는 4개의 트랜지스터, 2입력의 AND게이트나 OR게이트는 6개의 트랜지스터, 2입력의 EXOR게이트는 10개의 트래지스터로 각각 구성되어 있다. 따라서, 이들 기본게이트를 조합시킨 대규모의 논리회로를 구성할 때, 기본게이트의 수배의 수의 MOS트랜지스터가 필요하게 된다. 따라서, 논리회로의 규모의 증대와 더불어 트랜지스터가 점유하는 점유면적이 증가하여, 칩크기의 증대를 초래한다. 또, 트랜지스터수가 증가하면, MOS트랜지스터의 진성용량인 게이트용량 및 그 외의 기생용량을 합친 칩내의 전용량이 증가하여 이들 용량을 충방전하기 위한 소비전력이 증가한다.
LSI의 집적도의 향상은 소자의 미세화에 의해 달성되고, 1G비트 DRAM에 있어 서는 게이트길이가 0.15㎛정도의 미세 MOS트랜지스터가 이용되며, 더욱이 집적도가 높으면, 게이트길이가 0.1㎛ 이하의 MOS트랜지스터가 이용되게 된다.
이와 같은 미세 MOS트랜지스터에 있어서는, 핫캐리어(hot carrier) 생성에 의한 트랜지스터특성의 열화나, TDDB(Time Dependent Dielectric Breakdown)에 의한 절연막파괴가 일어난다. 또, 채널길이가 짧아지는 것에 의한 임계치전압의 저하를 억제하기 위해 벌크(기판영역)나 채널부의 불순물농도가 높아지면, 소오스·드레인의 접합내압이 저하한다.
이들 미세소자의 신뢰성을 유지하기 위해서는, 전원전압을 내리는 것이 유효하다. 구체적으로는, 소오스·드레인간의 횡방향전계를 약하게 함으로써 핫캐리어의 발생을 방지하고, 게이트·벌크간의 종방향전계를 약하게 함으로써 TDDB를 방지한다. 더욱이, 전원전압을 내림으로써 소오스·벌크간, 드레인·벌크간의 접합에 가하는 역바이어스를 저하시키고, 내압의 저하에 대응시킨다.
제6도에 이와 같은 저전압하에서 동작하는 CMOS인버터회로(3)단으로 이루어진 종래의 버퍼회로를 나타낸다. 각각의 인버터회로(11, 12, 13)는 전원단(Vcc)과 접지단(Vss)과의 사이에 pMOS트랜치스터와 nMOS트랜지스터를 직렬로 삽입하여 구성되어 있다. 그리고, 각 pMOS트랜지스터(Mp1, Mp2, Mp3)의 기판에는 Vcc가 접속되고, 각 nMOS트랜지스터(Mn1, Mn2, Mn3)의 기판에는 Vss 또는 부(負)의 전압이 인가되고 있다.
이와 같은 버퍼회로의 지연시간을 최소로 하기 위해서는, 각 인버터회로의 출력용량과 입력용량의 비(팬아웃 f)가 3인 것이 바람직하다. 인버터회로(Ⅱ)의 입력용량은 Mp1, Mn1의 게이트용량의 합이고, 출력용량은 Mp2, Mn2의 게이트용량의 합이다. MOS 트랜지스터의 게이트용량은 게이트길이와 산화막두께가 일정할 때에는 게이트폭에 비례한다. 따라서, MP1, Mn1의 게이트폭을 각각 Wp1, Wn1으로 하면, Mp2, Mn2의 게이트폭은 각각 3×wp1, 3×wn1으로 된다. 마찬가지로, Mp3, Mn3의 게이트폭은 각각 9×wp1, 9×wn1으로 된다.
다음에, 제6도의 버퍼회로의 동작을 제7(a)도 및 제7(b)도의 동작파형을 이용하여 설명한다. 여기서, Iss1, Iss2, Iss3는 Mn1, Mn2, Mn3의 각각의 소오스로부터 Vss로 흐르는 전류를 나타내고 있다. 또, Iss는 Iss1∼Iss3의 합을 나타내고 있다. 시각(t0∼t1)에서는 입력전압(Vin)이 “H”레벨이고, 노드(N1)의 전위(Vn1), 출력전위(Vout)가 “L”레벨, 노드(N2)의 전위(Vn2)가 “H”레벨로 된다. 이때, Mn1, Mp2, Mn3는 도통하고, Mp1, Mn2, Mp3는 비도통하게 된다. Mp1, Mn2, Mp3의 임계치전압의 절대값이 충분히 높으면, 서브드레숄드전류는 충분히 작고, Vn1, Vout은 Vss, Vn2는 Vcc로 된다.
그렇지만, 미세화에 의해 Vcc가 작아지면, 회로의 동작마진을 얻기 위해, 임계치전압의 절대값을 저전원전압화를 하지 않는 경우보다 작게 할 필요가 있다. 예컨대. Vcc가 0.5V일 때에는 임계치전압의 절대값을 0.1∼0.2V 정도까지 내릴 필요가 있다. 이와 같은 낮은 임계치전압에서는 서브드레숄드전류가 수십nA∼수백nA로 커진다. 따라서, Iss1, Iss2, Iss3는 무시할 수 없고, Vn1, Vout은 Vss 보다도 높은 전위로, Vn2는 Vcc보다도 낮은 전위로 되어 버린다.
시각(t1∼t2)에서 Vin이 Vcc로부터 Vss로 천이할 때, Vin이 Vcc-Vtp1(Vtp1: Mp1의 임계치전압의 절대값) 이하로 되면, MP1이 도통하여 Vn1이 상승한다. 또, Vin이 Vn2(Vn2: Mn2의 임계치전압) 이상으로 되면, Mn2가 도통하여 Vn2가 저하한다. 또, Vn2가 Vcc-Vtp3(Vtp3: Mp3의 임계치전압의 절대값) 이하로 되면, Mp3가 도통하여 Vout이 상승한다. 이 때, Mn1, Mn2 및 Mn3는 비도통상태로 천이한다.
시각(t2∼t3)에 있어서는, Vin은 “L”레벨로 되기 때문에, Vn1, Vout이 “H”레벨로 되고, Yn2가 “L”레벨로 된다. 따라서. Mn1, Mp2, Mn3는 비도통이다. 이 경우, Mn1, Mp2, Mn3의 임계치전압의 절대값이 충분히 높으면, 서브드레숄드전류는 충분히 작고, 출력의 전위(Vout)는 Vcc로 충전된다. 그렇지만, 상술한 바와 같이 저전압하에 있어서는 임계치전압의 절대값을 내릴 필요가 있기 때문에, Vn1, Vout은 Vcc보다도 낮은 전위로, Vn2는 Vss보다도 높은 전위로 되어 버려 스탠바이전류도 커진다.
제8도에 저전압화에 대응한 MOS트랜지스터를 이용한 상보형 논리게이트의 종래예를 나타낸다. M3, M4는 각각 게이트에 상보형의 신호(IN, /IN)가 입력되는 nMOS트랜지스터로, 소오스는 공통으로 Vss에 접속되고, 드레인으로부터 각각 상보형의 신호(OUT, /OUT)가 출력된다. 그리고, 기판인 p형 영역에는 Vss 또는 부의 전압이 인가된다. M1, M2는 각각의 게이트를 OUT, /OUT에 교차접속한 pMOS트랜지스터로, 소오스는 공통으로 Vcc에 접속되고, 드레인은 각각 OUT, /OUT에 접속되어 있다. 그리고, 기판인 n형 영역은 Vcc에 접속되어 있다.
이 논리게이트의 동작을 제9(a)도 및 제9(b)도의 타이밍도를 이용하여 설명한다. 입력신호(IN, /1N)는 전원전압(Vcc)과 접지전압(Vss) 사이의 진폭을 갖는 상보형 신호이다. IN이 Vcc로부터 Vss로, /IN이 Vss로부터 Vcc로 각각 천이한 경우를 생각해보자(시각 t1∼t2). 이 때, M3는 오프, M4는 온하기 때문에, OUT은 Vcc로부터 Vss로 내려간다. 그렇게 되면, M1이 온하기 때문에, /OUT은 Vss로부터 Vcc로 올라가고, M2는 오프된다. 따라서, 출력(OUT, /OUT)은 상보적으로 반전된다. 시각(t3∼t4)의 IN이 Vss로부터 Vcc로, /IN이 Vcc로부터 Vss로 각각 천이하는 경우도 완전히 동일하게 동작한다.
여기서, 논리게이트가 저전압에서 동작하기 위해서는 MOS트랜지스터의 임계치전압을 내릴 필요가 있다. 임계치전압이 높으면, MOS트랜지스터의 구동전류가 작아져서 스위칭속도의 저하를 초래하거나, 전원전압이 임계치전압보다 작아지면 MOS트랜지스터가 동작하지 않게 되기 때문이다.
그렇지만, 임계치전압을 내리면, 게이트·소오스간 전압을 0V로 했을 때의 컷오프특성이 나빠진다. 구체적으로는, MOS트랜지스터의 서브드레숄드전류가 증가하고, 스탠바이전류가 증가한다. 제9도에 상보형 게이트가 동작하고 있을 때의 전원전압에 흐르는 전류(Icc)를 나타낸다. MOS트랜지스터의 임계치전압이 낮고, 서브드레숄드전류가 많은 경우, 입력신호, 출력신호가 천이하지 않고 전위가 확정되고 있는 스탠바이시(시각 t0∼t1, t2∼t3)에도 전류(Isb)가 흘러버린다.
제10도에 nMOS트랜지스터로 구성된 가장 간단한 논리게이트인 인버터회로의 종래예를 나타낸다. nMOS트랜지스터(M11)의 게이트는 전원단(Vcc)에 접속되고, 벌크는 전원(E)에 접속되며, 접지단(Vss)에 대하여 0V 또는 부의 전압이 인가되고 있다. M11은 디플레이션타입의 nMOS트랜지스터로, 벌크와 소오스간에 전압(E)을 인가한 때의 임계치전압(Vt)은 0V이고, 출력(OUT)이 V0의 전압일 때의 Vt는 VtL이다. nMOS트랜지스터(M12)의 게이트에는 입력신호(IN)가 가해지고, 벌크는 전원(E)에 접속되어 있다.
이 인버터의 동작을 제11(a)도∼제11(c)도의 타이밍도를 이용하여 설명한다. 시각(t0∼t1)에서 IN이 Vcc일 때, M12는 온상태이다. 이 때, M11도 온상태이지만, M12의 전류구동능력이 M11의 그것보다도 훨씬 큰 경우, 출력(OUT)은 거의 Vss로 되고, 스탠바이전류(Isb′)가 흐른다. 시각(t1∼t2)에서 IN이 Vcc로부터 Vss로 천이하면, M12는 오프상태로 천이하고, 출력(OUT)이 고레벨로 충전된다. 이 때, M11의 게이트폭이 너무 작으면 OUT에 접속되는 부하용량을 고속으로 충전 할 수 없기 때문에, 부하용량에 따라 게이트폭을 크게 할 필요가 있다.
시각(t2∼t3)의 스탠바이상태에서는, IN은 Vss이기 때문에, M12는 오프상태이다. M12의 임계치전압(Vt)이 충분히 높으면, 오프상태의 누설전류(서브드레숄드전류)는 충분히 작고, OUT는 Vcc까지 충전된다. 그렇지만, 미세화에 의해 전원전압(Vcc)이 작아지면, 회로의 동작마진을 얻기 위해 Vt를 Vcc보다 작게 할 필요가 있다. 예컨대, Vcc가 0.5V일 때, VtH를 0.1∼0.2V 정도까지 내릴 필요가 있다. 이와 같은 낮은 임계치전압에서는 서브드레숄드전류가 수십nA∼수백nA로 커져서 오프상태의 누설전류를 무시할 수 없다. 그 결과, OUT는 Vo까지 밖에 충전되지 않아 Vcc로 되지 않는다. 또, 스탠바이전류(Isu)가 흘러버린다. 시각(t3∼t4)에서는 IN은 Vss로부터 Vcc로 천이하고, OUT은 거의 Vss로 된다.
또, 일반적으로 논리게이트의 소비전력 P는 P=CVcc2f로 표시된다. 여기서, C는 논리게이트를 구성하는 MOS트랜지스터의 기생용량과 진성용량의 합, Vcc는 전원전압, f는 동작주파수이다. 동작주파수를 일정하게 하면, 소비전력을 억제하기 위해서는 용량(C)을 줄이거나 또는 전원전압(Vcc)을 내리면 좋다. C를 줄이기 위해서는 논리회로를 구성하는 MOS트랜지스터의 수 혹은 트랜지스터의 게이트폭을 줄이는 것이 유효하다. 더욱이, P는 Vcc의 2승에 비례하기 때문에, Vcc를 내리는 것은 저소비전력화에 의해 유효하다.
최근, 복잡한 논리를 비교적 적은 소자수, 간단한 구성으로 실현하는 논리게이트로서 패스 트랜지스터 논리가 주목되고 있다. 제12도에 패스 트랜지스터 논리로 구성한 2입력 논리적(AND) 및 부정논리적(NAND) 게이트를 나타낸다. 이 논리게이트는 패스 트랜지스터 네트워크로서 2개의 nMOS트랜지스터(M1, M2)로 AND논리를 구성하고, 2개의 nMOS트랜지스터(M3, M4)로 NAND논리를 구성하고 있다. 또, 패스 트랜지스터 네트워크로서 출력노드(N1, N2)에 나타난 신호(Y, Y/)를 pMOS트랜지스터(M5, M7), nMOS트랜지스터(M6, M8)로 구성된 버퍼회로로 증폭한다. 또, 출력노드(N1, N2)의 하이레벨을 유지하기 위해 2개의 pMOS트랜지스터 (M9, M10)로 이루어진 하이레벨 유지회로가 설치되어 있다.
nMOS트랜지스터(M1)의 소오스는 노드(N1)에 접속되고, 드레인에는 신호(XA)가 입력되며, 게이트에는 XB가 입력되고, nMOS트랜지스터(M2)의 소오스는 노드(N2)에 접속되며, 드레인에는 신호(XB)가 입력되고, 게이트에는 신호(XB)의 상보신호(/XB)가 입력되고 있다. 이제, 입출력신호가 접지전위(Vss)일 때 논리 0, 전원전압(Vcc)일 때 논리 1로 정의한다. 입력신호(XB)가 논리 1일 때, nMOS트랜지스터(M1)는 도통, nMOS트랜지스터(M2)는 비도통이다. 그 결과, 출력노드(N1)는 신호(XA)와 동일한 논리로 되고, XA가 논리 0일 때는 논리 0으로, XA가 논리 1일 때는 1로 된다. 한편, 입력신호(XB)가 논리 0일 때, nMOS트랜지스터(M1)는 비도통, nMOS트랜지스터(M2)는 도통이다. 그 결과, 출력노드(N1)는 신호(XB)와 동일한 논리 0으로 된다.
또, nMOS트랜지스터(M3)의 소오스는 노드(2)에 접속되고, 드레인에는 신호(/XB)가 입력되며, 게이트에는 신호(/XB)가 입력되고, nMOS트랜지스터(M4)의 소오스는 노드(N2)에 접속되며, 드레인에는 신호(XA)의 상보신호(/XA)가 입력되고, 게이트에는 신호(XB)가 입력되고 있다. 입력신호(XB)가 논리 1일 때, nMOS트랜지스터(M3)는 비도통, nMOS트랜지스터(M4)는 도통이다. 그 결과, 출력노드(N2)는 신호(XA)와 반대의 논리로 되고, XA가 논리 0일 때는 논리 1로, XA가 논리 1일 때는 논리 0으로 된다. 한편, 입력신호(XB)가 논리 0일 때, nMOS트랜지스터(M3)는 도통, nMOS트랜지스터(M4)는 비도통이다. 그 결과, 출력노드(N1)는 신호 (XB)와 반대의 논리 1로 된다.
그런데, 신호(Y, /Y)는 입력신호가 nMOS트랜지스터(M1∼M4)를 통과한 것이기 때문에, 트랜지스터의 저항에 의해 구동능력이 저하한다. 또, nMOS트랜지스터(M1∼M4)의 임계치전압을 Vt로 하면, 이들 트랜지스터로부터의 논리 1 출력은 전원전압보다 Vt만큼 낮아지고 있다. 따라서, 신호(Y, /Y)로 다음 단의 패스 트랜지스터 네트워크를 구동하면, 그 출력신호의 구동능력이 더 작아져서 속도의 저하나 오동작을 초래한다. 그래서, 신호(Y)는 pMOS트랜지스터(M5)와 nMOS트랜지스터(M6)로 구성된 CMOS인버터로 반전증폭하고, 신호(/Y)는 pMOS트랜지스터(M7)와 nMOS트랜지스터(M8)로 구성된 CMOS인버터로 반전증폭한다. 그 결과, 출력 (OUT)에는 구동능력이 있는 AND출력이, 출력(/OUT)에는 구동능력이 있는 NAND출력이 얻어진다.
그렇지만, 노드(Nl, N2)의 논리 1 출력은 전원전압보다 Vt만큼 낮아지기 때문에, 그 출력이 게이트에 입력되는 nMOS트랜지스터(M6 또는 M7)의 구동능력이 저하하거나, 이 출력이 게이트에 입력되는 pMOS트랜지스터(M5 또는 M7)의 컷오프 특성이 나빠진다. 그 결과, 구동능력이 생각한데로 얻어지지 않는다거나, 관통 전류에 의한 소비전력의 증가를 초래한다. 그래서, 소오스가 전원전압(Vcc)에 접속되고, 게이트가 노드(N2)에 접속되며, 드레인이 노드(N1)에 접속된 pMOS트랜지스터(M9)와, 소오스가 Vcc에 접속되고, 게이트가 노드(N1)에 접속되며, 드레인이 노드(N2)에 접속된 pMOS트랜지스터(M10)로 구성된 하이레벨 유지회로에 의해, 노드(N1, N2)의 논리 1측의 전위를 Vcc로 유지한다.
이상과 같이, 종래의 패스 트랜지스터 논리로 구성된 게이트회로에서는, 구동능력이 있는 2입력의 AND/NAND게이트를 구성하기 위해 4개의 nMOS트랜지스터와 2개의 CMOS인버터로 이루어진 버퍼회로와, 2개의 pMOS트랜지스터로 이루어진 하이레벨 유지회로로 구성되어 있다.
여기서, 소자의 신뢰성을 확보하고 저소비전력화를 위해 전원전압(Vcc)을 내린 때에도 논리게이트가 동작하도록 하기 위해서는 MOS트렌지스터의 임계치전압을 내릴 필요가 있다. 임계치전압이 높으면, MOS트랜지스터의 구동능력이 작아져서 동작속도가 저하하거나, 전원전압이 임계치전압보다 작아지면 MOS트랜지스터가 동작하지 않게 되어 버리기 때문이다. 그렇지만, 임계치전압을 내리면, 비도통 트랜지스터의 컷오프특성이 나빠진다. 구체적으로는, 논리 0이 게이트에 입력된 트랜지스터가 비도통으로 되지 않아서 회로가 오동작할 가능성이 있다.
또, 배선용량을 무시하면, 노드(N1)의 부하용량은 nMOS트랜지스터(M6)의 게이트용량, pMOS트랜지스터(M5)의 게이트용량, pMOS트랜치스터(M9)의 드레인 접합용량, pMOS트랜지스터(M10)의 게이트용량의 합으로 되고, 노드(N2)의 부하용량은 nMOS트랜지스터(M8)의 게이트용량, pMOS트랜치스터(M7)의 게이트용량, pMOS트랜지스터(M10)의 드레인 접합용량, pMOS트렌지스터(M9)의 게이트용량의 합으로 되어, 노드(N1, N2)는 큰 용량을 구동할 필요가 있다. 그 결과, 패스 트랜치스터 네트워크를 구성하는 nMOS트랜지스터(M1∼M4) 및 하이레벨 유지회로를 구성하는 pMOS트랜지스터(M9, M10)의 게이트폭을 크게 할 필요가 있다.
전원전압이 내려간 때, MOS트랜지스터 동작하기 위해서는 임계치전압을 내릴 필요가 있다. 임계치전압이 높으면, MOS트랜지스터의 구동능력이 작아져서 동작 속도가 저하하거나, 전원전압이 임계치전압보다 작아지면 MOS트랜지스터가 동작하지 않게 되기 때문이다. 그렇지만, 임계치전압을 내리면, MOS트랜지스터의 컷오프특성이 나빠져서 회로의 오동작의 원인으로 된다. 또, 누설전류가 증가하기 때문에, 소비전력이 층가해 버린다.
그래서, 최근 SOI(Silicon On Transistor) 기판상에 형성된 MOS트랜지스터의 바디(body)영역을 게이트전극과 접속하여, MOS트랜지스터가 도통시에 임계치전압을 낮추고, 비도통시에 임계치전압을 높게 하는 구성이 발명되어 있다. 제13도에 이와 같은 구성의 nMOS트켄지스터(M1)를 나타낸다.
제14도는 이 nMOS트렌지스터(M1)의 게이트ㆍ소오스간 전압(VGS)에 대하여 바디 소오스간 전압(VBS), 임계치전압(VTN), 바디ㆍ소오스간 전류(IBS)를 플로트한 것이다. 게이트와 바디는 접속되어 있기 때문에, VBS=VGS이다. VGS가 증가하면, 바디의 전원이 높아지기 때문에, VTN은 감소한다. nMOS트랜지스터에 있어서는, 바디는 p형 반도체, 소오스는 n형 반도체이기 때문에, 바디와 소오스로 pn접합이 형성되어 있다. VGS가 이 pn접합의 순방향전압(VF; 약 0.7V)을 넘으면, 순방향전류(IBS)가 흐른다. 따라서, 이와 같은 구성의 MOS트랜지스터를 이용한 반도체집적회로를 VF보다 큰 전원전압으로 동작시킨 경우, VGS가 VF이상으로 되면, 소오스에는 드레인으로부터의 전류 외에 바디로부터의 전류(IBS)가 흐른다. 또, VF보다 작은 전원전압으로 동작시킨 경우에도, 회로에서 발생하는 노이즈 또는 외부로부터 받은 노이즈 등에 의해 VGS가 VF 이상으로 된다. IBS가 흐르면, 소비전류가 증가하기 때문에, 저소비전력화를 방해하게 된다. 또, 회로동작에 불필요한 전류가 흐름으로써, 회로의 오동작이나 노이즈의 원인으로 되어 회로의 신뢰성이 저하된다.
또, 바디ㆍ소오스간이 VF를 넘을 정도로 순바이어스되면, 드레인, 바디 및 소오스를 각각 에미터, 소오스, 컬렉터로 하는 기생의 바이폴라트랜지스터가 동작하게 된다. 드레인전압이 높으면, nMOS트랜지스터의 경우, 에미터인 소오스로부터 바디로 주입되는 전자에 의해 드레인 근방에서의 임팩트 이온화가 가속되기 때문에, 내압이 저하된다.
반도체메모리나 마이크로프로세서는 정보를 기억하는 메모리셀 외에 논리연산을 행하는 논리게이트로 구성되어 있다. 일반적으로, 논리게이트의 소비전력 (P)은 P=CVcc2f로 표시된다. 여기서, C는 논리게이트를 구성하는 MOS트랜지스터의 기생용량과 진성용량의 합, Vcc는 전원전압, f는 동작주파수이다. 이제, 동작주파수를 일정하게 하면, 소비전력을 억제하기 위해서는 용량(C)을 줄이거나, 또는 전원진압(Vcc)을 내리면 좋다. C를 줄이기 위해서는, 논리회로를 구성하는 MOS트랜지스터의 수 혹은 트렌지스터의 게이트폭을 줄이는 것이 유효하다. 또, P는 Vcc의 2승에 비례하기 때문에, Vcc를 내리는 것은 저소비전력화에 유효하다.
상술한 바와 같이, 종래의 MOS트랜지스터를 이용하여 구성된 논리회로에서는 하기와 같은 문제가 있다.
(1) 기본게이트수의 수배의 트랜지스터수가 필요하게 되고, 소자면적의 증대에 따라 칩비용이 상승해 버린다. 또, 칩내의 용량의 증가에 따라 소비전력이 증가하기 때문에 온도상승에 따른 소자특성의 열화, 방열을 위한 연구로 인한 칩비용의 불가피한 상승, 대전력을 요구하는 것에 의한 용도의 한정이라는 문제가 있다.
(2) 소자의 신뢰성을 유지하기 위해 저전압화하고, 또한 회로동작마진을 얻기 위해 임계치전압을 내리면, 스탠바이시의 전류가 증가하여 저소비전력화가 어려워진다는 문제나, MOS트랜지스터의 컷오프특성이 나빠져서 회로가 오동작한다는 문제가 있다.
(3) 종래의 패스 트랜지스터 논리회로에 있어서는, 버퍼회로로서 CNOS인버터를 이용하고 있기 때문에, 패스 트랜지스터 네트워크의 출력부하가 커져서 패스 트랜지스터 네트워크를 구성하는 트랜지스터와 하이레벨 유지회로를 구성하는 트랜지스터의 게이트폭을 크게 할 필요가 있었다. 그 결과, 소자면적의 증대에 따른 칩비용이 상승, 용량의 증가에 따른 소비전력의 증가라고 하는 문제가 있다.
(4) 게이트와 바디가 접속된 nMOS트랜지스터에 있어서는, 게이트ㆍ소오스간 전압이 바디와 소오스로 이루어진 pn접합의 순방향전압(VF)을 넘으면, 바디ㆍ소오스간에 큰 전류가 흘러 소비전력이 증가해 버린다는 문제가 있다. 또, 게이트, 바디가 접속된 pMOS트랜지스터에 있어서는, 게이트ㆍ소오스간에 -VF보다 작아지면, 바디ㆍ소오스간에 큰 전류가 흘러 소비전력이 증가해 버린다는 문제가 있다. 더욱이, 이때 소오스, 바디, 드레인으로 이루어진 바이폴라트랜지스터가 동작하기 때문에, 드레인 근방에서의 임팩트이온화가 가속되고, 내압이 저하한다는 문제가 있다. 이것은 특히 nMOS트랜지스터에 있어서 현저하다.
[발명의 요약]
본 발명의 목적은 신규 및 개량된 반도체집적회로장치를 제공하는 것으로, 구체적으로는 하기의 것을 목적으로 한다.
(1) 기본게이트를 구성하는 트랜지스터수를 줄일 수 있고, 칩비용의 저하를 도모하면서 소비전력의 저감을 도모할 수 있는 반도체집적회로장치.
(2) 저전원전압화한 경우에도 회로동작마진을 손상시키지 않고, 또한 스탠바이전류를 저감할 수 있어 보다 고속동작에 적합한 반도체집적회로장치.
(3) 임계치전압을 내리지 않고도 충분한 동작마진을 가지고 저전압화할 수 있고, 구동능력을 저하시키지 않고 패스 트랜지스터 네트워크의 출력부하를 작게 할 수 있는 반도체집적회로장치.
(4) nMOS트랜지스터에 있어서는 게이트·소오스간 전압이 VF를 넘은 때, pMOS트랜지스터에 있어서는 게이트·소오스간 전압이 -VF보다 작아진 때, 바디 소오스간의 전류가 흐르지 않도록 한 반도체집적회로장치.
상기 과제를 해결하기 위해 본 발명은 다음과 같은 구성을 채용하고 있다.
본 발명의 제1국면에 따른 반도체집적회로장치는, 논리회로를 구성하는 반도체집적회로장치에 있어서, 절연막상에 형성된 반도체기판과, 상기 반도체기판상에 형성되고 또한 제1게이트를 갖는 트랜지스터를 구비하고, 상기 제1게이트에 입력되는 제1신호와 상기 반도체기판의 기판영역에 입력되는 제2신호와의 조합에 의해 1개의 논리회로신호가 출력되는 논리회로를 구성한 것을 특징으로 하는 반도체집적회로장치이다.
본 발명의 제1국면에 따른 반도체집적회로장치에 의하면, 기판전위를 입력신호의 논리에 따라 바꿈으로써, MOS트랜지스터의 임계치전압이 변화한다. 종래 1개의 MOS트랜지스터에 공급되는 입력신호의 수는 1개였지만, 본 발명에시는 2개의 다른 입력신호를 공급하는 것이 가능하게 된다. 그 결과, MOS트랜지스터에 공급되는 입력신호의 논리와 기판전위를 제어하는 입력신호의 논리의 조합으로 MOS트랜지스터의 도통, 비도통의 제어가 가능하게 되고, 적은 트랜지스터수로 여러가지 논리회로를 구성할 수 있다.
본 발명의 제1국면에 따른 반도체집적회로장치에 있어서, 절연막상에 형성된 반도체기판과, 상기 반도체기판상에 형성되고, 또한 제1게이트를 갖는 트랜지스터 및, 상기 반도체기판의 하부에 형성된 제2게이트를 구비하고, 상기 MOS트랜지스터의 제1게이트는 상기 반도체기판의 상부에 형성되고, 상기 제2게이트에 상기 제2신호가 입력되며, 또한 상기 제1게이트에 입력되는 제1신호와 상기 반도체기판의 기판영역에 입력되는 제2신호와의 조합에 의해 1개의 논리회로신호가 출력되는 논리회로를 구성한 것을 특징으로 하는 반도체집적회로장치라도 좋다.
기판영역에 입력신호에 따른 전위를 직접 인가하는 대신에, 본래의 제1게이트와는 달리 반도체기판의 하부 또는 측부에 제2게이트를 설치하고, 이 제2게이트에 입력신호에 따른 전위를 인가함으로써 MOS트렌지스터의 임계치전압이 변화한다. 따라서, 이 경우에도 적은 트랜지스터수로 동일한 논리회로를 구성할 수 있다.
여기서, 바람직하게는 절연막상의 반도체기판으로서 실리콘을 이용한다. 더욱이, SOI(Silicon On Insulator)기판을 이용하는 것이 바람직하다. 상기의 MOS트랜지스터를 이용하여 논리회로를 상기 MOS트랜지스터와 저항소자를 접속하여 구성할 수 있고, 또 논리회로를 MOS트랜지스터를 적어도 2개 접속하여 이루어진 CMOS구조로 구성해도 좋으며, 더욱이 논리회로는 OR, NOR, AND, NAND, EXOR 또는 EXNOR중 적어도 1개로 구성할 수 있다.
구체적으로는, 상기의 MOS트랜지스터를 이용하여 다음과 같은 논리게이트를 구성할 수 있다.
(1) nMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 전압측) 2입력 NOR게이트 또는 2입력 NAND게이트를 구성한다.
(2) pMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 접지측) 2입력 NOR게이트 또는 2입력 NAND게이트를 구성한다.
(3) pMOS트랜지스터와 nMOS트렌지스터를 직렬접속하여 2입력 NOR게이트 또는 2입력 NAND게이트를 구성한다.
(4) nMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 접지측) 2입력 OR게이트 또는 2입력 AND게이트를 구성한다.
(5) pMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 전원측) 2입력 OR게이트 또는 2입력 AND게이트를 구성한다.
(6) pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 2입력 OR게이트 또는 2입력 ,AND게이트를 구성한다.
(7) 2개의 nMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 전원측) 4입력 NAND게이트를 구성한다.
(8) 2개의 pMOS트랜지스터의 병렬접속에 저항소자를 직렬접속하여(저항소자는 접지측) 4입력 NAND게이트를 구성한다.
(9) 2개의 nMOS트랜지스터의 직렬접속과 2개의 pMOS트랜지스터의 병렬접속을 직렬접속하여 4입력 NAND게이트를 구성한다.
(10) 2개의 nMOS트랜지스터의 병렬접속에 저항소자를 직렬접속하여(저항소자는 전원측) 4입력 NOR게이트를 구성한다.
(11) 2개의 pMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 접지측) 4입력 NOR게이트를 구성한다.
(12) 2개의 nMOS트랜지스터의 병렬접속과 2개의 pMOS트랜지스터의 직렬접속을 직렬접속하여 4입력 NOR게이트를 구성한다.
(13) 2개의 nMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 접지측)4입력 AND게이트를 구성한다.
(14) 2개의 pMOS트랜지스터의 병렬접속에 저항소자를 직렬접속하여(저항소자는 전원측) 4입력 AND게이트를 구성한다.
(15) 2개의 nMOS트랜지스터의 직렬접속과 2개의 pMOS트랜지스터의 병렬접속을 직렬접속하여 4입력 AND게이트를 구성한다.
(16) 2개의 nMOS트랜지스터의 병렬접속에 저항소자를 직렬접속하여(저항소자는 접지측) 4입력 OR게이트를 구성한다.
(17) 2개의 pMOS트렌지스터와 저항소자를 직렬접속하여(저항소자는 전원측) 4입력 OR게이트를 구성한다.
(18) 2개의 nMOS트랜지스터의 병렬접속과 2개의 pMOS트랜지스터의 직렬접속을 직렬접속하여 4입력 OR게이트를 구성한다.
(19) 2개의 nMOS트랜지스터와 저항소자를 직렬접속하여(저항소자는 전원측) 2선 2입력 EXNOR게이트를 구성한다.
(20) 4개의 nMOS트랜지스터를 직렬접속하여 2선 2입력 EXNOR게이트를 구성한다.
(21) 2개의 nMOS트랜지스터와 2개의 pMOS트랜지스터를 직렬접속하여 2선 2입력 EXNOR게이트를 구성한다.
(22) 2개의 nMOS트랜지스터의 병렬접속에 저항소자를 직렬접속하여(저창소자는 전원측) 2선 2입력 EXNOR게이트를 구성한다.
(23) 2개의 nMOS트랜지스터의 직렬접속을 2조 이용하고, 각각의 접속점을 공통접속하며 2선 2입력 EXNOR게이트를 구성한다.
(24) nMOS트랜지스터와 pMOS트랜지스터의 직렬접속을 2조 준비하고, 각각의 접속점을 공통접속하여 2선 2입력 EXNOR게이트를 구성한다.
(25) 2개의 nMOS트랜지스터와 저항소자를 접속하여(저항소자는 접지측) 2선 2입력 EXOR게이트를 구성한다.
(27) 2개의 nMOS트랜지스터의 병렬접속에 저항소자를 접속하여(저항소자는 접지측) 2선 2입력 EXOR게이트를 구성한다.
(27) 2개의 nMOS트랜지스터에 저항소자를 접속하고(저항소자는 전원측), 각 트랜지스터의 공통접속된 게이트(제1게이트)에 NOR게이트를 접속하여 2선 2입력 EXOR게이트를 구성한다.
(28) 2개의 nMOS트랜지스터에 저항소자를 접속하고(저항소자는 전원측), 각 트랜지스터의 공통접속된 기판영역(제2게이트)에 NOR게이트를 접속하여 2선 2입력 EXOR게이트를 구성한다.
본 발명의 제1국면에 의하면, 1개의 기능을 갖는 기본게이트를 적은 소자수로 구성할 수 있고, 따라서 동일한 칩면적으로 많은 기능을 갖는 논리회로를 형성할 수 있다. 또, 동일한 논리회로를 작은 칩면적으로 구성할 수 있기 때문에, 칩비용이 대폭으로 저항함과 더불어 소비전력이 대폭으로 감소되고, 고성능이면서 저소비전력의 반도체집적회로장치를 실현하는 것이 가능하게 된다.
본 발명의 제2국면에 따른 반도체집적회로장치의 골자는, MOS트랜지스터를 SOI(Silicon On Insulator)기판 등의 위에 형성하고, 각 MOS트랜지스터의 기판전위를 동작상태에 따라 변화시키는 점에 있다. 더욱이, 본 발명은 패스 트랜지스터 논리회로를 구성하는 MOS트랜지스터의 기판전위를 게이트에 공급되는 입력신호로 제어하고, 패스 트랜지스터 논리회로의 출력을 nMOS트랜지스터만으로 받아 pMOS트랜지스터에서 래치하는 2선 입력의 버퍼회로로 증폭하는 점에 있고, 그에 따라 MOS트랜지스터를 SOI기판 등의 위에 형성함으로써 트랜지스터의 벌크(기판 영역)가 트랜지스터마다 분리된다. 또, 각각의 벌크에 동작상태에 따른 전위를 공급함으로써 트랜지스터의 임계치전압이 제어된다.
본 발명의 제2국면에 따른 제1반도체집적회로장치는, 적어도 3개의 인버터회로를 접속하여 구성한 n단(n≥3)의 회로열중의 상기 인버터회로는 반도체기판상에 형성되고, 게이트가 공통접속되고 전원과 접지간에 직렬접속된 pMOS트랜지스터와 nMOS트랜지스터를 구비하고, 상기 회로열의 k단째(k≥3)의 인버터회로를 구성하는 pMOS트랜지스터 및 nMOS트랜지스터의 상기 반도체기판의 기판영역에 상기 회로열의 k-2m(m=1, 2,‥‥‥, 단 2m≤k-1)단째의 인버터회로의 입력단자가 접속되어 있는 것을 특징으로 하는 반도체집적회로장치이다.
본 발명의 제2국면에 따른 제1반도체집적회로장치에 의하면, k단째의 인버터 회로에서의 MOS트랜지스터가 도통할 때에, 미리 임계치전압을 내려서 전류구동능력이 높은 상태로 설정해 둘 수 있기 때문에, 회로가 고속으로 동작한다. 또, 컷오프할 때에는 임계치전압을 올려 둘 수 있기 때문에, 스탠바이전류가 작아지고, 저전원전압화된 경우에도 전 진폭동작이 가능하게 된다. 이로써, 게이트길이 0.1㎛ 이하의 극미세 디바이스의 신뢰성을 손상시키지 않고 고속, 저소비전류의 회로를 실현하는 것이 가능하게 된다.
본 발명의 제2국면에 따른 제2반도체집적회로는, 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 반도체기판의 제1기판영역에 제1신호가 입력되는 제1pMOS트랜지스터와, 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 제2기판영역에 제1신호의 상보신호인 제2신호가 입력되는 제2pMOS트랜지스터, 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트 및 상기 반도체기판의 제3기판영역에 제1신호가 입력되는 제1nMOS트랜지스터 및, 소오스가 상기 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 제4기판영역에 제2신호가 입력되는 제2nMOS트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치, 또는 소오스가 전원단에 접속되고, 게이트 및 반도체기판의 기판영역이 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속된 제1pMOS트랜지스터와, 소오스가 상기 전원단에 접속되고, 게이트 및 상기 반도체기판의 기판영역이 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속된 제2pMOS트랜지스터, 상기 제1출력노드와 접지단과의 사이에 접속되고, 1개 또는 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로 및, 상기 제2출력노드와 상기 접지단과의 사이에 접속되고, 상기 제1입력회로의 입력신호의 상보신호가 입력되는 제2입력회로를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치이다.
본 발명의 제2국면에 따른 제2반도체집적회로장치에 의하면, 상보형 논리게이트에서의 MOS트랜지스터가 온할 때에 임계치전압이 내려가기 때문에, 전류구동 능력이 높아지는 효과가 있다. 또, 컷오프할 때에 임계치전압이 올라가기 때문에, 스탠바이전류가 작아지는 효과가 있다. 따라서, 전원전압을 컷오프할 때의 임계치진압의 절대값 이하로 하는 것이 가능하고, 게이트폭 0.1㎛ 이하의 극미세 디바이스의 신뢰성을 손상시키는 일없이 고속, 저소비전류의 회로를 실현하는 것이 가능하게 된다.
본 발명의 제2국면에 따른 제3반도체집적회로장치는, 반도체기판과, 드레인과 게이트가 전원단에 접속되고, 소오스와 상기 반도체기판의 기판영역이 제1노드에 접속된 제1nMOS트랜지스터와, 드레인과 게이트가 상기 전원단에 접속되고, 소오스가 제2노드에 접속되며, 상기 반도체기판의 기판영역이 제1노드에 접속된 제2nMOS트랜지스터, 상기 제2노드와 접지단과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로 및, 상기 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치,
반도체기판과, 드레인과 게이트가 전원단에 접속되고, 소오스가 제1노드에 접속되며, 상기 반도체기판의 기판영역이 제2노드에 접속된 제1nMOS트랜지스터와, 드레인과 게이트가 상기 전원단에 접속되고, 소오스가 제2노드에 접속되며, 상기 반도체기판의 기판영역이 제1노드에 접속된 제2nMOS트랜지스터, 상기 제1노드와 접지단과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로 및, 상기 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로를 구비한 것을 특징으로 하는 반도체집적회로장치, 및 전원단과 제1노드의 사이에 접속된 저항소자와, 드레인과 게이트가 상기 전원단에 접속되고, 소오스가 제2노드에 접속되며, 반도체기판의 기판영역이 제1노드에 접속된 nMOS트랜지스터, 제1노드와 접지단과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로 및, 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로를 구비한 것을 특징으로 하는 반도체집적회로장치이다.
본 발명의 제2국면에 따른 제3반도체집적회로장치에 의하면, 출력부하용량을 충전할 때, 충전 MOS트랜지스터의 임계치전압을 내릴 수 있어 고속동작이 가능하게 된다. 이 때, 방전 MOS트랜지스터의 임계치전압을 올릴 수 있기 때문에, 스탠바이전류가 저감할 수 있다. 또, 출력부하용량을 방진할 때, 방진 MOS트랜지스터의 임계치전압을 내릴 수 있어 고속동작이 가능하게 된다. 이 때, 충전 MOS트랜지스터의 임계치전압을 올릴 수 있기 때문에, 스탠바이전류를 저감할 수 있다.
본 발명의 제2국면에 따른 제4반도체집적회로장치는, 패스 트랜지스터 네트워크를 구성한 반도체집적회로장치에 있어서, 게이트와 반도체기판의 기판영역에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 패스 트랜지스터 네트워크와 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 반도체기판의 기판영역에 제3신호가 입력되는 제1pMOS트랜지스터, 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2pMOS트랜지스터, 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제3신호가 입력되는 제1nMOS트랜지스터 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2nMOS트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치이다.
이 제2국면에 따른 제4반도체집적회로장치에 의하면, 패스 트랜지스터 네트워크를 구성하는 MOS트랜지스터의 기판전위를 게이트에 공급되는 입력신호로 제어함으로써 도통 트랜지스터의 임계치전압이 내려가고, 비도통 트랜지스터의 임계치가 올라간다. 더욱이, 패스 트랜지스터 네트워크의 출력을 nMOS트랜지스터만으로 받아 pMOS트랜지스터로 래치하는 2선 입력의 버퍼회로로 증폭함으로써, 패스 트랜지스터 네트워크의 출력용량이 작아진다.
상기와 같이 본 발명의 제2국면에 의하면, MOS트랜지스터를 예컨대 SOI기판등의 위에 형성하고, 각 MOS트랜지스터의 기판전위를 동작상태에 따라 변화시킴으로써, 저전원전압화한 경우에도 회로동작마진을 손상시키지 않고, 또한 스탠바이전류를 저감할 수 있어 보다 고속동작에 적당한 반도체집적회로를 실현하는 것이 가능하게 된다.
본 발명의 제2국면에 의하면, 저전압화해도 임계치전압을 내리지 않고 충분한 동작마진을 갖는 패스 트랜지스터 논리회로가 가능하다. 더욱이, 버퍼회로의 입력용량을 작게 할 수 있기 때문에, 패스 트렌지스터 네트워크의 부하용량이 작아진다. 그 결과, 패스 트랜지스터 논리회로를 구성하는 트랜지스터의 게이트폭을 작게 하는 것이 가능하여 소자면적을 작게 할 수 있다.
본 발명의 제3국면의 골자는, MOS트랜지스터를 SOI기판 등의 위에 형성하고, 논리회로를 패스 트랜지스터 논리회로와 2선 입력의 버퍼회로로 구성하며, 패스 트랜지스터 네트워크를 구성하는 MOS트랜지스터의 게이트, 바디와의 사이에 바디 전위가 pn접합의 순방향전압보다 작은 소정전위를 넘지 않도록 하는 리미터소자를 설치하고, 버퍼회로를 구성하는 제1도전형 MOS트랜지스터의 게이트에 패스 트랜지스터 네트워크의 출력신호가 입력되고 그 게이트와 바디와의 사이에 바디 전위가 pn접합의 순방향보다 작은 소정전위를 넘지 않도록 하는 리미터소자를 설치하며, 버퍼회로를 구성하는 2개의 제2도전형 MOS트랜지스터의 각각의 게이트가 버퍼회로의 2선 출력에 교착접속되고, 그 각각의 바디와 버퍼회로의 입력신호와의 사이에 바디전위가 pn접합의 순방향전압보다 작은 소정전위를 넘지 않도록 하는 리미터소자를 설치하고 있는 점에 있다. 구체적으로는, 게이트에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 2n입력(n은 자연수)의 패스 트랜지스터 네트워크와, 상기 제3신호가 입력되어 제5신호를 출력하는 제1리미터소자, 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 반도체기판의 기판영역에 상기 제5신호가 입력되는 제1pMOS트랜지스터, 상기 제4신호가 입력되어 제6신호를 출력하는 제2리미터소자, 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제6신호가 입력되는 제2pMOS트랜지스터, 상기 제3신호가 입력되어 제7신호를 출력하는 제3리미터소자, 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트에 제3신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제7신호가 입력되는 제1nMOS트랜지스터, 상기 제4신호가 입력되어 제8신호를 출력하는 제4리미터소자 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트에 제4신호가 입력되고, 상기 반도체기판의 기판 영역에 상기 제8신호가 입력되는 제2nMOS트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치이고, 또 게이트에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 2n입력(n은 자연수)의 패스 트랜지스터 네트워크와, 상기 제3신호가 입력되어 제5신호를 출력하는 제1리미터소자, 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 반도체기판의 기판영역에 상기 제5신호가 입력되는 제1nMOS트랜지스터, 상기 제4신호가 입력되어 제6신호를 출력하는 제2리미터소자, 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제6신호가 입력되는 제2nMOS트랜지스터, 상기 제3신호가 입력되어 제7신호를 출력하는 제3리미터소자, 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속하며, 게이트에 제3신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제7신호가 입력되는 제1pMOS트랜지스터, 상기 제4신호가 입력되어 제8신호를 출력하는 제4리미터소자 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트에 제4신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제8신호가 입력되는 제2pMOS트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치이다.
본 발명의 제3국면에 의하면, MOS트랜지스터를 SOI기판 등의 위에 형성함으로써 트랜지스터의 바디영역이 트랜지스터마다 분리된다. 또, 패스 트랜지스터 논리회로를 구성하는 MOS트랜지스터의 바디전위가 pn접합에 순방향전압을 넘지 않는 신호로 제어된다. 또, 버퍼회로를 구성하는 MOS트랜지스터 바디전위가 pn접합의 순방향전위를 넘지 않는 신호로 제어된다.
즉, 본 발명의 제3국면에 의하면, VF보다 큰 전원전압으로 동작시켜도 소비전력의 증가없이 회로의 동작이나 노이즈를 방지할 수 있다. 또, 소오스, 바디, 드레인으로 이루어진 바이폴라트랜지스터가 동작하지 않기 때문에, 드레인 근방에서의 임팩트이온화가 억제되고, 내압의 저하를 억제할 수 있다. 또, 버퍼회로의 입력용량을 작게 할 수 있기 때문에, 패스 트랜지스터 네트워크의 부하용량이 작아진다. 그 결과, 패스 트랜지스터 논리회로를 구성하는 트랜지스터의 게이트 폭을 작게 할 수 있고, 소자면적을 작게 할 수 있다.
본 발명의 제4국면에 따른 반도체집적회로장치의 골자는, MOS트랜지스터의 게이트, 바디의 사이에 캐패시터를 설치하고, 더욱이 nMOS트랜지스터의 경우 바디와 접지전압과의 사이의 전위차가, pMOS트랜지스터의 경우의 전원전압과 바디와의 사이의 전위차가 VF보다 작은 소정전위를 넘지 않도록 하는 리미터회로가 설치되어 있는 점에 있다. 구체적으로는, 게이트, 소오스, 드레인 및 반도체기판의 기판영역을 갖는 제1MOS트랜지스터와, 상기 게이트와 상기 반도체기판의 기판영역의 사이에 접속된 캐패시터, 상기 반도체기판의 기판영역의 전위를 상기 반도체기판의 기판영역과 상기 소오스와의 사이의 pn접합의 순방향전압보다 작은 소정 이하로 유지하도록 구성한 리미터회로를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치이다. 바람직하게는, 이 제1MOS트랜지스터와 캐패시터는 동일 소자영역내에 형성되어 있는 것이고, 리미터회로는 소오스가 상기 반도체기판의 기판영역에 접속되고, 게이트에 제1전압이 공급되며, 드레인에 제2전압이 공급되는 상기 제1MOS트랜지스터와 다른 도전형의 제2MOS트랜지스터로 구성되어 있는 것이고, 또한 제1MOS트랜지스터와 제2MOS트랜지스터는 동일 소자영역내에 형성되어 있는 점에 있다.
본 발명의 제4국면에 따른 반도체집적회로장치에 의하면, MOS트랜지스터의 게이트, 바디가 캐패시터에 의해 직류적으로 분리된다.
또, 본 발명의 제4국면에 따른 반도체집적회로장치에 의하면, 바디에 설치된 리미터회로에 의해 nMOS트랜지스터의 경우 바디의 전위가 소정정위 이하로 되고, pMOS트랜지스터의 경우 소정전위 이상으로 된다.
상기와 같이 본 발명의 제4국면에 의하면, 종래의 게이트, 바디를 직접접속 했을 때의 특징을 그대로 살려 nMOS트랜지스터의 게이트·소오스간 전압이 VF를 넘어도, pMOS트랜지스터의 게이트·소오스간 전압이 -VF보다 작아져도 바디와 소오스로 이루어진 pn접합에 전류가 흐르지 않고, VF 이상의 전원전압에서도 정상 적으로 회로가 동작하며, 또 VF 이하의 전원전압에 있어서도 전원전압의 변동, 노이즈의 영향을 받기 어려운 회로를 제공할 수 있다. 또, 소오스, 바디, 드레인으로 이루어진 바이폴라트랜지스터가 동작하지 않기 때문에, 드레인 근방에서의 임팩트이온화가 억제되고, 내압의 저하를 억제할 수 있다.
[실시예]
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다.
[제1실시형태]
제15(a)도 및 제15(b)도는 본 발명의 제1실시형태에 따른 논리회로를 구성하는 SOI기판상에 형성된 바디접속을 갖는 nMOS트랜지스터를 나타낸 것으로, 제15(a)도는 평면도, 제15(b)도는 제15(a)도의 화살표 15B-l5B 단면도이다.
실리콘기판(1)과, 기판(1)에 형성된 실리콘산화막(2), 반도체기판으로서의 실리콘층(바디)인 p형 확산충으로 형성된 소자영역(3) 및, 소자분리영역(4)으로 이루어진다. 제15(a)도 및 제15(b)도의 소자분리는 LOCOS(Local Oxidation) 분리이지만, STI(Sllallow Trench Isolation)이라도 좋다. 더욱이, n형 확산층으로 형성된 소오스·드레인영역(5)과, 게이트(6)가 도시되어 있다. 또, 게이트(6)에 입력신호(XA)를 공급하기 위한 전극(7), 바디(3)에 입력신호(XB)를 공급하기 위한 전극(8), 전극(8)과 바디(3)를 직접 접속하기 위한 접속(contact; 9), 접속저항을 낮추기 위한 불순물농도가 높은 p형 확산층영역(10)도 포함한다.
이상 nMOS트랜지스터에 대해 나타냈지만, 확산층의 불순물농도의 형을 변경함으로써 pMOS트랜지스터도 마찬가지로 형성된다.
[제2실시형태]
제16(a)도 및 제16(b)도는 본 발명의 제2실시형태에 따른 논리회로를 구성하는 SOI기판상에 형성된 2개의 게이트를 갖는 nMOS트랜지스터를 나타낸 것으로, 제16(a)도는 평면도, 제16(b)도는 제16(a)도의 화살표 16B-l6B 단면도이다. 제15도와 동일한 것은 동일부호로 나타내고 있다.
제1게이트(6)는 트랜지스터 상부에 형성되고, 제2게이트(11)는 실리콘산화막(2)중의 트랜지스터 하부에 형성되어 있다. 또, 제1게이트(6)에 입력신호(XA)를 공급하기 위한 전극(7)과, 더욱이 제2게이트(11)에 입력신호(XB)를 공급하기 위한 전극(12)이 형성되어 있다. 이 경우도, 제1실시형태와 마찬가지로, 확산층의 불순물농도의 형을 변경함으로써 pMOS트랜지스터가 형성된다.
[제3실시형태]
제17(a)도 및 제17(b)도는 본 발명의 제3실시형태에 따른 논리회로를 구성하는 SOI기판상에 형성된 2개의 게이트를 갖는 nMOS트랜지스터를 나타낸 것으로, 제17(a)도는 평면도, 제17(b)도는 제17(a)도의 화살표 17B-l7B 단면도이다. 제15(a)도 및 제15(b)도와 동일한 것은 동일부호로 나타내고 있다.
소자분리영역(4)은 STI로 형성되어 있다. 제1게이트(6)는 트랜지스터 상부에 형성되고, 제2게이트(13)는 소자분리영역(4)중의 트랜지스터 측면에 형성되어 있다. 또, 제1게이트(6)에 입력신호(XA)를 공급하기 위한 전극(7)과, 제2게이트(13)에 입력신호(XB)를 공급하기 위한 전극(14)이 형성되어 있다. 이 경우, 제1실시형태와 마찬가지로, 확산층의 불순물농도의 형을 변경함으로써 pMOS트랜지스터가 형성 된다.
이하, 제1실시형태의 nMOS트랜지스터 및 pMOS트랜지스터를 이용하여 구성한 경우에서의 논리게이트의 실시형태를 나타내지만, 완전히 마찬가지의 논리게이트는 제2및 제3실시형태의 nMOS트랜지스터 및 pMOS트랜지스터를 이용해도 구성할 수 있다.
[제4실시형태]
제18도에 본 발명의 nMOS트랜지스터를 이용하여 구성된 2입력 논리게이트를 나타낸다. nMOS트랜지스터(11)에서는, 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 접지되고, 바디에 입력신호(XB)가 공급되고 있다. 저항소자(15)가 전원단(Vcc)과 출력단자(Y)와의 사이에 접속되어 있다.
제19(a)도∼제19(g)도에 저항소자(15)의 각종 예를 나타낸다. 제19(a)도는 p형 확산층, n형 확산층 혹은 폴리실리콘으로 형성되는 저항이다. 제19(b)도는 드레인 및 소오스를 저항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(E1)이 접속되며, 바디는 플로팅상태의 pMOS트랜지스터(M12)로 이루어진 저항이다. 제19(c)도는 드레인 및 소오스를 저항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(E1)이 접속되며, 바디와 접지단(Vss)과의 사이에 진압원(E2)이 접속된 pMOS트랜지스터(M12)로 이루어진 저항이다. 제19(d)도는 드레인 및 소오스를 지항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(El)이 접속되며, 바디와 소오스와의 사이에 전압원(E2)이 접속된 pMOS트랜지스터(M12)로 이루어진 저항이다. 제19도(E)는 드레인 및 소오스를 저항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(E1)이 접속되며, 바디는 플로팅상태의 nMOS트랜지스터(M13)로 이루어진 저항이다. 제19(f)도는 드레인 및 소오스를 저항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(El)이 접속되며, 바디와 접지단(Vss)과의 사이에 전압원(E2)이 접속 된 nMOS트랜지스터(M13)로 이루어진 저항이다. 제19(g)도는 드레인 및 소오스를 저항소자의 양단으로 하고, 게이트와 접지단(Vss)과의 사이에 전압원(E1)이 접속되며, 바디와 소오스와의 사이에 전압원(E2)이 접속된 nMOS트랜지스터(M13)로 이루어진 저항이다.
여기서, MOS트랜지스터(M12, M13)는 인핸스먼트타입이라도 디플레이션타입이라도 좋고, 전압원(El)의 값은 MOS트랜지스터(M12, M13)가 선형영역에서 동작하도록 설정 한다.
제20도는 nMOS트랜지스터(M11)의 게이트·소오스간 전압과 드레인전류와의 관계를 나타낸 특성도이다. nMOS트랜지스터의 드레인전류는 게이트·소오스간 전압이 임계치전압보다 작을 때 흐르지 않고, 임계치전압을 넘으면 흐른다. 임계치전압은 게이트 아래의 실리콘표면 근방에 형성되는 채널영역의 불순물농도와 바디의 전위에 의해 결정된다. 구체적으로는, 불순물농도가 높을수록 임계치전압은 높고, 또 바디의 전위가 낮을수록 임계치전압은 높아진다. 바디에 논리 0(접지전위 Vss)이 입력된 때의 임계치전압을 VTO, 논리 1(전원전위 Vcc)이 입력 된 때의 임계치전압을 VT1으로 한다. 제20도의 (16)은 VT1<Vss<VT0<Vcc의 경우, (17)은 Vss<VT1<Vcc<VT0의 경우의 특성이다.
nMOS트랜지스터(M11)가 (16)의 특성을 가질 때의 2입력 논리게이트의 동작을 제21도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT0이고, 게이트·소오스간 전압은 Vss이기 때문에, nMOS트랜지스터(M11)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT1이다. 게이트·소오스간 전압은 Vss이지만, VT1<Vss이기 때문에, nMOS트랜지스터(M11)는 도통한다. 이 때, nMOS트랜지스터(M11)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT0이고, 게이트·소오스간 전압은 Vcc이기 때문에, nMOS트랜지스터(M11)는 도통한다. 이 때, nMOS트랜지스터(M11)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT1이고, 게이트·소오스간 전압은 Vcc이기 때에, nMOS트랜지스터(M11)도통한다. 이 때, MOS트랜지스터(M11)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 0일 때 논리 1이 출력 되고, 그 외의 입력에서는 논리 0이 출력된다. 구체적으로는, 2입력 NOR게이트를 2소자로 실현할 수 있다.
nMOS트랜지스터(M11)가 (17)의 특성을 가질 때의 2입력 논리게이트의 동작을 제21도의 진리값표를 이용하여 설명한다 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT0이고, 게이트·소오스간 전압은 Vss이기 때문에, nMOS트랜지스터(M11)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT1이고, 게이트·소오스간 전압은 Vss이기 때문에, nMOS트랜지스터(M11)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT0이다. 게이트·소오스간 전압은 Vcc이지만, VTO>Vcc이기 때문애, nMOS트랜지스터(M11)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VTI이고, 게이트·소오스간 전압은 Vcc이기 때문에, nMOS트랜지스터(M11)는 도통한다. 이때, nMOS트랜지스터(M11)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력 단자(Y)에는 논리 0이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 1일 때 논리 0이 출력되고, 그 외의 입력에서는 논리 1이 출력된다. 구체적으로는, 2입력 NAND게이트를 2소자로 실현할 수 있다.
[제5실시형태]
다음에, NOR게이트와 NAND게이트를 2소자로 구성하는 제5실시형태를 제22도 및 제23도에 나타낸다.
제22도는 pMOS트랜지스터(M14)를 이용하여 구성된 2입력 논리게이트로, 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단 (Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, 접지단(Vss)과 출력단자(Y)의 사이에는 저항소자(15)가 접속되어 있다. pMOS트랜지스터의 게이트·소오스간 전압, 드레인전류, 임계치전압은 nMOS트랜지스터의 그것과 부호가 반대로 된다. 따라서, 이들 부호를 반대로 한 경우의 특징은 제20도와 동일하게 된다. 이하, p70s트랜지스터의 특성은 제20도에서 고려하기로 한다.
pMOS트랜지스터(M14)가 (16)의 특성을 가질 때의 2입력 논리게이트의 동작을 제21도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT1이고, 게이트·소오스간 전압은 Vcc이기 때문에, pMOS트랜지스터(M14)는 도통한다. 이 때, PMOS트랜지스터(Ml4)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT0이고, 게이트·소오스간 전압은 Vcc이기 때문에, pMOS트랜지스터(M14)는 도통한다. 이 때, pMOS트랜지스터(M14)의 온 저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT1이다. 게이트·소오스간 전압은 Vss이지만, VTI<Vss이기 때문에, PMOS트랜지스터(M14)는 도통한다. 이 때, pMOS트랜지스터(M14)의 온저항이 저항소자(15)의 저항에 비해 작으면. 출력단자(Y)에는 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT0이고, 게이트·소오스간 진압은 Vss이기 때문에, pMOS트랜지스터(M14)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 1일 때 논리 0이 출력되고, 그 외의 입력에서는 논리 1이 출력된다. 구체적으로는, 2입력 NAND게이트를 2소자로 실현할 수 있다.
pMOS트랜지스터(M14)가 제20도의 (17)의 특성을 가질 때의 2입력 논리게이트의 동작을 제21도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT1이고, 게이트·소오스간 전압은 Vcc이기 때문에, pMOS트랜지스터(M14)는 도통한다. 이 때, pMOS트랜지스터(M14)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT0이다. 게이트·소오스간 전압은 Vcc이지만, VT0>Vcc이기 때문에, pMOS트랜지스터(M14)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT1이고, 게이트·소오스간 전압은 Vss이기 때문에, pMOS트랜지스터(M14)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT0이고, 게이트·소오스간 전압은 Vss이기 때문에, pMOS트랜지스터(M14)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 0일 때 논리 1이출력되고, 그 외의 입력에서는 논리 0이 출력된다. 구체적으로는, 2입력 NOR게이트를 2소자로 실현할 수 있다.
제23도는 nMOS트랜지스터(M11)와 pMOS트랜지스터(M14)를 이용하여 구성된 2입력 논리게이트이다. 구체적으로는, nMOS트랜지스터(M11)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M14)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 제공되고 있다.
이 논리게이트의 동작은 제18도의 nMOS트랜지스터(M11)의 동작과 제22도의 pMOS트랜지스터(M14)의 동작을 조합시킨 것이다. 구체적으로는, M11이 제20도의 (16)의 특성을 갖고, M14가 제20도의 (17)의 특성을 가질 때, 이 논리게이트는 NOR게이트로서 동작한다. 또, M11이 제20도의 (17)의 특성을 갖고, M14가 제20도의 (16)의 특성을 가질 때, 이 논리게이트는 NAND게이트로서 동작한다. 어느 것으로 해도 2입력 NAND게이트와 NOR게이트를 2소자로 실현할 수 있다.
[제6실시형태]
다음에, OR게이트나 AND게이트를 2소자로 구성한 실시형태를 제24도∼제26도에 나타낸다.
제24도는 nMOS트랜지스터(M15)를 이용하여 구성된 2입력 논리게이트로, 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, 접지단(Vss)과 출력단 자(Y)의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M17)가 제20도의 (16)의 특성을 가질 때의 동작을 제27도의 진리표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT0이고, 게이트전압은 Vss이기 때문에, nMOS트랜지스터(M15)는 컷오프된다. 그 결과. 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT1이다. 게이트전압은 Vss이지만, VT1<Vss이기 때문에, nMOS트랜지스터(M15)는 도통한다. 이때, nMOS트랜지스터(15)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT0이고, 게이트전압은 Vcc이기 때문에, nMOS트랜지스터(M15)는 도통한다. 이때, nMOS트랜지스터(M15)의 온저항이 저항소자(15)에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT1이다. 게이트전압은 Vcc이기 때문에, nMOS트랜지스터(M15)는 도통한다. 이 때, nMOS트랜지스터(M15)의 온저항이 저항소자(15)에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 0일 때 논리 0이 출력되고, 그 외의 입력에서는 논리 1이 출력된다. 구체적으로는, 2입력 OR게이트를 2소자로 실현할 수 있다.
nMOS트랜지스터(M15)가 제20도의 (17)의 특성을 가질 때의 동작을 제27도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치전압은 VT0이고, 게이트전압은 Vss이기 때문에, nMOS트랜지스터(M15)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT1이고, 게이트진압은 Vss이기 때문에, nMOS트랜지스터(M17)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT0이다. 게이트전압은 Vcc이지만, VT0<Vcc이기 때문에, nMOS트랜지스터(M15)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT1이고, 게이트전압은 Vcc이기 때문에, nMOS트랜지스터(M15)는 도통한다. 이때, nMOS트랜지스터(15)의 온저항이 저항소자(15)에 비해 작으면, 출력단자에 1이 출력된다.
이상와 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 1일 때 논리 1이 출력되고, 그 외의 입력에서는 논리 0이 출력된다. 구체적으로는, 2입력 AND게이트를 2소자로 실현할 수 있다.
제25도는 pMOS트랜지스터(M16)를 이용하여 구성된 2입력 논리게이트로, 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 접지단(Vss)에 접속되고, 바디에 입력신호(XB)가 공급되며 ,전원단(Vcc)과 출력단자(Y)의 사이에는 저항소자(15)가 접속되어 있다. 게이트·소오스간 전압, 드레인전류, 임계치전압의 부호를 반대로 한 경우의 pMOS트랜지스터의 특성도 제24도의 회로와 마찬가지로 제20도에 나타낸다.
pMOS트랜지스터(M16)가 제20도의 (16)의 특성을 가질 때의 동작을 제27도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치 전압은 VT1이고, 게이트전압은 Vss이기 때문에, pMOS트랜지스터(M16)는 도통한다. 이 때, pMOS트랜지스터(M16)의 온저항이 저항소자(15)의 저항에 비해 작을 때, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치전압은 VT0이고, 게이트전압은 Vss이기 때문에, PMOS트랜지스터(M16)는 도통한다. 이 때, pMOS트랜지스터(M16)의 온저항이 저항소자(15)에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, 임계치전압은 VT1이다 게이트전압은 Vcc이지만, VT1<Vss이기 때문에, pMOS트랜지스터(M16)는 도통한다. 이 때, pMOS트랜지스터의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA,XB)가 모두 논리 1일 때, 임계치전압은 VT0이고, 게이트전압은 Vcc이기 때문에, pMOS트랜지스터(M16)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 1일 때 논리 1이 출력되고, 그 외의 입력에서는 논리 0이 출력된다. 구체적으로는, 2입력 AND게이트를 2소자로 실현할 수 있다.
pMOS트랜지스터(M16)가 제20도의 (17)의 특성을 가질 때의 동작을 제27도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 임계치 전압은 VT1이고, 게이트전압은 Vss이기 때문에, pMOS트랜지스터(M16)는 도통한다. 이 때, pMOS트랜지스터(M16)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 임계치 전압은 VT1이다. 게이트전압은 Vss이지만, VT0>Vcc이기 때문에, pMOS트랜지스터(Ml6)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 1. XB가 논리 0일 때, 임계치전압은 VT1이고, 게이트전압은 Vcc이기 때문에, pMOS트랜지스터(16)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 임계치전압은 VT0이고, 게이트· 소오스간 전압은 Vss이기 때문에, pMOS트랜지스터(M16)는 컷오프된다. 그 결과 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
이상과 같이, 이 논리게이트에서는 2개의 입력이 모두 논리 0일 때 논리 0이 출력되고, 그 외의 입력에서는 논리 1이 출력된다. 구체적으로는 2입력 OR게이트를 2소자로 실현할 수 있다.
제26도는 nMOS트랜지스터(M15)와 pMOS트랜지스터(Ml6)를 이용하여 구성된 2입력 논리게이트이다. 구체적으로는, nMOS트랜지스터(M15)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며 , 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M16)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 접지단(Vss)에 접속되고, 바디에 입력신호(XB)가 공급되고 있다.
이 논리게이트의 통작은 제24도의 nMOS트랜지스터(M15)의 동작과 제25도의 pMOS트랜지스터(M16)의 동작을 조합시킨 것이다. 구체적으로는, M15가 (16)의 특성을 갖고, M16이 (17)의 특성을 가질 때, 이 논리게이트는 OR게이트로서 동작하고, M15가 (17)의 특성을 갖고, M16이 (16)의 특성을 가질 때, 이 논리게이트는 AND게이트로서 동작한다. 어느 것으로 해도 2입력 AND게이트와 OR게이트를 2소자로 실현할 수 있다.
[제7실시형태]
다음에, 4입력 논리게이트의 실시형태, 특히 4입력 NAND게이트의 실시형태를 제25(a)도 ∼제28(c)도에 나타낸다.
제28(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 4입력 NAND게이트이다. nMOS트랜지스터(M17)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M18)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XD)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M17, M18)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려 해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, nMOS트랜지스터(M17,M18)는 모두 도통한다. 이 때, nMOS트랜지스터(M17, Ml8)의 직렬 온저항이 저항소자(15)와 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC. XD)중 적어도 1개가 논리 0일 때, 논리 0이 입력되는 nMOS트랜지스티가 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
상기와 같이 본 실시형태에 의하면, 4입력 NAND게이트를 3소자로 실현할 수 있다. 또, nMOS트랜지스터(M17)의 게이트, 바디, nMOS트랜지스터(M18)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속함으로써, 3입력 NAND게이트를 3소자로 실현할 수 있다.
제28(b)도는 2개의 pMOS트랜지스터와 1개의 저항소자로 구성된 4입력 NAND게이트이다. pMOS트랜지스터(M19)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호 (XB)가 공급되며, pMOS트랜지스터(M20)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XD)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
pMOS트랜지스터(M19, M20)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, pMOS트랜지스터(M119,M20)는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 0일 때, 논리 0이 입력되는 pMOS트랜지스터가 도통한다. 이 때, 도통하는 pMOS트랜지스터의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 4입력 NAND게이트를 3소자로 실현할 수 있다. 또, pMOS트랜지스터(M19)와 게이트, 바디, pMOS트랜지스터(M20)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속함으로써, 3입력 NAND게이트를 3소자로 실현할 수 있다.
제28(c)도는 nMOS트랜지스터(M17, M18), pMOS트랜지스터(M19, M20)를 이용하여 구성될 4입력 AND게이트이다. 구체적으로는. nMOS트랜지스터(M17)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M18)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 접지단(Vss)에 접속되며, 바디에 입력신호(XD)가 공급되고 있다. 그리고, pMOS트랜지스터(M19)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M20)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 진원단(Vcc)에 접속되고, 바디에 입력신호(XD)가 공급되고 있다.
nMOS트랜지스터(M17, M18)가 제20도의 (17)의 특성을 갖고, pMOS트랜지스터 (M19, M20)가 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, nMOS트랜지스터(M17, M18)는 모두 도통하고, pMOS트랜지스터(M19, M20)는 모두 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 0일 때, 논리 0이 입력되는 nMOS트랜지스터가 컷오프되고, 논리 0이 입력되는 PMOS트랜지스터가 도통한다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이 4입력 NAND게이트를 4소자로 실현할 수 있다. 또, nMOS트랜지스터(M17)의 게이트, 바디, nMOS트랜지스터(M18)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속하고, pMOS트랜지스터(M19)의 게이트, 바디, pMOS트랜지스터(M20)의 게이트, 바디중 어느 것인가 1개를 전윈단(Vcc)에 접속함으로써, 3입력 NAND게이트를 3소자로 실현할 수 있다.
[제8실시형태]
4입력 논리게이트의 실시형태, 특히 4입력 NOR게이트의 실시형태를 제29(a)도∼ 제29(c)도에 나타낸다.
제29(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 4입력 NOR게이트이다. nMOS트랜지스터(M2l)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호 (XB)가 공급되며, nMOS트랜지스터(M22)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XD)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M2l, M22)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 0일 때, nMOS트랜지스터(M2l,M22)는 모두 컷오프된다. 그 결과. 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC. XD)중 적어도 1개가 논리 1일 때, 논리 1이 입력되는 nMOS트랜지스터가 도통한다. 이 때, 도통하는 nMOS트랜지스터의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력 된다.
상기와 같이, 4입력 NOR게이트를 3소자로 실현할 수 있다. 또, nMOS트랜지스터(M2l)의 게이트, 바디, nMOS트랜지스터(M22)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속함으로써, 3입력 NOR게이트를 3소자로 실현할 수 있다. 제29(b)도는 2개의 pMOS트랜지스터와 1개의 저항소자로 구성된 4입력 NOR게이트이다. pMOS트랜지스터(M23)의 소오스가 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M24)의 소오스가 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 드레인이 출력단자(Y)에 접속되고, 바디에 입력신호(XD)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
pMOS트랜지스터(M23, M24)가 모두 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA. XB, XC, XD)가 모두 논리 0일 때, pMOS트랜지스터(M23, M24)는 모두 도통한다. 이 때, pMOS트랜지스터(M23, M24)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC. XD)를 적어도 1개가 논리 1일 때, 논리 1이 입력되는 pMOS트랜지스터가 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다.
상기와 같이, 4입력 NOR게이트를 3소자로 실현할 수 있다. 또, pMOS트랜지스터(M23)의 게이트, 바디, pMOS트랜지스터(M24)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속함으로써, 3입력 NOR게이트를 3소자로 실현할 수 있다.
제29(c)도는 nMOS트랜지스터(M21, M22), pMOS트랜지스터(M23, M24)를 이용하여 구성된 4입력 NOR게이트이다. 구체적으로는, nMOS트랜지스터(M21)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M22)의 드레인이 출력단자(Y)에 접속되고, 개이트에 입력신호(XC)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XD)가 공급되고 있다. 그리고, pMOS트랜지스터(M23)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M24)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XD)가 공급되고 있다.
nMOS트랜지스터(M2l, M22)가 모두 제20도의 (17)의 특성을 갖고, pMOS트랜지스터(M23, M24)가 모두 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 0일 때, nMOS트랜지스터(M2l, M22)는 모두 컷오프된다. pMOS트랜지스터(M23, M24)는 모두 도통한다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 1 일 때, 논리 1이 입력되는 nMOS트랜지스터가 도통하고, 논리 0이 입력되는 pMOS트랜지스터가 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다.
상기와 같이, 4입력 NOR게이트를 4소자로 실현할 수 있다. 또, nMOS트랜지스터(M21)의 게이트, 바디, nMOS트랜지스터(M22)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속하고, 더욱이 pMOS트랜지스터(M23)의 게이트, 바디, nMOS트랜지스터(M24)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속함으로써, 3입력 NOR게이트를 3소자로 실현할 수 있다.
[제9실시형태]
다음에, 4입력 논리게이트의 실시형태, 특히 4입력 AND게이트의 실시형태를 제30(a)도 ∼제30(c)도에 나타낸다.
제30(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 4입력 AND게이트이다. nMOS트랜지스터(M25)의 드레인이 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되어, nMOS트랜지스터(M26)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XD)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M25, M26)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, nMOS트랜지스터(M25,M26)는 모두 도통한다. 이 때, nMOS트랜지스터(M25, M26)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 0일 때, 논리 0이 입력되는 nMOS트랜지스터가 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다.
상기와 같이, 4입력 AND게이트를 3소자로 실현할 수 있다. 또, nMOS트랜지스터(M25)의 게이트, 바디, nMOS트랜지스터(M26)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속함으로써, 3입력 NAND게이트를 3소자로 실현할 수 있다.
제30도(B)는 2개의 pMOS트랜지스터와 1개의 저항소자로 구성된 4입력 AND게이트이다. pMOS트랜지스터(M27)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 접지단(vss)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M28)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 드레인이 접지단(Vss)에 접속되고, 바디에 입력신호(XD)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
pMOS트랜지스터(M27, M28)가 모두 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, pMOS트랜지스터(M27, M28)가 모두 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC, XB)중 적어도 1개가 논리 0일 때, 논리 0이 입력되는 pMOS트랜지스터가 도통한다. 이 때, 도통하는 pMOS트랜지스터의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력 된다.
상기와 같이 4입력 AND게이트를 3소자로 실현할 수 있다. 또, pMOS트랜지스터(M27)의 게이트, 바디, pMOS트랜지스터(M28)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속함으로써, 3입력 AND게이트를 3소자로 실현할 수 있다.
제30(c)도는 nMOS트랜지스터(M25, M26), pMOS트랜지스터(M27, M28)를 이용하여 구성된 4입력 AND게이트이다. 구체적으로는, nMOS트랜지스터(25)의 드레인이 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M2G)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XD)가 공급되며, pMOS트랜지스터(M27)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M28)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XD)가 공급되고 있다.
nMOS트랜지스터(M25. M26)가 모두 제20도의 (17)의 특성을 갖고, pMOS트랜지스터(M27, M28)가 모두 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 1일 때, nMOS트랜지스터(M25, M26)는 모두 도통하고, pMOS트랜지스터(M27, M28)는 모두 컷오프된다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 0 일 때, 논리 0이 입력되는 nMOS트랜지스터가 컷오프되고, 논리 0이 입력되는 pMOS트랜지스터가 도통한다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다.
상기와 같이, 4입력 AND게이트를 4소자로 실현할 수 있다. 또, nMOS트랜지스터(M25)의 게이트, 바디, nMOS트랜지스터(M26)와 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속하고, 더욱이 pMOS트랜지스터(M27)의 게이트. 바디, pMOS트랜지스터(M28)의 게이트, 바디중 어느 것인가 1개를 전원단(Vcc)에 접속함으로써, 3입력 AND게이트를 3소자로 실현할 수 있다.
[제10실시형태]
다음에, 4입력 논리게이트의 실시형태, 특히 4입력 OR게이트의 실시형태를 제31(a)도 ∼ 제31(c)도에 나타낸다.
제31(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 4입력 OR게이트이다. nMOS트랜지스터(M29)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M30)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XD)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M29, M30)가 모두 제20도의 (16)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 0일 때, nMOS트랜지스터(M29, M30)는 모두 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 1일 때, 논리 1이 입력되는 nMOS트랜지스터가 도통한다. 이 때, 도통하는 nMOS트랜지스터의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력 된다.
상기와 같이, 4입력 OR게이트를 3소자로 실현할 수 있다. 또, nMOS트랜지스터(M29)와 게이트, 바디, nMOS트랜지스터(M30)의 게이트, 바디중 어느 깃인가 1개를 접지단(Vss)에 접속함으로써, 3입력 OR게이트를 3소자로 실현할 수 있다.
제31(b)도는 2개의 pMOS트랜지스터와 1개의 저항소자로 구성된 4입력 OR게이트이다. pMOS트랜지스터(M31)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M32)의 소오스가 노드(N)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 드레인이 접지단(Vss)에 접속되고, 바디에 입력신호(XD)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
pMOS트랜지스터(M3l, M32)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA. XB, XC, XD)가 모두 논리 0일 때, pMOS트랜지스터(M31, M32)는 모두 도통한다. 이 때, pMOS트랜지스터(M31, M32)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 1일 때, 논리 1이 입력되는 pMOS트랜지스터가 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
상기와 같이, 4입력 OR게이트를 3소자로 실현할 수 있다. 또, pMOS트랜지스터(M31)의 게이트, 바디, pMOS트랜지스터(M32)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속함으로써, 3입력 OR게이트를 3소자로 실현할 수 있다.
제31(c)도는 nMOS트랜지스터(M29, M30), pMOS트랜지스터(M31, M32)를 이용하여 구실된 4입력 OR게이트이다. 구체적으로는, nMOS트랜지스터(M29)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M30)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 전원단(Vcc)에 접속되고, 바디에 입력신호(XD)가 공급되고 있다. 그리고, pMOS트랜지스터(M31)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M32)의 드레인이 노드에 접속되고, 게이트에 입력신호(XC)가 공급되며, 소오스가 접지단(Vss)에 접속되며, 바디에 입력신호(XD)가 공급되고 있다.
nMOS트랜지스터(M29, M30)가 모두 제20도의 (16)의 특성을 갖고, pMOS트랜지스터(M31, M32)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB, XC, XD)가 모두 논리 0일 때, nMOS트랜지스(M29, M30)는 모두 컷오프되고, pMOS트랜지스터(M3l, M32)는 모두 도통한다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 한편, 입력신호(XA, XB, XC, XD)중 적어도 1개가 논리 1 일 때, 논리 1이 입력되는 nMOS트랜지스터가 도통하고, 논리 1이 입력되는 pMOS트랜지스터가 컷오프된다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 4입력 OR게이트를 4소자로 실현할 수 있다. 또, nMOS트랜지스터(M29)의 게이트, 바디, nMOS트랜지스터(M30)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속하고, 더욱이 pMOS트랜지스터(M31)의 게이트, 바디,pMOS트랜지스터(M32)의 게이트, 바디중 어느 것인가 1개를 접지단(Vss)에 접속함으로써, 3입력 OR게이트를 3소자로 실현할 수 있다.
[제11실시형태]
다음에, EXNOR게이트의 실시형태를 제32(a)도∼제32(f)도에 나타낸다.
제32(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M33)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N1)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M34)의 드레인이 노드(N1)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되며, 진원단(Vcc)과 출력단자 (Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M33, M34)가 모두 제20도의 (16)의 특성을 가질 때의 동작을 제33도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터 M33은 컷오프되고, M34는 도통한다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터(M33)의 임계치전압은 VT1, nMOS트랜지스터(M34)의 임계치전압은 VT0이다. nMOS트랜지스터(M33)의 게이트·소오스간 전압은 Vss이지만 VT1<Vss이기 때문에 nMOS트랜지스터(M33)는 도통하고, nMOS트랜지스터(M34)의 게이트·소오스간 전압은 Vcc이기 때문에 nMOS트랜지스터(M34)는 도통한다. 이 때, nMOS트랜지스터(M33, M34)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다.
입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터(M33)의 임계치전압은 VT0, nMOS트랜지스터(M34)의 임계치전압은 VT1이다. MOS트랜지스터(M33)의 게이트·소오스간 전압은 Vcc이기 때문에 nMOS트랜지스터(M33)는 도통하고, nMOS트랜지스터(M33)의 게이트·소오스간 전압은 Vss이지만 VT1<Vss이기 때문에 nMOS트랜지스터(M34)는 도통한다. 이 때, nMOS트랜지스터(M33, M34)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다, 인력신호(XA, XB)가 모두 논리 1일 때, MOS트랜지스터 M33은 도통하고, M34는 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 3소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M33)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M34)의 게이트와 바디의 입력을 교체해도 좋다. 또, 출력단자(Y)체 인버터회로를 접속하고, 인버터회로의 출력을 Sum신호, 노드(N1)를 캐리 신호로 함으로써 반가산기를 실현할 수 있다.
제32(b)도는 4개의 nMOS트랜지스터로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M33, M34)는 제32(a)도와 동일한 접속이고, 동일한 동작을 한다. nMOS트랜지스터(M35)의 드레인은 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N2)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되며, nMOS트랜지스터(M36)의 드레인이 노드(N2)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XB)가 공급되고 있다.
nMOS트랜지스터(M35, M36)가 모두 제20도의 (16)의 특성을 가질 대의 동작을 제33도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터 M33은 컷오프되고, M34, M35, M36은 도통한다. 그 결과, 출력단자(Y)는 논리 1이 출력된다. 입력신호 XA가 논리 0. XB가 논리 1일 때, nMOS트랜지스터 M33, M34, 35는 도통하고, M36은 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터 M33, M34, M36은 도통하고, M35는 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, MOS트랜지스터 M33, M35, M36은 도통하고, M34는 컷오프된다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 4소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M35)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M36)의 게이트와 바디의 입력을 교체해도 좋다. 또, nMOS트랜지스터(M35)의 게이트에 /XA를 입력하고, 바디에 XB를 입력하며, nMOS트랜지스터(M36)의 게이트에 XA를 입력하고, 바디에 /XB를 입력해도 좋다. 더욱이, 이들을 조합시켜도 본 발명은 유효하다. 또, 출력단자(Y)에 인버터회로를 접속하고, 인버터회로의 출력을 Sum신호, 노드(N1)를 캐리신호로 함으로써 반가산기를 실현할 수 있다.
제32(c)도는 nMOS트랜지스터와 2개의 pMOS트랜지스터로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M33, M34)는 제32(a)도와 동일한 접속이고, 유익한 동작을 한다. pMOS트랜지스터(M37)의 소오스는 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드FP인이 노드(N3)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되며, pMOS트랜지스터(M38)의 소오스가 노드(N3)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 드레인이 출력단자(Y)에 접속되고, 바디에 입력신호(XB)가 공급되고 있다.
pMOS트랜지스터(M37, M38)가 모두 제20도의 (16)의 특성을 가질 때의 동작을 제33도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터(M33)는 컷오프되고, nMOS트랜지스터(M34)와 pMOS트랜지스터(M37, M38)는 도통한다. 그 결과, 출력단자(Y)는 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터(M33, M34)와 pMOS트랜지스터(M37)는 도통하고, pMOS트랜지스터(M38)는 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터(M33, M34)와 pMOS트랜지스터(M38)는 도통하고, pMOS트랜지스터(M37)는 컷오프된다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, nMOS트랜지스터(M33)와 pMOS트랜지스터(M37, M38)는 도통하고, nMOS트랜지스터(M34)는 컷오프된다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 4소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, pMOS트랜지스터(M37)의 게이트와 바디의 입력을 교체해도 좋고, pMOS트랜지스터(M38)의 게이트와 바디의 입력을 교체해도 좋다. 또, pMOS트랜지스터(M37)의 게이트에 /XA를 입력하고, 바디에 XB를 입력하며, pMOS트랜지스터(M38)의 게이트에 XA를 입력하고, 바디에 /XB를 입력해도 좋다. 더욱이, 이들을 조합시켜도 본 발명은 유효하다. 또, 출력단자(Y)에 인버터회로를 접속하고, 인버터회로의 출력을 Sum신호, 노드(N1)를 캐리신호로 함으로써 반가산기를 실현 할 수 있다.
제32(b)도는 nMOS트랜지스터와 1개의 저항소자로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M39)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되며, nMOS트랜지스터(M40)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XB)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)의 산보신호(/XB)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M39, M40)가 모두 제20도에 나타낸 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터(M39, M40) 모두 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터 M39는 컷오프되고, M40은 도통한다. 이 때, nMOS트랜지스터(M40)의 온저항이 저항소자(15)의 지항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터 M39는 도통하고, M40은 컷오프된다. 이 때, nMOS트랜지스터(M39)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1 일 때, nMOS트랜지스터(M39, M40)의 임계치전압은 모두 VT0이고, nMOS트랜지스터(M39, M40)의 게이트·소오스간 전압은 모두 Vcc이지만, VT0>Vcc이기 때문에, nMOS트랜지스터(M39, M40)는 모두 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 3소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M39)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M40)의 게이트와 바디의 입력을 교체해도 좋다. 더욱이, 이들을 조합시켜도 본 발명은 유효하다.
제32(e)도는 4개의 nMOS트랜지스터로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M39, M40)는 제32(d)도와 동일한 접속이고, 동일한 동작을 한다. nMOS트랜지스터(M41)의 드레인은 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M42)의 드레인이 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되고 있다.
nMOS트랜지스터(M41, M42)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터 M39, M40, M41은 컷오프되고, M42는 도통한다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때는 nMOS트랜지스터 M39, M4l, M42는 컷오프되고, M40은 도통한다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터 M40, M4l, M42는 컷오프되고, M39는 도통한다. 그 결과, 출력단자(Y)에는 논리 0일 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, MOS트랜지스터 M39, M40, M42는 컷오프되고, M41은 도통한다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 4소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M41)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M42)의 게이트와 바디의 입력을 교체해도 좋다. 더욱이, 이들을 조합시켜도 본 발명은 유효하다.
제32(f)도는 2개의 nMOS트랜지스터와 2개의 pMOS트랜지스터로 구성된 2선 2입력 EXNOR게이트이다. nMOS트랜지스터(M39, M40)는 제32도(D)와 동일한 접속이고, 동일한 동작을 한다. pMOS트랜지스터(M43)의 소오스는 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 출력단자(Y)에 접속되고, 바디에 입력신호(XB)가 공급되며, pMOS트랜지스터(M44)의 소오스가 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 드레인이 출력단자(Y)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되고 있다.
pMOS트랜지스터(M43, M44)가 모두 제20도의 (17)의 특성을 갖는 겅우를 고려해보자. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터(M39, M40)와 pMOS트랜지스터(M44)는 컷오프되고, pMOS트랜지스터(M43)는 도통한다 그 결과, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터(M39)와 pMOS트랜지스터(M43, M44)는 컷오프되고, nMOS트랜지스터(M40)는 도통한다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터(M40)와 pMOS트랜지스터(M43, M44)는 컷오프되고, nMOS트랜지스터(M39)는 도통한다. 그 결과, 출력단자(Y)에는 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, nMOS트랜지스터(M39, M40)봐 pMOS트랜지스터(M43)는 컷오프되고, pMOS트랜지스터(M44)는 도통한다. 그 결과, 출력단자(Y)에는 논리 1이 출력된다.
상기와 같이, 2입력 EXNOR게이트를 4소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, pMOS트랜지스터(M43)의 게이트와 바디의 입력을 교체해도 좋고, pMOS트랜지스터(M44)의 게이트와 바디의 입력을 교체해도 좋다. 더욱이 이들을 조합시켜도 본 발명은 유효하다.
[제12실시형태]
다음에, EXOR게이트의 실시형태를 제34(a)도∼제34(d)도에 나타낸다.
제34(a)도는 2개의 nMOS트랜지스터와 1개의 저항소자로 구성된 2선 2입력 EXOR게이트이와, nMOS트랜지스터(M45)의 드레인치 전원단(Vcc)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N)에 접속되고, 바디에 입력신호(XB)가 공급되며, nMOS트랜지스터(M46)의 드레인이 노드(N)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 소오스가 출력단자(Y)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M45, M46)가 모두 제20도의 (16)의 특성을 가질 때의 동작을 제5(b)도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터 M45는 컷오프되고, M46은 도통한다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터(M45)의 임계치전압은 VT1, nMOS트랜지스터(M46)의 임계치전압은 VT0이다. nMOS트랜지스터(M45)의 게이트·소오스간 전압은 Vss이지만 VT1<Vss이기 때문에 pMOS트랜지스터(M45)는 도통하고, nMOS트랜지스터(M46)의 게이트·소오스간 전압은 Vcc이기 때문에 nMOS트랜지스터(M46)는 도통한다. 이 때, nMOS트랜지스터(M45, M46)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터(M45)의 임계치전압은 VT0, nMOS트랜지스터(M46)의 임계치전압은 YT1이다. nMOS트랜지스터(M45)의 게이트·소오스간 전압은 Vcc이기 때문에 nMOS트랜지스터(M45)는 도통하고, nMOS트랜지스터(M46)의 게이트·소오스간 전압은 Vss이지만 VT1<Vss이기 때문에 nMOS트랜지스터(M46)는 도통한다. 이 때, nMOS트랜지스터(M45, M46)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출릭된다. 입력신호(XA, XB)가 모두 논리 1일 때,nMOS트랜지스터 M45는 도통하고, M46은 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전된 논리 0이 출력된다.
상기와 같이, 2입력 EXOR게이트를 3소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M45)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M46)의 게이트와 바디의 입력을 교체해도 좋다. 또, 출력단자(Y)를 Sum신호, 노드(N)를 캐리신호로 함으로써 반가산기를 실현할 수 있다.
제34(b)도는 2개의 nMOS트랜지스티와 1개의 저항소자로 구성된 2선 2입력 EXOR게이트이다. nMOS트랜지스터(M47)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)의 상보신호(/XB)가 공급기며, nMOS트랜지스터(M48)의 소오스가 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)의 상보신호(/XA)가 공급되며, 드레인이 전원단(Vcc)에 접속되고, 바디에 입력신호(XB)가 공급되며, 접지단(Vss)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M47, M48)가 모두 제20도의 (17)의 특성을 갖는 경우를 고려해보자. 입력신호(XA, XB)가 모두 논리 0일 때, nMOS트랜지스터 M47의 임계치전압은 VT1, nMOS트랜지스터 M48의 임계치전압은 VT0이다. nMOS트랜지스터(M47)는 게이트 소오스간 전압이 Vss이기 때문에 컷오프되고, nMOS트랜지스터(M48)의 게이트 '소오스간 전압은 Vcc이지만 VT0>Vcc이기 때문에 컷오프된다 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터 M47은 컷오프되고, M48은 도통한다. 이 때, nMOS트랜지스터(M48)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다.
입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터 M47은 도통하고, M48은 킷오프된다. 이 때, nMOS트랜지스터(M48)의 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, MOS트랜지스터(M47)의 임계치전압은 VT0, MOS트랜지스터(M48)의 임계치진압은 VT1이다. nMOS트랜지스터(M47)는 게이트·소오스간 진압이 Vcc이지만 VT0>Vcc이기 때문에 컷오프되고, nMOS트랜지스터(M48)는 게이트·소오스간 전압이 Vss이기 때문에 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 방전되어 논리 0이 출력된다.
상기와 같이, 2입력 EXOR게이트를 3소자로 실현할 수 있다. 또한, 본 실시 형태에 있어서는, nMOS트랜지스터(M47)의 게이트와 바디의 입력을 교체해도 좋고, nMOS트랜지스터(M48)의 게이트와 바디의 입력을 교체해도 좋다. 더욱이, 이들을 조합시켜도 본 발명은 유효하다.
제34(c)도는 1개의 NOR게이트와 2개의 nMOS트랜지스터 및 1개의 저항소자로 구성된 2입력 EXOR게이트이다. NOR게이트(18)는 XA와 XB의 2개의 입력신호가 입력되고, 출력단자(N4)를 갖는다. NOR게이트(18)는 제2(a)도에 나타낸 종래예라도 제18도, 제22도, 제23도에 나타낸 본 발명의 실시형태라도 좋다. nMOS트랜지스터(M49)의 드레인이 출력단자(Y)에 접속하고, 게이트가 노드(N4)에 접속되며, 소오스가 노드(N5)에 접속되고, 바디에 입력신호(XA)가 공급되며, nMOS트랜지스터(M50)의 드FP인이 노드(N5)에 접속하고, 게이트가 노드(N4)에 접속되며, 소오스가 접지단(Vss)에 접속되고, 바디에 입력신호(XB)가 공급되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M49, M50)가 모두 제20도의 (16)의 특성을 가질 때의 동작을 제5(b)도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 노드(N4)는 논리 1이고, nMOS트랜지스터(M49, M50)는 모두 도통한다. 이 때, nMOS트랜지스터(M49, M50)의 직렬 온저항이 저항소자(15)의 저창에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49)의 임계치전압은 VT0, nMOS트랜지스터(M50)의 임계치전압은 VT1이다. nMOS트랜지스터(M50)는 게이트전압이 Vss이지만 VT1<Vss이기 때문에 도통하고, pMOS트랜지스터(M49)는 게이트전압이 Vss이기 때문에 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다.
입력신호 XA가 논리 1, XB가 논리 0일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49)의 임계치전압은 VT1, nMOS트랜지스터(M50)의 임계치전압은 VT0이다. nMOS트랜지스터(M50)는 게이트전압이 Vss이기 때문에 컷오프되고, nMOS트랜지스터(M49)는 게이트전압이 Vss이지만 VT1<Vss이기 때문에 도통한다. 그 결과. 출력단자(Y)는 저항소자(15)에 의해 충전되어 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49, M50)의 임계치진압은 모두 VT1이고, 게이트전압은 Vss이지만 VT1<Vss이기 때문에 도통한다. 이 때, nMOS트랜지스터(M49, M50)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다.
따라서, NOR게이트로서 2소자의 게이트를 이용한 경우, 2입력 EXOR게이트를, 5소자로 실현할 수 있다. 또, 출력단자(Y)를 Sum신호, 노드(N)를 캐리신호로 함으로써 반가산기를 실현할 수 있다.
제34(d)도는 1개의 NOR게이트(18)와 2개의 nMOS트랜지스터 및 1개의 저항소자로 구성된 2입력 EXOR게이트이다. nMOS트랜지스터(M49)의 드레인이 출력단자(Y)에 접속되고, 게이트에 입력신호(XA)가 공급되며, 소오스가 노드(N5)에 접속되고, 바디가 노드(N4)에 접속되며, nMOS트랜지스터(M50)의 드레인이 노드(N5)에 접속되고, 게이트에 입력신호(XB)가 공급되며, 소오스가 접지단(Vss)에 접속되고, 바디가 노드(N4)에 접속되며, 전원단(Vcc)과 출력단자(Y)와의 사이에는 저항소자(15)가 접속되어 있다.
nMOS트랜지스터(M49, M50)가 모두 제20도의 (16)의 특성을 가질 때의 동작을 제5(b)도의 진리값표를 이용하여 설명한다. 입력신호(XA, XB)가 모두 논리 0일 때, 노드(N4)는 논리 1이고, nMOS트랜지스터(M49, M50)는 모두 도통한다. 이 때, nMOS트랜지스터(M49, M50)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다. 입력신호 XA가 논리 0, XB가 논리 1일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49)의 임계치전압은 VT0, nMOS트랜지스터(M50)의 임계치전압은 VT1이다. nMOS트랜지스터(M50)는 게이트전압이 Vss이지만 VT1<Vss이기 때문에 도통하고, pMOS트랜지스터(M49)는 게이트전압이 Vss이기 때문에 컷오프된다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충전되며 논리 1이 출력된다.
입력신호 XA가 논리 1, XB가 논리 0일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49)의 임계치전압은 VT1, nMOS트랜지스터(M50)의 임계치전압은 VT0이다. pMOS트랜지스터(M50)는 게이트전압이 Vss이기 때문에 컷오프되고, MOS트랜지스터(M49)는 게이트전압이 Vss이지만 VT1<Vss이기 때문에 도통한다. 그 결과, 출력단자(Y)는 저항소자(15)에 의해 충진되어 논리 1이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, 노드(N4)는 논리 0, nMOS트랜지스터(M49, M50)의 임계치전압은 모두 VT1이고, 게이트전압은 Vss이지만 VT1<Vss이기 때문에 도통한다. 이 때, nMOS트랜지스터(M49, M50)의 직렬 온저항이 저항소자(15)의 저항에 비해 작으면, 출력단자(Y)에는 논리 0이 출력된다.
따라서, NOR게이트로서 2소자의 게이트를 이용한 경우, 2입력 EXOR게이트를 5소자로 실현할 수 있다. 또, 출력단자(Y)를 Sum신호, 노드(N)를 캐리신호로 함으로써 반가산기를 실현할 수 있다.
상기 실시형태에서는 2입력 NAND게이트, 4입력 NAND게이트, 2입력 AND게이트, 4입력 AND게이트, 2입력 NOR게이트, 4입력 NOR게이트, 2입력 OR게이트, 4입력 OR게이트에 대해 나타냈지만, 이것을 n입력(n은 5이상의 자연수)으로 확장하는 것도 가능하다. 또, 2입력 EXNOR게이트, 2입력 EXOR게이트에 대한 실시형태를 나타냈지만, 이것을 m입력(m은 3이상의 자연수)으로 확장하는 것도 가능하다. 또, 패스 게이트논리에 적용하는 것도 가능하다. 또, 이들을 조합시켜 여러가지 논리회로를 제작할 수 있다. 더욱이, 1개의 논리회로를 구성하는 복수의 MOS트랜지스터에 제20도의 (16), (17)의 특성을 조합시킴으로써, 여러가지 논리회로를 제작할 수 있다.
제35도는 본 발명의 제13실시형태에 따른 버퍼회로를 나타낸 도면이다.
pMOS트랜지스터(Mp1)와 nMOS트랜지스터(Mn1)으로부터 1단째의 인버터회로(Ⅰ1)가 구성되어 있다. 마찬가지로, Mp2와 Mn2로부터 2단째의 인버터회로(12)가 구성되고, Mp3와 Mn3로부터 3단째의 인버터회로(13)가 구성되어 있다.
Mp1∼Mp3의 각 소오스는 전원단(Vcc)에 접속되고, Mn1∼Mn3의 각 소오스는 접지단(Vss)에 접속되어 있다. Mp1, Mn1의 각 게이트는 입력단자에 공통접속되고, 각 드레인은 노드(N1)에 공통접속된다. Mp2, Mn2의 각 게이트는 노드(N1)에 공통접속되고, 각 드레인은 노드(N2)에 공통접속된다. Mp3, Mn3의 각 게이트는 노드(N2)에 공통접속되고, 각 드레인은 출력단자에 공통접속된다. 한편, 도면중의 CL은 부하용량을 나타내고 있다.
지금까지의 기본구성은 제6도에 나타낸 종래예와 동일하지만, 본 실시형태에서는 인버터(13)의 각 MOS트랜지스터의 벌크에 공급되는 전위를 변경하고 있다. 구체적으로는, 버퍼회로를 구성하는 각 MOS트랜지스터는 공지의 SOI기술을 이용하여 SOI기판상에 형성되어 있기 때문에, 각 트랜지스터의 벌크영역은 완전히 분리되어 있다. 그리고, Mp3의 벌크인 n형 영역 및 Mn3의 벌크인 P형 영역에는 인버터회로(Ⅰ1)의 입력단자가 접속되어 있다.
또한, Mp1, Mp2의 벌크인 n형 영역에는 종래와 마찬가지로 전원전압(Vcc)이 공급되고, Mn1, Mn2의 벌크인 p형 영역에는 종래와 마찬가지로 접지전압(Vss) 혹은 부의 전압이 인가되는 것으로 되어 있다.
다음에, 이 회로의 동작을 제36(a)도∼제36(c)도의 동작파형을 이용하여 설명한다. Mn1, Mn2, Mp1, Mp2, Vn1, Vn2에 대해서는 제7(a)도 및 제7(b)도의 경우와 기본적으로 동일하기 때문에, 그 상세한 설명은 생략한다.
전원전압(Vcc)을 0.5V, 접지전압(Vss)을 0V로 한다. 시각 t0로부터 t1까지는 입력전압(Vin)이 0.5V이기 때문에, Vout은 “L”레벨로 된다. 이 때, Mn3의 벌크·소오스간에는 순바이어스가 걸리기 대문에, Mn3의 임계치전압이 내려간다. 이 때의 임계치전압(VtnL)을 에컨대 0.1V로 한다. 또, Mp3의 벌크·소오스간 전압은 0V이고, 이 때의 Mp3의 임계치전압의 절대갑(VtpH)을 예컨대 0.5V로 한다. 이 경우, Mn3는 도통하고, Mp3는 완전히 컷오프된다. 따라서, Iss3는 거의 흐르지 않고, 출력전압(Vout)은 0V로 된다.
이 때, 인버터(Ⅰ1)에 흐르는 누설전류(서브드레숄드전류)를 Isbl으로 하면, Iss1=Isb1이고, 서브드레숄드전류는 게이트폭에 비례하기 때문에 Iss2=3×lsb1으로 된다. 종래는 인버터(13)에 흐르는 누설전류가 Iss3=9×lsbl으로 크고, 이 때문에 저소비전력화에 대응할 수 없었지만, 본 실시형태를 이용하면 Mp3가 완전히 컷오프되기 때문에, Iss3는 거의 0으로 되고, 이 때 흐르는 스탠바이전류(Isb)는 종래의 4/13로 저감할 수 있다. 시각(t1∼t2)에 있어서 Vin이 저감하기 시작하면, Mp3의 벌크·소오스간에는 순바이어스가 걸리기 때문에, 임계치전압의 절대값은 작아진다. 이 때, 임계치전압의 절대값(VtpL)을 예컨대 0.1V로 한다. 또, Mn3의 벌크·소오스간 전압은 0에 가깝기 때문에, 임계치전압은 커진다. 이 때, 임계치전압(VtnH)을 예컨대 0.5V로 한다. 이 경우, Mn3는 비도통상태로 천이하고, Vn2가 0.4V 이하로 되면 Mp3는 도통한다. 따라서, Vout은 “H”레벨로 천이한다.
시각(t2∼t3)에서는 Vin이 스탠바이상태이고, 0V로 일정하다. Vn2는 “L”레벨로 되고, 이때 Mp3의 임계치전압의 절대값은 0.1V, Mn3의 임계치전압의 절대값은 0.5V로 된다. 이 경우, MP3는 도통하고, Mn3는 완전히 컷오프된다. 따라서, 이때 흐르는 스탠바이전류(Isb)도 Iss1과 Iss2의 합이고, 종래의 4/13로 저감할 수 있다.
시각(t3∼t4)에서 Vin이 0V로부터 0.5V로 천이하면, Mp3의 벌크·소오스간 전압은 0V로 되고, 임계치전압의 절대값이 0.1V로부터 0.5V로 상승한다. 또, Mn3의 벌크·소오스간에는 순바이어스가 걸리기 때문에, 임계치전압은 0.5V로부터 0.1V로 저하한다. 따라서, Vn2가 0V로부터 0.5V로 천이할 때에는 Mp3는 비도통으로 되고, Vn2가 0.1V 이상으로 되면 Mn3가 도통하기 때문에, Vout은 0V로 된다.
이와 같이, 본 실시형태에서는 3단째의 인버터를 구성하는 Mn3와 Mp3의 벌크의 전압을 제어함으로써, Mn3와 Mp3가 온될 때에 미리 임계치전압을 내려서 전류 구동능력이 높은 상태로 설정해 두는 것이 가능하기 때문에, 3단째의 인버터를 고속으로 동작시킬 수 있다. 또, 컷오프시에는 임계치전압을 올려 두는 것이 가능하기 때문에, Mn3와 Mp3의 서브드레숄드전류가 거의 0V로 되어, 스탠바이전류를 종래의 4/13로 저감할 수 있다.
제37도는 본 발명의 제14실시형태에 따른 버퍼회로를 나타낸 도면이다. 여기서, 제35도와 공통의 부분에는 동일부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시형태가 앞에 설명한 제13실시형태와 다른 점은 인버터(ll, 12)의 MOS트랜지스터의 벌크를 각각의 입력에 접속한 점에 있다. 구체적으로는, 11의 MOS트랜지스터(Mp1, Mn1)와 벌크는 입력단자에 접속되고, 12의 MOS트랜지스터(Mp2, Mn2)의 벌크는 노드(N1)에 접속되어 있다.
상기와 같은 구성이라면, 제38(a)도∼제35도(C)의 동작타이밍도에 나타낸 바와 같이 Mn1, Mn2, Mp1, Mp2의 임계치전압도 입력전압에 따라 변화하게 된다. 이 때, Vn1와 Vn2도 전 진폭동작하게 되므로, Mn2, Mn3, Mp2, Mp3의 게이트·소오스간 전압이 커지고, 인버터(I2, I3)의 지연시간의 합(tp)이 종래에 비해 작아 진다. 또, 스탠바이시에 Iss1과 Iss2가 거의 흐르지 않기 때문에, 스텐바이전류는 더욱 작아지게 된다.
제39(a)도 및 제39(b)도는 본 발명의 제15실시형태에 따른 버퍼회로를 나타낸 도면이다. 이 버퍼회로는 3단 이상의 인버터회로로 구성한 예이다.
이와 같이, 버퍼회로가 3단 이상의 인버터회로열로 되는 경우에는, 제39(a)도에 나타낸 바와 같이 k(≥3)단째의 인버터(Ik)를 구성하는 MOS트랜지스터의 벌크를 인버터(Ik-2m; m=1, 2,‥‥‥, 단 2m≤k-1)의 입력단자에 접속하면 좋다. 이 경우도, k단째의 인버터(Ik) 이외의 인버터, 예컨대 Ik-1과 Ik-2를 구성하는 MOS트랜지스터의 벌크를 각각의 입력에 접속해도 좋다.
제40(a)도와 제40(b)도는 본 발명의 제16실시형태에 따른 버퍼회로를 나타낸 회로구성도이다.
제40(a)도의 회로는 3단 이상의 인버터회로열의 입력측에 NAND회로(I0)를 접속한 예이다. 또한, NAND회로(10) 대신에 NOR회로 등의 다른 논리회로를 이용해도 좋다. 또, 제40(b)도의 회로는 3단 이상의 인버터회로열의 출력측에 NAND회로(20)를 접속한 예이다. 이 경우도 제40(a)도의 경우와 마찬가지로 NAND회로 (20) 대신에 NOR회로 등의 다른 논리회로를 이용해도 좋다.
또, 입력측과 출력측 양쪽에 논리회로를 접속해도 좋다. 더욱이, 이들을 조합시킴으로써 여러가지의 회로를 실현할 수 있다.
제41도는 본 발명의 제17실시형태에 따른 상보형 논리게이트를 나타낸 회로 구성도이다.
M3와 M4는 각각 게이트에 상보형의 신호(IN, /IN)가 입력되는 nMOS트랜지스터로, 소오스는 공통으로 접지단(Vss)에 접속되고, 드레인으로부터 각각 상보형의 신호(OUT, /OUT)가 출력된다. M1과 M2는 각각의 게이트를 OUT와 /OUT에 교차 접속한 pMOS트랜지스터로, 소오스는 공통으로 전원단(Vcc)에 접속되고, 드레인은 각파 OUT와 /OUT에 접속되어 있다.
지금까지의 기본구성은 제8도에 나타낸 종래에와 동일하지만, 본 실시형태에서는 각 트랜지스터의 벌크에 공급되는 전위를 변경하고 있다. 구체적으로는, MOS트랜지스터(Ml∼M4)는 공지의 SOI기술을 이용하여 SOI기판상에 형성되어 있고, 벌크영역은 모두 분리되어 있다. 그리고, M1과 M3의 벌크는 신호(IN)가 입력되는 입력단에 접속되고, M2와 M4는 신호(/IN)가 입력되는 입력단에 접속되어 있다.
제42(a)도∼제42(c)도를 이용하여 본 실시형태의 상보형 논리게이트의 동작을 설명한다. 입력신호(IN, /IN)는 전원전압(Vcc)과 접지전압(Vss)의 사이의 진폭을 갖는 상보형 신호이다. 전원전압(Vcc)은 0.5V, 접지전압(Vss)은 0V로 한다.
시각(t0∼t1)의 사이에 IN은 0.5V, /IN은 0V이기 때문에, 기판바이어스효과에 의해 nMOS트랜지스터(M3)의 임계치전압(VtnL)은 nMOS트랜지스터(M4)의 임계치전압의 절대값(VtnH)보다 낮아진다. VtnL=0.1V, VtnH=0.5V로 하면, M3는 온, M4는 오프이고, M4의 서브드레숄드전류는 거의 흐르지 않는다.
한편, pMOS트랜지스터(M1)의 임계치전압의 절대값(VtpH)은 pMOS트랜지스터(M2)의 임계치전압의 절대값(VtpL)보다 크다. 따라서, M1의 서브드레숄드전류는 거의 흐르지 않는다. 그 결과, 관통전류는 거의 흐르지 않고, Isb는 작아진다.
시각(t1∼t2)에서는 IN과 /IN이 천이하기 때문에, 모든 MOS트랜지스터가 온되어 Icc가 흐른다.
시각(t2∼t3)의 사이에 IN은 0V, /1N은 0.5V이기 때문에, Ml의 임계치전압의 절대값은 VtpH로, M2의 임계치전압의 절대값은 VtpL, M3의 임계치전압은 VtnL, M4의 임계치전압은 VtnH로 된다. 따라서, M1은 온, M2는 오프, M3는 오프, M4는 온되고, M2와 M3의 서브드레숄드전류는 작아진다.
시각(t3∼t4)에서는 IN과 /IN이 천이하기 때문에, 모든 MOS트랜지스터가 온되고, Icc가 흐른다.
이와 같이 본 실시형태에 의하면, M1과 M3의 벌크를 IN의 입력단에 접속하고, M2와 M4의 벌크를 /IN의 입력단에 접속함으로써, 온되는 MOS트랜지스터의 임계치전압을 내리고, 오프되는 MOS트랜지스터의 임계치전압을 올릴 수 있다. 그리고, 온되는 MOS트랜지스터의 임계치전압을 내림으로써 전류구동능력을 높일 수 있고, 오프되는 MOS트랜지스터의 임계치전압을 올림으로써 스탠바이전류를 작게 할 수 있다. 이로써, 고속, 저소비전류의 회로를 실현하는 것이 가능하게 된다.
제43도는 제17실시형태의 변형예를 나타낸 도면으로, 입력신호(IN, /IN)와 기판과의 사이에 지연회로(70)를 삽입하여 게이트와 기판전위의 동작타이밍을 어긋나게 하고 있다. 이 경우, 입력(IN, /IN)은 지연회로(70)에 의해 지연시간 (τ)만큼 지연되어 MOS트랜지스터(M3, M4)에 각각 입력된다. 이로써 , MOS트랜지스터(M3 또는 M4)가 동작하기 전에 MOS트랜지스터(Ml, M2, M3, M4)의 기판전위가 제어된다.
제44도는 본 발명의 제18실시형태에 따른 n입력의 상보형 게이트를 나타낸 구성도이다.
제1pMOS트랜지스터(M1)의 소오스는 진원단(Vcc)에 접속되고, 게이트와 벌크(기판영역)는 제1출력노드(OUT)에 점속되며, 소오스는 제2출력노드(/OUT)에 접속되어 있다. 제2PMOS트랜지스터(M2)의 소오스는 Vcc에 접속되고, 게이트와 벌크는 제2출력노드에 접속되며, 소오스는 제1출력노드에 접속되어 있다. 그리고, 제1출력노드와 Vss와의 사이에 복수의 신호 IN(1, 2‥‥‥ n)이 입력되는 제1입력회로(30)가 삽입되고, 제2출력노드와 Vss와의 사이에 입력신호(IN)의 상보신호(/IN)가 입력되는 제2입력회로(40)가 삽입되어 있다.
이와 같이, pMOS트랜지스터(M1, M2)의 벌크전류는 각각의 게이트에 접속되어 있다. M1이 컷오프되어 있을 때, OUT는 Vcc=0.5V, /OUT는 Vss=0V이다. 이 때, M1의 벌크·소오스간 전압(Vsb)은 0V이기 때문에, 임계치전압은 -VtpH로 되고, 서브드레숄드전류는 작다. 한편, M2의 벌크·소오스간 전압(Vsb)은 -0.5V이기 때문에, 임계치전압은 -VtpL로 되고, M2는 온된다.
입력회로(30, 40)의 예를 제45(a)도∼제45(c)도에 나타낸다.
제45(a)도는 1개와 nMOS트랜지스터(M5)로 구성된 1입력의 회로이다. M5의 벌크는 입력인 게이트에 접속되고, 킷오프시의 임계치전압을 VtnH로, 온시의 임계치전압을 VtnL로 제어한다.
제45(c)도는 2개의 nMOS트렌지스터(M8, M9)를 병렬로 접속하며 2입력 OR회로 구성으로 한 예이다. 이 경우도, M8과 M9의 벌크를 각각의 게이트에 접속하고, 컷오프시의 임계치전압을 VtnH로, 온시의 임계치전압을 VtnL로 제어한다.
이상 1입력 , 2입력의 경우를 나타냈지만, 3입력 이상의 다입력의 OR회로구성 혹은 이들을 조합한 회로구성에서도 마찬가지로 벌크를 각각의 게이트에 접속함으로써 임계치전압을 제어할 수 있다.
제46도는 본 발명의 제19실시형태에 따른 논리게이트회로를 나타낸 회로구성 도이다. MOS트랜지스터는 공지의 SOI기술을 이용하여 SOI기판상에 형성되어 있다. 따라서, 각 트랜지스터의 벌크영역은 모두 분리되어 있다.
디플레이션타입의 nMOS트랜지스터(M3)의 게이트는 전원단(Vcc)에 접속되고, 벌크는 소오스인 노드(A)에 접속되어 있다. 또, nMOS트랜지스터(Ml4)의 게이트는 Vcc에 접속되고, 벌크는 노드(A)에 접속되어 있다. 그리고, M3의 소오스(노드(A))와 접지단(Vss)의 사이에 복수의 신호 IN(1, 2,‥‥‥, n)가 입력되는 제1입력회로(50)가 삽입되고, 마찬가지로 M4의 소오스와 Vss의 사이에 상기 신호(IN)가 입력되는 제2입력회로(60)가 삽입되어 있다.
입력회로(50, 60)는 제45(a)도∼제45(c)도에 나타낸 바와 같이 구성되어 있다. 제45(a)도는 n=1의 경우로, MOS트랜지스터(M5)의 벌크가 게이트에 접속되어 있다. 제45(b)도는 2개의 MOS트랜지스터(M6, M7)를 직렬로 접속하여 2입력의 AND회로구성으로 한 경우로, M6의 벌크는 M6의 게이트에, M7의 벌크는 M7의 게이트에 각각 접속되어 있다. 제45(c)도는 2개의 MOS트랜지스터(M8, M9)를 병렬로 접속하여 2입력의 OR회로구성으로 한 경우로, M8와 벌크는 M8의 게이트에, M9의 벌크는 M9의 게이트에 각각 접속되어 있다. 50, 60의 입력회로는 모두 동일한 구성이지만, 트랜지스터의 게이트폭은 다른 것이어도 좋다.
제45(a)도의 입력(IN1)이 하이레벨인 경우와, 제45(b)도의 IN1과 IN2의 양쪽이 하이레벨인 경우 및, 제45(c)도의 INI과 IN2의 적어도 한쪽이 하이레벨인 경우에서는 제46도의 논리게이트는 모두 동일한 동작을 한다. 또, 제45(a)도의 입력(IN1)이 로우레벨인 경우와, 제45(b)도의 IN1과 IN2의 적어도 한쪽이 로우레벨인 경우 및, 제45(c)도의 IN1과 IN2의 양쪽이 로우레벨인 경우에시는 제46도의 논리게이트는 모두 동일한 동작을 한다.
다음에, 제47(a)도∼제47(c)도의 타이밍을 이용하여 제46도의 회로를 이용한 경우의 논리게이트의 동작을 설명한다. 전원전압(Vcc)은 0.5V, 접지전압(Vss)은 0V로 한다. 또, 입력회로(50, 60)는 제45(a)도에 나타낸 구성으로 한다.
시각(t0∼t1)의 사이에 IN은 0.5V이기 때문에, 입력회로(50)의 MOS트랜지스터(M5)의 벌크·소오스간은 0.5V의 순방향바이어스가 걸리고, 벌크·소오스간이 0V일 때와 비교하여 임계치전압이 낮아진다. 이 때의 임계치전압을 0V로 한다. 디플레이션타입의 트랜지스터(M3)의 벌크·소오스간 전압은 통상 0V이고, 이 때의 임계치전압을 0V로 한다. M5가 온상태이고, 이때 M3도 온상태이지만, M5의 전류구동능력이 M3의 그것보다도 훨씬 큰 경우, 노드(A)는 거의 Vss로 된다.
입력회로(60)의 MOS트랜지스터(M5)도 마찬가지로 온상태이기 때문에, 출력 (OUT)은 Vss로 된다. 이 때, M4의 벌크·소오스간 전압은 M3와 마찬가지로 0V이고, 이 때의 임계치전압을 Vcc로 한다. 이와 같이 함으로써, M4는 완전히 컷오프되고, 서브드레숄드전류는 거의 흐르지 않는다.
시각(tl∼t2)에서 IN이 Vcc로부터 Vss로 천이하면, M5의 벌크·소오스간 전압이 0V로 되기 때문에, 임계치전압이 상승하여 0.5V로 된다. 따라서, M5는 완전히 컷오프된다. 이 때, 노드(A)는 M3에 의해 충전되어 진위가 상승한다. 그렇게 되면, M4의 벌크·소오스간 전압이 순바이어스로 되어 M4의 임계치전압이 저하하여 M4가 온상태로 된다. 그리고, 출력(OUT)이 거의 Vcc까지 충전된다.
시각(t2∼t3)의 스탠바이상태에서는 M5가 완전히 컷오프되어 있기 때문에, 스탠바이전류는 흐르지 않는다.
시각(t3∼t4)에서는 IN이 Vss로부터 Vcc로 천이하고, M5가 온상태로 되기 때문에, 전류가 흘러 노드(A)와 출력(OUT)이 Vss로 된다.
본 실시형태의 논리게이트에 있어서는, 디플레이션타입 트랜지스터(M3)를 항상 온상태로 하고, 더욱이 M3의 게이트폭을 M4와 M5보다 훨씬 작게 함으로써 스탠바이전류를 작게 할 수 있다. 이것은 부하용랑이 커져도 M3의 게이트폭을 크게 할 필요는 없다.
또, 제45(b)도 및 제45(c)도에는 2입력의 경우를 나타냈지만, 3입력 이상의 다입력 AND, OR회로구성 혹은 이들을 조합시킨 회로구성에서도 마찬가지로 본 발명은 유효하다.
제48도는 본 발명의 제20실시형태를 나타낸 회로구성도이고, 제49도는 본 발명의 제21실시형태를 나타낸 회로구성도이다.
제48도의 실시형태가 제46도의 실시형태와 다른 것은 디플레이션타입의 nMOS트랜지스터(M3)의 벌크가 출력(OUT)에 접속되어 있는 점이다. 이 논리게이트에 있어서도, 동작마진을 저하시키지 않고 스탠바이전류를 저감하는 것이 가능하다.
제49도의 실시형태가 제46도의 실시형태와 다른 것은 디플레이션타입의 nMOS트랜지스터(M3)를 저항(R1)으로 치환한 점이다. 이 논리게이트에 있어서도, 동작마진을 저하시키지 않고 스탠바이전류를 저감하는 것이 가능하다.
또, 제45(a)도∼제45(c)도에 나타낸 제18실시형태∼제21실시형태에시의 입력 회로의 변형예로서 제50(a)도∼제50(c)도에 나타낸 바와 같이 입력회로1, 2를 구성하는 nMOS트랜지스터의 입력과 기판과의 사이에 지연회로(70)를 삽입하도록 해도 좋다.
제50(a)도에 있어서는, 입력(IN1)이 지연회로(70)에 의해 지연시간(τ)만큼 지연되어 MOS트랜지스터(M5)에 입력된다. 이로써, M5가 동작하기 전에 기판전위가 제어된다. 제50(b)도에 있이서는, 입력(IN1, IN2)이 지연회로(70)에 의해 지변시간(τ)만큼 지연되어 MOS트랜지스터(M6, M7)에 각각 입력된다. 이로써, M6와 M7이 동작하기 전에 M6와 M7의 기판전위가 제어된다. 제50(c)도에 있어서는, 입력(IN1, IN2)이 지연회로(70)에 의해 MOS트랜지스터(M8, M9)에 각각 입력된다. 이로써, M6와 M7이 동작하기 전에 M6와 M7의 기판전위가 제어된다.
제51도는 본 발명의 제22실시형태에 따른 패스 트랜지스터 네트워크와 버퍼회로를 나타낸 회로구성도이다.
패스 트랜지스터 네트워크(1)는 2n개의 상보신호(IN1, /IN1‥‥ INn, /lNn)를 입력하고, 2개의 상보신호(Y, /Y)를 출력한다. pMOS트랜지스터(M11)는 소오스가 전원전압(Vcc)에 접속되고, 게이트가 출력단자(OUT)에 접속되며, 드레인이 출력단자(/OUT)에 접속되고, 기판영역이 패스 트랜지스터 네트워크(1)의 출력(Y)에 접속되어 있다. pMOS트랜지스터(M12)는 소오스가 Vcc에 접속되고, 게이트가 /OUT에 접속되며, 드레인이 OUT에 접속되고, 기판영역이 패스 트랜지스터 네트워크(1)의 출력(/Y)에 접속되어 있다. nMOS트랜지스터(M13)는 소오스가 접지전위(Vss)에 접속되고, 게이트와 기판영역이 출력(Y)에 접속되며, 드레인이 /OUT에 접속되어 있다. nMOS트랜지스터(M14)는 소오스가 Vss에 접속되고, 게이트와 기판영역이 출력(/Y)에 접속되고, 드레인이 OUT에 접속되어 있다. 여기서, 각 트랜지스터(M11∼M14)는 SOI기판상에 형성되어 있다.
MOS트랜지스터(M11∼M14)로 구성되는 회로는, 패스 트랜지스터 네트워크(1)의 상보출력신호(Y, /Y)를 입력하고, 상보신호(OUT, /OUT)를 출력하는 2선 입력 버퍼회로이다.
이 2선 입력버퍼회로의 입력용량은 nMOS트랜지스터 M13 또는 M14의 게이트용란 및 기판용량과, pMOS트랜지스터 M11 또는 M12와 기판용량이다. 그렇지만, SOI기판상에 형성된 MOS트랜지스터는 소오스·드레인 접합용량이 거의 없기 때문에, 기판용량도 거의 제로이다. 따라서, 이 2선 입지버퍼회로의 입력용량은 nMOS트랜지스터 M13 또는 M14의 게이트용량만으로 된다. 이와 같이, 패스 트랜지스터 네트워크(1)의 출력부하용량은 종래의 CMOS인버터로 구성된 버퍼회로에 비해 작아진다. 이 때문에, 패스 트랜지스터 네트워크(1)를 구성하는 트랜지스터의 게이트폭을 크게 할 필요가 없어 소자면적의 저감 및 소비전력의 저감에 기여할 수 있다.
제52도∼제71도는 각각 패스 트랜지스터 네트위크(1)의 예를 나타낸 회로구성도이다. 제52도는 2입력 논리적(AND)이다. 구체적으로는, nMOS트랜지스터(M15)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(Ml6)의 드레인에는 신호(XB)가 입력되며, 게이트 및 기판영역에는 신호(XB)의 상보신호(/XB)가 입력되고, 소오스는 출력(Y)에 접속되어 있다.
입력신호(XB)가 논리 1일 때, nMOS트랜지스터(M15)는 도통, nMOS트랜지스터(M16)는 비도통이다. 그 결과, 출력(Y)은 신호(XA)와 동일한 논리로 되고, XA가 논리 0일 때는 논리 0으로, XA가 논리 1일 때는 논리 1로 된다. 이 때, MOS트랜지스터(M15)의 기판영역에는 논리 1의 신호(XB)가 입력되고 있기 때문에, MOS트랜지스터(M15)의 임계치전압이 저하한다. 이 때의 임계치전압을 0V로 하면, 논리 1 출력시의 임계치하락은 없다.
한편, 입력신호(XB)가 논리 0일 때, nMOS트랜지스터(M15)는 비도통, nMOS트랜지스터(Ml6)는 도통이다. 그 결과, 출력노드(N1)는 신호(XB)와 동일한 논리 0으로 된다. 구체적으로는, 이 AND회로에 있어서는 빕력신호(XA, XB)가 모두 논리 1일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에시는 0이 출력된다.
제53도는 2입력 부정논리직(NAND)이다. 구체적으로는, nMOS트랜지스터(Ml7)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M18)의 드레인에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호 (XA. XB)가 모두 논리 1일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없이 논리 1이 출력된다.
제54도는 2입력 논리합(OR)이다. 구체적으로는, nMOS트랜지스터(Ml9)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(M20)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없는 논리 1이 출력된다.
제55도는 2입력 부정논리참(NOR)이다. 구체적으로는, nMOS트랜지스터(M2l)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M22)의 드레인에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0일 때, 출력(Y)은 임계치하락이 없이 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제56도는 2입력 배타적논리합(EXOR)이다. 구체적으로는, nMOS트랜지스터(M23)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(M24)의 드레인에는 신호(/XA)가 입럭되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각허면, 입력신호(XA, XB가) 모두 논리 0 또는 논리 1일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없는 논리 1이 출력된다.
제57도는 2입력 배타적논리합(EXNOR)이다. 구체적으로는, nMOS트랜지스터(M25)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M26)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 또는 논리 1일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제58도는 3입력 AND이다. 구체적으로는, nMOS트랜지스터(M27)의 드레인에는 신호(XC)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 노드(N1)에 접속되고, nMOS트랜지스터(M28)의 드레인은 노드(N1)에 접속되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M29)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(M3O)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력(Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리 1일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제59도는 3입력 NAND이다. 구체적으로는, nMOS트랜지스터(M31)의 드레인에는 신호(/XC)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 노트(N2)에 접속되고, nMOS트랜지스터(M32)의 드레인은 노드(N2)에 접속되고, 게이트 및 기판영역에는 신호(XB)가 입력되고, 소오스는 출력(/Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M33)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M34)의 드레인에는 신로(/XR)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되어, 소오스는 출력(/Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리 1일 때, 출력(Y)은 논리 0이 출력되고 그 이외의 조합에서서는 임계치하락이 없는 논리 1이 출력된다.
제60도는 3입력 OR이다. 구체적으로는, nMOS트랜지스터(M35)의 드레인에는 신호(XC)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 노드(N3)에 접속되고, nMOS트랜지스터(M36)의 드레인은 노드(N3)에 접속되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 출력단자(Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M37)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(M38)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리 0일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없는 논리 1이 출력된다.
제61도는 3입력 NOR이다. 구체적으로는, nMOS트랜지스터(M39)의 드레인에는 신호(/XC)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 노드(N4)에 접속되고, nMOS트랜지스터(M40)의 드레인은 노드(N4)에 접속되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M41)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M42)의 드레인에는 신호(/XB))가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리0일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제62도는 3입력 EXOR/EXNOR이다. 구체적으로는, nMOS트랜지스터(M43)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 노드(N5)에 접속되고, nMOS트랜지스터(M44)의 드레인에는 신호(/XB)가 입력되고, 게이트 및 기판영력에는 신호(/XA)가 입력되며, 소오스는 노드(N5)에 접속되어 있다. 더욱이, nMOS트랜지스터(M45)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되어, 소오스는 노드(N6)에 접속되고, nMOS트랜지스터(M46)의 드레인에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 노드(N6)에 접속되어 있다.
또, nMOS트랜지스터(M47)의 드레인은 노드(N5)에 접속되고, 게이트 및 기판 영역에는 신호(/XC)가 입력되며, 소오스는 출력(Y)에 접속되고, nMOS트랜지스터(M48)의 드레인은 노드(N5)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M49)의 드레빈은 노드(N6)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(/Y)에 접속되고, nMOS트랜지스터(M5O)의 드레인은 노드(N6)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 소오스는 출력(/Y)에 접속 되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리 0 또는 논리 1일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 출력(/Y)은 논리 0이 출력되며, 그 이외의 조합에서는 출력(Y)은 논리 0이 출력되고, 출력(/Y)은 임계치하락이 없는 논리 1이 출력된다. 이 출력은 또한 전가산기의 합신호(SUM, /SUM)에서도 있다.
제63(a)도는 전가산기의 캐리신호(CO)이 발생회로이다. 구체적으로는, nMOS트랜지스터(M51)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 노드(N7)에 접속되고, nMOS트랜지스터(M52)의 드레인에는 신호(/XC)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 노드(N7)에 접속되고, nMOS트랜지스터(M53)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 노드(N8)에 접속되고, nMOS트랜지스터(M54)의 드레인에는 신호(/XC)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 노드(N8)에 접속되어 있다.
더욱이, nMOS트랜지스터(M55)의 드레인은 노드(N7)에 접속되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 출력(CO)에 접속되고, nMOS트랜지스터(M56)의 드레인은 노드(N8)에 접속되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(CO)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)중 적어도 2개가 모두 논리 1일 때, 출력(CO)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제63(b)도는 캐리신호의 상보신호(/CO) 발생회로이다. 구체적으로는, nMOS트랜지스터(M57)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 노드(N9)에 접속되친, nMOS트랜지스터(M58)의 드레인애는 신호(XC)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 노드(N9)에 접속되고, nMOS트랜지스터(M59)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 노드(N10)에 전속되고, nMOS트랜지스터(M6O)의 드레인에는 신호(XC)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 노드(N10)에 접속되어 있다.
더욱이, nMOS트랜지스터(M6l)의 드레인은 노드(N9)에 접속되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 출력(/CO)에 접속되고, nMOS트랜지스터(M62)의 드레인은 노드(NIO)에 접속되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(/C0)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)중 적어도 2개가 모두 논리 1일 때, 출력(/C0)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없는 논리 1이 출저된다.
제64도는 2입력 AND의 다른 예이다. 구체적으로는, pMOS트랜지스터(M63)의 소오스에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 드래민은 출력(Y)에 접속되고, nMOS트랜지스터(M64)의 드레인은 출력(Y)에 접속되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스는 접지전위 (Vss)에 접속되어 있다 더욱이, pMOS트랜지스터(M65)의 소오스에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 드레인은 출력(Y)에 접속되고, nMOS트랜지스터(M66)의 드레인은 출력(Y)에 접속되고, 게이트 및 기판 영역에는 신호(/XA)가 입력되며, 소오스는 접지전위(Vss)에 접속되이 있다.
입력신호(XA. XB)가 모두 논리 0일 때, pMOS트랜지스터(M63, M65)는 모두 비도통, nMOS트랜지스터(M64, M66)는 모두 도통이다. 그 결과, 출력(Y)은 논리 0이 출력된다. 입력신호 XA가 논리 1, XB가 논리 0일 때, nMOS트랜지스터(M64)와 nMOS트랜지스터(M65)는 도통, pMOS트랜지스터(M63)와 nMOS트랜지스터(M66)는 비도통이다. 그 결과, 출력(Y)은 논리 0이 출력된다.
입력신호 XA가 논리 0, XB가 논리 1일 때, nMOS트랜지스터(M64)와 pMOS트랜지스터(M65)는 비도통이고, pMOS트랜지스터(M63)와 nMO트랜지스터(M66)는 도통이다. 그 결과. 출력(Y)은 논리 0이 출력된다. 입력신호(XA, XB)가 모두 논리 1일 때, pMOS트랜지스터(M63, M65)는 모두 도통, nMOS트랜지스터(M64, M66)는 모두 비도통이다. 그 결과, 출력(Y)은 논리 1이 출력된다. 구체적으로는, 이 AND회로에 있어서는, 입력신호(XA, XB)가 모두 논리 1일 때, 출력(Y)은 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제65도는 2입력 NAND의 다른 예이다. 구체적으로는, pMOS트랜지스터(M67)의 소오스는 전원전압(Vcc)에 접속되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 드레인은 출력(/Y)에 접속되고, nMOS트랜지스터(M68)의 드레인은 출릭(/Y)에 접속되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스에는 신호(/XA)가 입력되고 있다. 그리고, pMOS트랜지스터(M69)의 소오스는 Vcc에 접속되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 드레인은 출력(/Y)에 접속피고, nMOS트랜지스터(M7O)의 드레인은 출력(/Y)에 접속되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스에는 신호(/XB)가 입력되고 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 1일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 논리 1이 출력된다.
제66도는 2입력 OR의 다른 예이다. 구체적으로는, pMOS트랜지스터(M71)의 소오스는 전원전압(Vcc)에 접속되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 드레인은 출력(Y)에 접속되고, nMOS트랜지스터(M72)의 드레인은 출력(Y)에 접속되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 소오스에는 신호(XA)가 입력되고 있다. 그리고, pMOS트랜지스터(M73)의 소오스는 Vcc에 접속되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 드레인은 출력(Y)에 접속되고, nMOS트랜지스터(M74)의 드레인은 출력(Y)에 접속되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스에는 신호(XB)가 입력되고 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0일때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 논리 1이 출력된다.
제67도는 2 입력 NOR의 다른 예이다. 구체적으로는, pMOS트랜지스터(M75)의 소오스에는 신호(/XA)가 이벽되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 드레인은 출력(/Y)에 접속되고, nMOS트랜지스터(M77)의 드레인은 출력(/Y)에 접속되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 접지전위(Vss)에 접속되어 있다. 더욱이, pMOS트랜지스터(M77)의 소오스에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 드레인은 출력(/Y)에 접속되고, nMOS트랜지스터(M78)의 드레인은 출력(/Y)에 접속되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소오스는 접지전위(Vss)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 일때, 출력(Y)은 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제68도는 2입력 EXOR의 다른 예이다. 구체적으로는, pMOS트랜지스터(M79)의 소오스에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 드레인은 출력(Y)에 접속되고, nMOS트랜지스터(M80)의 드레인에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 소우스는 출력(Y)에 접속되어 있다. 그리고, pMOS트랜지스터(M81)의 소오스에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XB)가 입력되며, 드레인은 출력(Y)에 접속되고, nMOS트랜지스터(M82)의 드레인에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 또는 논리 1 일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 논리 1이 출력된다.
제69도는 2입력 EXNOR의 다른 예이다. 구체적으로는, pMOS트랜지스터(M83)의 소오스에는 신호(/XB)가 입력되고, 게이트 및 기판영역에는 신호(XA)가 입력되며, 드레인은 출력(/Y)에 접속되고, nMOS트랜지스터(M84)의 드레인에는 신호(XA)가 입력되고, 게이트 및 기판영역에는 신호(XB)가 입력되며, 소오스는 출력(/Y)에 접속되어 있다. 더욱이, pMOS트랜지스터(M85)의 소오스에는 신호(XB)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 드레인은 출력(/Y)에 접속되고, nMOS트랜지스터(M86)의 드레인에는 신호(/XA)가 입력되고, 게이트 및 기판영역에는 신호(/XA)가 입력되며, 소오스는 출력(Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 또는 논리 1일 때, 출력(Y)은 논리 1이 출력되고, 그 이외의 조합에서는 논리 0 이 출력된다.
제70도는 3입력 EXOR/EXNOR의 다른 예이다. 제68도에 나타낸 바와 같이 2입력 EXOR(2)는 신호(XA, XB)를 입력하고, 그 출력이 노드(N11)에 나타난다. 제69도에 나타낸 바와 같은 2입력 EXNOR(3)는 신호(XA, XB)를 입력하고, 그 출력이 노드(N12)에 나타난다.
nMOS트랜지스터(M87)의 드레인은 노드(N11)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 소오스는 출력(Y)에 접속되고, pMOS트랜지스터(M88)의 소오스는 노드(N11)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 드레인은 출력(Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M89)의 드레인 노드(N11)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(/Y)에 접속되고, pMOS트랜지스터(M90)의 소오스는 노드(N11)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 드레인은 출력(/Y)에 접속되어 있다.
또, nMOS트랜지스터(M91)의 드레인은 노드(N12)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(Y)에 접속되고, pMOS트랜지스터(M92)의 소오스는 노드(N12)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 드레인은 출력(Y)에 접속되어 있다. 더욱이, nMOS트랜지스터(M93)의 드레인은 노드(N12)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 소오스는 출력(/Y)에 접속되고, pMOS트랜지스터(M94)의 소오스는 노드(N12)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 드레인은 출력(/Y)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)가 모두 논리 0 또는 논리 1 일 때, 출력(Y)은 논리 1 이 출력되고, 출력(/Y)은 논리 0이 출력되면, 그 이와의 조합에서는 출력(Y)은 논리 0이 출력되고, 출력(/Y)은 논리 1 이 출력된다. 이 출력은 또한 전가산기의 합신호(SUM, /SUM)에서도 있다.
제71도는 캐리신호(CO) 및 그 상보신호(/CO) 발생회로이다. 제64도에 나타낸 바와 같은 2 입력 AND(4)는 신호 (XA, XB)를 입력하고, 그 출력이 노드(N13)에 나타난다. 제65도에 나타낸 바와 같은 2 입력 NAND(5)는 신호(XA, XB)를 입력하고, 그 출력이 노드(N14)에 나타난다. 제66도에 나타낸 바와 같은 2 입력 OR(6)는 신호(XA, XB)를 입력하고, 그 출력이 노드(N15)에 나타난다. 제67도에 나타낸 바와 같은 2 입력 OR(7)는 신호(XA, XB)를 입력하고, 그 출력이 노드(N16)에 나타난다.
nMOS트랜지스터(M95)의 드레인은 노드(N13)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 소오스는 출력(C0)에 접속되고, pMOS트랜지스터(M96)의 소오스는 노드(N13)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 드레인은 출력(C0)에 접속되어 있다. nMOS트랜지스터(M97)의 드레인은 노드(N14)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(/C0)에 접속되고, pMOS트랜지스터(M98)의 소오스는 노드(N14)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 드레인은 출력(/C0)에 접속되어 있다.
nMOS트랜지스터(M99)의 드레인은 노드(N15)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 소오스는 출력(C0)에 접속되고, pMOS트랜지스터(M100)의 소오스는 노드(N15)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 드레인은 출력(C0)에 접속되어 있다. nMOS트랜지스터(M101)의 드레인은 노드(N16)에 접속되고, 게이트 및 기판영역에는 신호(/XC)가 입력되며, 소오스는 출력(/C0)에 접속되고, pMOS트랜지스터(M102)의 소오스는 노드(N16)에 접속되고, 게이트 및 기판영역에는 신호(XC)가 입력되며, 드레인은 출력(/C0)에 접속되어 있다.
이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB, XC)중 적어도 2개가 모두 논리 1일 때, 출력(C0)은 논리 1이 출력되고, 출력(/C0)은 논리 0이 출력되며, 그 이외의 조합에서는 출력(C0)은 논리 0이 출력되고, 출력(C0)은 논리 1이 출력된다.
이와 같이 본 실시형태에서는, 패스 트랜지스터 네트워크(1)를 구성하는 MOS 트랜지스터의 기판영역을 게이트에 공급되는 입력신호로 제어함으로써 도통 트랜지스터의 임계치전압이 내려가고, 비도통 트랜지스터의 임계치가 올라간다. 더욱이, 패스 트랜지스터 네트워크(1)의 출력을 nMOS트랜지스터(M13, M14)만으로 받아, pMOS트랜지스터(M11, M12)로 래치하는 2선 입력의 버퍼회로(2)로 증폭하기 때문에, 패스 트랜지스터 네트워크(1)의 출력용량이 작아진다.
따라서, MOS트랜지스터의 임계치전압을 내리지 않아도 충분한 동작마진을 가지고 저전압화 할 수 있는 패스 트랜지스터 네트워크(1)를 실현할 수 있다. 더구나, 패스 트랜지스터 네트워크(1)의 출력부하를 작게 할 수 있기 때문에, 충분한 구동능력을 갖게 할 수 있고, 그 결과로서 소자면적의 저감 및 소비전력의 저감에 기여할 수 있다.
또한, 이상의 설명에서는 패스 트랜지스터 네트워크(1)로서 2입력, 3입력 게이트에 대해 나타냈지만, 이것을 n입력(n은 5이상의 자연수)으로 확장하는 것은 용이하다. 또, 이들을 조합시켜 여러가지의 패스 트랜지스터 논리회로를 만들 수 있다.
제72(a)도 및 제72(b)도는 본 발명의 제23실시형태에 따른 패스 트랜지스터 논리회로와 버퍼회로를 나타낸 회로구성도이다. 앞에 설명한 제22실시형태와 다른 점은 하이레벨 유지회로를 구성하는 pMOS트랜지스터(M103, M104)가 부가되어 있는 점이 있다.
이 경우, 패스 트랜지스터 네트워크(1)을 구성하는 MOS트랜지스터의 임계치 전압이 높아지고, 논리 1 출력이 임계치하락해도 하이레벨을 충분히 유지할 수 있어 구동능력의 저하를 방지할 수 있다.
또한, 제72(a)도와 제72(b)도에 있어서는, 양자의 회로는 동등한 효과를 갖지만, 제72도(A)의 회로는 패스 트랜지스터(M103, M104)의 게이트가 트랜지스터(M12, M13)의 게이트에 접속되어 있기 때문에, 패스 트랜지스터 네트워크(1)의 부하용량을 작게 할 수 있다.
제73도는 제23실시형태에 따른 패스 트랜지스터 논리회로와 버퍼회로의 변형 예를 나타낸 도면이다. 제73도는 제22실시형태에서의 제51도의 논리회로에 리미터소자가 추가되어 있다. 즉, 제73도의 회로는 2n개의 상보신호(IN1, /IN1,.... INn, /INn)가 입력되고, 2개의 상보신호(Y, /Y)가 출력되는 패스 트랜지스터 네트워크(1)와, 패스 트랜지스터 논리회로로부터 출력되는 상보신호(Y, /Y)가 Vcc-VF보다 작아지지 않도록 하는 신호를 출력하는 리미터소자(21, 22) 및, 패스 트랜지스터 네트워크로부터 출력되는 상보신호(Y, /Y)가 VF보다 커지지 않도록 하는 신호를 출력하는 리미터소자(31, 32)를 구비한다.
또, 소오스가 전원전압(Vcc)에 접속되고, 게이트가 출력단자(OUT)에 접속되며, 드레인이 출력단자(/OUT)에 접속되고, 바디가 리미터소자(21)의 출력에 접속된 SOI기판상에 형성된 pMON트랜지스터(M11)와, 소오스가 Vcc에 접속되고, 게이트가 /OUT에 접속되며, 드레인이 OUT에 접속되고, 바디가 리미터소자(22)의 출력에 접속된 SOI기판상에 형성된 pMON트랜지스터(12)와, 소오스가 접지전위(VSS)에 접속되고, 게이트가 Y에 접속되며, 드레인이 /OUT에 접속되고, 바디가 리미터소자(31) 의 출력에 접속된 SOI기판상에 형성된 nMON트랜지스터(M13) 및, 소오스가 Vss에 접속되고, 게이트가 /Y에 접속되며, 드레인이 OUT에 접속되고, 바디가 리미터소자(32)의 출력에 접속된 SOI기판상에 형성된 nMON트랜지스터(14)에 의해 버퍼회로를 구성한다. 즉, MOS트랜지스터(M11~M14)로 구성되는 회로는, 패스 트랜지스터 논리회로(1)의 상보출력신호(Y, /Y)가 입력되고, 상보신호(OUT, /OUT)를 출력하는 2선 입력버퍼회로이다.
제74도는 제52도의 2입력 논리적(AND)의 또 다른 변형예이다. 즉, nMOS트랜지스터(M15)의 드레인에는 신호(XA)가 입력되고, 게이트에는 신호(XB)가 입력되며, 바디에는 리미터소자(41)를 매개로 신호(XB)가 입력되고, 소오스는 출력(Y)에 접속되어 있다. 또, nMOS트랜지스터(M16)의 드레인에는 신호(XB)가 입력되고, 게이트에는 신호(XB)의 상보신호(/XB)가 입력되며, 바디에는 리미터소자(42)를 매개로 신호(/XB)가 입력되고, 소오스는 출력(Y)에 접속되어 있다. 입력신호(XB)가 논리 1 일때, nMOS트랜지스터(M15)는 도통, nMOS트랜지스터(M16)는 비도통이다. 그 결과, 출력(Y)은 신호(XA)와 동일한 논리로 되어, XA가 논리 0일 때는 논리 0으로, XA가 논리 1일 때는 논리 1로 된다. 이 때, MOS트랜지스터(M15)의 바디에는 신호(XB)와 동일한 논리 1의 신호가 입력되기 때문에, MOS트랜지스터(M15)의 임계치전압이 저하한다. 이 때, 임계치전압을 0V로 하면, 논리 1의 출력시의 임계치하락은 없다. 한편, 입력신호(XB)가 논리 0일 때, nMOS트랜지스터(M15)는 비도통, nMOS트랜지스터(M16)는 도통이다. 그 결과, 출력노드(N1)는 신호(XB)와 동일한 논리로 된다. 즉, 이 AND회로에 있어서는, 입력신호(XA, XB) 모두 논리 1 일 때, 출력(Y)은 임계치하락이 없는 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
제75도는 제53도의 2입력 부정논리적(NAND)의 또 다른 변형예이다. 즉, nMOS트랜지스터(M17)의 드레인에는 신호(/XA)가 입력되고, 게이트에는 신호(XB)가 입력되며, 바디에는 리미터소자(43)를 매개로 신호(XB)가 입력되고, 소오스는 출력(/Y)에 접속되어 있다. 또, nMOS트랜지스터(M18)도 드레인에는 신호(/XB)가 입력되고, 게이트에는 신호(/XB)가 입력되며, 바디에는 리미터소자(44)를 매개로 신호(/XB)가 입력되고, 소오스는 출력(/Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 1일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 임계치하락이 없는 논리 1이 출력된다.
상기 변형예에 있어서, 패스 트랜지스터 네트워크(1)로서 nMOS트랜지스터만으로 구성된 2입력 AND/NAND게이트에 대한 실시형태를 나타냈지만, 이것을 OR/NOR게이트, EXOR/EXOR게이트에 대해서도 마찬가지로 구성할 수 있다. n입력(n은 3이상의 자연수)으로 확장하는 것도 가능하다.
제76도는 2 입력 EXOR의 또 다른 변형예이다. 즉, pMOS트랜지스터(M19)의 소오스에는 신호(XA)가 입력되고, 게이트에는 신호(XB)가 입력되며, 바디에는 리미터소자(45)를 매개로 신호(XB)가 입력되고, 드레인은 출력(Y)에 접속되며, nMOS트랜지스터(M20)의 드레인에는 신호(/XB)가 입력되고, 게이트에는 신호(XA)가 입력되며, 바디에는 리미터소자(46)를 매개로 신호(XA)가 입력되고, 소오스는 출력(Y)에 접속되며, pMOS트랜지스터(M21)의 소오스에는 신호(/XA)가 입력되고, 게이트에는 신호(/XB)가 입력되며, 바디에는 리미터소자(47)를 매개로 신호(/XB)가 입력되고, 드레인은 출력(Y)에 접속되며, nMOS트랜지스터(M22)의 드레인에는 신호(XB)가 입력되고, 게이트에는 /XA가 입력되며, 바디에는 리미터소자(48)를 매개로 신호(/XA)가 입력되고, 소오스는 출력(Y)에 접속되어 있다. 이 경우도, 제74도 및 제75도의 경우와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 또는 1일 때, 출력(Y)은 논리 0이 출력되고, 그 이외의 조합에서는 논리 1이 출력된다.
제77도는 2 입력 EXNOR의 또 다른 변형예이다. 즉, pMOS트랜지스터(M23)의 소오스에는 신호(/XB)가 입력되고, 게이트에는 신호(XA)가 입력되며, 바디에는 리미터소자(49)를 매개로 신호(XA)가 입력되고, 드레인은 출력(/Y)에 접속되며, nMOS트랜지스터(M24)의 드레인에는 신호(XA)가 입력되고, 게이트에는 신호(XB)가 입력되며, 바디에는 리미터소자(50)를 매개로 신호(XB)가 입력되고, 소오스는 출력(/Y)에 접속되며, pMOS트랜지스터(M25)의 소오스에는 신호(XB)가 입력되고, 게이트에는 신호(/XA)가 입력되며, 바디에는 리미터소자(51)를 매개로 신호(/XA)가 입력되고, 게이트에는 신호(/XB)가 입력되며, 바디에는 리미터소자(52)를 매개로 신호(/XB)가 입력되고, 소오스는 출력(/Y)에 접속되어 있다. 이 경우도, 상기와 마찬가지로 생각하면, 입력신호(XA, XB)가 모두 논리 0 또는 1일 때, 출력(Y)은 논리 1이 출력되고, 그 이외의 조합에서는 논리 0이 출력된다.
이상, 패스 트랜지스터 네트워크(1)로서 nMOS트랜지스터와 pMOS트랜지스터로 구성된 2입력 EXOR/EXNOR게이트에 대한 실시형태를 나타냈지만, 이것을 AND/NAND 게이트, OR/NOR게이트에 대해서도 마찬가지로 구성할 수 있다. 또, n입력(n은 3이상의 자연수)으로 확장하는 것도 용이하다. 또, 2입력 EXOR게이트와 캐리발생회로를 조합시킨 반가산기, 3입력 EXOR게이트와 캐리발생회로를 조합시킨 전가산기를 포함하고, 이것을 조합시켜 여러가지의 논리회로를 구성할 수 있다.
제78(a)도~제78(d)도에 리미터소자(21, 22)의 예를, 제79(a)도~제79(f)도에 그 단면도를 나타낸다. 이들 도면중의 부호 101은 기판, 102는 절연막, 103은 금속, 104는 게이트, 105는 다른 절연막을 나타낸다. 제78(a)도는 MOS트랜지스터(M11, M12)의 바디ㆍ소오스간의 pn접합 순방향전압(VF)보다 작은 순방향전압(Vlim)을 갖는 다이오드이다. 구체적으로는, M11과 M12의 바디 및 소오스의 불순물농도보다 낮은 불순물농도로 만들어진 pn접합다이오드(D1; 제79(a)도)와 금속으로 만들어진 쇼트키장벽 다이오드(D1′) 등(제79(b)도)이다. 리미터소자(21)의 경우, 패스 트랜지스터 네트워크(1)의 출력신호(Y)에 다이오드의 입력이 접속되고, MOS트랜지스터(M11)의 바디에 다이오드의 출력이 접속된다. 또, 리미터소자(22)의 경우, 패스 트랜지스터 네트워크(1)의 출력신호(/Y)에 다이오드의 입력이 접속되고, MOS트랜지스터(M12)의 바디에 다이오드의 출력이 접속된다. 제 78 도(B)는 임계치전압이 VF보다 작은 nMOS트랜지스터(M26)의 게이트(104)와 드레인을 접속한 예이고, 제79도(D)는 그 단면도이다. 또, 제78도(C)는 임계치전압의 절대값이 VF보다 작은 pMOS트랜지스터(M27)의 게이트와드레인을 접속한 예이다. 제78(d)도는 소오스를 입력으로 하고 드레인을 출력으로 하는 게이트에 VTF+VF보다 낮은 전압이 공급된 pMOS트랜지스터(M28)을 이용한 예이고, 제79(f)도는 그 단면도이다. 여기서, VTF는 MOS트랜지스터(M28)의 임계치전압이다. 또한, 제79도(D)~제79(f)도의 바디는 플로팅이라도 좋고, 게이트와 접속해도 좋다.
제80(a)도 및 제80(b)도는 리미터소자(21)를 pMOS트랜지스터(M11)의 바디에 접속한 경우의 출력(Y)의 전압에 대하여, 바디ㆍ소오스간 전압(VBS), 임계치전압(VT), 바디ㆍ소오스간 전류(IBS)을 플로트한 것이다.
제80(a)도는 리미터소자로서 다이오드(D1)를 이용하고, 전원전압 Vcc=1V, 리미터전압 Vlim=0.5V의 경우이다. 다이오드의 출력전압은 입력전압보다 Vlim만큼 높기 때문에, VB는 출력(Y)의 전압보다 항상 0.5V 낮아진다. 출력(Y)의 전압이 증가하면, 바디의 전위가 높아지기 때문에, V는 감소한다. 그렇지만, VB는 VF를 넘지 않기 때문에, 순방향전류(IBS)는 거의 흐르지 않는다.
다이오드(D1) 대신에 MOS트랜지스터(M26 또는 M27)를 이용한 경우에도 모두 마찬가지이다. 또, 리미터소자(22)와 pMOS트랜지스터(M12)의 동작에 관해서도 모두 마찬가지이다.
제80(b)도는 리미터소자로서 MOS트랜지스터(M28)를 이용하고, 전원전압 Vcc=1V, 게이트전압 VG=IV, VF=0.7V, MOS트랜지스터(M28)의 임계치전압 VTP=0.5V의 경우이다. 입력전압이 1V인 경우, M28은 도통하기 때문에, 출력은 1V로 된다. 입력전압이 1V보다 내려가면 출력도 내려가지만, 입력전압이 0.5V보다 내려가면 M28은 비도통으로 되기 때문에, 출력은 0.5V로 된다. 따라서, 출력(Y)의 전압이 0V로부터 0.5V까지는 VBS=-0.5V, 출력(Y)의 전압이 0.5V를 넘으면 VBS는 증가하고, VT는 감소한다. 그렇지만, VBS는 VF를 넘지 않기 때문에, 순방향전류(IBS)는 거의 흐르지 않는다. 또, 리미터소자(22)와 pMOS트랜지스터(M12), 리미터소자(45)와 pMOS트랜지스터(M19), 리미터소자(47)와 pMOS트랜지스터(M12), 리미터소자(49)와 pMOS트랜지스터(M23), 리미터소자(51)와 pMOS트랜지스터(M25)의 각 동작에 관해서도 모두 마찬가지이다.
제81(a)도~제81(d)도에 리미터소자(31, 32)의 예, 제82(a)도~제82(f)도에 그 단면도를 나타낸다. 여기서, 도면중의 부호 101은 기판, 102는 절연막, 103은 금속, 104는 게이트, 105는 다른 절연막을 나타낸다. 제81(a)도, 제82(a)도~제 82 도(C)는 다이오드(D2), 제81도(B), 제81(d)도는 nMOS트랜지스터(M26), 제81(c)도, 제82도(E)는 pMOS트랜지스터(M27)를 이용한 것으로, 제78(a)도~제78(d)도와의 차이는 입력과 출력이 교체되어 있는 점이다. 제81(d)도는 소오스를 입력으로 하고 드레인을 출력으로 하며 게이트에 VTN+VF보다 높은 전압이 공급된 nMOS트랜지스터(M31)을 이용한 예이고, 제82(f)도는 그 단면도이다. 여기서, VTN은 MOS트랜지스터(M31)의 임계치전압이다. 또한, 제82도(D)~제82(f)도의 바디는 플로팅이라도 좋고, 게이트에 접속해도 좋다.
제83(a)도 및 제83(b)도는 리미터소자(31)를 nMOS트랜지스터(M13)의 게이트와 바디의 사이에 접속한 경우의 게이트ㆍ소오스간 전압(VGS)에 대하여, 바디ㆍ소오스간 전압(VBS), 임계치전압(VT), 바디ㆍ소오스간 전류(IBS)를 플로트한 것이다. 제83(a)도는 리미터소자로서 다이오드(D2)를 이용하고, 전원전압 Vcc=1V, 리미터전압 Vlim=0.5V의 경우이다. 다이오드의 출력전압은 입력전압보다 Vlim만큼 낮아지기 때문에, VBS는 VGS보다 항상 0.5V 낮아진다. VGS가 증가하면, 바디의 전위가 높아지기 때문에, VT는 감소한다. 그렇지만, VBS는 VF를 넘지 않기 때문에, 순방향전류(IBS)는 거의 흐르지 않는다. 다이오드(D2) 대신에 MOS트랜지스터(M31)를 이용하고, 전원전압 Vcc=1V, 게이트전압 VG=0V, VF=0.7V, MOS트랜지스터(M31)의 임계치전압 VTN=-0.5V의 경우이다. 입력전압이 0V인 경우, M31은 비도통으로 되기 때문에, 출력은 0V로 된다. 입력전압이 0V보다 높아지면 출력도 상승하지만, 입력전압이 0.5V보다 높아지면 M31이 비도통으로 되기 때문에, 출력은 0.5V로 된다. 따라서, VGS가 0으로부터 0.5V까지는 VBS는 증가하고, VT는 감소한다. 또, VGS가 0.5V를 넘으면, VBS=0.5V로 되고, VBS는 VF를 넘지 않기 때문에 순방향전류(IBS)는 거의 흐르지 않는다. 또, 리미터소자(32)와 nMOS트랜지스터(M14), 리미터소자(41)와 nMOS트랜지스터(M15), 리미터소자(42)와 nMOS트랜지스터(M16), 리미터소자(43)와 nMOS트랜지스터(M17), 리미터소자(44)와 nMOS트랜지스터(M18), 리미터소자(46)와 nMOS트랜지스터(M20), 리미터소자(48)와 nMOS트랜지스터(M22), 리미터소자(50)와 nMOS트랜지스터(M24), 리미터소자(52)와 nMOS트랜지스터(M26)의 각 동작에 관해서도 모두 마찬가지이다. 제 73 도의 버퍼회로의 입력용량은 nMOS트랜지스터(M13 또는 M14)의 게이트용량과 리미터소자의 입력용량이다. SOI기판상에 형성된 MOS트랜지스터는 소오스와 드레인접합용량이 거의 없기 때문에, 특히 리미터소자로서 제78(b)도, 제78(d)도, 제81(c)도, 제81(d)도를 이용한 경우, 리미터소자의 입력용량은 거의 0으로 된다. 따라서, 이 버퍼회로의 입력용량은 nMOS트랜지스터(M13 또는 M14)의 게이트용량만으로 된다. 이와 같이 패스 트랜지스터 네트워크(1)의 출력부하용량은 종래의 CMOS인버터로 구성된 버퍼회로에 비해 작아진다.
제84도는 또 다른 패스 트랜지스터 논리회로로, 제73도와 동일한 부호를 붙인 것은 설명을 생략한다. SOI기판상에 형성된 pMOS트랜지스터(M32)는 소오스가 전원전압(Vcc)에 접속되고, 게이트가 Y에 접속되며, 드레인이 출력단자(/OUT)에 접속되고, 바디가 리미터소자(21)의 출력에 접속되며, SOI기판상에 형성된 pMOS트랜지스터(M33)는 소오스가 Vcc에 접속되고, 게이트가 /Y에 접속되며, 드레인이 OUT에 접속되고, 바디가 리미터소자(22)의 출력에 접속되며, SOI기판상에 형성된 nMOS트랜지스터(M34)는 소오스가 접지전위(Vss)에 접속되고, 게이트가 OUT에 접속되며, 바디가 리미터소자(31)의 출력에 접속되고, SOI기판상에 형성된 nMOS트랜지스터(M35)는 소오스가 Vss에 접속되고, 게이트가 /OUT에 접속되며, 드레인이 OUT에 접속되고, 바디가 리미터소자(32)의 출력에 접속되어 있다. 즉, MOS트랜지스터(M32~M35)로 구성되는 회로는, 패스 트랜지스터 네트워크(1)의 상보출력 신호(Y, /Y)가 입력되고, 상보신호(OUT, /OUT)를 출력하는 2선 입력버퍼회로이다.
제73도의 패스 트랜지스터 논리회로는 패스 트랜지스터 네트워크(1)의 출력을 nMOS트랜지스터만으로 받고, 그 하이레벨 출력을 pMOS트랜지스터로 구성된 회로로 유지하는 것이다. 이에 대하여, 제84도의 패스 트랜지스터 논리회로는 패스 트랜지스터 네트워크(1)의 출력을 pMOS트랜지스터로 받고, 그 로우레벨을 nMOS트랜지스터로 구성된 회로로 유지한다.
제85도는 본 발명의 또 다른 패스 트랜지스터 논리회로이다. 제85도가 제73도와 다른 점은 하이레벨 유지회로를 구성하는 pMOS트랜지스터(M36, M37), 리미터소자(23, 24)가 부가되어 있는 점이다. 즉, pMOS트랜지스터(M36)의 소오스가 전원전압(Vcc)에 접속되고, 게이트가 /Y에 접속되며, 드레인이 Y에 접속되고, 리미터소자(23)가 게이트와 바디의 사이에 접속되며, pMOS트랜지스터(M37)의 소오스가 Vcc에 접속되고, 게이트가 Y에 접속되며, 드레인이 /Y에 접속되고, 리미터소자(24)가 게이트와 바디의 사이에 접속되어 있다. 이 경우, 패스 트랜지스터 네트워크(1)를 구성하는 MOS트랜지스터의 임계치전압이 높아지고, 논리 1 출력이 임계치하락해도 하이레벨을 유지할 수 있어 구동능력의 저하를 방지할 수 있다.
제86도는 본 발명의 다른 패스 트랜지스터 논리회로이다. 제86도가 제85도와 다른 점은 pMOS트랜지스터(M36, M37)의 게이트 및 리미터소자(23, 24)의 입력이 버퍼회로의 출력에 접속되어 있는 점이다. 즉, pMOS트랜지스터(M36)의 소오스 전원전압(Vcc)에 접속되고, 게이트가 /OUT에 접속되며, 드레인이 Y에 접속되고, 리미터소자(23)가 게이트와 바디의 사이에 접속되며, pMOS트랜지스터(M37)의 소오스가 Vcc에 접속되고, 게이트가 OUT에 접속되며, 드레인이 /Y에 접속되고, 출력이 임계치하락해도 하이레벨을 유지할 수 있어 구동능력의 저하를 방지 할 수 있다.
제87도는 본 발명의 또 다른 패스 트랜지스터 논리회로이다. 제85도와 다른 점은 하이레벨 유지회로를 구성하는 pMOS트랜지스터(M36, M37)의 바디가 리미터소자(21, 22)의 출력에 접속되어 있는 점이다. 즉, pMOS트랜지스터(M36)의 소오스가 전원전압(Vcc)에 접속되고, 게이트가 /Y에 접속되며, 드레인이 Y에 접속되고, 바디가 리미터소자(21)의 출력에 접속되며, pMOS트랜지스터(M37)의 소오스가 Vcc에 접속되고, 게이트가 Y에 접속되며, 드레인이 /Y에 접속되고, 바디가 리미터소자(22)의 출력에 접속되어 있다. 이 경우도, 논리 1 출력이 임계치하락해도 하이레벨을 유지할 수 있어 구동능력의 저하를 방지할 수 있다.
본 실시형태에서는 제85도에 대하여 리미터소자(21)를 pMOS트랜지스터(M32, M36)에서, 리미터소자(22)를 pMOS트랜지스터(M33, M37)에서 각각 공유했지만, 제86도에 대해서도 마찬가지로 리미터소자를 공유할 수 있다. 또, 제84도에 대하여 전압유지회로를 부가해도 좋다.
제88도는 본 발명의 제 24 실시형태에 따른 nMOS트랜지스터이다. 제88도에는 SOI기판상에 형성된 nMOS트랜지스터(M1)와, M1의 게이트와 바디의 사이에 접속된 캐패시터(C1) 및, M1의 바디전위를 소정전압(Vlim) 이하로 유지하기 위한 리미터회로(1)가 도시되어 있다.
제89도에 제88도의 리미터회로(1)로서 pMOS트랜지스터를 이용한 예를 나타낸다. M2는 M1의 바디를 소오스로 하고, SOI기판을 게이트로 하며, 드레인 전압(VNN)이 공급된 pMOS트랜지스터이다. 게이트에는 기판전위(VSUB)(≥VNN)가 공급되고 있다. 이 리미터회로의 리미터전압 Vlim=VSUB+VTL로 된다. 여기서, VTL은 M2의 임계치전압의 절대값이다.
제90(a)도 및 제90(b)도는 제88도에 나타낸 바와 같은 캐패시터와 리미터회로를 갖는 nMOS트랜지스터(M1)의 평면도 및 90B-90B 단면도를 나타낸다. 제90(a)도 및 제90(b)도에 있어서, p형 실리콘기판(2)에는 매립절연산화막(3)의 위에 소자영역(4)이 형성되어 있다. 소자영역(4)에 있어서, p형 영역(5)을 바디로 한 nMOS트랜지스터(M1)가 형성되어 있다. 소자영역의 상부에는 게이트(6)와, 게이트와 접속부(8)로 접속된 금속배선(7) 및, 게이트절연산화막(9)이 형성되어 있다. 소오스/드레인영역(10)은 n형 확산층으로 형성된다. 금속배선(11)은 소오스/드레인영역과 접속부(8)로 접속되어 있다.
소자영역(4)에 있어서, p형 영역(12)과 게이트(6)로 MOS캐패시터(C1)가 형성되어 있다. C1의 임계치전압이 MOS트랜지스터(M1)의 임계치전압보다 높아지도록, p형 영역(12)의 불순물농도가 p형 영역(5)의 불순물농도보다 높게 설정되어 있다.
소자영역(4)에 있어서, i형 영역(13)을 바디, p기판(2)을 게이트, p형 영역(5)을 소오스, p형 영역(14)을 드레인으로 한 pMOS트랜지스터(M2)가 형성되어 있다. p형 영역(15)은 M2의 임계치전압을 제어하기 위한 영역이다. 16은 드레인 영역(14)과 접속부(8)로 접속된 금속배선이다.
제91도는 nMOS트랜지스터(M1)의 게이트ㆍ소오스간 전압(VGS)에 대하여, 바디ㆍ소오스간 전압(VBS), 임계치전압(VTN), 바디ㆍ소오스간 전류(IBS)를 플로트한 것이다. 소오스전위를 0V, VNN=0V, VSUB=0V로 하고, VGS=0V일 때의 바디전위 VBS=0V, pMOS트랜지스터(M2)의 임계치전압의 절대값(VTL)을 0.5V로 한다. 바디의 용량을 무시할 수 있다고 가정한다. 이 때, VGS를 0V로부터 1V까지 상승시키고, 다음에 1V로부터 0V까지 하강시킨 경우를 고려해보자.
우선, VGS가 0V로부터 상승할 때, pMOS트랜지스터(M2)가 컷오프하고 있기 때문에, nMOS트랜지스터(M1)의 바디는 플로팅상태로 된다. 따라서, M2가 도통하기까지 VBS는 상승한다. VBS=0.5V(=VTL=Vlim)로 되면, M2가 도통하기 때문에, VBS는 그 이상 상승하지 않게 된다. 따라서, VGS가 VF를 넘어서 증가해도, 바디ㆍ소오스간의 pn접합의 전류(IBS)는 흐르지 않는다. 또, VBS의 증가에 따라 VTN은 감소한다.
다음에, VGS가 1V로부터 하강할 때, M1의 바디는 플로팅상태에 있기 때문에, VBS는 감소한다. 이 때, VBS는 VF를 넘지 않기 때문에, IBS는 흐르지 않는다. 또, VBS의 감소에 따라 VTN은 증가하고, VGS=0V일 때의 임계치전압이 높아져서 컷오프시의 누설전류는 보다 한층 작아진다.
이상의 실시형태는 nMOS트랜지스터에 대해 설명했지만, pMOS트랜지스터에 있어서도 불순물의 도전성, 전압의 극성을 바꿈으로써 완전히 동일한 구성을 실현할 수 있다.
다음에, 이와 같은 구성의 MOS트랜지스터를 이용한 회로의 예로서 인버터회로의 과도동작을 설명한다.
제92도는 방전측에 nMOS트랜지스터(M3), 충전측에 pMOS트랜지스터(M4)를 이용하여 구성한 CMOS트랜지스터회로이다. M3는 캐패시터(C2)와 pMOS트랜지스터(M5)를 동일소자영역상에 갖고, 게이트는 입력단자에 접속되며(입력전압(VIN)), 소오스는 접지되고(접지전위; Vss), 드레인은 출력단자에 접속되어 있다(출력전압; VOUT). C2는 입력단자와 M3의 바디(바디전압; VBN)에 접속되고, M5의 게이트와 드레인은 접지되어 있으며, 소오스는 M3의 바디에 접속되어 있다. M4는 캐패시터(C3)와 nMOS트랜지스터(M6)를 동일소자영역상에 갖고, 게이트는 입력단자에 접속되며, 소오스는 전원전압(Vcc)에 접속되고, 드레인은 출력단자에 접속되어 있다. C3는 입력단자와 M4의 바디(바디전압;VBP)에 접속되고, M6의 게이트와 드레인은 전원전압에 접속되며, 소오스는 M4의 바디에 접속되어 있다. 제93(a)도~제93(c)도는 이 인버터회로에 신호(VIN)를 입력한 때의 출력전압(VOUT), M3의 바디전압(VBN)과 임계치전압(VTN), M4의 바디전압(VBP)와 임계치전압(VTP)의 과도적인 파형을 나타낸다. 여기서, VDD=1V, VSS-0V, Vlim=0.5V라고 가정한다. 또, 초기상태로서 t=0일 때, VIN=0V, VBN=Vlim, VBP=VDD-Vlim이라고 가정한다.
우선, t=0일 때, VBN=0.5V이기 때문에, M3의 임계치전압은 VBN=0V일 때의 값 VTN0보다 작아지지만, VIN=0V이기 때문에, M3는 비도통이다. 또, VBP=0.5V이기 때문에, M4의 임계치전압의 절대값은 VBP=1V일 때의 절대값 |VTP0|보다 작아서 M4는 도통한다. 그 결과, 인버터의 출력은 M4에 의해 충전되고, VOUT=1V로 된다. 다음에, t=t1으로부터 t=t2로 VIN이 올라가면, 캐패시터(C2, C3)의 용량결합에 의해 VBN과 VBP는 상승하려고 하지만, M5는 도통, M6는 비도통이기 때문에 VBN은 Vlim을 유지하고, VBP만 Vmax까지 상승한다. 이 때, M4의 바디의 용량을 CBP로 하면, Vmax=C3/(C3+CBP)(V)로 된다. 또, VTN은 변화하지 않고, 낮은 임계치인 채로 있지만, VTP의 절대값은 커진다. 그 결과, 인버터의 출력은 M3에 의해 방전되어 VOUT=0V로 된다.
다음에, t=t3로부터 t=t4에서 VIN이 올라가면, 캐패시터(C2, C3)의 용량결합에 의해 VBN과 VBP는 하강한다. 이 때, M5와 M6는 비도통이고, VBN은 Vmin까지, VBP는 Vlim까지 하강한다. 이 때, M3의 바디의 용량을 CBN으로 하면, Vmin=C2/(C2+CBN)(V)로 된다. 또, VTN은 커지고, VTP의 절대값은 작아진다. 그 결과, 인버터의 출력은 M4에 의해 충전되어 VOUT=1V로 된다.
다음에, t=t5로부터 t=t6에서 VIN이 올라가면, 캐패시터(C2, C3)의 용량결합에 의해 VBN과 VBP는 상승한다. 이 때, M5와 M6는 비도통이고, VBN은 Vlim까지, VBP는 Vmax까지 상승한다. 또, VTN은 작아지고, VTP의 절대값은 커진다. 그 결과, 인버터의 출력은 M3에 의해 충전되어 VOUT=0V로 된다.
이하 마찬가지의 동작을 반복한다. 상기와 같이 본 실시형태의 인버터에 있어서는, 도통하는 MOS트랜지스터의 임계치전압의 절대값을 내리고, 비도통의 MOS트랜지스터의 임계치의 절대값을 높이는 종래의 게이트와 바디를 직접 접속한 때의 특징을 그대로 두고, 또한 전원전압이 VF를 넘을 때에, 초기상태를 제외하여 불필요한 전류가 흐르지 않도록 할 수 있다. 따라서, VF 이상의 전원전압에서도 정상적으로 회로가 동작하고, 또 VF 이하의 전원전압에 있어서도 전원전압의 변동, 노이즈의 영향을 받지 않는 회로를 제공할 수 있다.
또한, 본 실시형태에 있어서는 M5의 게이트와 드레인, M6의 게이트와 드레인은 등전위로 했지만, 이에 한정되지 않고, 전원전압, 접지전압, M5와 M6의 임계치전압, Vlim와의 관계에서 다른 전위로 해도 좋다. 또, 1입력의 인버터회로 뿐만 아니라 다입력의 논리회로에 적용해도 좋다. 전송게이트와 패스 트랜지스터 논리회로라고 하는 신호전달형의 회로에 적용해도 좋다.
그 외, 본 발명의 취지를 이탈하지 않는 범위에서 여러가지의 논리회로를 실현할 수 있다.

Claims (57)

  1. 적어도 3개의 인버터회로(11~13)를 접속하여 구성한 n단(n≥3)의 회로열 중의 상기 인버터회로는 반도체기판(3)상에 형성되고, 게이트가 공통접속되고 전원과 접지간에 직렬접속된 pMOS트랜지스터와 nMOS트랜지스터를 구비하며, 상기 회로열의 k단째(k≥3)의 인버터회로를 구성하는 pMOS트랜지스터(Mp)및 nMOS트랜지스터(Mn)의 상기 반도체기판의 기판영역에 상기 회로열의 k-2m(m=1, 2, ..., 단 2m≥k-1)단째의 인버터회로의 입력단자가 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터는, 절연막(2)상에 형성된 상기 반도체기판상에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터가 형성되어 있는 상기 반도체기판은 각각 전기적으로 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  4. 소오스가 전원단(Vcc)에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 반도체기판이 제1기판영역에 제1신호가 입력되는 제1pMOS트랜지스터(M1)와, 소오스가 상기 전원단(Vcc)에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 제2기판영역에 제1신호의 상보신호인 제2신호가 입력되는 제2pMOS트랜지스터(M2), 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트 및 상기 반도체기판의 제3기판영역에 제1신호가 입력되는 제1nMOS트랜지스터(M3) 및, 소오스가 상기 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 제4기판영역에 제2신호가 입력되는 제2nMOS트랜지스터(M4)를 구비한 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터는, 절연막(2)상에 형성된 상기 반도체기판상에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  6. 제1항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터가 형성되어 있는 상기 반도체기판은 각각 전기적으로 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  7. 소오스가 전원단(Vcc)에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 반도체기판의 제1기판영역에 제1신호가 입력되는 제1pMOS트랜지스터(M1)와, 소오스가 상기 전원단(Vcc)에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판이 제2기판영역에 제1신호의 상보신호인 제2신호가 입력되는 제2pMOS트랜지스터(M2), 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트 및 상기 반도체기판의 제3기판영역에 제1신호가 입력되는 제1nMOS트랜지스터(M3), 소오스가 상기 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 제4기판영역에 제2신호가 입력되는 제2nMOS트랜지스터(M4), 상기 제1nMOS트랜지스터의 게이트에 접속되고, 상기 제1신호를 입력하여 제3신호를 상기 제1nMOS트랜지스터의 게이트에 출력하는 제1지연회로(70) 및, 상기 제2nMOS트랜지스터의 게이트에 접속되고, 상기 제2신호를 입력하여 제4신호를 상기 제2nMOS트랜지스터의 게이트에 출력하는 제2지연회로(70)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  8. 제7항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터는, 절연막(2)상에 형성된 상기 반도체기판상에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  9. 제7항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터가 형성되어 있는 상기 반도체기판은 각각 전기적으로 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  10. 소오스가 전원단(Vcc)에 접속되고, 게이트 및 반도체기판의 기판영역이 제1출력노드(OUT)에 접속되며, 드레인이 제2출력노드(/OUT)에 접속된 제1pMOS트랜지스터(M1)와, 소오스가 상기 전원단에 접속되고, 게이트 및 상기 반도체기판의 기판영역이 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속된 제2pMOS트랜지스터(M2), 상기 제1출력노드와 접지단(Vss)과의 사이에 접속되고, 1개 또는 복수개의 신호(IN)가 입력되는 제1입력회로(30) 및, 상기 제2출력노드와 상기 접지단과의 사이에 접속되고, 상기 제1입력회로의 입력신호의 상보신호(/IN)가 입력되는 제2입력회로(40)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  11. 제10항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터는, 절연막(2)상에 형성된 상기 반도체기판상에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  12. 제10항에 있어서, 상기 nMOS트랜지스터와 pMOS트랜지스터가 형성되어 있는 상기 반도체기판은 각각 전기적으로 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  13. 제10항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  14. 제13항에 있어서, 상기 제1 및 제2입력회로의 각 MOS트랜지스터가 형성된 상기 반도체기판의 기판영역은 각각 전기적으로 분리되어 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  15. 제10항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  16. 제15항에 있어서, 상기 제1 및 제2입력회로의 각 MOS트랜지스터가 형성된 상기 반도체기판의 기판영역은 각각 전기적으로 분리되어 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  17. 반도체기판과, 드레인과 게이트가 전원단(Vcc)에 접속되고, 소오스와 상기 반도체기판의 기판영역이 제1노드(A)에 접속된 제1nMOS트랜지스터(M3), 드레인과 게이트가 상기 전원단에 접속되고, 소오스와 제2노드(OUT)에 접속되면, 상기 반도체기판의 기판영역이 제1노드에 접속된 제2nMOS트랜지스터(M4), 상기 제2노드와 접지단(Vss)과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로(50) 및, 상기 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로(60)을 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  18. 제17항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  19. 제17항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  20. 제17항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  21. 제17항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  22. 제17항에 있어서, 상기 각 MOS트랜지스터는, 절연막상의 실리콘기판에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  23. 반도체기판과, 드레인과 게이트가 전원단(Vcc)에 접속되고, 소오스가 제1노드(A)에 접속되며, 상기 반도체기판의 기판영역이 제2노드(OUT)에 접속된 제1nMOS트랜지스터(M3), 드레인과 게이트가 상기 전원단에 접속되고, 소오스가 제2노드에 접속되며, 상기 반도체기판의 기판영역이 제1노드에 접속된 제2nMOS트랜지스터(M4), 상기 제1노드와 접지단(Vss)과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로(50) 및, 상기 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로(60)을 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  24. 제23항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  25. 제23항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  26. 제23항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  27. 제23항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  28. 제23항에 있어서, 상기 각 MOS트랜지스터는, 절연막상의 실리콘기판에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  29. 전원단(Vcc)과 제1노드(A)의 사이에 접속된 저항소자(R1)와, 드레인과 게이트가 상기 전원단에 접속되고, 소오스가 제2노드(OUT)에 접속되며, 상기 반도체기판의 기판영역이 제1노드에 접속된 nMOS트랜지스터(M4),제1노드와 접지단(Vss)과의 사이에 접속되고, 1개 또는 복수의 신호가 입력되는 제1입력회로(50) 및, 제2노드와 상기 접지단과의 사이에 접속되고, 상기 1개 또는 복수의 신호가 입력되는 제2입력회로(60)를 구비한 것을 특징으로 하는 반도체집적회로장치.
  30. 제29항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  31. 제29항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 직렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  32. 제29항에 있어서, 상기 제1 및 제2입력회로는, 상기 반도체기판의 기판영역이 게이트에 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  33. 제29항에 있어서, 상기 제1 및 제2입력회로는, 게이트와 상기 반도체기판의 기판영역 사이에 지연회로가 접속된 1개의 nMOS트랜지스터 또는 복수의 병렬접속된 nMOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  34. 제29항에 있어서, 상기 각 MOS트랜지스터는, 절연막상의 실리콘기판에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  35. 게이트와 반도체기판의 기판영역에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 패스 트랜지스터 네트워크(1)와, 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 상기 반도체기판의 기판영역에 제3신호가 입력되는 제1pMOS트랜지스터(M11), 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2pMOS트랜지스터(M12), 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제3신호가 입력되는 제2nMOS트랜지스터(M13) 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2nMOS트랜지스터(M14)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  36. 게이트와 반도체기판의 기판영역에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 패스 트랜지스터 네트워크(1)와, 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 드레인이 제2출력노드에 접속되고, 상기 반도체기판의 기판영역에 제3신호가 입력되는 제1pMOS트랜지스터(M11), 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2pMOS트랜지스터(M12), 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제3신호가 입력되는 제1nMOS트랜지스터(M13) 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트 및 상기 반도체기판의 기판영역에 제4신호가 입력되는 제2nMOS트랜지스터(M14), 소오스가 전원단에 접속되고, 게이트 및 상기 반도체기판의 기판영역이 제2출력노드에 접속되며, 드레인에 제3신호가 입력되는 제3pMOS트랜지스터(M103) 및, 소오스가 전원단에 접속되고, 게이트 및 상기 반도체기판의 기판영역이 제1출력노드에 접속되며, 드레인에 제4신호가 입력되는 제4pMOS트랜지스터(M104)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  37. 게이트에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 2n입력(n은 자연수)의 패스 트랜지스터 네트워크(1)와, 상기 제3신호가 입력되어 제5신호를 출력하는 제1리미터소자(21), 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 반도체기판의 기판영역에 상기 제5신호가 입력되는 제1pMOS트랜지스터(M11), 상기 제4신호가 입력되어 제6신호를 출력하는 제2리미터소자(22), 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제6신호가 입력되는 제2pMOS트랜지스터(M12), 상기 제3신호가 입력되어 제7신호를 출력하는 제3리미터소자(31), 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속하며, 게이트에 제3신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제7신호가 입력되는 제1nMOS트랜지스터(M13) 및, 상기 제4신호가 입력되어 제8신호를 출력하는 제4리미터소자(32) 및, 소오스가 접지단에 접속되고, 드레인이 제1출력노드에 접속되며, 게이트에 제4신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제8신호가 입력되는 제2nMOS트랜지스터(M14)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  38. 제37항에 있어서, 제1 및 제2리미터소자는, 입력전압에 대하여 출력전압이 상기 접지단의 전위 이상이고 또한 상기 전원단의 전위 이하의 제1소정전압으로 설정되는 다이오드인 것을 특징으로 하는 반도체집적회로장치.
  39. 제37항에 있어서, 제1 및 제2리미터소자는, 입력전압이 소오스에 입력되고 드레인으로부터 출력전압이 출력되는 pMOS트랜지스터이고, 게이트에는 소오스와 상기 반도체기판의 기판영역 사이의 제1빌트인전압을 임계치전압에 더한 전압보다 낮은 전압이 인가되는 것을 특징으로 하는 반도체집적회로장치.
  40. 제37항에 있어서, 제3 및 제4리미터소자는, 입력전압에 대하여 출력전압이 상기 접지단의 전위 이상이고 또한 상기 전원단의 전위 이하의 제2소정전압으로 설정되는 다이오드인 것을 특징으로 하는 반도체집적회로장치.
  41. 제37항에 있어서, 제3 및 제4리미터소자는, 입력전압이 소오스에 입력되고 드레인으로부터 출력전압이 출력되는 nMOS트랜지스터이고, 게이트에는 소오스와 상기 반도체기판의 기판영역 사이의 제2빌트인전압을 임계치전압에 더한 전압보다 높은 전압이 인가되는 것을 특징으로 하는 반도체집적회로장치.
  42. 게이트에 제1신호가 입력되고, 드레인에 제2신호가 입력되는 MOS트랜지스터를 적어도 1개 포함하고, 제3신호와 그 상보신호인 제4신호를 출력하는 2n입력(n은 자연수)의 패스 트랜지스터 네트워크(1)와, 상기 제3신호가 입력되어 제5신호를 출력하는 제1리미터소자(21), 소오스가 전원단에 접속되고, 게이트가 제1출력노드에 접속되며, 반도체기판의 기판영역에 상기 제5신호가 입력되는 제1nMOS트랜지스터(M32), 상기 제4신호가 입력되어 제6신호를 출력하는 제2리미터소자(22), 소오스가 상기 전원단에 접속되고, 게이트가 제2출력노드에 접속되며, 드레인이 제1출력노드에 접속되고, 상기 반도체기판의 기판영역에 제6신호가 입력되는 제2nMOS트랜지스터(M33), 상기 제3신호가 입력되어 제7신호를 출력하는 제3리미터소자(31), 소오스가 접지단에 접속되고, 드레인이 제2출력노드에 접속되며, 게이트에 제3신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제7신호가 입력되는 제1pMOS트랜지스터(M34) 및, 상기 제4신호가 입력되어 제8신호를 출력하는 제4리미터소자(32) 및, 소오스가 접지단에 접속기고, 드레인이 제1출력노드에 접속되며, 게이트에 제4신호가 입력되고, 상기 반도체기판의 기판영역에 상기 제8신호가 입력되는 제2pMOS트랜지스터(M34)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  43. 제42항에 있어서, 제1 및 제2리미터소자는, 입력전압에 대하여 출력전압이 상기 접지단의 전위 이상이고 또한 상기 전원단의 전위 이하의 제1소정전압으로 설정되는 다이오드인 것을 특징으로 하는 반도체집적회로장치.
  44. 제42항에 있어서, 제1 및 제2리미터소자는, 입력전압이 소오스에 입력되고 드레인으로부터 출력전압이 출력되는 nMOS트랜지스터이고, 게이트에는 소오스와 상기 반도체기판의 기판영역 사이의 제1빌트인전압을 임계치전압에 더한 전압보다 낮은 전압이 인가되는 것을 특징으로 하는 반도체집적회로장치.
  45. 제42항에 있어서, 제3 및 제4리미터소자는, 입력전압에 대하여 출력전압이 상기 접지단의 전위 이상이고 또한 상기 전원단의 전위 이하의 제2소정전압으로 설정되는 다이오드인 것을 특징으로 하는 반도체집적회로장치.
  46. 제42항에 있어서, 제3 및 제4리미터소자는, 입력전압이 소오스에 입력되고 드레인으로부터 출력전압이 출력되는 pMOS트랜지스터이고, 게이트에는 소오스와 상기 반도체기판의 기판영역 사이의 제2빌트인전압을 임계치전압에 더한 전압보다 높은 전압이 인가되는 것을 특징으로 하는 반도체집적회로장치.
  47. 게이트, 소오스, 드레인 및 반도체기판의 기판영역을 갖는 제1MOS트랜지스터(M1)와, 상기 게이트와 상기 반도체기판의 기판영역의 사이에 접속된 캐패시터(C1)및, 상기 반도체기판의 기판영역의 전위를 상기 반도체기판의 기판영역과 상기 소오스와의 사이의 pn접합의 순방향전압보다 작은 소정 이하로 유지하도록 구성한 리미터회로(1)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  48. 제47항에 있어서, 제1MOS트랜지스터와 캐패시터는 동일한 소자영역내에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  49. 제47항에 있어서, 리미터회로는, 소오스가 상기 반도체기판의 기판영역에 접속되고, 게이트에 제1전압이 인가되며, 드레인에 제2전압이 인가되는 상기 제1MOS트랜지스터와 다른 도전형의 제2MOS트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  50. 제49항에 있어서, 제1MOS트랜지스터와 제2MOS트랜지스터는 동일소자영역내에 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  51. 제1신호가 공급되는 반도체영역을 갖춘 반도체기판과, 상기 반도체영역내에 형성된 소오스 및 드레인, 상기 소오스와 상기 드레인 사이의 상기 반도체영역상에 형성된 게이트 절연막, 상기 게이트절연막상에 형성되고, 출력단자에 접속된 게이트 및, 상기 제1신호의 상보신호인 제2신호를 입력받아 상기 제1신호보다 늦은 지연신호를 상기 게이트에 인가하는 지연회로를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  52. 제51항에 있어서, 제1전원전압과 제2전원전압 사이에서 변동하는 제1, 제2 및 지연신호의 전압전위가 상기 게이트에 공급되는 것을 특징으로 하는 반도체집적회로장치.
  53. 제51항에 있어서, 상기 지연회로는 상기 제2신호가 인가되는 게이트와, 이 게이트에 접속된 기판영역을 갖춘 MOS트랜지스터를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  54. 제1신호가 공급되는 반도체영역을 갖춘 반도체기판과, 상기 반도체영역내에 형성된 소오스 및 드레인, 상기 소오스와 상기 드레인 사이의 상기 반도체영역상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트 및, 상기 게이트에 접속되어 상기 제1신호의 지연신호를 상기 게이트에 인가하는 지연회로를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로장치.
  55. 제54항에 있어서, 상기 지연회로는 직렬로 접속된 nMOS와 pMOS트랜지스터를 포함하는 우수의 인버터를 구비하고 있고, 상기 지연신호는 상기 제1신호의 비반전신호인 것을 특징으로 하는 반도체집적회로장치.
  56. 제54항에 있어서, 제1전원전압과 제2전원전압 사이에서 변동하는 제1, 제2 및 지연신호의 전압전위가 상기 게이트에 공급되는 것을 특징으로 하는 반도체집적회로장치.
  57. 제1타이밍에서 제1신호가 공급되는 반도체영역을 갖춘 반도체 기판과, 상기 반도체영역내에 형성된 소오스 및 드레인, 상기 소오스와 상기 드레인 사이의 상기 반도체영역상에 형성된 게이트 절연막 및, 상기 게이트절연막상에 형성된 게이트를 구비하고, 상기 제1타이밍후의 제2타이밍에서 지연신호가 상기 게이트에 공급되며, 상기 제1 및 지연신호의 전압전위가 제1전원전압과 제2전원전압 사이에서 변동하는 것을 특징으로 하는 반도체집적회로장치.
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