JPH09162408A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 基本ゲートを構成するトランジスタ数を減ら
すことができ、チップコストの低下をはかり、かつ消費
電力の低減をはかる。 【解決手段】 ２入力ＮＡＮＤゲートや２入力ＮＯＲゲ
ート等の論理回路を構成する半導体集積回路装置におい
て、絶縁膜上のシリコン基板に形成されたｎＭＯＳトラ
ンジスタＭ１１を具備してなり、Ｍ１１のドレインは出
力端子Ｙに、ソースは接地端Ｖｓｓに接続され、ゲート
に第１の信号ＸＡが入力され、基板領域に第２の信号Ｘ
Ｂが入力され、Ｍ１１のドレインと電源端Ｖｃｃの間に
抵抗素子１５が接続され、第１及び第２の入力信号Ｘ
Ａ，ＸＢの組み合わせにより１つの論理信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタを
含む論理ゲートからなる半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万から１千万個の半導体素子が集積
されるようになっている。このような半導体メモリやマ
イクロプロセッサは、情報を記憶するメモリセルの他、
論理演算を行う論理ゲートから構成されている。

【０００３】図２３（ａ）に、代表的な論理ゲートであ
る２入力否定論理積（ＮＡＮＤ）ゲートを示す。この論
理ゲートは、２つのｎＭＯＳトランジスタＭ１，Ｍ２と
２つのｐＭＯＳトランジスタＭ３，Ｍ４の４素子で構成
されている。即ち、ｎＭＯＳトランジスタＭ１のドレイ
ンは出力端子Ｙに、ゲートは入力信号ＸＡに、ソースは
ノードＮに、基板は接地端Ｖｓｓにそれぞれ接続され、
ｎＭＯＳトランジスタＭ２のドレインはノードＮに、ゲ
ートは入力信号ＸＢに、ソースと基板はＶｓｓにそれぞ
れ接続されている。そして、ｐＭＯＳトランジスタＭ３
のドレインは出力端子Ｙに、ゲートは入力信号ＸＡに、
ソースと基板は電源端Ｖｃｃにそれぞれ接続され、ｐＭ
ＯＳトランジスタＭ４のドレインは出力端子Ｙに、ゲー
トは入力信号ＸＢに、ソースと基板はＶｃｃにそれぞれ
接続されている。

【０００４】図２３（ｂ）は、この論理ゲートの論理を
示す真理値表である。いま、入出力信号が接地電位Ｖss
のとき論理０、電源電圧Ｖccのとき論理１と定義する。
入力信号ＸＡ，ＸＢが共に論理１のとき、ｎＭＯＳトラ
ンジスタＭ１，Ｍ２はどちらも導通し、ｐＭＯＳトラン
ジスタＭ３，Ｍ４はどちらも非導通である。その結果、
出力Ｙは論理０になる。一方、入力信号ＸＡ，ＸＢの少
なくとも一方が論理０のとき、論理０が入力されるｎＭ
ＯＳトランジスタは非導通となり、論理０が入力される
ｐＭＯＳトランジスタは導通する。その結果、出力Ｙは
論理１になる。図２４（ａ）に、２入力否定論理和（Ｎ
ＯＲ）ゲートを示す。この論理ゲートもＮＡＮＤゲート
と同様に、２つのｎＭＯＳトランジスタＭ１，Ｍ２と２
つのｐＭＯＳトランジスタＭ３，Ｍ４の４素子で構成さ
れている。即ち、ｎＭＯＳトランジスタＭ１のドレイン
は出力端子Ｙに、ゲートは入力信号ＸＡに、ソースと基
板はＶｓｓにそれぞれ接続され、ｎＭＯＳトランジスタ
Ｍ２のドレインは出力端子Ｙに、ゲートは入力信号ＸＢ
に、ソースと基板は接地端Ｖｓｓにそれぞれ接続されて
いる。そして、ｐＭＯＳトランジスタＭ３のドレインは
ノードＮに、ゲートは入力信号ＸＡに、ソースと基板は
電源端Ｖｃｃにそれぞれ接続され、ｐＭＯＳトランジス
タＭ４のドレインは出力端子Ｙに、ゲートは入力信号Ｘ
Ｂに、ソースはノードＮに、基板はＶｃｃにそれぞれ接
続されている。

【０００５】図２４（ｂ）は、この論理ゲートの論理を
示す真理値表である。入力信号ＸＡ，ＸＢが共に論理０
のとき、ｐＭＯＳトランジスタＭ３，Ｍ４はどちらも導
通し、ｎＭＯＳトランジスタＭ１，Ｍ２はどちらも非導
通である。その結果、出力Ｙは論理１になる。一方、入
力信号ＸＡ，ＸＢの少なくとも一方が論理１のとき、論
理１が入力されるｐＭＯＳトランジスタは非導通とな
り、論理１が入力されるｎＭＯＳトランジスタは導通す
る。その結果、出力Ｙは論理０になる。

【０００６】図２５（ａ）に、２入力論理積（ＡＮＤ）
ゲートを示す。この論理ゲートは、ＮＡＮＤゲートを構
成する４つのＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４と、インバータを構成するｎＭＯＳトランジスタＭ５
及びｐＭＯＳトランジスタＭ６の６素子で構成されてい
る。Ｍ１〜Ｍ４からなるＮＡＮＤゲートは図２３（ａ）
と同じであるため、その説明は省略する。ｎＭＯＳトラ
ンジスタＭ５のドレインは出力端子／Ｙに、ゲートはＮ
ＡＮＤゲートの出力端子Ｙに、ソースと基板は接地端Ｖ
ｓｓにそれぞれ接続され、ｐＭＯＳトランジスタＭ６の
ドレインは出力端子／Ｙに、ゲートはＮＡＮＤゲートの
出力端子Ｙに、ソースと基板は電源端Ｖｃｃにそれぞれ
接続されている。

【０００７】図２５（ｂ）は、この論理ゲートの論理を
示す真理値表である。この論理ゲートは、ＮＡＮＤゲー
トの反転信号が出力されるため、入力信号ＸＡ，ＸＢが
共に論理１のとき出力／Ｙは論理１になり、入力信号Ｘ
Ａ，ＸＢの少なくとも一方が論理０のとき、論理０が出
力される。

【０００８】図２６（ａ）に、２入力論理和（ＯＲ）ゲ
ートを示す。この論理ゲートは、ＮＯＲゲートを構成す
る４つのＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４
と、インバータを構成するｎＭＯＳトランジスタＭ５及
びｐＭＯＳトランジスタＭ６の６素子で構成されてい
る。Ｍ１〜Ｍ４からなるＮＯＲゲートは図２４（ａ）と
同じであるため、その説明は省略する。ｎＭＯＳトラン
ジスタＭ５のドレインは出力端子／Ｙに、ゲートはＮＯ
Ｒゲートの出力端子Ｙに、ソースと基板は接地端Ｖｓｓ
にそれぞれ接続され、ｐＭＯＳトランジスタＭ６のドレ
インは出力端子／Ｙに、ゲートはＮＯＲゲートの出力端
子Ｙに、ソースと基板は電源端Ｖｃｃにそれぞれ接続さ
れている。

【０００９】図２６（ｂ）は、この論理ゲートの論理を
示す真理値表である。この論理ゲートは、ＮＯＲゲート
の反転信号が出力されるため、入力信号ＸＡ，ＸＢが共
に論理０のとき出力／Ｙは論理０になり、入力信号Ｘ
Ａ，ＸＢの少なくとも一方が論理１のとき、論理１が出
力される。

【００１０】図２７（ａ）に、２入力排他的論理和（Ｅ
ＸＯＲ）ゲートを示す。この論理ゲートは、５つのｎＭ
ＯＳトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７，Ｍ９と５つ
のｐＭＯＳトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８，Ｍ１
０の１０素子で構成されている。ｎＭＯＳトランジスタ
Ｍ１のドレインはノードＮ１に、ゲートは入力信号ＸＡ
に、ソースと基板は接地端Ｖｓｓにそれぞれ接続され、
ｐＭＯＳトランジスタＭ２のドレインはノードＮ１に、
ゲートは入力信号ＸＡに、ソースと基板は電源端Ｖｃｃ
にそれぞれ接続され、これにより入力信号ＸＡ，出力端
子Ｎ１のＣＭＯＳインバータを構成している。同様に、
ｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４
は、入力端子Ｎ１，出力端子Ｎ２のＣＭＯＳインバータ
を構成し、ｎＭＯＳトランジスタＭ５とｐＭＯＳトラン
ジスタＭ６は、入力信号ＸＢ，出力端子Ｎ３のＣＭＯＳ
インバータを構成している。

【００１１】ｎＭＯＳトランジスタＭ７とｐＭＯＳトラ
ンジスタＭ８はドレインが共通にノードＮ１に接続さ
れ、ソースが共通に出力端子Ｙに接続されたＣＭＯＳト
ランスミッションゲートである。即ち、ｎＭＯＳトラン
ジスタＭ７のゲートは入力信号ＸＢに、基板は接地端Ｖ
ｓｓにそれぞれ接続され、ｐＭＯＳトランジスタＭ８の
ゲートはノードＮ３に、基板は電源端Ｖｃｃにそれぞれ
接続されている。ｎＭＯＳトランジスタＭ９とｐＭＯＳ
トランジスタＭ１０はドレインが共通にノードＮ２に接
続され、ソースが共通に出力端子Ｙに接続されたＣＭＯ
Ｓトランスミッションゲートである。即ち、ｎＭＯＳト
ランジスタＭ９のゲートはノードＮ３に、基板は接地端
Ｖｓｓにそれぞれ接続され、ｐＭＯＳトランジスタＭ１
０のゲートは入力信号ＸＢに、基板は電源端Ｖｃｃにそ
れぞれ接続されている。

【００１２】図２７（ｂ）は、この論理ゲートの論理を
示す真理値表である。入力信号ＸＡ，ＸＢが共に論理０
のとき、ノードＮ１は論理１、ノードＮ２は論理０、ノ
ードＮ３は論理１である。その結果、ＭＯＳトランジス
タＭ９，Ｍ１０から構成されるトランスミッションゲー
トが導通し、出力端子ＹはノードＮ２と同じ論理０にな
る。入力信号ＸＡが論理０、ＸＢが論理１のとき、ノー
ドＮ１は論理１、ノードＮ２は論理０、ノードＮ３は論
理０である。その結果、ＭＯＳトランジスタＭ７，Ｍ８
から構成されるトランスミッションゲートが導通し、出
力端子ＹはノードＮ１と同じ論理１になる。入力信号Ｘ
Ａが論理１、ＸＢが論理０のとき、ノードＮ１は論理
０、ノードＮ２は論理１、ノードＮ３は論理１である。
その結果、ＭＯＳトランジスタＭ９，Ｍ１０から構成さ
れるトランスミッションゲートが導通し、出力端子Ｙは
ノードＮ２と同じ論理１になる。入力信号ＸＡ，ＸＢが
共に論理１のとき、ノードＮ１は論理０、ノードＮ２は
論理１、ノードＮ３は論理０である。その結果、ＭＯＳ
トランジスタＭ７，Ｍ８から構成されるトランスミッシ
ョンゲートが導通し、出力端子ＹはノードＮ１と同じ論
理０になる。

【００１３】以上のように従来、２入力のＮＡＮＤゲー
トやＮＯＲゲートは４トランジスタ、２入力のＡＮＤゲ
ートやＯＲゲートは６トランジスタ、２入力のＥＸＯＲ
ゲートは１０トランジスタでそれぞれ構成されていたた
め、これら基本ゲートを組み合わせた大規模な論理回路
を構成したとき、基本ゲートの数倍の数のＭＯＳトラン
ジスタが必要になる。従って、論理回路の規模の増大と
共にトランジスタの占める占有面積が増加し、チップサ
イズの増大を招く。また、トランジスタ数が増加する
と、ＭＯＳトランジスタの真性容量であるゲート容量及
びその他の寄生容量を合わせたチップ内の全容量が増加
し、これらの容量を充放電するための消費電力が増加す
る。

【００１４】

【発明が解決しようとする課題】このように従来、ＭＯ
Ｓトランジスタを用いて構成した論理回路では、基本ゲ
ート数の数倍のトランジスタ数が必要となり、素子面積
の増大に伴いチップコストが上昇してしまうという問題
があった。また、チップ内の容量の増加に伴い消費電力
が増加するため、温度上昇に伴う素子特性の劣化、放熱
のための工夫によるチップコストのさらなる上昇、大電
力を要求することによる用途の限定という問題があっ
た。

【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、基本ゲートを構成する
トランジスタ数を減らすことができ、チップコストの低
下をはかり、かつ消費電力の低減をはかり得る半導体集
積回路装置を提供することにある。

【００１６】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００１７】即ち、本発明（請求項１）は、論理回路を
構成する半導体集積回路装置において、絶縁膜上の半導
体基板に形成されたＭＯＳトランジスタを具備してな
り、ゲートに第１の信号が入力され、基板領域に第２の
信号が入力され、第１及び第２の入力信号の組み合わせ
により１つの論理信号を出力することを特徴とする（図
１）。

【００１８】また、本発明（請求項２）は、論理回路を
構成する半導体集積回路装置において、絶縁膜上の半導
体基板に形成され、基板領域の上に第１のゲートを有
し、かつ基板領域の下に第２のゲートを有するＭＯＳト
ランジスタを具備してなり、第１のゲートに第１の信号
が入力され、第２のゲートに第２の信号が入力され、第
１及び第２の入力信号の組み合わせにより１つの論理信
号を出力することを特徴とする（図２）。

【００１９】また、本発明（請求項３）は、論理回路を
構成する半導体集積回路装置において、絶縁膜上の半導
体基板に形成され、基板領域の上に第１のゲートを有
し、かつ基板領域の側壁に第２のゲートを有するＭＯＳ
トランジスタを具備してなり、第１のゲートに第１の信
号が入力され、第２のゲートに第２の信号が入力され、
第１及び第２の入力信号の組み合わせにより１つの論理
信号を出力することを特徴とする（図３）。

【００２０】ここで、望ましくは絶縁膜上の半導体基板
としてシリコンを用いる。即ち、ＳＯＩ（Silikon On I
nsulator）基板を用いること、また請求項１〜３のＭＯ
Ｓトランジスタを用いて、次のような論理ゲートを構成
することを特徴とする。

【００２１】（１）ｎＭＯＳトランジスタと抵抗素子を
直列接続して（抵抗素子は電源側）、２入力ＮＯＲゲー
ト又は２入力ＮＡＮＤゲートを構成すること（図４）。

【００２２】（２）ｐＭＯＳトランジスタと抵抗素子を
直列接続して（抵抗素子は接地側）、２入力ＮＯＲゲー
ト又は２入力ＮＡＮＤゲートを構成すること（図８）。

【００２３】（３）ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタを直列接続して、２入力ＮＯＲゲート又は２
入力ＮＡＮＤゲートを構成すること（図９）。

【００２４】（４）ｎＭＯＳトランジスタと抵抗素子を
直列接続して（抵抗素子は接地側）、２入力ＯＲゲート
又は２入力ＡＮＤゲートを構成すること（図１０）。

【００２５】（５）ｐＭＯＳトランジスタと抵抗素子を
直列接続して（抵抗素子は電源側）、２入力ＯＲゲート
又は２入力ＡＮＤゲートを構成すること（図１１）。

【００２６】（６）ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタを直列接続して、２入力ＯＲゲート又は２入
力ＡＮＤゲートを構成すること（図１２）。

【００２７】（７）２つのｎＭＯＳトランジスタと抵抗
素子を直列接続して（抵抗素子は電源側）、４入力ＮＡ
ＮＤゲートを構成すること（図１４（ａ））。

【００２８】（８）２つのｐＭＯＳトランジスタの並列
接続に抵抗素子を直列接続して（抵抗素子は接地側）、
４入力ＮＡＮＤゲートを構成すること（図１４
（ｂ））。

【００２９】（９）２つのｎＭＯＳトランジスタの直列
接続と２つのｐＭＯＳトランジスタの並列接続とを直列
接続して、４入力ＮＡＮＤゲートを構成すること（図１
４（ｃ））。

【００３０】（10）２つのｎＭＯＳトランジスタの並列
接続に抵抗素子を直列接続して（抵抗素子は電源側）、
４入力ＮＯＲゲートを構成すること（図１５（ａ））。

【００３１】（11）２つのｐＭＯＳトランジスタと抵抗
素子を直列接続して（抵抗素子は接地側）、４入力ＮＯ
Ｒゲートを構成すること（図１５（ｂ））。

【００３２】（12）２つのｎＭＯＳトランジスタの並列
接続と２つのｐＭＯＳトランジスタの直列接続とを直列
接続して、４入力ＮＯＲゲートを構成すること（図１５
（ｃ））。

【００３３】（13）２つのｎＭＯＳトランジスタと抵抗
素子を直列接続して（抵抗素子は接地側）、４入力ＡＮ
Ｄゲートを構成すること（図１６（ａ））。

【００３４】（14）２つのｐＭＯＳトランジスタの並列
接続に抵抗素子を直列接続して（抵抗素子は電源側）、
４入力ＡＮＤゲートを構成すること（図１６（ｂ））。

【００３５】（15）２つのｎＭＯＳトランジスタの直列
接続と２つのｐＭＯＳトランジスタの並列接続とを直列
接続して、４入力ＡＮＤゲートを構成すること（図１６
（ｃ））。

【００３６】（16）２つのｎＭＯＳトランジスタの並列
接続に抵抗素子を直列接続して（抵抗素子は接地側）、
４入力ＯＲゲートを構成すること（図１７（ａ））。

【００３７】（17）２つのｐＭＯＳトランジスタと抵抗
素子を直列接続して（抵抗素子は電源側）、４入力ＯＲ
ゲートを構成すること（図１７（ｂ））。

【００３８】（18）２つのｎＭＯＳトランジスタの並列
接続と２つのｐＭＯＳトランジスタの直列接続とを直列
接続して、４入力ＯＲゲートを構成すること（図１７
（ｃ））。

【００３９】（19）２つのｎＭＯＳトランジスタと抵抗
素子を直列接続して（抵抗素子は電源側）、２線２入力
ＥＸＮＯＲゲートを構成すること（図１８（ａ））。

【００４０】（20）４つのｎＭＯＳトランジスタを直列
接続して、２線２入力ＥＸＮＯＲゲートを構成すること
（図１８（ｂ））。

【００４１】（21）２つのｎＭＯＳトランジスタと２つ
のｐＭＯＳトランジスタを直列接続して、２線２入力Ｅ
ＸＮＯＲゲートを構成すること（図１８（ｃ））。

【００４２】（22）２つのｎＭＯＳトランジスタの並列
接続に抵抗素子を直列接続して（抵抗素子は電源側）、
２線２入力ＥＸＮＯＲゲートを構成すること（図１９
（ｄ））。

【００４３】（23）２つのｎＭＯＳトランジスタの直列
接続を２組用い、各々の接続点を共通接続して、２線２
入力ＥＸＮＯＲゲートを構成すること（図１９
（ｅ））。

【００４４】（24）ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタの直列接続を２組用意し、各々の接続点を共
通接続して、２線２入力ＥＸＮＯＲゲートを構成するこ
と（図１９（ｆ））。

【００４５】（25）２つのｎＭＯＳトランジスタと抵抗
素子を接続して（抵抗素子は接地側）、２線２入力ＥＸ
ＯＲゲートを構成すること（図２１（ａ））。

【００４６】（26）２つのｎＭＯＳトランジスタの並列
接続に抵抗素子を接続して（抵抗素子は接地側）、２線
２入力ＥＸＯＲゲートを構成すること（図２１
（ｂ））。

【００４７】（27）２つのｎＭＯＳトランジスタに抵抗
素子を接続し（抵抗素子は電源側）、各トランジスタの
共通接続されたゲート（第１のゲート）にＮＯＲゲート
を接続して、２線２入力ＥＸＯＲゲートを構成すること
（図２２（ｃ））。

【００４８】（28）２つのｎＭＯＳトランジスタに抵抗
素子を接続し（抵抗素子は電源側）、各トランジスタの
共通接続された基板領域（第２のゲート）にＮＯＲゲー
トを接続して、２線２入力ＥＸＯＲゲートを構成するこ
と（図２２（ｄ））。

【００４９】（作用）本発明（請求項１）によれば、基
板電位を入力信号の論理に応じて変えることで、ＭＯＳ
トランジスタのしきい値電圧が変わる。従来１つのＭＯ
Ｓトランジスタに与えられる入力信号の数は１つであっ
たが、本発明では２つの異なる入力信号を与えることが
可能となる。その結果、ＭＯＳトランジスタに与えられ
る入力信号の論理と基板電位を制御する入力信号の論理
の組み合わせでＭＯＳトランジスタの導通，非導通の制
御が可能となり、少ないトランジスタ数で様々な論理回
路を構成できる。

【００５０】また、本発明（請求項２，３）によれば、
基板領域に入力信号に応じた電位を与える代わりに、本
来の第１のゲートとは別に基板領域の下又は側部に第２
のゲートを設け、この第２のゲートに入力信号に応じた
電位を与えることにより、ＭＯＳトランジスタのしきい
値電圧が変わる。従って請求項１と同様に、少ないトラ
ンジスタ数で様々な論理回路を構成できる。

【００５１】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００５２】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる論理回路を構成するＳＯＩ基板上に
形成されたボディコンタクトを持つｎＭＯＳトランジス
タを示すもので、（ａ）は平面図、（ｂ）は（ａ）の矢
視Ａ−Ａ′断面図である。

【００５３】１はシリコン基板、２はシリコン酸化膜、
３は半導体基板としてのシリコン層（ボディ）でありｐ
型拡散層で形成された素子領域（ボディ）、４は素子分
離領域である。図の素子分離はＬＯＣＯＳ（Local Oxid
ation ）分離であるが、ＳＴＩ（Shallow Trench Isola
tion）でもよい。５はｎ型拡散層で形成されたソース・
ドレイン領域、６はゲートである。また、７はゲート６
に入力信号ＸＡを与えるための電極、８はボディ３に入
力信号ＸＢを与えるための電極、９は電極８とボディ３
を直接接続するためのコンタクト、１０はコンタクト抵
抗を下げるための不純物濃度の高いｐ型拡散層領域であ
る。

【００５４】以上ｎＭＯＳトランジスタについて示した
が、拡散層の不純物濃度の型を変えることでｐＭＯＳト
ランジスタも同様に形成される。

【００５５】（第２の実施形態）図２は、本発明の第２
の実施形態に係わる論理回路を構成するＳＯＩ基板上に
形成された２つのゲートを持つｎＭＯＳトランジスタを
示すもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ｂ
−Ｂ′断面図である。図１と同じものは同一符号で示し
てある。

【００５６】６はトランジスタ上部に形成された第１の
ゲートであり、１１はシリコン酸化膜２中のトランジス
タ下部に形成された第２のゲートである。また、７は第
１のゲート６に入力信号ＸＡを与えるための電極、１２
は第２のゲート１１に入力信号ＸＢを与えるための電極
である。この場合も同様に、拡散層の不純物濃度の型を
変えることで、ｐＭＯＳトランジスタが形成される。

【００５７】（第３の実施形態）図３は、本発明の第３
の実施形態に係わる論理回路を構成するＳＯＩ基板上に
形成された２つのゲートを持つｎＭＯＳトランジスタを
示すもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ｃ
−Ｃ′断面図である。図１と同じものは同一符号で示し
てある。

【００５８】４はＳＴＩで形成された素子分離領域であ
る。６はトランジスタ上部に形成された第１のゲートで
あり、１３は素子分離領域４中のトランジスタ側壁に形
成された第２のゲートである。また、７は第１のゲート
６に入力信号ＸＡを与えるための電極、１４は第２のゲ
ート１３に入力信号ＸＢを与えるための電極である。こ
の場合も同様に、拡散層の不純物濃度の型を変えること
で、ｐＭＯＳトランジスタが形成される。

【００５９】以下、第１の実施形態のｎＭＯＳトランジ
スタ及びｐＭＯＳトランジスタを用いて構成した論理ゲ
ートの実施形態を示すが、全く同様の論理ゲートは第
２、第３の実施形態のｎＭＯＳトランジスタ及びｐＭＯ
Ｓトランジスタを用いても構成できる。

【００６０】（第４の実施形態）図４に、本発明のｎＭ
ＯＳトランジスタを用いて構成された２入力論理ゲート
を示す。Ｍ１１は、ドレインが出力端子Ｙに接続され、
ゲートに入力信号ＸＡが与えられ、ソースが接地され、
ボディに入力信号ＸＢが与えられたｎＭＯＳトランジス
タである。１５は、電源端Ｖｃｃと出力端子Ｙとの間に
接続された抵抗素子である。

【００６１】図５（ａ）〜（ｇ）に、抵抗素子１５の各
種例を示す。（ａ）はｐ型拡散層，ｎ型拡散層或いはポ
リシリコンで形成される抵抗である。（ｂ）はドレイン
及びソースを抵抗素子の両端とし、ゲートと接地端Ｖｓ
ｓとの間に電圧源Ｅ１が接続され、ボディはフローティ
ング状態のｐＭＯＳトランジスタＭ１２からなる抵抗で
ある。（ｃ）はドレイン及びソースを抵抗素子の両端と
し、ゲートと接地端Ｖｓｓとの間に電圧源Ｅ１が接続さ
れ、ボディと接地端Ｖｓｓとの間に電圧源Ｅ２が接続さ
れたｐＭＯＳトランジスタＭ１２からなる抵抗である。
（ｄ）はドレイン及びソースを抵抗素子の両端とし、ゲ
ートと接地端Ｖｓｓとの間に電圧源Ｅ１が接続され、ボ
ディとソースとの間に電圧源Ｅ２が接続されたｐＭＯＳ
トランジスタＭ１２からなる抵抗である。（ｅ）はドレ
イン及びソースを抵抗素子の両端とし、ゲートと接地端
Ｖｓｓとの間に電圧源Ｅ１が接続され、ボディはフロー
ティング状態のｎＭＯＳトランジスタＭ１３からなる抵
抗である。（ｆ）はドレイン及びソースを抵抗素子の両
端とし、ゲートと接地端Ｖｓｓとの間に電圧源Ｅ１が接
続され、ボディと接地端Ｖｓｓとの間に電圧源Ｅ２が接
続されたｎＭＯＳトランジスタＭ１３からなる抵抗であ
る。（ｇ）はドレイン及びソースを抵抗素子の両端と
し、ゲートと接地端Ｖｓｓとの間に電圧源Ｅ１が接続さ
れ、ボディとソースとの間に電圧源Ｅ２が接続されたｎ
ＭＯＳトランジスタＭ１３からなる抵抗である。

【００６２】ここで、ＭＯＳトランジスタＭ１２，Ｍ１
３はエンハンスメントタイプでもデプレッションタイプ
でもよく、電圧源Ｅ１の値はＭＯＳトランジスタＭ１
２，Ｍ１３が線形領域で動作するように設定する。

【００６３】図６は、ｎＭＯＳトランジスタＭ１１のゲ
ート・ソース間電圧とドレイン電流との関係を示す特性
図である。ｎＭＯＳトランジスタのドレイン電流はゲー
ト・ソース間電圧がしきい値電圧より小さいとき流れ
ず、しきい値電圧を超えると流れる。しきい値電圧は、
ゲート下のシリコン表面近くに形成されるチャネル領域
の不純物濃度とボディの電位によって決定される。即
ち、不純物濃度が高いほどしきい値電圧は高く、またボ
ディの電位が低いほどしきい値電圧は高くなる。いま、
ボディに論理０（接地電位Ｖss）が入力したときのしき
い値電圧をＶT0、論理１（電源電位Ｖcc）が入力したと
きのしきい値電圧をＶT1とする。図６の１６はＶT1＜Ｖ
ss＜ＶT0＜Ｖccの場合、１７はＶss＜ＶT1＜Ｖcc＜ＶT0
の場合の特性である。

【００６４】ｎＭＯＳトランジスタＭ１１が１６の特性
を持つときの２入力論理ゲートの動作を、図７の真理値
表を用いて説明する。入力信号ＸＡ，ＸＢが共に論理０
のとき、しきい値電圧はＶT0でありゲート・ソース間電
圧はＶssであるため、ｎＭＯＳトランジスタＭ１１はカ
ットオフする。その結果、出力端子Ｙは抵抗素子１５に
よって充電され論理１が出力される。入力信号ＸＡが論
理０、ＸＢが論理１のとき、しきい値電圧はＶT1であ
る。ゲート・ソース間電圧はＶssであるが、ＶT1＜Ｖss
であるため、ｎＭＯＳトランジスタＭ１１は導通する。
このとき、ｎＭＯＳトランジスタＭ１１のオン抵抗が抵
抗素子１５の抵抗に比べて小さければ出力端子Ｙには論
理０が出力される。入力信号ＸＡが論理１、ＸＢが論理
０のとき、しきい値電圧はＶT0でありゲート・ソース間
電圧はＶccであるため、ｎＭＯＳトランジスタＭ１１は
導通する。このとき、ｎＭＯＳトランジスタＭ１１のオ
ン抵抗が抵抗素子１５の抵抗に比べ小さければ出力端子
Ｙには論理０が出力される。入力信号ＸＡ，ＸＢが共に
論理１のとき、しきい値電圧はＶT1でありゲート・ソー
ス間電圧はＶccであるため、ｎＭＯＳトランジスタＭ１
１は導通する。このとき、ｎＭＯＳトランジスタＭ１１
のオン抵抗が抵抗素子１５の抵抗に比べ小さければ出力
端子Ｙには論理０が出力される。

【００６５】以上のように、この論理ゲートでは、２つ
の入力が共に論理０のとき論理１が出力され、その他の
入力では論理０が出力される。即ち、２入力ＮＯＲゲー
トが２素子で実現できる。

【００６６】ｎＭＯＳトランジスタＭ１１が１７の特性
を持つときの２入力論理ゲートの動作を、図７の真理値
表を用いて説明する。入力信号ＸＡ，ＸＢが共に論理０
のとき、しきい値電圧はＶT0でありゲート・ソース間電
圧はＶssであるため、ｎＭＯＳトランジスタＭ１１はカ
ットオフする。その結果、出力端子Ｙは抵抗素子１５に
よって充電され論理１が出力される。入力信号ＸＡが論
理０、ＸＢが論理１のとき、しきい値電圧はＶT1であり
ゲート・ソース間電圧はＶssであるため、ｎＭＯＳトラ
ンジスタＭ１１はカットオフする。その結果、出力端子
Ｙは抵抗素子１５によって充電され論理１が出力され
る。入力信号ＸＡが論理１、ＸＢが論理０のとき、しき
い値電圧はＶT0である。ゲート・ソース間電圧はＶccで
あるが、ＶT0＞Ｖccであるため、ｎＭＯＳトランジスタ
Ｍ１１はカットオフする。その結果、出力端子Ｙは抵抗
素子１５によって充電され論理１が出力される。入力信
号ＸＡ，ＸＢが共に論理１のとき、しきい値電圧はＶT1
でありゲート・ソース間電圧はＶccであるため、ｎＭＯ
ＳトランジスタＭ１１は導通する。このとき、ｎＭＯＳ
トランジスタＭ１１のオン抵抗が抵抗素子１５の抵抗に
比べ小さければ出力端子Ｙには論理０が出力される。

【００６７】以上のように、この論理ゲートでは、２つ
の入力が共に論理１のとき論理０が出力され、その他の
入力では論理１が出力される。即ち、２入力ＮＡＮＤゲ
ートが２素子で実現できる。

【００６８】（第５の実施形態）次に、ＮＯＲゲート，
ＮＡＮＤゲートを２素子で構成する他の実施形態を、図
８及び図９に示す。

【００６９】図８は、ｐＭＯＳトランジスタＭ１４を用
いて構成された２入力論理ゲートであり、ドレインが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ソースが電源端Ｖｃｃに接続され、ボディに入力信
号ＸＢが与えられ、接地端Ｖｓｓと出力端子Ｙの間には
抵抗素子１５が接続されている。ｐＭＯＳトランジスタ
のゲート・ソース間電圧電圧，ドレイン電流，しきい値
電圧は、ｎＭＯＳトランジスタのそれと符号が反対にな
る。従って、これらの符号を逆にした場合の特性は図６
と同じになる。以下、ｐＭＯＳトランジスタの特性は図
６で考えることにする。

【００７０】ｐＭＯＳトランジスタＭ１４が１６の特性
を持つときの２入力論理ゲートの動作を、図７の真理値
表を用いて説明する。入力信号ＸＡ，ＸＢが共に論理０
のとき、しきい値電圧はＶT1でありゲート・ソース間電
圧はＶccであるため、ｐＭＯＳトランジスタＭ１４は導
通する。このとき、ｐＭＯＳトランジスタＭ１４のオン
抵抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙ
には論理１が出力される。入力信号ＸＡが論理０、ＸＢ
が論理１のとき、しきい値電圧はＶT0でありゲート・ソ
ース間電圧はＶccであるため、ｐＭＯＳトランジスタＭ
１４は導通する。このとき、ｐＭＯＳトランジスタＭ１
４のオン抵抗が抵抗素子１５の抵抗に比べ小さければ出
力端子Ｙには論理１が出力される。入力信号ＸＡが論理
１、ＸＢが論理０のとき、しきい値電圧はＶT1である。
ゲート・ソース間電圧はＶssであるが、ＶT1＜Ｖssであ
るため、ｐＭＯＳトランジスタＭ１４は導通する。この
とき、ｐＭＯＳトランジスタＭ１４のオン抵抗が抵抗素
子１５の抵抗に比べ小さければ出力端子Ｙには論理１が
出力される。入力信号ＸＡ，ＸＢが共に論理１のとき、
しきい値電圧はＶT0でありゲート・ソース間電圧はＶss
であるため、ｐＭＯＳトランジスタＭ１４はカットオフ
する。その結果、出力端子Ｙは抵抗素子１１によって放
電され論理０が出力される。

【００７１】以上のように、この論理ゲートでは、２つ
の入力が共に論理１のとき論理０が出力され、その他の
入力では論理１が出力される。即ち、２入力ＮＡＮＤゲ
ートが２素子で実現できる。

【００７２】ｐＭＯＳトランジスタＭ１４が１７の特性
を持つときの２入力論理ゲートの動作を、図７の真理値
表を用いて説明する。入力信号ＸＡ，ＸＢが共に論理０
のとき、しきい値電圧はＶT1でありゲート・ソース間電
圧はＶccであるため、ｐＭＯＳトランジスタＭ１４は導
通する。このとき、ｐＭＯＳトランジスタＭ１４のオン
抵抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙ
には論理１が出力される。入力信号ＸＡが論理０、ＸＢ
が論理１のとき、しきい値電圧はＶT0である。ゲート・
ソース間電圧はＶccであるが、ＶT0＞Ｖccであるため、
ｐＭＯＳトランジスタＭ１４はカットオフする。その結
果、出力端子Ｙは抵抗素子１５によって放電され論理０
が出力される。入力信号ＸＡが論理１、ＸＢが論理０の
とき、しきい値電圧はＶT1でありゲート・ソース間電圧
はＶssであるため、ｐＭＯＳトランジスタＭ１４はカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って放電され論理０が出力される。入力信号ＸＡ，ＸＢ
が共に論理１のとき、しきい値電圧はＶT0でありゲート
・ソース間電圧はＶssであるため、ｐＭＯＳトランジス
タＭ１４はカットオフする。その結果、出力端子Ｙは抵
抗素子１５によって放電され論理０が出力される。

【００７３】以上のように、この論理ゲートでは、２つ
の入力が共に論理０のとき論理１が出力され、その他の
入力では論理０が出力される。即ち、２入力ＮＯＲゲー
トが２素子で実現できる。

【００７４】図９は、ｎＭＯＳトランジスタＭ１１とｐ
ＭＯＳトランジスタＭ１４を用いて構成された２入力論
理ゲートである。即ち、ｎＭＯＳトランジスタＭ１１の
ドレインが出力端子Ｙに接続され、ゲートに入力信号Ｘ
Ａが与えられ、ソースが接地端Ｖｓｓに接続され、ボデ
ィに入力信号ＸＢが与えられ、ｐＭＯＳトランジスタＭ
１４のドレインが出力端子Ｙに接続され、ゲートに入力
信号ＸＡが与えられ、ソースが電源端Ｖｃｃに接続さ
れ、ボディに入力信号ＸＢが与えられている。

【００７５】この論理ゲートの動作は、図４のｎＭＯＳ
トランジスタＭ１１の動作と図８のｐＭＯＳトランジス
タＭ１４の動作を組み合わせたものである。即ち、Ｍ１
１が１６の特性を持ち、Ｍ１４が１７の特性を持つと
き、この論理ゲートはＮＯＲゲートとして動作する。ま
た、Ｍ１１が１７の特性を持ち、Ｍ１４が１６の特性を
持つとき、この論理ゲートはＮＡＮＤゲートとして動作
する。いずれにしても、２入力ＮＡＮＤゲートとＮＯＲ
ゲートが２素子で実現できる。

【００７６】（第６の実施形態）次に、ＯＲゲートやＡ
ＮＤゲートを２素子で構成する実施形態を、図１０〜図
１２に示す。

【００７７】図１０は、ｎＭＯＳトランジスタＭ１５を
用いて構成された２入力論理ゲートであり、ソースが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ドレインが電源端Ｖｃｃに接続され、ボディに入力
信号ＸＢが与えられ、接地端Ｖｓｓと出力端子Ｙの間に
は抵抗素子１５が接続されている。

【００７８】ｎＭＯＳトランジスタＭ１５が前記図６に
示す１６の特性を持つときの動作を、図１３の真理表を
用いて説明する。入力信号ＸＡ，ＸＢが共に論理０のと
き、しきい値電圧はＶT0でありゲート電圧はＶssである
ため、ｎＭＯＳトランジスタＭ１１はカットオフする。
その結果、出力端子Ｙは抵抗素子１５によって放電され
論理０が出力される。入力信号ＸＡが論理０、ＸＢが論
理１のとき、しきい値電圧はＶT1である。ゲート電圧は
Ｖssであるが、ＶT1＜Ｖssであるため、ｎＭＯＳトラン
ジスタＭ１１は導通する。このとき、ｎＭＯＳトランジ
スタＭ１５のオン抵抗が抵抗素子１５の抵抗に比べ小さ
ければ出力端子Ｙには論理１が出力される。入力信号Ｘ
Ａが論理１、ＸＢが論理０のとき、しきい値電圧はＶT0
でありゲート電圧はＶccであるため、ｎＭＯＳトランジ
スタＭ１５は導通する。このとき、ｎＭＯＳトランジス
タＭ１５のオン抵抗が抵抗素子１５に比べ小さければ出
力端子Ｙには論理１が出力される。入力信号ＸＡ，ＸＢ
が共に論理１のとき、しきい値電圧はＶT1でありゲート
電圧はＶccであるため、ｎＭＯＳトランジスタＭ１５は
導通する。このとき、ｎＭＯＳトランジスタＭ１５のオ
ン抵抗が抵抗素子１５に比べ小さければ出力端子Ｙには
論理１が出力される。

【００７９】以上のように、この論理ゲートでは、２つ
の入力が共に論理０のとき論理０が出力され、その他の
入力では論理１が出力される。即ち、２入力ＯＲゲート
が２素子で実現できる。

【００８０】ｎＭＯＳトランジスタＭ１５が前記図６に
示す１７の特性を持つときの動作を、図１３の真理値表
を用いて説明する。入力信号ＸＡ，ＸＢが共に論理０の
とき、しきい値電圧はＶT0でありゲート電圧はＶssであ
るため、ｎＭＯＳトランジスタＭ１５はカットオフす
る。その結果、出力端子Ｙは抵抗素子１５によって放電
され論理０が出力される。入力信号ＸＡが論理０、ＸＢ
が論理１のとき、しきい値電圧はＶT1でありゲート電圧
はＶssであるため、ｎＭＯＳトランジスタＭ１５はカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って放電され論理０が出力される。入力信号ＸＡが論理
１、ＸＢが論理０のとき、しきい値電圧はＶT0である。
ゲート電圧はＶccであるが、ＶT0＜Ｖccであるため、ｎ
ＭＯＳトランジスタＭ１５はカットオフする。その結
果、出力端子Ｙは抵抗素子１５によって放電され論理０
が出力される。入力信号ＸＡ，ＸＢが共に論理１のと
き、しきい値電圧はＶT1でありゲート電圧はＶccである
ため、ｎＭＯＳトランジスタＭ１５は導通する。このと
き、ｎＭＯＳトランジスタＭ１５のオン抵抗が抵抗素子
１５に比べ小さければ出力端子Ｙには論理１が出力され
る。

【００８１】以上のように、この論理ゲートでは、２つ
の入力が共に論理１のとき論理１が出力され、その他の
入力では論理０が出力される。即ち、２入力ＡＮＤゲー
トが２素子で実現できる。

【００８２】図１１は、ｐＭＯＳトランジスタＭ１６を
用いて構成された２入力論理ゲートであり、ソースが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ドレインが接地端Ｖｓｓに接続され、ボディに入力
信号ＸＢが与えられ、電源端Ｖｃｃと出力端子Ｙの間に
は抵抗素子１５が接続されている。ゲート・ソース間電
圧、ドレイン電流、しきい値電圧の符号を逆にした場合
のｐＭＯＳトランジスタの特性も前記図６で表される。

【００８３】ｐＭＯＳトランジスタＭ１６が図６に示す
１６の特性を持つときの動作を、図１３の真理値表を用
いて説明する。入力信号ＸＡ，ＸＢが共に論理０のと
き、しきい値電圧はＶT1でありゲート電圧はＶssである
ため、ｐＭＯＳトランジスタＭ１６は導通する。このと
き、ｐＭＯＳトランジスタＭ１６のオン抵抗が抵抗素子
１５の抵抗に比べ小さければ出力端子Ｙには論理０が出
力される。入力信号ＸＡが論理０、ＸＢが論理１のと
き、しきい値電圧はＶT0でありゲート電圧はＶssである
ため、ｐＭＯＳトランジスタＭ１６は導通する。このと
き、ｐＭＯＳトランジスタＭ１６のオン抵抗が抵抗素子
１５に比べ小さければ出力端子Ｙには論理０が出力され
る。入力信号ＸＡが論理１、ＸＢが論理０のとき、しき
い値電圧はＶT1である。ゲート電圧はＶccであるが、Ｖ
T1＜Ｖssであるため、ｐＭＯＳトランジスタＭ１６は導
通する。このとき、ｐＭＯＳトランジスタＭ１６のオン
抵抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙ
には論理０が出力される。入力信号ＸＡ，ＸＢが共に論
理１のとき、しきい値電圧はＶT0でありゲート電圧はＶ
ccであるため、ｐＭＯＳトランジスタＭ１６はカットオ
フする。その結果、出力端子Ｙは抵抗素子１５によって
充電され論理１が出力される。

【００８４】以上のように、この論理ゲートでは、２つ
の入力が共に論理１のとき論理１が出力され、その他の
入力では論理０が出力される。即ち、２入力ＡＮＤゲー
トが２素子で実現できる。

【００８５】ｐＭＯＳトランジスタＭ１６が図６に示す
１７の特性を持つときの動作を、図１３の真理値表を用
いて説明する。入力信号ＸＡ，ＸＢが共に論理０のと
き、しきい値電圧はＶT1でありゲート電圧はＶssである
ため、ｐＭＯＳトランジスタＭ１６は導通する。このと
き、ｐＭＯＳトランジスタＭ１６のオン抵抗が抵抗素子
１５の抵抗に比べ小さければ出力端子Ｙには論理０が出
力される。入力信号ＸＡが論理０、ＸＢが論理１のと
き、しきい値電圧はＶT0である。ゲート電圧はＶssであ
るが、ＶT0＞Ｖccであるため、ｐＭＯＳトランジスタＭ
１６はカットオフする。その結果、出力端子Ｙは抵抗素
子１５によって充電され論理１が出力される。入力信号
ＸＡが論理１、ＸＢが論理０のとき、しきい値電圧はＶ
T1でありゲート電圧はＶccであるため、ｐＭＯＳトラン
ジスタＭ１６はカットオフする。その結果、出力端子Ｙ
は抵抗素子１５によって充電され論理１が出力される。
入力信号ＸＡ，ＸＢが共に論理１のとき、しきい値電圧
はＶT0でありゲート・ソース間電圧はＶssであるため、
ｐＭＯＳトランジスタＭ１６はカットオフする。その結
果、出力端子Ｙは抵抗素子１５によって充電され論理１
が出力される。

【００８６】以上のように、この論理ゲートでは、２つ
の入力が共に論理０のとき論理０が出力され、その他の
入力では論理１が出力される。即ち、２入力ＯＲゲート
が２素子で実現できる。

【００８７】図１２は、ｎＭＯＳトランジスタＭ１５と
ｐＭＯＳトランジスタＭ１６を用いて構成された２入力
論理ゲートである。即ち、ｎＭＯＳトランジスタＭ１５
のソースが出力端子Ｙに接続され、ゲートに入力信号Ｘ
Ａが与えられ、ドレインが電源端Ｖｃｃに接続され、ボ
ディに入力信号ＸＢが与えられ、ｐＭＯＳトランジスタ
Ｍ１６のソースが出力端子Ｙに接続され、ゲートに入力
信号ＸＡが与えられ、ドレインが接地端Ｖｓｓに接続さ
れ、ボディに入力信号ＸＢが与えられている。この論理
ゲートの動作は、図１０のｎＭＯＳトランジスタＭ１５
の動作と図１１のｐＭＯＳトランジスタＭ１６の動作を
組み合わせたものである。即ち、Ｍ１５が１６の特性を
持ち、Ｍ１６が１７の特性を持つとき、この論理ゲート
はＯＲゲートとして動作し、Ｍ１５が１７の特性を持
ち、Ｍ１６が１６の特性を持つとき、この論理ゲートは
ＡＮＤゲートとして動作する。いずれにしても、２入力
ＡＮＤゲートとＯＲゲートが２素子で実現できる。

【００８８】（第７の実施形態）次に、４入力論理ゲー
トの実施形態、特に４入力ＮＡＮＤゲートの実施形態を
図１４に示す。

【００８９】図１４（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＮＡＮＤゲー
トである。ｎＭＯＳトランジスタＭ１７のドレインが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ソースがノードＮに接続され、ボディに入力信号Ｘ
Ｂが与えられ、ｎＭＯＳトランジスタＭ１８のドレイン
がノードＮに接続され、ゲートに入力信号ＸＣが与えら
れ、ソースが接地端Ｖｓｓに接続され、ボディに入力信
号ＸＤが与えられ、電源端Ｖｃｃと出力端子Ｙとの間に
は抵抗素子１５が接続されている。

【００９０】いま、ｎＭＯＳトランジスタＭ１７，Ｍ１
８が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理１のと
き、ｎＭＯＳトランジスタＭ１７，Ｍ１８は共に導通す
る。このとき、ｎＭＯＳトランジスタＭ１７とＭ１８の
直列オン抵抗が抵抗素子１５の抵抗に比べ小さければ、
出力端子Ｙには論理０が出力される。一方、入力信号Ｘ
Ａ，ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理０の
とき、論理０が入力されるｎＭＯＳトランジスタがカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って充電され論理１が出力される。

【００９１】即ち、４入力ＮＡＮＤゲートが３素子で実
現できる。また、ｎＭＯＳトランジスタＭ１７のゲー
ト，ボディ、ｎＭＯＳトランジスタＭ１８のゲート，ボ
ディのうちどれか１つを電源端Ｖｃｃに接続することに
よって、３入力ＮＡＮＤゲートが３素子で実現できる。

【００９２】図１４（ｂ）は、２つのｐＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＮＡＮＤゲー
トである。ｐＭＯＳトランジスタＭ１９のドレインが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ソースが電源端Ｖｃｃに接続され、ボディに入力信
号ＸＢが与えられ、ｐＭＯＳトランジスタＭ２０のドレ
インが出力端子Ｙに接続され、ゲートに入力信号ＸＣが
与えられ、ソースが電源端Ｖｃｃに接続され、ボディに
入力信号ＸＤが与えられ、接地端Ｖｓｓと出力端子Ｙと
の間には抵抗素子１５が接続されている。

【００９３】いま、ｐＭＯＳトランジスタＭ１９，Ｍ２
０が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理１のと
き、ｐＭＯＳトランジスタＭ１９，Ｍ２０は共にカット
オフする。その結果、出力端子Ｙは抵抗素子１５によっ
て放電され論理０が出力される。一方、入力信号ＸＡ，
ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理０のと
き、論理０が入力されるｐＭＯＳトランジスタが導通す
る。このとき、導通するｐＭＯＳトランジスタのオン抵
抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙに
は論理１が出力される。

【００９４】即ち、４入力ＮＡＮＤゲートが３素子で実
現できる。また、ｐＭＯＳトランジスタＭ１９のゲー
ト，ボディ、ｐＭＯＳトランジスタＭ２０のゲート，ボ
ディのうちどれか１つを電源端Ｖｃｃに接続することに
よって、３入力ＮＡＮＤゲートが３素子で実現できる。

【００９５】図１４（ｃ）は、ｎＭＯＳトランジスタＭ
１７，Ｍ１８、ｐＭＯＳトランジスタＭ１９，Ｍ２０を
用いて構成された４入力ＡＮＤゲートである。即ち、ｎ
ＭＯＳトランジスタＭ１７のドレインが出力端子Ｙに接
続され、ゲートに入力信号ＸＡが与えられ、ソースがノ
ードＮに接続され、ボディに入力信号ＸＢが与えられ、
ｎＭＯＳトランジスタＭ１８のドレインがノードＮに接
続され、ゲートに入力信号ＸＣが与えられ、ソースが接
地端Ｖｓｓに接続され、ボディに入力信号ＸＤが与えら
れている。そして、ｐＭＯＳトランジスタＭ１９のドレ
インが出力端子Ｙに接続され、ゲートに入力信号ＸＡが
与えられ、ソースが電源端Ｖｃｃに接続され、ボディに
入力信号ＸＢが与えられ、ｐＭＯＳトランジスタＭ２０
のドレインが出力端子Ｙに接続され、ゲートに入力信号
ＸＣが与えられ、ソースが電源端Ｖｃｃに接続され、ボ
ディに入力信号ＸＤが与えられている。

【００９６】いま、ｎＭＯＳトランジスタＭ１７，Ｍ１
８が前記図６に示す１７の特性を持ち、ｐＭＯＳトラン
ジスタＭ１９，Ｍ２０が前記図６に示す１６の特性を持
つ場合を考える。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共
に論理１のとき、ｎＭＯＳトランジスタＭ１７，Ｍ１８
は共に導通、ｐＭＯＳトランジスタＭ１９，Ｍ２０は共
にカットオフする。その結果、出力端子Ｙには論理０が
出力される。一方、入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤの
うち少なくとも１つが論理０のとき、論理０が入力され
るｎＭＯＳトランジスタがカットオフし、論理０が入力
されるｐＭＯＳトランジスタが導通する。その結果、出
力端子Ｙには論理１が出力される。

【００９７】即ち、４入力ＮＡＮＤゲートが４素子で実
現できる。また、ｎＭＯＳトランジスタＭ１７のゲー
ト，ボディ、ｎＭＯＳトランジスタＭ１８のゲート，ボ
ディのうちどれか１つを電源端Ｖｃｃに接続し、ｐＭＯ
ＳトランジスタＭ１９のゲート，ボディ、ｎＭＯＳトラ
ンジスタＭ２０のゲート，ボディのうちどれか１つを電
源端Ｖｃｃに接続することによって、３入力ＮＡＮＤゲ
ートが３素子で実現できる。

【００９８】（第８の実施形態）次に、４入力論理ゲー
トの実施形態、特に４入力ＮＯＲゲートの実施形態を図
１５に示す。

【００９９】図１５（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＮＯＲゲート
である。ｎＭＯＳトランジスタＭ２１のドレインが出力
端子Ｙに接続され、ゲートに入力信号ＸＡが与えられ、
ソースが接地端Ｖｓｓに接続され、ボディに入力信号Ｘ
Ｂが与えられ、ｎＭＯＳトランジスタＭ２２のドレイン
が出力端子Ｙに接続され、ゲートに入力信号ＸＣが与え
られ、ソースが接地端Ｖｓｓに接続され、ボディに入力
信号ＸＤが与えられ、電源端Ｖｃｃと出力端子Ｙとの間
には抵抗素子１５が接続されている。

【０１００】いま、ｎＭＯＳトランジスタＭ２１，Ｍ２
２が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理０のと
き、ｎＭＯＳトランジスタＭ２１，Ｍ２２は共にカット
オフする。その結果、出力端子Ｙは抵抗素子１５によっ
て充電され論理１が出力される。一方、入力信号ＸＡ，
ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理１のと
き、論理１が入力されるｎＭＯＳトランジスタが導通す
る。このとき、導通するｎＭＯＳトランジスタのオン抵
抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙに
は論理０が出力される。

【０１０１】即ち、４入力ＮＯＲゲートが３素子で実現
できる。また、ｎＭＯＳトランジスタＭ２１のゲート，
ボディ、ｎＭＯＳトランジスタＭ２２のゲート，ボディ
のうちどれか１つを接地端Ｖｓｓに接続することによっ
て、３入力ＮＯＲゲートが３素子で実現できる。

【０１０２】図１５（ｂ）は、２つのｐＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＮＡＮＤゲー
トである。ｐＭＯＳトランジスタＭ２３のソースが電源
端Ｖｃｃに接続され、ゲートに入力信号ＸＡが与えら
れ、ドレインがノードＮに接続され、ボディに入力信号
ＸＢが与えられ、ｐＭＯＳトランジスタＭ２４のソース
がノードＮに接続され、ゲートに入力信号ＸＣが与えら
れ、ドレインが出力端子Ｙに接続され、ボディに入力信
号ＸＤが与えられ、接地端Ｖｓｓと出力端子Ｙとの間に
は抵抗素子１５が接続されている。

【０１０３】いま、ｐＭＯＳトランジスタＭ２３，Ｍ２
４が共に前記図６に示す１６の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理０のと
き、ｐＭＯＳトランジスタＭ２３，Ｍ２４は共に導通す
る。このとき、ｐＭＯＳトランジスタＭ２３とＭ２４の
直列オン抵抗が抵抗素子１５の抵抗に比べ小さければ出
力端子Ｙには論理１が出力される。一方、入力信号Ｘ
Ａ，ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理１の
とき、論理１が入力されるｐＭＯＳトランジスタがカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って放電され論理０が出力される。

【０１０４】即ち、４入力ＮＯＲゲートが３素子で実現
できる。また、ｐＭＯＳトランジスタＭ２３のゲート，
ボディ、ｐＭＯＳトランジスタＭ２４のゲート，ボディ
のうちどれか１つを接地端Ｖｓｓに接続することによっ
て、３入力ＮＯＲゲートが３素子で実現できる。

【０１０５】図１５（ｃ）は、ｎＭＯＳトランジスタＭ
２１，Ｍ２２、ｐＭＯＳトランジスタＭ２３，Ｍ２４を
用いて構成された４入力ＮＯＲゲートである。即ち、ｎ
ＭＯＳトランジスタＭ２１のドレインが出力端子Ｙに接
続され、ゲートに入力信号ＸＡが与えられ、ソースが接
地端Ｖｓｓに接続され、ボディに入力信号ＸＢが与えら
れ、ｎＭＯＳトランジスタＭ２２のドレインが出力端子
Ｙに接続され、ゲートに入力信号ＸＣが与えられ、ソー
スが接地端Ｖｓｓに接続され、ボディに入力信号ＸＤが
与えられている。そして、ｐＭＯＳトランジスタＭ２３
のドレインがノードＮに接続され、ゲートに入力信号Ｘ
Ａが与えられ、ソースが電源端Ｖｃｃに接続され、ボデ
ィに入力信号ＸＢが与えられ、ｐＭＯＳトランジスタＭ
２４のドレインが出力端子Ｙに接続され、ゲートに入力
信号ＸＣが与えられ、ソースがノードＮに接続され、ボ
ディに入力信号ＸＤが与えられている。

【０１０６】いま、ｎＭＯＳトランジスタＭ２１，Ｍ２
２が共に前記図６に示す１７の特性を持ち、ｐＭＯＳト
ランジスタＭ２３，Ｍ２４が共に前記図６に示す１６の
特性を持つ場合を考える。入力信号ＸＡ，ＸＢ，ＸＣ，
ＸＤが共に論理０のとき、ｎＭＯＳトランジスタＭ２
１，Ｍ２２は共にカットオフ、ｐＭＯＳトランジスタＭ
２３，Ｍ２４は共に導通する。その結果、出力端子Ｙに
は論理１が出力される。一方、入力信号ＸＡ，ＸＢ，Ｘ
Ｃ，ＸＤのうち少なくとも１つが論理１のとき、論理１
が入力されるｎＭＯＳトランジスタが導通し、論理０が
入力されるｐＭＯＳトランジスタがカットオフする。そ
の結果、出力端子Ｙには論理０が出力される。

【０１０７】即ち、４入力ＮＯＲゲートが４素子で実現
できる。また、ｎＭＯＳトランジスタＭ２１のゲート，
ボディ、ｎＭＯＳトランジスタＭ２２のゲート，ボディ
のうちどれか１つを接地端Ｖｓｓに接続し、さらにｐＭ
ＯＳトランジスタＭ２３のゲート，ボディ、ｎＭＯＳト
ランジスタＭ２４のゲート，ボディのうちどれか１つを
接地端Ｖｓｓに接続することによって、３入力ＮＯＲゲ
ートが３素子で実現できる。

【０１０８】（第９の実施形態）次に、４入力論理ゲー
トの実施形態、特に４入力ＡＮＤゲートの実施形態を図
１６に示す。

【０１０９】図１６（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＡＮＤゲート
である。ｎＭＯＳトランジスタＭ２５のドレインが電源
端Ｖｃｃに接続され、ゲートに入力信号ＸＡが与えら
れ、ソースがノードＮに接続され、ボディに入力信号Ｘ
Ｂが与えられ、ｎＭＯＳトランジスタＭ２６のドレイン
がノードＮに接続され、ゲートに入力信号ＸＣが与えら
れ、ソースが出力端子Ｙに接続され、ボディに入力信号
ＸＤが与えられ、接地端Ｖｓｓと出力端子Ｙとの間には
抵抗素子１５が接続されている。

【０１１０】いま、ｎＭＯＳトランジスタＭ２５，Ｍ２
６が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理１のと
き、ｎＭＯＳトランジスタＭ２５，Ｍ２６は共に導通す
る。このとき、ｎＭＯＳトランジスタＭ２５とＭ２６の
直列オン抵抗が抵抗素子１５の抵抗に比べ小さければ出
力端子Ｙには論理１が出力される。一方、入力信号Ｘ
Ａ，ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理０の
とき、論理０が入力されるｎＭＯＳトランジスタがカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って放電され論理０が出力される。

【０１１１】即ち、４入力ＡＮＤゲートが３素子で実現
できる。また、ｎＭＯＳトランジスタＭ２５のゲート，
ボディ、ｎＭＯＳトランジスタＭ２６のゲート，ボティ
のうちどれか１つを電源端Ｖｃｃに接続することによっ
て、３入力ＡＮＤゲートが３素子で実現できる。

【０１１２】図１６（ｂ）は、２つのｐＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＡＮＤゲート
である。ｐＭＯＳトランジスタＭ２７のソースが出力端
子Ｙに接続され、ゲートに入力信号ＸＡが与えられ、ド
レインが接地端Ｖｓｓに接続され、ボディに入力信号Ｘ
Ｂが与えられ、ｐＭＯＳトランジスタＭ２８のソースが
出力端子Ｙに接続され、ゲートに入力信号ＸＣが与えら
れ、ドレインが接地端Ｖｓｓに接続され、ボディに入力
信号ＸＤが与えられ、電源端Ｖｃｃと出力端子Ｙとの間
には抵抗素子１５が接続されている。

【０１１３】いま、ｐＭＯＳトランジスタＭ２７，Ｍ２
８が共に前記図６に示す１６の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理１のと
き、ｐＭＯＳトランジスタＭ２７，Ｍ２８が共にカット
オフする。その結果、出力端子Ｙは抵抗素子１５によっ
て充電され論理１が出力される。一方、入力信号ＸＡ，
ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理０のと
き、論理０が入力されるｐＭＯＳトランジスタが導通す
る。このとき、導通するｐＭＯＳトランジスタのオン抵
抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙに
は論理０が出力される。

【０１１４】即ち、４入力ＡＮＤゲートが３素子で実現
できる。また、ｐＭＯＳトランジスタＭ２７のゲート，
ボディ、ｐＭＯＳトランジスタＭ２８のゲート，ボディ
のうちどれか１つを電源端Ｖｃｃに接続することによっ
て、３入力ＡＮＤゲートが３素子で実現できる。

【０１１５】図１６（ｃ）は、ｎＭＯＳトランジスタＭ
２５，Ｍ２６、ｐＭＯＳトランジスタＭ２７，Ｍ２８を
用いて構成された４入力ＡＮＤゲートである。即ち、ｎ
ＭＯＳトランジスタＭ２５のドレインが電源端Ｖｃｃに
接続され、ゲートに入力信号ＸＡが与えられ、ソースが
ノードＮに接続され、ボディに入力信号ＸＢが与えら
れ、ｎＭＯＳトランジスタＭ２６のドレインがノードＮ
に接続され、ゲートに入力信号ＸＣが与えられ、ソース
が出力端子Ｙに接続され、ボディに入力信号ＸＤが与え
られ、ｐＭＯＳトランジスタＭ２７のソースが出力端子
Ｙに接続され、ゲートに入力信号ＸＡが与えられ、ドレ
インが電源端Ｖｃｃに接続され、ボディに入力信号ＸＢ
が与えられ、ｐＭＯＳトランジスタＭ２８のソースが出
力端子Ｙに接続され、ゲートに入力信号ＸＣが与えら
れ、ドレインが電源端Ｖｃｃに接続され、ボディに入力
信号ＸＤが与えられている。

【０１１６】いま、ｎＭＯＳトランジスタＭ２５，Ｍ２
６が共に前記図６に示す１７の特性を持ち、ｐＭＯＳト
ランジスタＭ２７，Ｍ２８が共に前記図６に示す１６の
特性を持つ場合を考える。入力信号ＸＡ，ＸＢ，ＸＣ，
ＸＤが共に論理１のとき、ｎＭＯＳトランジスタＭ２
５，Ｍ２６は共に導通、ｐＭＯＳトランジスタＭ２７，
Ｍ２８は共にカットオフする。その結果、出力端子Ｙに
は論理１が出力される。一方、入力信号ＸＡ，ＸＢ，Ｘ
Ｃ，ＸＤのうち少なくとも１つが論理０のとき、論理０
が入力されるｎＭＯＳトランジスタがカットオフし、論
理０が入力されるｐＭＯＳトランジスタが導通する。そ
の結果、出力端子Ｙには論理０が出力される。

【０１１７】即ち、４入力ＡＮＤゲートが４素子で実現
できる。また、ｎＭＯＳトランジスタＭ２５のゲート，
ボディ、ｎＭＯＳトランジスタＭ２６のゲート，ボディ
のうちどれか１つを電源端Ｖｃｃに接続し、さらにｐＭ
ＯＳトランジスタＭ２７のゲート，ボディ、ｎＭＯＳト
ランジスタＭ２８のゲート，ボディのうちどれか１つを
電源端Ｖｃｃに接続することによって、３入力ＮＡＮＤ
ゲートが３素子で実現できる。

【０１１８】（第１０の実施形態）次に、４入力論理ゲ
ートの実施形態、特に４入力ＯＲゲートの実施形態を図
１７に示す。

【０１１９】図１７（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＯＲゲートで
ある。ｎＭＯＳトランジスタＭ２９のソースが出力端子
Ｙに接続され、ゲートに入力信号ＸＡが与えられ、ドレ
インが電源端Ｖｃｃに接続され、ボディに入力信号ＸＢ
が与えられ、ｎＭＯＳトランジスタＭ３０のソースが出
力端子Ｙに接続され、ゲートに入力信号ＸＣが与えら
れ、ソースが電源端Ｖｃｃに接続され、ボディに入力信
号ＸＤが与えられ、接地端Ｖｓｓと出力端子Ｙとの間に
は抵抗素子１５が接続されている。

【０１２０】いま、ｎＭＯＳトランジスタＭ２９，Ｍ３
０が共に前記図６に示す１６の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理０のと
き、ｎＭＯＳトランジスタＭ２９，Ｍ３０は共にカット
オフする。その結果、出力端子Ｙは抵抗素子１５によっ
て放電され論理０が出力される。一方、入力信号ＸＡ，
ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理１のと
き、論理１が入力されるｎＭＯＳトランジスタが導通す
る。このとき、導通するｎＭＯＳトランジスタのオン抵
抗が抵抗素子１５の抵抗に比べ小さければ出力端子Ｙに
は論理１が出力される。

【０１２１】即ち、４入力ＯＲゲートが３素子で実現で
きる。また、ｎＭＯＳトランジスタＭ２９のゲート，ボ
ディ、ｎＭＯＳトランジスタＭ３０のゲート，ボディの
うちどれか１つを接地端Ｖｓｓに接続することによっ
て、３入力ＯＲゲートが３素子で実現できる。

【０１２２】図１７（ｂ）は、２つのｐＭＯＳトランジ
スタと１つの抵抗素子で構成された４入力ＯＲゲートで
ある。ｐＭＯＳトランジスタＭ３１のソースが出力端子
Ｙに接続され、ゲートに入力信号ＸＡが与えられ、ドレ
インがノードＮに接続され、ボディに入力信号ＸＢが与
えられ、ｐＭＯＳトランジスタＭ３２のソースがノード
Ｎに接続され、ゲートに入力信号ＸＣが与えられ、ドレ
インが接地端Ｖｓｓに接続され、ボディに入力信号ＸＤ
が与えられ、電源端Ｖｃｃと出力端子Ｙとの間には抵抗
素子１５が接続されている。

【０１２３】いま、ｐＭＯＳトランジスタＭ３１，Ｍ３
２が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢ，ＸＣ，ＸＤが共に論理０のと
き、ｐＭＯＳトランジスタＭ３１，Ｍ３２は共に導通す
る。このとき、ｐＭＯＳトランジスタＭ３１とＭ３２の
直列オン抵抗が抵抗素子１５の抵抗に比べ小さければ出
力端子Ｙには論理０が出力される。一方、入力信号Ｘ
Ａ，ＸＢ，ＸＣ，ＸＤのうち少なくとも１つが論理１の
とき、論理１が入力されるｐＭＯＳトランジスタがカッ
トオフする。その結果、出力端子Ｙは抵抗素子１５によ
って充電され論理１が出力される。

【０１２４】即ち、４入力ＯＲゲートが３素子で実現で
きる。また、ｐＭＯＳトランジスタＭ３１のゲート，ボ
ディ、ｐＭＯＳトランジスタＭ３２のゲート，ボディの
うちどれか１つを接地端Ｖｓｓに接続することによっ
て、３入力ＯＲゲートが３素子で実現できる。

【０１２５】図１７（ｃ）は、ｎＭＯＳトランジスタＭ
２９，Ｍ３０、ｐＭＯＳトランジスタＭ３１，Ｍ３２を
用いて構成された４入力ＯＲゲートである。即ち、ｎＭ
ＯＳトランジスタＭ２９のソースが出力端子Ｙに接続さ
れ、ゲートに入力信号ＸＡが与えられ、ソースが電源端
Ｖｃｃに接続され、ボディに入力信号ＸＢが与えられ、
ｎＭＯＳトランジスタＭ３０のソースが出力端子Ｙに接
続され、ゲートに入力信号ＸＣが与えられ、ソースが電
源端Ｖｃｃに接続され、ボディに入力信号ＸＤが与えら
れている。そして、ｐＭＯＳトランジスタＭ３１のソー
スが出力端子Ｙに接続され、ゲートに入力信号ＸＡが与
えられ、ドレインがノードＮに接続され、ボディに入力
信号ＸＢが与えられ、ｐＭＯＳトランジスタＭ３２のド
レインがノードＮに接続され、ゲートに入力信号ＸＣが
与えられ、ソースが接地端Ｖｓｓに接続され、ボディに
入力信号ＸＤが与えられている。

【０１２６】いま、ｎＭＯＳトランジスタＭ２９，Ｍ３
０が共に前記図６に示す１６の特性を持ち、ｐＭＯＳト
ランジスタＭ３１，Ｍ３２が共に前記図６に示す１７の
特性を持つ場合を考える。入力信号ＸＡ，ＸＢ，ＸＣ，
ＸＤが共に論理０のとき、ｎＭＯＳトランジスタＭ２
９，Ｍ３０は共にカットオフ、ｐＭＯＳトランジスタＭ
３１，Ｍ３２は共に導通する。その結果、出力端子Ｙに
は論理０が出力される。一方、入力信号ＸＡ，ＸＢ，Ｘ
Ｃ，ＸＤのうち少なくとも１つが論理１のとき、論理１
が入力されるｎＭＯＳトランジスタが導通し、論理０が
入力されるｐＭＯＳトランジスタがカットオフする。そ
の結果、出力端子Ｙには論理１が出力される。

【０１２７】即ち、４入力ＯＲゲートが４素子で実現で
きる。また、ｎＭＯＳトランジスタＭ２９のゲート，ボ
ディ、ｎＭＯＳトランジスタＭ３０のゲート，ボディの
うちいずれか１つを接地端Ｖｓｓに接続し、さらにｐＭ
ＯＳトランジスタＭ３１のゲート，ボディ、ｐＭＯＳト
ランジスタＭ３２のゲート，ボディのうちいずれか１つ
を接地端Ｖｓｓに接続することによって、３入力ＯＲゲ
ートが３素子で実現できる。

【０１２８】（第１１の実施形態）次に、ＥＸＮＯＲゲ
ートの実施形態を図１８及び図１９に示す。

【０１２９】図１８（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された２線２入力ＥＸＮＯ
Ｒゲートである。ｎＭＯＳトランジスタＭ３３のドレイ
ンが出力端子Ｙに接続され、ゲートに入力信号ＸＡが与
えられ、ソースがノードＮ１に接続され、ボディに入力
信号ＸＢが与えられ、ｎＭＯＳトランジスタＭ３４のド
レインがノードＮ１に接続され、ゲートに入力信号ＸＡ
の相補信号／ＸＡが与えられ、ソースが接地端Ｖｓｓに
接続され、ボディに入力信号ＸＢの相補信号／ＸＢが与
えられ、電源端Ｖｃｃと出力端子Ｙとの間には抵抗素子
１５が接続されている。

【０１３０】いま、ｎＭＯＳトランジスタＭ３３，Ｍ３
４が共に前記図６に示す１６の特性を持つときの動作を
図２０の真理値表を用いて説明する。入力信号ＸＡ，Ｘ
Ｂが共に論理０のとき、ｎＭＯＳトランジスタＭ３３は
カットオフ、Ｍ３４は導通する。その結果、出力端子Ｙ
は抵抗素子１５によって充電され論理１が出力される。
入力信号ＸＡが論理０、ＸＢが論理１のとき、ｎＭＯＳ
トランジスタＭ３３のしきい値電圧はＶT1、ｎＭＯＳト
ランジスタＭ３４のしきい値電圧はＶT0である。ｎＭＯ
ＳトランジスタＭ３３のゲート・ソース間電圧はＶssで
あるが、ＶT1＜Ｖssであるため、ｎＭＯＳトランジスタ
Ｍ３３は導通し、ｎＭＯＳトランジスタＭ３４のゲート
・ソース間電圧はＶccであるため、ｎＭＯＳトランジス
タＭ３４は導通する。このとき、ｎＭＯＳトランジスタ
Ｍ３３，Ｍ３４の直列オン抵抗が抵抗素子１５の抵抗に
比べ小さければ出力端子Ｙには論理０が出力される。

【０１３１】入力信号ＸＡが論理１、ＸＢが論理０のと
き、ｎＭＯＳトランジスタＭ３３のしきい値電圧はＶT
0、ｎＭＯＳトランジスタＭ３４のしきい値電圧はＶT1
である。ＭＯＳトランジスタＭ３３のゲート・ソース間
電圧はＶccであるため、ｎＭＯＳトランジスタＭ３３は
導通し、ｎＭＯＳトランジスタＭ３４のゲート・ソース
間電圧はＶssであるが、ＶT1＜Ｖssであるため、ｎＭＯ
ＳトランジスタＭ３４は導通する。このとき、ｎＭＯＳ
トランジスタＭ３３，Ｍ３４の直列オン抵抗が抵抗素子
１５の抵抗に比べ小さければ出力端子Ｙには論理０が出
力される。入力信号ＸＡ，ＸＢが共に論理１のとき、Ｍ
ＯＳトランジスタＭ３３は導通、Ｍ３４はカットオフす
る。その結果、出力端子Ｙは抵抗素子１５によって充電
され論理１が出力される。

【０１３２】即ち、２入力ＥＸＮＯＲゲートが３素子で
実現できる。なお、本実施形態においては、ｎＭＯＳト
ランジスタＭ３３のゲートとボディの入力を入れ替えて
もよいし、ｎＭＯＳトランジスタＭ３４のゲートとボデ
ィの入力を入れ替えてもよい。また、出力端子Ｙにイン
バータ回路を接続し、インバータ回路の出力をＳｕｍ信
号、ノードＮ１をＣａｒｒｙ信号とすることで半加算器
が実現できる。

【０１３３】図１８（ｂ）は、４つのｎＭＯＳトランジ
スタで構成された２線２入力ＥＸＮＯＲゲートである。
ｎＭＯＳトランジスタＭ３３，Ｍ３４は図１８（ａ）と
同じ接続であり同じ動作をする。ｎＭＯＳトランジスタ
Ｍ３５のドレインは電源端Ｖｃｃに接続され、ゲートに
入力信号ＸＡが与えられ、ソースがノードＮ２に接続さ
れ、ボディに入力信号ＸＢの相補信号／ＸＢが与えら
れ、ｎＭＯＳトランジスタＭ３６のドレインがノードＮ
２に接続され、ゲートに入力信号ＸＡの相補信号／ＸＡ
が与えられ、ソースが出力端子Ｙに接続され、ボディに
入力信号ＸＢが与えられている。

【０１３４】いま、ｎＭＯＳトランジスタＭ３５，Ｍ３
６が共に前記図６に示す１６の特性を持つときの動作を
図２０の真理値表を用いて説明する。入力信号ＸＡ，Ｘ
Ｂが共に論理０のとき、ｎＭＯＳトランジスタＭ３３は
カットオフ、Ｍ３４，Ｍ３５，Ｍ３６は導通する。その
結果、出力端子Ｙは論理１が出力される。入力信号ＸＡ
が論理０、ＸＢが論理１のとき、ｎＭＯＳトランジスタ
Ｍ３３，Ｍ３４，Ｍ３５は導通、Ｍ３６はカットオフす
る。その結果、出力端子Ｙには論理０が出力される。入
力信号ＸＡが論理１、ＸＢが論理０のとき、ｎＭＯＳト
ランジスタＭ３３，Ｍ３４，Ｍ３６は導通、Ｍ３５はカ
ットオフする。その結果、出力端子Ｙには論理０が出力
される。入力信号ＸＡ，ＸＢが共に論理１のとき、ＭＯ
ＳトランジスタＭ３３，Ｍ３５，Ｍ３６は導通、Ｍ３４
はカットオフする。その結果、出力端子Ｙには論理１が
出力される。

【０１３５】即ち、２入力ＥＸＮＯＲゲートが４素子で
実現できる。なお、本実施形態においては、ｎＭＯＳト
ランジスタＭ３５のゲートとボディの入力を入れ替えて
もよいし、ｎＭＯＳトランジスタＭ３６のゲートとボデ
ィの入力を入れ替えてもよい。また、ｎＭＯＳトランジ
スタＭ３５のゲートに／ＸＡを入力し、ボディにＸＢを
入力し、ｎＭＯＳトランジスタＭ３６のゲートにＸＡを
入力し、ボディに／ＸＢを入力してもよい。さらに、こ
れらを組み合わせても本発明は有効である。また、出力
端しＹにインバータ回路を接続し、インバータ回路の出
力をＳｕｍ信号、ノードＮ１をＣａｒｒｙ信号とするこ
とで半加算器が実現できる。

【０１３６】図１８（ｃ）は、ｎＭＯＳトランジスタと
２つのｐＭＯＳトランジスタとで構成された２線２入力
ＥＸＮＯＲゲートである。ｎＭＯＳトランジスタＭ３
３，Ｍ３４は図１８（ａ）と同じ接続であり同じ動作を
する。ｐＭＯＳトランジスタＭ３７のソースは電源端Ｖ
ｃｃに接続され、ゲートに入力信号ＸＡが与えられ、ド
レインがノードＮ３に接続され、ボディに入力信号ＸＢ
の相補信号／ＸＢが与えられ、ｐＭＯＳトランジスタＭ
３８のソースがノードＮ３に接続され、ゲートに入力信
号ＸＡの相補信号／ＸＡが与えられ、ドレインが出力端
子Ｙに接続され、ボディに入力信号ＸＢが与えられてい
る。

【０１３７】いま、ｐＭＯＳトランジスタＭ３７，Ｍ３
８が共に前記図６に示す１６の特性を持つときの動作を
図２０の真理値表を用いて説明する。入力信号ＸＡ，Ｘ
Ｂが共に論理０のとき、ｎＭＯＳトランジスタＭ３３は
カットオフ、ｎＭＯＳトランジスタＭ３４とｐＭＯＳト
ランジスタＭ３７，Ｍ３８は導通する。その結果、出力
端子Ｙは論理１が出力される。入力信号ＸＡが論理０、
ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ３３，Ｍ
３４とｐＭＯＳトランジスタＭ３７は導通、ｐＭＯＳト
ランジスタＭ３８はカットオフする。その結果、出力端
子Ｙには論理０が出力される。入力信号ＸＡが論理１、
ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３３，Ｍ
３４とｐＭＯＳトランジスタＭ３８は導通、ｐＭＯＳト
ランジスタＭ３７はカットオフする。その結果、出力端
子Ｙには論理０が出力される。入力信号ＸＡ，ＸＢが共
に論理１のとき、ｎＭＯＳトランジスタＭ３３とｐＭＯ
ＳトランジスタＭ３７，Ｍ３８は導通、ｎＭＯＳトラン
ジスタＭ３４はカットオフする。その結果、出力端子Ｙ
には論理１が出力される。

【０１３８】即ち、２入力ＥＸＮＯＲゲートが４素子で
実現できる。なお、本実施形態においては、ｐＭＯＳト
ランジスタＭ３７のゲートとボディの入力を入れ替えて
もよいし、ｐＭＯＳトランジスタＭ３８のゲートとボデ
ィの入力を入れ替えてもよい。また、ｐＭＯＳトランジ
スタＭ３７のゲートに／ＸＡを入力し、ボディにＸＢを
入力し、ｐＭＯＳトランジスタＭ３８のゲートにＸＡを
入力し、ボディに／ＸＢを入力してもよい。さらに、こ
れらを組み合わせても本発明は有効である。また、出力
端子Ｙにインバータ回路を接続し、インバータ回路の出
力をＳｕｍ信号、ノードＮ１をＣａｒｒｙ信号とするこ
とで半加算器が実現できる。

【０１３９】図１９（ｄ）は、ｎＭＯＳトランジスタと
１つの抵抗素子で構成された２線２入力ＥＸＮＯＲゲー
トである。ｎＭＯＳトランジスタＭ３９のドレインが出
力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ソースが接地端Ｖｓｓに接続され、ボディに入力信
号ＸＢの相補信号／ＸＢが与えられ、ｎＭＯＳトランジ
スタＭ４０のドレインが出力端子Ｙに接続され、ゲート
に入力信号ＸＢが与えられ、ソースが接地端Ｖｓｓに接
続され、ボディに入力信号ＸＢの相補信号／ＸＢが与え
られ、電源端Ｖｃｃと出力端子Ｙとの間には抵抗素子１
５が接続されている。

【０１４０】いま、ｎＭＯＳトランジスタＭ３９，Ｍ４
０が共に前記図１６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ、ＸＢが共に論理０のとき、ｎＭＯＳ
トランジスタＭ３９，Ｍ４０共にカットオフする。その
結果、出力端子Ｙは抵抗素子１５によって充電され論理
１が出力される。入力信号ＸＡが論理０、ＸＢが論理１
のとき、ｎＭＯＳトランジスタＭ３９はカットオフ、Ｍ
４０は導通する。このとき、ｎＭＯＳトランジスタＭ４
０のオン抵抗が抵抗素子１５の抵抗に比べ小さければ出
力端子Ｙには論理０が出力される。入力信号ＸＡが論理
１、ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３９
は導通、Ｍ４０はカットオフする。このとき、ｎＭＯＳ
トランジスタＭ３９のオン抵抗が抵抗素子１５の抵抗に
比べ小さければ出力端子Ｙには論理０が出力される。入
力信号ＸＡ，ＸＢが共に論理１のとき、ｎＭＯＳトラン
ジスタＭ３９，Ｍ４０のしきい値電圧は共にＶT0であ
り、ｎＭＯＳトランジスタＭ３９，Ｍ４０のゲート・ソ
ース間電圧は共にＶccであるが、ＶT0＞Ｖccであるた
め、ｎＭＯＳトランジスタＭ３９，Ｍ４０は共にカット
オフする。その結果、出力端子Ｙは抵抗素子１５によっ
て充電され論理１が出力される。

【０１４１】即ち、２入力ＥＸＮＯＲゲートが３素子で
実現できる。なお、本実施形態においては、ｎＭＯＳト
ランジスタＭ３９のゲートとボディの入力を入れ替えて
もよいし、ｎＭＯＳトランジスタＭ４０のゲートとボデ
ィの入力を入れ替えてもよい。さらに、これらを組み合
わせても本発明は有効である。

【０１４２】図１９（ｅ）は、４つのｎＭＯＳトランジ
スタで構成された２線２入力ＥＸＮＯＲゲートである。
ｎＭＯＳトランジスタＭ３９，Ｍ４０は図１９（ｄ）と
同じ接続であり同じ動作をする。ｎＭＯＳトランジスタ
Ｍ４１のドレインは電源端Ｖｃｃに接続され、ゲートに
入力信号ＸＡが与えられ、ソースが出力端子Ｙに接続さ
れ、ボディに入力信号ＸＢが与えられ、ｎＭＯＳトラン
ジスタＭ４２のドレインが電源端Ｖｃｃに接続され、ゲ
ートに入力信号ＸＡの相補信号／ＸＡが与えられ、ソー
スが出力端子Ｙに接続され、ボディに入力信号ＸＢの相
補信号／ＸＢが与えられている。

【０１４３】いま、ｎＭＯＳトランジスタＭ４１，Ｍ４
２が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢが共に論理０のとき、ｎＭＯＳ
トランジスタＭ３９，Ｍ４０，Ｍ４１はカットオフ、Ｍ
４２は導通する。その結果、出力端子Ｙには論理１が出
力される。入力信号ＸＡが論理０、ＸＢが論理１のとき
は、ｎＭＯＳトランジスタＭ３９，Ｍ４１，Ｍ４２はカ
ットオフ、Ｍ４０は導通する。その結果、出力端子Ｙに
は論理０が出力される。入力信号ＸＡが論理１、ＸＢが
論理０のとき、ｎＭＯＳトランジスタＭ４０，Ｍ４１，
Ｍ４２はカットオフ、Ｍ３９は導通する。その結果、出
力端子Ｙには論理０が出力される。入力信号ＸＡ，ＸＢ
が共に論理１のとき、ＭＯＳトランジスタＭ３９，Ｍ４
０，Ｍ４２はカットオフ、Ｍ４１は導通する。その結
果、出力端子Ｙには論理１が出力される。

【０１４４】即ち、２入力ＥＸＮＯＲゲートが４素子で
実現できる。なお、本実施形態においては、ｎＭＯＳト
ランジスタＭ４１のゲートとボディの入力を入れ替えて
もよいし、ｎＭＯＳトランジスタＭ４２のゲートとボデ
ィの入力を入れ替えてもよい。さらに、これらを組み合
わせても本発明は有効である。

【０１４５】図１９（ｆ）は、２つのｎＭＯＳトランジ
スタと２つのｐＭＯＳトランジスタとで構成された２線
２入力ＥＸＮＯＲゲートである。ｎＭＯＳトランジスタ
Ｍ３９，Ｍ４０は図１９（ｄ）と同じ接続であり同じ動
作をする。ｐＭＯＳトランジスタＭ４３のソースは電源
端Ｖｃｃに接続され、ゲートに入力信号ＸＡが与えら
れ、ドレインが出力端子Ｙに接続され、ボディに入力信
号ＸＢが与えられ、ｐＭＯＳトランジスタＭ４４のソー
スが電源端Ｖｃｃに接続され、ゲートに入力信号ＸＡの
相補信号／ＸＡが与えられ、ドレインが出力端子Ｙに接
続され、ボディに入力信号ＸＢの相補信号／ＸＢが与え
られている。

【０１４６】いま、ｐＭＯＳトランジスタＭ４３，Ｍ４
４が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢが共に論理０のとき、ｎＭＯＳ
トランジスタＭ３９，Ｍ４０とｐＭＯＳトランジスタＭ
４４はカットオフ、ｐＭＯＳトランジスタＭ４３は導通
する。その結果、出力端子Ｙには論理１が出力される。
入力信号ＸＡが論理０、ＸＢが論理１のとき、ｎＭＯＳ
トランジスタＭ３９とｐＭＯＳトランジスタＭ４３，Ｍ
４４はカットオフ、ｎＭＯＳトランジスタＭ４０は導通
する。その結果、出力端子Ｙには論理０が出力される。
入力信号ＸＡが論理１、ＸＢが論理０のとき、ｎＭＯＳ
トランジスタＭ４０とｐＭＯＳトランジスタＭ４３，Ｍ
４４はカットオフ、ｎＭＯＳトランジスタＭ３９は導通
する。その結果、出力端子Ｙには論理０が出力される。
入力信号ＸＡ，ＸＢが共に論理１のとき、ｎＭＯＳトラ
ンジスタＭ３９，Ｍ４０とｐＭＯＳトランジスタＭ４３
はカットオフ、ｐＭＯＳトランジスタＭ４４は導通す
る。その結果、出力端子Ｙには論理１が出力される。

【０１４７】即ち、２入力ＥＸＮＯＲゲートが４素子で
実現できる。なお、本実施形態においては、ｐＭＯＳト
ランジスタＭ４３のゲートとボディの入力を入れ替えて
もよいし、ｐＭＯＳトランジスタＭ４４のゲートとボデ
ィの入力を入れ替えてもよい。さらにこれらを組み合わ
せても本発明は有効である。

【０１４８】（第１２の実施形態）次に、ＥＸＯＲゲー
トの実施形態を図２１及び図２２に示す。

【０１４９】図２１（ａ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された２線２入力ＥＸＯＲ
ゲートである。ｎＭＯＳトランジスタＭ４５のドレイン
が電源端Ｖｃｃに接続され、ゲートに入力信号ＸＡが与
えられ、ソースがノードＮに接続され、ボディに入力信
号ＸＢが与えられ、ｎＭＯＳトランジスタＭ４６のドレ
インがノードＮに接続され、ゲートに入力信号ＸＡの相
補信号／ＸＡが与えられ、ソースが出力端子Ｙに接続さ
れ、ボディに入力信号ＸＢの相補信号／ＸＢが与えら
れ、接地端Ｖｓｓと出力端子Ｙとの間には抵抗素子１５
が接続されている。

【０１５０】いま、ｎＭＯＳトランジスタＭ４５，Ｍ４
６が共に前記図６に示す１６の特性を持つときの動作を
前記図２７（ｂ）の真理値表を用いて説明する。入力信
号ＸＡ，ＸＢが共に論理０のとき、ｎＭＯＳトランジス
タＭ４５はカットオフ、Ｍ４６は導通する。その結果、
出力端子Ｙは抵抗素子１５によって放電され論理０が出
力される。入力信号ＸＡが論理０、ＸＢが論理１のと
き、ｎＭＯＳトランジスタＭ４５のしきい値電圧はＶT
1、ｎＭＯＳトランジスタＭ４６のしきい値電圧はＶT0
である。ｎＭＯＳトランジスタＭ４５のゲート・ソース
間電圧はＶssであるが、ＶT1＜Ｖssであるため、ｎＭＯ
ＳトランジスタＭ４５は導通し、ｎＭＯＳトランジスタ
Ｍ４６のゲート・ソース間電圧はＶccであるため、ｎＭ
ＯＳトランジスタＭ４６は導通する。このとき、ｎＭＯ
ＳトランジスタＭ４５，Ｍ４６の直列オン抵抗が抵抗素
子１５の抵抗に比べ小さければ出力端子Ｙには論理１が
出力される。入力信号ＸＡが論理１、ＸＢが論理０のと
き、ｎＭＯＳトランジスタＭ４５のしきい値電圧はＶT
0、ｎＭＯＳトランジスタＭ４６のしきい値電圧はＶT1
である。ＭＯＳトランジスタＭ４５のゲート・ソース間
電圧はＶccであるため、ｎＭＯＳトランジスタＭ３３は
導通し、ｎＭＯＳトランジスタＭ４６のゲート・ソース
間電圧はＶssであるが、ＶT1＜Ｖssであるため、ｎＭＯ
ＳトランジスタＭ４６は導通する。このとき、ｎＭＯＳ
トランジスタＭ４５，Ｍ４６の直列オン抵抗が抵抗素子
１５の抵抗に比べ小さければ出力端子Ｙには論理１が出
力される。入力信号ＸＡ，ＸＢが共に論理１のとき、ｎ
ＭＯＳトランジスタＭ４５は導通、Ｍ４６はカットオフ
する。その結果、出力端子Ｙは抵抗素子１５によって放
電され論理０が出力される。

【０１５１】即ち、２入力ＥＸＯＲゲートが３素子で実
現できる。なお、本実施形態においては、ｎＭＯＳトラ
ンジスタＭ４５のゲートとボディの入力を入れ替えても
よいし、ｎＭＯＳトランジスタＭ４６のゲートとボディ
の入力を入れ替えてもよい。また、出力端子ＹをＳｕｍ
信号、ノードＮをＣａｒｒｙ信号とすることで半加算器
が実現できる。

【０１５２】図２１（ｂ）は、２つのｎＭＯＳトランジ
スタと１つの抵抗素子で構成された２線２入力ＥＸＯＲ
ゲートである。ｎＭＯＳトランジスタＭ４７のソースが
出力端子Ｙに接続され、ゲートに入力信号ＸＡが与えら
れ、ドレインが電源端Ｖｃｃに接続され、ボディに入力
信号ＸＢの相補信号／ＸＢが与えられ、ｎＭＯＳトラン
ジスタＭ４８のソースが出力端子Ｙに接続され、ゲート
に入力信号ＸＡの相補信号／ＸＡが与えられ、ドレイン
が電源端Ｖｃｃに接続され、ボディに入力信号ＸＢが与
えられ、接地端Ｖｓｓと出力端子Ｙとの間には抵抗素子
１５が接続されている。

【０１５３】いま、ｎＭＯＳトランジスタＭ４７，Ｍ４
８が共に前記図６に示す１７の特性を持つ場合を考え
る。入力信号ＸＡ，ＸＢが共に論理０のとき、ｎＭＯＳ
トランジスタＭ４７のしきい値電圧はＶT1、ｎＭＯＳト
ランジスタＭ４８のしきい値電圧はＶT0である。ｎＭＯ
ＳトランジスタＭ４７はゲート・ソース間電圧はＶssで
あるためカットオフし、ｎＭＯＳトランジスタＭ４８の
ゲート・ソース間電圧はＶccであるが、ＶT0＞Ｖccであ
るため、カットオフする。その結果、出力端子Ｙは抵抗
素子１５によって放電され論理０が出力される。入力信
号ＸＡが論理０、ＸＢが論理１のとき、ｎＭＯＳトラン
ジスタＭ４７はカットオフし、Ｍ４８は導通する。この
とき、ｎＭＯＳトランジスタＭ４８のオン抵抗が抵抗素
子１５の抵抗に比べ小さければ出力端子Ｙには論理１が
出力される。

【０１５４】入力信号ＸＡが論理１、ＸＢが論理０のと
き、ｎＭＯＳトランジスタＭ４７は導通し、Ｍ４８はカ
ットオフする。このとき、ｎＭＯＳトランジスタＭ４８
のオン抵抗が抵抗素子１５の抵抗に比べ小さければ出力
端子Ｙには論理１が出力される。入力信号ＸＡ，ＸＢが
共に論理１のとき、ＭＯＳトランジスタＭ４７のしきい
値電圧はＶT0、ＭＯＳトランジスタＭ４８のしきい値電
圧はＶT1である。ｎＭＯＳトランジスタＭ４７は、ゲー
ト・ソース間電圧がＶccであるがＶT0＞Ｖccであるため
カットオフし、ｎＭＯＳトランジスタＭ４８はゲート・
ソース間電圧がＶssであるためカットオフする。その結
果、出力端子Ｙは抵抗素子１５によって放電され論理０
が出力される。

【０１５５】即ち、２入力ＥＸＯＲゲートが３素子で実
現できる。なお、本実施形態においては、ｎＭＯＳトラ
ンジスタＭ４７のゲートとボディの入力を入れ替えても
よいし、ｎＭＯＳトランジスタＭ４８のゲートとボディ
の入力を入れ替えてもよい。さらに、これらを組み合わ
せても本発明は有効である。

【０１５６】図２２（ｃ）は、１つのＮＯＲゲートと２
つのｎＭＯＳトランジスタと１つの抵抗素子で構成され
た２入力ＥＸＯＲゲートである。１８はＸＡ，ＸＢの２
つの入力信号が入力され、出力端子がＮ４であるＮＯＲ
ゲートである。ＮＯＲゲート１２は図２４（ａ）に示し
た従来例でも図４、図８、図９に示した本発明の実施形
態でもよい。ｎＭＯＳトランジスタＭ４９のドレインが
出力端子Ｙに接続され、ゲートがノードＮ４に接続さ
れ、ソースがノードＮ５に接続され、ボディに入力信号
ＸＡが与えられ、ｎＭＯＳトランジスタスタＭ５０のド
レインがノードＮ５に接続され、ゲートがノードＮ４に
接続され、ソースが接地端Ｖｓｓに接続され、ボディに
入力信号ＸＢが与えられ、電源端Ｖｃｃと出力端子Ｙと
の間には抵抗素子１５が接続されている。

【０１５７】いま、ｎＭＯＳトランジスタＭ４９，Ｍ５
０が共に前記図６に示す１６の特性を持つときの動作を
前記図２７（ｂ）の真理値表を用いて説明する。入力信
号ＸＡ，ＸＢが共に論理０のとき、ノードＮ４は論理１
であり、ｎＭＯＳトランジスタＭ４９，Ｍ５０は共に導
通する。このとき、ｎＭＯＳトランジスタＭ４９，Ｍ５
０の直列オン抵抗が抵抗素子１５の抵抗に比べ小さけれ
ば出力端子Ｙには論理０が出力される。入力信号ＸＡが
論理０、ＸＢが論理１のとき、ノードＮ４は論理０、ｎ
ＭＯＳトランジスタＭ４９のしきい値電圧はＶT0、ｎＭ
ＯＳトランジスタＭ５０のしきい値電圧はＶT1である。
ｎＭＯＳトランジスタＭ５０は、ゲート電圧がＶssであ
るがＶT1＜Ｖssであるため導通し、ｎＭＯＳトランジス
タＭ４９は、ゲート電圧がＶssであるためカットオフす
る。その結果、出力端子Ｙは抵抗素子１５によって充電
され論理１が出力される。

【０１５８】入力信号ＸＡが論理１、ＸＢが論理０のと
き、ノードＮ４は論理０、ｎＭＯＳトランジスタＭ４９
のしきい値電圧はＶT1、ｎＭＯＳトランジスタＭ５０の
しきい値電圧はＶT0である。ｎＭＯＳトランジスタＭ５
０は、ゲート電圧はＶssであるためカットオフし、ｎＭ
ＯＳトランジスタＭ４９は、ゲート電圧がＶssであるが
ＶT1＜Ｖssであるため導通する。その結果、出力端子Ｙ
は抵抗素子１５によって充電され論理１が出力される。
入力信号ＸＡ，ＸＢが共に論理１のとき、ノードＮ４は
論理０、ｎＭＯＳトランジスタＭ４９，Ｍ５０のしきい
値電圧は共にＶT1であり、ゲート電圧はＶssであるがＶ
T1＜Ｖssであるため導通する。このとき、ｎＭＯＳトラ
ンジスタＭ４９，Ｍ５０の直列オン抵抗が抵抗素子１５
の抵抗に比べ小さければ出力端子Ｙには論理０が出力さ
れる。

【０１５９】従って、ＮＯＲゲートとして２素子のゲー
トを用いたとき、２入力ＥＸＯＲゲートが５素子で実現
できる。また、出力端子ＹをＳｕｍ信号、ノードＮをＣ
ａｒｒｙ信号とすることで半加算器が実現できる。

【０１６０】図２２（ｄ）は、１つのＮＯＲゲート１８
と２つのｎＭＯＳトランジスタと１つの抵抗素子で構成
された２入力ＥＸＯＲゲートである。ｎＭＯＳトランジ
スタＭ４９のドレインが出力端子Ｙに接続され、ゲート
に入力信号ＸＡが与えられ、ソースがノードＮ５に接続
され、ボディがノードＮ４に接続され、ｎＭＯＳトラン
ジスタのドレインがノードＮ５に接続され、ゲートに入
力信号ＸＢが与えられ、ソースが接地端Ｖｓｓに接続さ
れ、ボディがノードＮ４に接続され、電源端Ｖｃｃと出
力端子Ｙとの間には抵抗素子１５が接続されている。

【０１６１】いま、ｎＭＯＳトランジスタＭ４９，Ｍ５
０が共に前記図６に示す１６の特性を持つときの動作を
前記図２７（ｂ）の真理値表を用いて説明する。入力信
号ＸＡ，ＸＢが共に論理０のとき、ノードＮ４は論理１
であり、ＭＯＳトランジスタＭ４９，Ｍ５０は共に導通
する。このとき、ｎＭＯＳトランジスタＭ４９，Ｍ５０
の直列オン抵抗が抵抗素子１５の抵抗に比べ小さければ
出力端子Ｙには論理０が出力される。入力信号ＸＡが論
理０、ＸＢが論理１のとき、ノードＮ４は論理０、ｎＭ
ＯＳトランジスタＭ４９のしきい値電圧はＶT0、ｎＭＯ
ＳトランジスタＭ５０のしきい値電圧はＶT1である。ｎ
ＭＯＳトランジスタＭ５０は、ゲート電圧Ｖssであるが
ＶT1＜Ｖssであるため導通し、ｎＭＯＳトランジスタＭ
４９は、ゲート電圧Ｖssであるためカットオフする。そ
の結果、出力端子Ｙは抵抗素子１５によって充電され論
理１が出力される。

【０１６２】入力信号ＸＡが論理１、ＸＢが論理０のと
き、ノードＮ４は論理０、ｎＭＯＳトランジスタＭ４９
のしきい値電圧はＶT1、ｎＭＯＳトランジスタＭ５０の
しきい値電圧はＶT0である。ｎＭＯＳトランジスタＭ５
０は、ゲート電圧Ｖssであるためカットオフし、ＭＯＳ
トランジスタＭ４９は、ゲート電圧がＶssであるがＶT1
＜Ｖssであるため導通する。その結果、出力端子Ｙは抵
抗素子１５によって充電され論理１が出力される。入力
信号ＸＡ，ＸＢが共に論理１のとき、ノードＮ４は論理
０、ｎＭＯＳトランジスタＭ４９，Ｍ５０のしきい値電
圧は共にＶT1であり、ゲート電圧はＶssであるがＶT1＜
Ｖssであるため導通する。このとき、ｎＭＯＳトランジ
スタＭ４９，Ｍ５０の直列オン抵抗が抵抗素子１５の抵
抗に比べ小さければ出力端子Ｙには論理０が出力され
る。

【０１６３】従って、ＮＯＲゲートとして２素子のゲー
トを用いたとき、２入力ＥＸＯＲゲートが５素子で実現
できる。また、出力端子ＹをＳｕｍ信号、ノードＮをＣ
ａｒｒｙ信号とすることで半加算器が実現できる。

【０１６４】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、２入力ＮＡＮＤゲ
ート、４入力ＮＡＮＤゲート、２入力ＡＮＤゲート、４
入力ＡＮＤゲート、２入力ＮＯＲゲート、４入力ＮＯＲ
ゲート、２入力ＯＲゲート、４入力ＯＲゲートについて
示したが、これをｎ入力（ｎは５以上の自然数）に拡張
することも可能である。また、２入力ＥＸＮＯＲゲー
ト、２入力ＥＸＯＲゲートについての実施形態を示した
が、これをｍ入力（ｍは３以上の自然数）に拡張するこ
とも可能である。また、パスゲート論理に適用すること
も可能である。また、これらを組み合わせて様々な論理
回路を作ることができる。さらに、１つの論理回路を構
成する複数のＭＯＳトランジスタに図６に示す１６、１
７の特性を組み合わせることによって、様々な論理回路
を作ることができる。

【０１６５】また、実施形態ではＳＯＩ基板を用いた
が、素子領域は必ずしもシリコンに限るものではなく、
絶縁膜上に形成された半導体層であれば用いることが可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。

【０１６６】

【発明の効果】以上詳述したように本発明によれば、１
つの機能を有する基本ゲートを少ない素子数で構成する
ことができ、従って同じチップ面積で多くの機能を持つ
論理回路を形成することができる。また、同じ論理回路
を小さなチップ面積で構成できるため、チップコストが
大幅に低下すると共に消費電力が大幅に減少され、高性
能かつ低消費電力の半導体集積回路装置を実現すること
が可能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＭＯＳトランジスタの
平面図及び断面図。

【図２】第２の実施形態に係わるＭＯＳトランジスタの
平面図及び断面図。

【図３】第３の実施形態に係わるＭＯＳトランジスタの
平面図及び断面図。

【図４】第４の実施形態に係わる２入力論理ゲート（Ｎ
ＯＲ，ＮＡＮＤ）の回路構成を示す図。

【図５】第４の実施形態における抵抗素子の各種例を示
す図。

【図６】ｎＭＯＳトランジスタのゲート・ソース間電圧
とドレイン電流との関係を示す図。

【図７】２入力ＮＡＮＤゲート及び２入力ＮＯＲゲート
の真理値表を示す図。

【図８】第５の実施形態に係わる２入力論理ゲート（Ｎ
ＯＲ，ＮＡＮＤ）の回路構成を示す図。

【図９】第５の実施形態に係わる２入力論理ゲート（Ｎ
ＯＲ，ＮＡＮＤ）の回路構成を示す図。

【図１０】第６の実施形態に係わる２入力論理ゲート
（ＯＲ，ＡＮＤ）の回路構成を示す図。

【図１１】第６の実施形態に係わる２入力論理ゲート
（ＯＲ，ＡＮＤ）の回路構成を示す図。

【図１２】第６の実施形態に係わる２入力論理ゲート
（ＯＲ，ＡＮＤ）の回路構成を示す図。

【図１３】２入力ＡＮＤゲート及び２入力ＯＲゲートの
真理値表を示す図。

【図１４】第７の実施形態に係わる４入力ＮＡＮＤゲー
トの回路構成を示す図。

【図１５】第８の実施形態に係わる４入力ＮＯＲゲート
の回路構成を示す図。

【図１６】第９の実施形態に係わる４入力ＡＮＤゲート
の回路構成を示す図。

【図１７】第１０の実施形態に係わる４入力ＯＲゲート
の回路構成を示す図。

【図１８】第１１の実施形態に係わる２線２入力ＥＸＮ
ＯＲゲートの回路構成を示す図。

【図１９】第１１の実施形態に係わる２線２入力ＥＸＮ
ＯＲゲートの回路構成を示す図。

【図２０】２入力ＥＸＮＯＲゲートゲートの真理値表を
示す図。

【図２１】第１２の実施形態に係わる２線２入力ＥＸＯ
Ｒゲートの回路構成を示す図。

【図２２】第１２の実施形態に係わる２線２入力ＥＸＯ
Ｒゲートの回路構成を示す図。

【図２３】従来の２入力ＮＡＮＤゲートと真理値表を示
す図。

【図２４】従来の２入力ＮＯＲゲートと真理値表を示す
図。

【図２５】従来の２入力ＡＮＤゲートと真理値表を示す
図。

【図２６】従来の２入力ＯＲゲートと真理値表を示す
図。

【図２７】従来の２入力ＥＸＯＲゲートと真理値表を示
す図。

【符号の説明】

１…シリコン基板 ２…シリコン酸化膜（絶縁膜） ３…ボディ（半導体基板） ４…素子分離領域 ５…ソース／ドレイン領域 ６…第１ゲート ７…第１ゲート電極 ８…ボディ電極 ９…ボディコンタクト １０…拡散層 １１…下部第２ゲート １２…下部第２ゲート電極 １３…側壁部第２ゲート １４…側壁部第２ゲート電極 １５…抵抗素子 １６，１７…電流電圧特性 １８…ＮＯＲゲート ＸＡ，ＸＢ，ＸＣ，ＸＤ…入力信号 ／ＸＡ，／ＸＢ…相補信号 Ｙ，／Ｙ…出力信号 Ｎ，Ｎ１，Ｎ２，Ｎ３，Ｎ４…ノード Ｍ１〜Ｍ５０…ＭＯＳトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】絶縁膜上の半導体基板に形成されたＭＯＳ
   トランジスタを具備してなり、ゲートに第１の信号が入
   力され、基板領域に第２の信号が入力され、第１及び第
   ２の入力信号の組み合わせにより１つの論理信号を出力
   することを特徴とする半導体集積回路装置。
2. 【請求項２】絶縁膜上の半導体基板に形成され、基板領
   域の上に第１のゲートを有し、かつ基板領域の下に第２
   のゲートを有するＭＯＳトランジスタを具備してなり、
   第１のゲートに第１の信号が入力され、第２のゲートに
   第２の信号が入力され、第１及び第２の入力信号の組み
   合わせにより１つの論理信号を出力することを特徴とす
   る半導体集積回路装置。
3. 【請求項３】絶縁膜上の半導体基板に形成され、基板領
   域の上に第１のゲートを有し、かつ基板領域の側壁に第
   ２のゲートを有するＭＯＳトランジスタを具備してな
   り、第１のゲートに第１の信号が入力され、第２のゲー
   トに第２の信号が入力され、第１及び第２の入力信号の
   組み合わせにより１つの論理信号を出力することを特徴
   とする半導体集積回路装置。
4. 【請求項４】前記ＭＯＳトランジスタと抵抗素子とを接
   続して論理回路を構成したことを特徴とする請求項１〜
   ３のいずれかに記載の半導体集積回路装置。
5. 【請求項５】前記ＭＯＳトランジスタを少なくとも２つ
   接続して、ＣＭＯＳ構造の論理回路を構成したことを特
   徴とする請求項１〜３のいずれかに記載の半導体集積回
   路装置。