JPH05152937A - 論理ゲート回路 - Google Patents

論理ゲート回路

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JPH05152937A
JPH05152937A JP3310428A JP31042891A JPH05152937A JP H05152937 A JPH05152937 A JP H05152937A JP 3310428 A JP3310428 A JP 3310428A JP 31042891 A JP31042891 A JP 31042891A JP H05152937 A JPH05152937 A JP H05152937A
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terminal
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input terminal
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JP3310428A
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English (en)
Inventor
Kazutaka Mori
Shigeru Nakahara
茂 中原
和孝 森
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Abstract

(57)【要約】 【目的】 論理LSIにおいて、チップ全体の高集積化
のために縮小化が図られ且つ、信号伝播の遅延が少なく
高速動作を可能とした論理ゲート回路を提供する。 【構成】 複数の入力端子101,102と出力端子1
03とを有し、各入力端子と出力端子との間に夫々MO
SFET10,20が接続され、各MOSFETのゲー
ト端子13,23に互いに他の入力端子102,101
からの信号が印加される。出力端子103と回路の電源
端子(接地点)との間には複数(n個)のMOSFET
30,40が直列に接続され、これらの直列形態のMO
SFETの各々のゲート端子33,43には、前記複数
の入力端子102,101が夫々接続される。この回路
において、例えば前記MOSFET10,20をp形と
し、MOSFET30,40をn形とすれば排他的論理
和回路が構成される。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、論理回路技術さらには
MOS集積回路における論理回路に適用して特に有効な
技術に関し、例えば排他的論理和回路又は排他的論理積
回路に利用して有用な技術に関する。

【0002】

【従来の技術】高速処理が要求される論理集積回路にお
いては、排他的論理和回路をNANDやNOR等の論理
回路との組合せによって構成することなく、それ専用の
構成として、動作速度を高めるようにしている。その一
例としては、例えば図5に示されるものが公知である。
同図に示す従来の排他的論理和回路300は、6個のM
OSFETによって構成され、このうち4つのMOSF
ETで第1のインバータINV1及び第2のインバータ
INV2が構成されている。かかる構成の従来の排他的
論理和回路300は、入力端子301に入力される信号
がハイレベルのとき直接nMOS2をオンさせて、入力
信号をインバータINV2によって反転した信号を出力
端子OUTより出力できる構成とし、一方、入力端子3
02にロウレベルの信号が現れたときにはインバータI
NV1を駆動してnMOS1をオンさせ、入力端子30
1への入力信号が上記nMOS1を介して出力端子より
出力されるようになっている。

【0003】

【発明が解決しようとする課題】しかしながら上記従来
の排他的論理和回路300では、入力端子302の信号
によりインバータINV1を駆動させ、このインバータ
INV1からの信号によってnMOS1をオンさせたと
きに、入力端子301の信号がnMOS1を介して出力
されると云う一連の動作が、当該排他的論理和回路の動
作速度を律速するため、信号伝播の遅延時間が大きく、
回路性能を低下させていた。更に、上記従来の排他的論
理和回路は6個の素子(MOSトランジスタ)にて形成
されていたが、近年のLSIチップサイズの縮小化と云
う要請に応えるべく、排他的論理和回路自体の更なる縮
小化が望まれている。

【0004】本発明はかかる事情に鑑みてなされたもの
で、論理LSIにおいてチップ全体の高集積化を図ると
共に、信号伝播の遅延が少なく高速動作可能な論理ゲー
ト回路を提供することを目的とする。

【0005】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の論理ゲート回路は、複数
(n個)の入力端子と、1つの出力端子とを有し、前記
各入力端子と前記出力端子との間に夫々MOSFETが
接続され、各MOSFETのゲート端子に他の入力端子
からの信号が印加されると共に、出力端子と回路の電源
端子との間には複数(n個)のMOSFETが直列に接
続され、これらの直列形態のMOSFETの各々のゲー
ト端子には、前記複数の入力端子が夫々接続されてな
る。かかる論理ゲート回路において、前記複数の入力端
子と出力端子の間に夫々介在された複数のMOSFET
をp形MOSFETとし、前記出力端子と回路の電源端
子との間に直列に接続された複数のMOSFETをn形
MOSFETとし、電源端子を接地点とすると排他的論
理和回路が構成される。また、前記複数の入力端子と出
力端子の間に夫々介在された複数のMOSFETをn形
MOSFETとし、前記出力端子と回路の電源端子との
間に直列に接続された複数のMOSFETをp形MOS
FETとし、接続端子を電源電圧に接続すると排他的論
理積回路が構成される。

【0006】

【作用】排他的論理和回路又は排他的論理積回路を4個
のMOSFETの組合せで達成することができ、チップ
の面積の縮小化が図られ、一方では、回路の入力端子と
出力端子との間にインバータのような論理ゲートが存在
していないため、信号伝播遅延が少なく、高速動作可能
な論理回路構成が得られる。

【0007】

【実施例】[第1実施例]以下、本発明の第1実施例を
添付図面を参照して詳細に説明する。図1は本発明に係
る排他的論理和回路の回路図、図2は当該回路の真理値
表である。図1に示すように本発明の排他的論理和回路
(EOR回路)100は、2個のp形MOSFET(第
1のpMOSFET10,第2のpMOSFET20)
と2個のn形MOSFET(第3のpMOSFET3
0,第4のpMOSFET40)とから成る。

【0008】より具体的には、EOR回路100の入力
端子の一方(第1の入力端子101)には、pMOS1
0のソース・ドレイン端子11と、pMOS20のゲー
ト端子23と、nMOS40のゲート端子43とが接続
されている。又、EOR回路100の入力端子の他方
(第2の入力端子102)には、pMOS10のゲート
端子13と、pMOS20のソース・ドレイン端子21
と、nMOS30のゲート端子33とが接続されてい
る。そしてEOR回路100の出力端子103には、p
MOS10のソース・ドレイン端子12と、pMOS2
0のソース・ドレイン端子22と、nMOS40のソー
ス・ドレイン端子41とが接続されている。又、nMO
S40は、そのソース・ドレイン端子42が前記nMO
S30の一方のソース・ドレイン端子31に接続され、
該nMOS30の他方のソース・ドレイン端子32は接
地点に接続されている。

【0009】本発明のEOR回路100は、上記のよう
に4つのMOSFETが互いに接続されていて、以下の
ように動作する。 先ず、入力端子101及び入力端子102にロウレベ
ル(低電位)が入力された場合を考える。入力端子10
1側に関しては、pMOS20のゲート端子23がロウ
レベルとなって該pMOS20が導通(オン)状態に変
換され、入力端子102の信号が出力103に出力可能
な状態となる。このとき入力端子102にもロウレベル
の信号が入力されているため、入力端子102から出力
端子103へはロウレベルの信号が出力されることとな
る。このとき入力端子102のロウレベル信号はpMO
S10のゲート端子13にも送られており、当該pMO
S10が導通状態となって入力端子101の信号が出力
103に出力可能な状態となる。このとき入力端子10
1からもロウレベルの信号が出力されているため、出力
端子103へはロウレベルの信号が出力される。又、n
MOS40はゲート端子43が入力端子101に接続さ
れているため遮断(オフ)された状態に、更に、nMO
S30に関してもゲート端子33が入力端子102に接
続されているため遮断(オフ)された状態となって出力
端子103と接地点とが遮断される。この結果、入力端
子101,102の入力レベルが共にロウレベルのとき
には、出力端子103からロウレベルの信号が出力され
ることとなる。

【0010】次に、入力端子101にロウレベル(低
電位)が入力され、入力端子102にハイレベル(高電
位)が入力された場合を考える。入力端子101側に関
しては、pMOS20のゲート端子23がロウレベルで
該pMOS20が導通(オン)状態に変換され、入力端
子102の信号が出力103に出力可能な状態となる。
このとき入力端子102にはハイレベルの信号が入力さ
れているため当該入力端子102から出力端子103へ
はハイレベルの信号が出力されることとなる。一方、こ
のとき入力端子102のハイレベル信号はpMOS10
のゲート端子13に送られており、当該pMOS10が
遮断(オフ)状態となる。従って入力端子101のロウ
レベル信号は出力端子103に出力されない。又、ゲー
ト端子33が入力端子102に接続されたnMOS30
はハイレベル信号を受けて導通(オン)された状態に変
換されるが、nMOS40は、そのゲート端子43が入
力端子101に接続され遮断(オフ)された状態となっ
ているので、出力端子103とアースとの接続状態が遮
断され、従って、上記入力端子102から入力されたハ
イレベルの信号がそのまま出力端子103から出力され
ることとなる。

【0011】反対に、入力端子101にハイレベル
(高電位)が入力され、入力端子102にロウレベル
(低電位)が入力された場合を考える。入力端子101
側に関しては、pMOS20ゲート端子23にハイレベ
ルが入力されるので該pMOS20は遮断(オフ)状態
に変換され、入力端子102の信号が出力103に出力
されないようになっている。一方、このとき入力端子1
02のロウレベル信号はpMOS10のゲート端子13
に送られており、当該pMOS10が導通(オン)状態
となって入力端子101の信号が出力103に出力可能
な状態となる。上述のようにこのとき入力端子101に
は、ハイレベルの信号が入力されているため出力端子1
03の出力はハイレベルとなる。このとき、nMOS4
0のゲート端子43に入力端子101のハイレベルが入
力されるため、該nMOS40は導通(オン)状態に変
換されるが、nMOS30側のゲート端子33に入力端
子102からのロウレベルが入力されて、該nMOS3
0が遮断(オフ)された状態となっているため、出力端
子103とアースとの接続状態が遮断される。この結
果、入力端子101の入力レベルがハイレベル、入力端
子102の入力レベルがロウレベルのときには、出力端
子103の出力レベルはハイレベルとなる。

【0012】次いで、入力端子101及び入力端子1
02に、共にハイレベル(高電位)が入力された場合を
考える。入力端子101側に関しては、pMOS20の
ゲート端子23にハイレベルが入力されるのでpMOS
20が遮断(オフ)状態に変換され、入力端子102の
信号が出力103に出力できない状態となる。一方では
入力端子102のハイレベル信号がpMOS10のゲー
ト端子11に送られ、当該pMOS10が遮断(オフ)
状態となって入力端子101の信号が出力103に出力
できない状態となる。このときnMOS30,nMOS
40に関しては、ゲート端子43が入力端子101に接
続されたnMOS40、ゲート端子33が入力端子10
2に接続されたnMOS30は共に導通(オン)された
状態となって、出力端子103がアースに導電接続され
る。この結果、入力端子101,102の入力レベルが
共にハイレベルのときには、出力端子103の出力レベ
ルはロウレベルとなる。以上詳述したように、図1に示
す回路は、図2に示す真理値表に従って動作することと
なり、4個のMOSFETから成るEOR回路が達成さ
れる。

【0013】このように構成された本発明の第1実施例
に係わるEOR回路100においては、回路の信号伝播
遅延時間を律速する信号伝播経路(以下「律速パス」と
称す)は、図5に示した従来のEOR回路300のパス
と比較した場合、その信号伝播の速度が速くなる。即
ち、従来のEOR回路300では、律速パスは、入力端
子301から出力端子OUTへの経路であり、この律速
パスは、前述したように入力端子302の出力が、先ず
インバータINV1を駆動し、このインバータ出力が更
にnMOS10を導通(オン)させることにより形成さ
れ、この状態で初めて入力端子301からの入力信号が
出力端子OUT側に送られる。従ってインバータINV
1を介した分だけ伝播速度が遅くなる。

【0014】本発明のEOR回路100の回路構成にお
いて回路の信号伝播遅延時間を律速するのは、入力端子
102からの信号によりnMOS30が導通(オン)さ
れ、この状態で、入力端子101からの出力によりnM
OS40が導通(オン)されて、当該nMOS30,n
MOS40を介して出力端子103が接地されて、出力
端子103からロウレベル信号(低電位)が出力される
パスである。従って上記2つの回路遅延時間を比較した
場合、本発明の第1実施例に係わるEOR回路100で
は、従来のEOR回路300のINV1による遅延時間
が、あたかもnMOS40のソース端子41からドレイ
ン端子42に低電位が伝わるまでの時間に置き換えられ
たようにその遅延時間が短縮され、これらの遅延時間の
差の分、本発明のEOR回路100は、従来のEOR回
路300に比して回路動作速度が高速となる。

【0015】[第2実施例]次に本発明による回路構成
を排他的論理積回路に適用した第2実施例について図3
及び図4を参照して説明する。ここで、図3は第2実施
例に係わる排他的論理積回路の回路図、図4は当該回路
の真理値表である。図3に示すように排他的論理積回路
(ENOR回路)200は、2個のn形MOSFET
(第1のnMOSFET210,第2のnMOSFET
220)と2個のp形MOSFET(第3のpMOSF
ET230,第4のpMOSFET240)とから成
る。

【0016】即ち、同図に示すようにENOR回路20
0の入力端子の一方(第1の入力端子201)には、n
MOS210のソース・ドレイン端子211と、nMO
S220のゲート端子223と、pMOS240のゲー
ト端子243とが接続されている。又、ENOR回路2
00の入力端子の他方(第2の入力端子202)には、
nMOS210のゲート端子213と、nMOS220
のソース・ドレイン端子221と、pMOS230のゲ
ート端子233とが接続されている。そしてENOR回
路200の出力端子203には、nMOS210のソー
ス・ドレイン端子212と、nMOS220のソース・
ドレイン端子222と、pMOS240のソース・ドレ
イン端子241とが接続されている。又、pMOS24
0は、そのソース・ドレイン端子242が前記pMOS
230の一方のソース・ドレイン端子231に接続さ
れ、該pMOS230の他方のソース・ドレイン端子2
32は電源電圧Vccに接続されている。

【0017】上記構成のENOR回路200は、以下の
ように動作する。 先ず、入力端子201及び入力端子202に、共にロ
ウレベル(低電位)が入力されると、ロウレベル信号を
受けたnMOS220は遮断(オフ)状態に変換され、
入力端子202の信号が出力203に出力できない状態
となる。同様に、ロウレベル信号を受けたnMOS21
0も遮断(オフ)状態となって入力端子201の信号が
出力203に出力できない状態となる。このときpMO
S230,pMOS240に関しては、共に導通(オ
ン)された状態となって、出力端子203が電源電圧に
接続され、当該出力端子203の出力レベルはロウレベ
ルとなる。

【0018】入力端子201にロウレベル(低電位)
が入力され、入力端子202にハイレベル(高電位)が
入力された場合には、入力端子201からのロウレベル
信号を受けたnMOS220は遮断(オフ)状態に変換
され、入力端子202の信号は出力203に出力されな
い。このとき入力端子202のハイレベル信号を受けた
nMOS210は導通(オン)状態となって入力端子2
01の信号が出力203に出力可能な状態となる。この
とき入力端子201には、ロウレベルの信号が入力され
ているため出力端子203の出力はロウレベルとなる。
このとき、pMOS240のゲート端子243に入力端
子201のロウレベルが入力されるため、該pMOS2
40は導通(オン)状態に変換されるが、pMOS23
0のゲート端子233に入力端子202からのハイレベ
ルが入力されて、該pMOS230が遮断(オフ)され
た状態となっているため、出力端子203と電源電圧と
の接続状態が遮断される。この結果、出力端子203の
出力レベルはロウレベルとなる。

【0019】入力端子201にハイレベル(高電位)
が入力され、入力端子202にロウレベル(低電位)が
入力された場合には、入力端子201からのハイレベル
信号を受けたnMOS220は導通(オン)状態に変換
され、入力端子202からの信号(ロウレベル)が出力
端子203に出力される。このとき入力端子202のロ
ウレベル信号はnMOS210に送られ、当該nMOS
210が遮断(オフ)状態となって入力端子201のハ
イレベル信号が出力端子203に出力されなくなる。
又、pMOS230は入力202からのロウレベル信号
を受けて導通(オン)された状態に変換されるが、pM
OS240は入力端子201に接続されて遮断(オフ)
された状態となっているので、出力端子203と電源電
圧との接続状態が遮断され、従って、上記入力端子20
2から入力されたロウレベルの信号がそのまま出力端子
203から出力される。

【0020】入力端子201及び入力端子202共に
ハイレベル(高電位)が入力された場合には、nMOS
220のゲート端子223がハイレベルとなって導通
(オン)状態に変換され、入力端子202にハイレベル
の信号が入力されているため、出力端子203からハイ
レベルの信号が出力される。このとき入力端子202の
ハイレベル信号を受けたnMOS210も導通状態とな
って入力端子201の信号が出力203に出力可能な状
態となる。このとき出力端子203の信号はハイレベル
となる。このときpMOS240,pMOS230は、
夫々入力端子201,202からのハイレベル信号を受
けて遮断(オフ)された状態になって出力端子203と
電源電圧Vccとが遮断される。この結果、出力端子2
03からハイレベルの信号が出力されることとなる。

【0021】以上詳述したように、図3に示す回路は、
図4に示す真理値表に従って動作することとなり、4個
のMOS2FETから成るENOR回路が達成される。
このように構成された本発明の第2実施例に係わるEN
OR回路200も、回路の遅延時間を律速する信号伝播
経路(以下「律速パス」と称す)に、インバータ等の論
理ゲートが存在されていないため、回路の高速動作が可
能となる。また、回路を構成する素子が4個と少ないた
めLSIチップ面積の縮小化が図られる。

【0022】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では排他的論理和回路及び排他的論理積回路につ
いて説明したが、他の論理を構成することも可能であ
り、その場合にも面積の縮小化、信号伝播の高速化と云
う本発明の効果が得られる。また、上述した第1及び第
2実施例では、2入力の論理ゲート回路を用いて本発明
を説明したが、3入力、或はそれ以上の入力端子を有す
る多入力論理ゲート回路を構成する場合にも本発明は適
用可能である。

【0023】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、論理集積回路において、論理ゲ
ート回路の面積の縮小化によりLSIチップ全体の高集
積化を図ると共に、排他的論理和回路の信号伝播の遅延
が少なく高速動作を可能とすることができる。

【図面の簡単な説明】

【図1】本発明の第1実施例に係る排他的論理和回路の
回路図である。

【図2】上記排他的論理和回路の真理値表である。

【図3】本発明の第2実施例に係わる排他的論理積回路
の回路図である。

【図4】上記排他的論理和回路の真理値表である。

【図5】従来の排他的論理和回路を構成する論理ゲート
回路の回路図である。

【符号の説明】

10,20,230,240 pMOSFET 30,40,210,220 nMOSFET 100 排他的論理和回路(EOR回路) 200 排他的論理積回路(ENOR回路)

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数(n個)の入力端子と、1つの出力
    端子とを有し、前記各入力端子と前記出力端子との間に
    夫々MOSFETが接続され、各MOSFETのゲート
    端子に他の入力端子からの信号が印加されると共に、出
    力端子と回路の電源端子との間には複数(n個)のMO
    SFETが直列に接続され、これらの直列形態のMOS
    FETの各々のゲート端子には、前記複数の入力端子が
    夫々接続されてなることを特徴とする論理ゲート回路。
  2. 【請求項2】 前記複数の入力端子と出力端子の間に夫
    々介在された複数のMOSFETはp形MOSFETで
    あり、前記出力端子と回路の電源端子との間に直列に接
    続された複数のMOSFETはn形MOSFETである
    ことを特徴とする請求項1記載の論理ゲート回路。
  3. 【請求項3】 前記複数の入力端子と出力端子の間に夫
    々介在された複数のMOSFETはn形MOSFETで
    あり、前記出力端子と回路の電源端子との間に直列に接
    続された複数のMOSFETはp形MOSFETである
    ことを特徴とする請求項1記載の論理ゲート回路。
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