JPH0446013B2 - - Google Patents
Info
- Publication number
- JPH0446013B2 JPH0446013B2 JP57187278A JP18727882A JPH0446013B2 JP H0446013 B2 JPH0446013 B2 JP H0446013B2 JP 57187278 A JP57187278 A JP 57187278A JP 18727882 A JP18727882 A JP 18727882A JP H0446013 B2 JPH0446013 B2 JP H0446013B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- transistor
- signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路により構成されるデイ
ジタル信号入力回路に関し、特にMOSメモリ集
積回路、MOS論理集積回路の信号入力回路とし
て用いるので適した信号入力回路に及びその制御
方法に関する。
ジタル信号入力回路に関し、特にMOSメモリ集
積回路、MOS論理集積回路の信号入力回路とし
て用いるので適した信号入力回路に及びその制御
方法に関する。
上記のような信号入力回路として従来から用い
られているものとして第１図に示すものがある。
られているものとして第１図に示すものがある。
この信号入力回路は、信号入力段にNORゲー
トを用い、イネーブル制御信号としてデイセーブ
ル状態で高レベルとなるものを用いるもので、
デイセーブル状態のとき、NORゲートの出力が
低レベルにクランプされるため、これにより入力
段ゲートの電源VDDと接地電位VSS間の電流のパ
スを遮断する。
トを用い、イネーブル制御信号としてデイセーブ
ル状態で高レベルとなるものを用いるもので、
デイセーブル状態のとき、NORゲートの出力が
低レベルにクランプされるため、これにより入力
段ゲートの電源VDDと接地電位VSS間の電流のパ
スを遮断する。
しかしながら、イネーブル制御信号が高レ
ベル（即ちデイセーブル状態）になることによ
り、NORゲートの出力（ノードＡ）が低レベル
に変化し、信号入力が高レベルになつたのと同じ
信号が、内部回路に伝搬する。このため、それに
よる電力消費が内部回路に発生する。また、その
後イネーブル制御信号が低レベル（イネーブ
ル状態）に復帰した時の、入力信号の内部回路へ
の伝搬遅延時間は、入力信号の変化時と同じだけ
を要する。
ベル（即ちデイセーブル状態）になることによ
り、NORゲートの出力（ノードＡ）が低レベル
に変化し、信号入力が高レベルになつたのと同じ
信号が、内部回路に伝搬する。このため、それに
よる電力消費が内部回路に発生する。また、その
後イネーブル制御信号が低レベル（イネーブ
ル状態）に復帰した時の、入力信号の内部回路へ
の伝搬遅延時間は、入力信号の変化時と同じだけ
を要する。
さらに、チツプ入力制御信号からイネーブル制
御信号が形成されて第１図の入力ゲート回路に到
達するまでの遅延時間を含めると制御信号の変化
によつて内部回路をアクセスする場合のアクセス
時間は信号入力が変化しないにも拘らず、信号入
力変化時に比べて大幅に遅れることになる。ま
た、イネーブル制御信号の低レベルの復帰によ
り、入力段から内部回路までの各ゲートに変化が
起こるので多大な電力消費が発生する。
御信号が形成されて第１図の入力ゲート回路に到
達するまでの遅延時間を含めると制御信号の変化
によつて内部回路をアクセスする場合のアクセス
時間は信号入力が変化しないにも拘らず、信号入
力変化時に比べて大幅に遅れることになる。ま
た、イネーブル制御信号の低レベルの復帰によ
り、入力段から内部回路までの各ゲートに変化が
起こるので多大な電力消費が発生する。
本発明の目的は、電力消費が小さく、またアク
セス時間が短い信号入力回路およびその制御方法
を提供することにある。
セス時間が短い信号入力回路およびその制御方法
を提供することにある。
本発明は、イネーブル制御信号によつて制御さ
れるCMOS回路で構成される、内部回路へ信号
入力するための信号入力回路において、 イネーブル制御信号がイネーブル状態の時に入
力信号に対応した出力信号を形成してこの出力信
号を内部回路に与え、イネーブル制御信号がデイ
セーブル状態の時に電源と接地電位の間の電流パ
スを遮断する入力ゲート回路と、この入力ゲート
回路と出力を共有し、イネーブル信号がイネーブ
ル状態の時に高出インピーダンス状態となり、イ
ネーブル制御信号デイセーブル状態の時に、デイ
セーブル状態に変る直前の入力ゲート回路の出力
信号の状態を保持する保持回路とを備え、 前記入力ゲート回路は、入力信号とイネーブル
制御信号とを入力とする第１段ゲートと、第１の
チヤンネル型の第１のトランジスタおよび第２の
チヤンネル型の第２のトランジスタを直列接続さ
せて成り、前記第１段ゲートの出力を入力とし、
出力端子が入力ゲート回路の出力端子を構成し、
前記第２のトランジスタが電源及びアースの一方
に結合されたインバータ、および該インバータの
第１のトランジスタと前記電源及びアースの他方
との間に直列接続され、該第１のトランジスタと
同一のチヤンネル型を有し、イネーブル制御信号
がイネーブル状態の時に導通する第３のトランジ
スタを有する第２段ゲートを備え、イネーブル制
御信号がイネーブル状態の時に前記第１段ゲート
は入力信号に対するインバータとして作用し、イ
ネーブル制御信号がデイセーブル状態の時に、前
記第１段ゲートは前記第２のトランジスタを遮断
する信号を発生し、 前記保持回路は、前記入力ゲート回路の出力と
イネーブル制御信号とを入力する第１段ゲート
と、前記第１のチヤンネル型の第４のトランジス
タおよび前記第２のチヤンネル型の第５のトラン
ジスタを直列接続して成り、前記第１段ゲートの
出力を入力とし、出力端子が前記入力ゲートの回
路の出力端子に接続され、前記第４のトランジス
タが前記電源及びアースの前記他方に結合されて
いるインバータ、および該インバータの第５のト
ランジスタと前記電源及びアースの前記一方との
間に直列接続され、第５のトランジスタと同一の
チヤンネル型を有し、イネーブル制御信号をゲー
トに受け、イネーブル制御信号がデイセーブル状
態の時に導通する第６のトランジスタを有する第
２段ゲートを備え、イネーブル制御信号がデイセ
ーブル状態の時に、前記第１段ゲートは前記入力
ゲート回路の出力に対するインバータとして作用
し、イネーブル制御信号がイネーブルの状態の時
に、前記第１段ゲートは前記インバータの前記第
４のトランジスタ回路を遮断する信号を発生する
信号入力回路を提供する。
れるCMOS回路で構成される、内部回路へ信号
入力するための信号入力回路において、 イネーブル制御信号がイネーブル状態の時に入
力信号に対応した出力信号を形成してこの出力信
号を内部回路に与え、イネーブル制御信号がデイ
セーブル状態の時に電源と接地電位の間の電流パ
スを遮断する入力ゲート回路と、この入力ゲート
回路と出力を共有し、イネーブル信号がイネーブ
ル状態の時に高出インピーダンス状態となり、イ
ネーブル制御信号デイセーブル状態の時に、デイ
セーブル状態に変る直前の入力ゲート回路の出力
信号の状態を保持する保持回路とを備え、 前記入力ゲート回路は、入力信号とイネーブル
制御信号とを入力とする第１段ゲートと、第１の
チヤンネル型の第１のトランジスタおよび第２の
チヤンネル型の第２のトランジスタを直列接続さ
せて成り、前記第１段ゲートの出力を入力とし、
出力端子が入力ゲート回路の出力端子を構成し、
前記第２のトランジスタが電源及びアースの一方
に結合されたインバータ、および該インバータの
第１のトランジスタと前記電源及びアースの他方
との間に直列接続され、該第１のトランジスタと
同一のチヤンネル型を有し、イネーブル制御信号
がイネーブル状態の時に導通する第３のトランジ
スタを有する第２段ゲートを備え、イネーブル制
御信号がイネーブル状態の時に前記第１段ゲート
は入力信号に対するインバータとして作用し、イ
ネーブル制御信号がデイセーブル状態の時に、前
記第１段ゲートは前記第２のトランジスタを遮断
する信号を発生し、 前記保持回路は、前記入力ゲート回路の出力と
イネーブル制御信号とを入力する第１段ゲート
と、前記第１のチヤンネル型の第４のトランジス
タおよび前記第２のチヤンネル型の第５のトラン
ジスタを直列接続して成り、前記第１段ゲートの
出力を入力とし、出力端子が前記入力ゲートの回
路の出力端子に接続され、前記第４のトランジス
タが前記電源及びアースの前記他方に結合されて
いるインバータ、および該インバータの第５のト
ランジスタと前記電源及びアースの前記一方との
間に直列接続され、第５のトランジスタと同一の
チヤンネル型を有し、イネーブル制御信号をゲー
トに受け、イネーブル制御信号がデイセーブル状
態の時に導通する第６のトランジスタを有する第
２段ゲートを備え、イネーブル制御信号がデイセ
ーブル状態の時に、前記第１段ゲートは前記入力
ゲート回路の出力に対するインバータとして作用
し、イネーブル制御信号がイネーブルの状態の時
に、前記第１段ゲートは前記インバータの前記第
４のトランジスタ回路を遮断する信号を発生する
信号入力回路を提供する。
第２図は本発明の一実施例を示したものであ
る。
る。
この実施例の信号入力回路は、入力ゲート回路
１と保持回路２とを備えている。これらの回路に
は制御回路３よりイネーブル制御信号が供給
されている。この実施例では、イネーブル状態の
時低レベルにあり、デイセーブル状態の時高レベ
ルにある制御信号が用いられている。入力ゲート
回路１および保持回路２はそれぞれMOSFET
（以下単にトランジスタという）Ｐ１〜Ｐ７およ
びＮ１〜Ｎ７を図示のように接続して成るもので
ある。尚Ｐ１〜Ｐ７はＰチヤンネルトランジスタ
を、Ｎ１〜Ｎ７はＮチヤンネルトランジスタを示
す。
１と保持回路２とを備えている。これらの回路に
は制御回路３よりイネーブル制御信号が供給
されている。この実施例では、イネーブル状態の
時低レベルにあり、デイセーブル状態の時高レベ
ルにある制御信号が用いられている。入力ゲート
回路１および保持回路２はそれぞれMOSFET
（以下単にトランジスタという）Ｐ１〜Ｐ７およ
びＮ１〜Ｎ７を図示のように接続して成るもので
ある。尚Ｐ１〜Ｐ７はＰチヤンネルトランジスタ
を、Ｎ１〜Ｎ７はＮチヤンネルトランジスタを示
す。
入力ゲート回路１は、入力信号ｉと制御信号
CEとに対しNORゲートとして作用する第１段ゲ
ート１１と第１段ゲートの出力（ノード１３）を
出力とするインバータ（Ｐ４，Ｎ３）およびイン
バータの一方のトランジスタＰ４と同じチヤンネ
ル型のトランジスタであつて該一方のトランジス
タP4側に直列接続されたトランジスタＰ３から
成る第２段ゲート１２とを有する、トランジスタ
タ３は、ゲートに制御信号が与えられ、デイ
セーブル状態のときオフになる。インバータ（Ｐ
４，Ｎ３）の出力（ノード１４）は入力ゲート回
路１の出力として内部回路４に与えられる。
CEとに対しNORゲートとして作用する第１段ゲ
ート１１と第１段ゲートの出力（ノード１３）を
出力とするインバータ（Ｐ４，Ｎ３）およびイン
バータの一方のトランジスタＰ４と同じチヤンネ
ル型のトランジスタであつて該一方のトランジス
タP4側に直列接続されたトランジスタＰ３から
成る第２段ゲート１２とを有する、トランジスタ
タ３は、ゲートに制御信号が与えられ、デイ
セーブル状態のときオフになる。インバータ（Ｐ
４，Ｎ３）の出力（ノード１４）は入力ゲート回
路１の出力として内部回路４に与えられる。
保持回路２は、入力ゲート回路１の出力と制御
信号に対してNANDゲートとして作用する第
１段ゲート２１と、第１段ゲート２１の出力（ノ
ード２３）を入力するとインバータ（Ｐ７，Ｎ
６）およびインバータの一方のトランジスタＮ６
と同一のチヤンネル型を有し、該一方のトランジ
スタN6側に直列接続されたトランジスタＮ７か
ら成る第２段ゲート２２を有する。トランジスタ
Ｎ７は、ゲートに制御信号が与えられ、イネ
ーブル状態の時オフになる。インバータ（Ｐ７，
Ｎ６）の出力は、ノード１４に接続されている。
信号に対してNANDゲートとして作用する第
１段ゲート２１と、第１段ゲート２１の出力（ノ
ード２３）を入力するとインバータ（Ｐ７，Ｎ
６）およびインバータの一方のトランジスタＮ６
と同一のチヤンネル型を有し、該一方のトランジ
スタN6側に直列接続されたトランジスタＮ７か
ら成る第２段ゲート２２を有する。トランジスタ
Ｎ７は、ゲートに制御信号が与えられ、イネ
ーブル状態の時オフになる。インバータ（Ｐ７，
Ｎ６）の出力は、ノード１４に接続されている。
制御信号がイネーブル状態即ち低レベルの
時は、入力ゲート回路１のＰ１，Ｐ３がオンとな
り、Ｎ２がオフとなり、第１段ゲート１１は入力
信号ｉに対するインバータとして作用する。ま
た、第２段ゲート１２のインバータ（Ｐ４，Ｐ
３）は、第１段ゲート１１の出力（ノード１３）
を反転して出力する。一方、保持回路２のＮ５，
Ｎ７はオフとなり、P5がオンとなるので、第２
段ゲート２２に出力インピーダンスは高くなる。
この結果、入力ゲート回路１の出力が内部回路４
に与えられる。
時は、入力ゲート回路１のＰ１，Ｐ３がオンとな
り、Ｎ２がオフとなり、第１段ゲート１１は入力
信号ｉに対するインバータとして作用する。ま
た、第２段ゲート１２のインバータ（Ｐ４，Ｐ
３）は、第１段ゲート１１の出力（ノード１３）
を反転して出力する。一方、保持回路２のＮ５，
Ｎ７はオフとなり、P5がオンとなるので、第２
段ゲート２２に出力インピーダンスは高くなる。
この結果、入力ゲート回路１の出力が内部回路４
に与えられる。
制御信号がデイセーブル状態即ち高レベル
に変ると、保持回路２のＮ５，Ｎ７がオンとな
り、Ｐ５がオフとなる。この結果、第１段ゲート
２１は、入力ゲート回路１の出力に対するインバ
ータとして作用する。また、第２段ゲート２２の
インバータ（Ｐ７，Ｎ６）は第１段ゲート２１の
出力を反転して、ノード１４に還元する。一方、
入力ゲート回路１のＰ１，Ｐ３はオフとなり、第
２段ゲート１２の出力インピーダンスは高くな
る。この結果、保持回路２は、制御信号がデ
イセーブル状態に変る直前の入力ゲート回路１の
出力を保持する。この保持作用は、制御信号が次
にイネーブル状態になるまで続く。このように、
入力ゲート回路１の出力即ち内部回路４の入力が
一定のレベルに保たれるので、電力消費が殆んど
なくなり、入力信号と同じレベルの信号が内部回
路４の入力ノード１４に保持されているためアク
セス時間が短縮される。
に変ると、保持回路２のＮ５，Ｎ７がオンとな
り、Ｐ５がオフとなる。この結果、第１段ゲート
２１は、入力ゲート回路１の出力に対するインバ
ータとして作用する。また、第２段ゲート２２の
インバータ（Ｐ７，Ｎ６）は第１段ゲート２１の
出力を反転して、ノード１４に還元する。一方、
入力ゲート回路１のＰ１，Ｐ３はオフとなり、第
２段ゲート１２の出力インピーダンスは高くな
る。この結果、保持回路２は、制御信号がデ
イセーブル状態に変る直前の入力ゲート回路１の
出力を保持する。この保持作用は、制御信号が次
にイネーブル状態になるまで続く。このように、
入力ゲート回路１の出力即ち内部回路４の入力が
一定のレベルに保たれるので、電力消費が殆んど
なくなり、入力信号と同じレベルの信号が内部回
路４の入力ノード１４に保持されているためアク
セス時間が短縮される。
第３図は本発明の他の実施例を示したものであ
る。この実施例は、イネーブル状態の時高レベル
になり、デイセーブル状態の時低レベルとなる制
御信号によつて制御されるもので、入力ゲー
ト回路１および保持回路２はそれぞれトランジス
タＰ１１〜Ｐ１７，Ｎ１１，Ｎ１７を図示のよう
に接続して成るものである。
る。この実施例は、イネーブル状態の時高レベル
になり、デイセーブル状態の時低レベルとなる制
御信号によつて制御されるもので、入力ゲー
ト回路１および保持回路２はそれぞれトランジス
タＰ１１〜Ｐ１７，Ｎ１１，Ｎ１７を図示のよう
に接続して成るものである。
この実施例の入力ゲート回路１も、第１段ゲー
ト１１と第２段ゲート１２とを有するものである
が、第１段ゲート１１は入力信号ｉと制御信号
CEとに対してNANDゲートとして作用するもの
で、一方第２段ゲート１２は第１段ゲート１１の
出力（ノード１３）を入力とするインバータ
（P13，N13）と、該インバータの一方のトラン
ジスタＮ１３と同じチヤンネル型のトランジスタ
であつて、該一方のトランジスタＮ１３側に直列
に接続されたトランジスタＮ１４から成るもので
ある。トランジスタＮ１４は、ゲートに制御信号
CEが与えられ、デイセーブル状態のときオフに
なる。
ト１１と第２段ゲート１２とを有するものである
が、第１段ゲート１１は入力信号ｉと制御信号
CEとに対してNANDゲートとして作用するもの
で、一方第２段ゲート１２は第１段ゲート１１の
出力（ノード１３）を入力とするインバータ
（P13，N13）と、該インバータの一方のトラン
ジスタＮ１３と同じチヤンネル型のトランジスタ
であつて、該一方のトランジスタＮ１３側に直列
に接続されたトランジスタＮ１４から成るもので
ある。トランジスタＮ１４は、ゲートに制御信号
CEが与えられ、デイセーブル状態のときオフに
なる。
保持回路２も、第１段ゲート２１と第２段ゲー
ト２２とを有するものであるが、第１段ゲート２
１は入力ゲート回路１の出力と制御信号CEに対
してNORゲートとして作用するもので、一方第
２段ゲート２２は第１段ゲート２１の出力（ノー
ド２３）を入力とするインバータ（Ｐ１７，Ｎ１
７）と、該インバータの一方のトランジスタＰ１
７と同一のチヤンネル型を有し、該一方のトラン
ジスタＰ１７側に直列接続されたトランジスタＰ
１６から成る。トランジスタＰ１６は、ゲートに
制御信号CEが与えられ、イネーブル状態のとき
オフになる。
ト２２とを有するものであるが、第１段ゲート２
１は入力ゲート回路１の出力と制御信号CEに対
してNORゲートとして作用するもので、一方第
２段ゲート２２は第１段ゲート２１の出力（ノー
ド２３）を入力とするインバータ（Ｐ１７，Ｎ１
７）と、該インバータの一方のトランジスタＰ１
７と同一のチヤンネル型を有し、該一方のトラン
ジスタＰ１７側に直列接続されたトランジスタＰ
１６から成る。トランジスタＰ１６は、ゲートに
制御信号CEが与えられ、イネーブル状態のとき
オフになる。
第３図の実施例の入力信号回路の動作は第２図
の実施例のものと略同様である。
の実施例のものと略同様である。
第４図は本発明の他の実施例を示すものであ
る。
る。
この実施例にあつては、制御回路３として、第
５図に示すように、第１の制御信号のほか、
第１の制御信号よりも若干早くデイセーブル
状態に変り、若干遅くイネーブル状態に変る第２
の制御信号を発生するものが用いられてい
る。
５図に示すように、第１の制御信号のほか、
第１の制御信号よりも若干早くデイセーブル
状態に変り、若干遅くイネーブル状態に変る第２
の制御信号を発生するものが用いられてい
る。
そして第１の制御信号は、入力ゲート回路
１の第１段ゲート１１と、保持回路２の第２段ゲ
ート２２のトランジスＮ７に与えられる。一方、
第２の制御信号は保持回路の第１段ゲート２
１と入力ゲート回路１の第２段のゲート１２のト
ランジスタＰ３に与えられる。
１の第１段ゲート１１と、保持回路２の第２段ゲ
ート２２のトランジスＮ７に与えられる。一方、
第２の制御信号は保持回路の第１段ゲート２
１と入力ゲート回路１の第２段のゲート１２のト
ランジスタＰ３に与えられる。
回路構成の他の面および回路の動作は第２図の
実施例と略同様であるが、次の点で異なる。
実施例と略同様であるが、次の点で異なる。
即ち、第２図の実施例の場合には、
(a) 入力信号が高レベルで、制御信号がイネーブ
ル状態からデイセーブル状態に変つたとき、Ｎ
６，Ｎ７の貫通によつて、（本来高レベルを維
持すべき）ノード１４のレベルが一時的に低レ
ベルに落ちる現象、さらには低レベルに落ちた
状態を保持回路２が保持してしまう現象や、 (b) 入力信号が低レベルで、制御信号がデイセー
ブル状態からイネーブル状態に変つたとき、Ｐ
３，Ｐ４の貫通によつて（本来低レベルに維持
すべき）ノード１４のレベルが一時的に高レベ
ルに持上がる現象 が起こりかねないが、第４図の実施例によれば、
制御信号の立上りがより早いので、上記
(a)の現象が回避され、制御信号CEbの立下りがCEa
より遅いので上記(b)の現象が回避される。このよ
うに、制御信号の切換時に、内部回路への入力端
子のレベルが一定値に保たれるので、消費電力の
減少およびアクセス時間の短縮という点で一層確
実となる。
ル状態からデイセーブル状態に変つたとき、Ｎ
６，Ｎ７の貫通によつて、（本来高レベルを維
持すべき）ノード１４のレベルが一時的に低レ
ベルに落ちる現象、さらには低レベルに落ちた
状態を保持回路２が保持してしまう現象や、 (b) 入力信号が低レベルで、制御信号がデイセー
ブル状態からイネーブル状態に変つたとき、Ｐ
３，Ｐ４の貫通によつて（本来低レベルに維持
すべき）ノード１４のレベルが一時的に高レベ
ルに持上がる現象 が起こりかねないが、第４図の実施例によれば、
制御信号の立上りがより早いので、上記
(a)の現象が回避され、制御信号CEbの立下りがCEa
より遅いので上記(b)の現象が回避される。このよ
うに、制御信号の切換時に、内部回路への入力端
子のレベルが一定値に保たれるので、消費電力の
減少およびアクセス時間の短縮という点で一層確
実となる。
以上のように本発明によれば、制御信号がイネ
ーブル状態からデイセーブル状態に切換るとき、
およびその逆にデイセーブル状態からイネーブル
状態に切換るとき内部回路への入力信号のレベル
変化がないため、従来の回路比べて消費電力、ア
クセス時間の点で良好な回路が得られる。また、
本発明によれば入力ゲート回路及び保持回路をそ
れぞれ、第１段と第２段のゲートにより構成し、
第２段ゲートをCMOS回路により構成し、その
CMOS回路の出力をハイインピーダンス状態に
する際には、CMOS回路中の一方のトランジス
タは第１段ゲートの出力によつて遮断状態にされ
ることに着目して、他方の遮断状態にされないト
ランジスタのみをイネーブル制御信号によつて電
源又はアースから切離すようにし、その切離しを
行なうために例えば入力ゲート回路では上記
CMOS回路と電源間に切離し用のＰ型トランジ
スタを設け、保持回路では上記CMOS回路とア
ース間に切離し用のＮ型トランジスタを設けると
いうように、入力ゲート回路と保持回路とで上記
切離し用トランジスタとして互いに異なる導電型
のトランジスタを採用しているので、単一のイネ
ーブル制御信号によつて、入力ゲート回路と保持
回路とが出力インピーダンス状態を互いに相友的
関係で生じるように、動作制御が出来、構成が簡
素化されるという効果が得られる。
ーブル状態からデイセーブル状態に切換るとき、
およびその逆にデイセーブル状態からイネーブル
状態に切換るとき内部回路への入力信号のレベル
変化がないため、従来の回路比べて消費電力、ア
クセス時間の点で良好な回路が得られる。また、
本発明によれば入力ゲート回路及び保持回路をそ
れぞれ、第１段と第２段のゲートにより構成し、
第２段ゲートをCMOS回路により構成し、その
CMOS回路の出力をハイインピーダンス状態に
する際には、CMOS回路中の一方のトランジス
タは第１段ゲートの出力によつて遮断状態にされ
ることに着目して、他方の遮断状態にされないト
ランジスタのみをイネーブル制御信号によつて電
源又はアースから切離すようにし、その切離しを
行なうために例えば入力ゲート回路では上記
CMOS回路と電源間に切離し用のＰ型トランジ
スタを設け、保持回路では上記CMOS回路とア
ース間に切離し用のＮ型トランジスタを設けると
いうように、入力ゲート回路と保持回路とで上記
切離し用トランジスタとして互いに異なる導電型
のトランジスタを採用しているので、単一のイネ
ーブル制御信号によつて、入力ゲート回路と保持
回路とが出力インピーダンス状態を互いに相友的
関係で生じるように、動作制御が出来、構成が簡
素化されるという効果が得られる。
第１図は従来の信号入力回路を示す概略図、第
２図乃至第４図は本発明の異なる実施例を示す回
路図、第５図は第４図の実施例で用いられる制御
信号を示す図である。 １……入力ゲート回路、２……保持回路、３…
…制御回路、４……内部回路、１１，２１……第
１段ゲート、１２，２２……第２段ゲート、（Ｐ
４，Ｎ３），（Ｐ７，Ｎ６），（Ｐ１３，Ｎ１３），
（Ｐ１７，Ｎ１７）……インバータ、，CE，
CEa，……イネーブル制御信号。
２図乃至第４図は本発明の異なる実施例を示す回
路図、第５図は第４図の実施例で用いられる制御
信号を示す図である。 １……入力ゲート回路、２……保持回路、３…
…制御回路、４……内部回路、１１，２１……第
１段ゲート、１２，２２……第２段ゲート、（Ｐ
４，Ｎ３），（Ｐ７，Ｎ６），（Ｐ１３，Ｎ１３），
（Ｐ１７，Ｎ１７）……インバータ、，CE，
CEa，……イネーブル制御信号。
Claims (1)
- 【特許請求の範囲】 １ イネーブル制御信号によつて制御される
CMOS回路で構成される、内部回路へ信号入力
するための信号入力回路において、 イネーブル制御信号がイネーブル状態の時に入
力信号に対応した出力信号を形成してこの出力信
号を内部回路に与え、イネーブル制御信号がデイ
セーブル状態の時に電源と接地電位の間の電流パ
スを遮断する入力ゲート回路と、この入力ゲート
回路と出力を共有し、イネーブル信号がイネーブ
ル状態の時に高出力インピーダンス状態となり、
イネーブル制御信号がデイセーブル状態の時に、
デイセーブル状態に変る直前の入力ゲート回路の
出力信号の状態を保持する保持回路とを備え、 前記入力ゲート回路は、入力信号とイネーブル
制御信号とを入力とする第１段ゲートと、第１の
チヤンネル型の第１のトランジスタおよび第２の
チヤンネル型の第２のトランジスタを直列接続さ
せて成り、前記第１段ゲートの出力を入力とし、
出力端子が入力ゲート回路の出力端子を構成し、
前記第２のトランジスタが電源及びアースの一方
に結合されたインバータ、および該インバータの
第１のトランジスタと前記電源及びアースの他方
との間に直列接続され、該第１のトランジスタと
同一のチヤンネル型を有し、イネーブル制御信号
がイネーブル状態の時に導通する第３トランジス
タを有する第２段ゲートを備え、イネーブル制御
信号がイネーブル状態の時に前記第１段ゲートは
入力信号に対するインバータとして作用し、イネ
ーブル制御信号がデイセーブル状態の時に、前記
第１段ゲートは前記第２のトランジスタを遮断す
る信号を発生し、 前記保持回路は、前記入力ゲート回路の出力と
イネーブル制御信号とを入力する第１段ゲート
と、前記第１のチヤンネル型の第４のトランジス
タおよび前記第２のチヤンネル型の第５のトラン
ジスタを直列接続して成り、前記第１段ゲートの
出力を入力とし、出力端子が前記入力ゲート回路
の出力端子に接続され、前記第４のトランジスタ
が前記電源及びアースの前記他方に結合されてい
るインバータ、および該インバータの第５のトラ
ンジスタと前記電源及びアースの前記一方との間
に直列接続され、第５のトランジスタと同一のチ
ヤンネル型を有し、イネーブル制御信号をゲート
に受け、イネーブル制御信号がデイセーブル状態
の時に導通する第６のトランジスタを有する第２
段ゲートを備え、イネーブル制御信号がデイセー
ブル状態の時に、前記第１段ゲートは前記入力ゲ
ート回路の出力に対するインバータとして作用
し、イネーブル制御信号がイネーブルの状態の時
に、前記第１段ゲートは前記インバータの前記第
４のトランジスタ回路を遮断する信号を発生する
信号入力回路。 ２ イネーブル制御信号によつて制御される
CMOS回路で構成される、内部回路へ信号入力
するための信号入力回路において、イネーブル制
御信号がイネーブル状態の時に入力信号に対応し
た出力信号を形成してこの出力信号を内部回路に
与え、イネーブル制御信号がデイセーブル状態の
時に電源と接地電位の間の電流パスを遮断する入
力ゲート回路と、この入力ゲート回路と出力を共
有し、イネーブル信号がイネーブル状態の時に高
出力インピーダンス状態となり、イネーブル制御
信号がデイセーブル状態の時に、デイセーブル状
態に変る直前の入力ゲート回路の出力信号の状態
を保持する保持回路とを備え、前記入力ゲート回
路は、入力信号とイネーブル制御信号とを入力と
する第１段ゲートと、第１のチヤンネル型の第１
のトランジスタおよび第２のチヤンネル型の第２
のトランジスタを直列接続させて成り、前記第１
段ゲートの出力を入力とし、出力端子が入力ゲー
ト回路の出力端子を構成し、前記第２のトランジ
スタが電源及びアースの一方に結合されたインバ
ータ、および該インバータの第１のトランジスタ
と前記電源及びアースの他方との間に直列接続さ
れ、該第１のトランジスタと同一のチヤンネル型
を有し、イネーブル制御信号がイネーブル状態の
時に導通する第３のトランジスタを有する第２段
ゲートを備え、イネーブル制御信号がイネーブル
状態の時に前記第１段ゲートは入力信号に対する
インバータとして作用し、イネーブル制御信号が
デイセーブル状態の時に、前記第１段ゲートは前
記第２のトランジスタを遮断する信号を発生し、
前記保持回路は、前記入力ゲート回路の出力とイ
ネーブル制御信号とを入力する第１段ゲートと、
前記第１チヤンネル型の第４のトランジスタおよ
び前記第２のチヤンネル型の第５のトランジスタ
を直列接続して成り、前記第１段ゲートの出力を
入力とし、出力端子が前記入力ゲート回路の出力
端子に接続され、前記第４のトランジスタが前記
電源及びアースの前記他方に結合されているイン
バータ、および該インバータの第５のトランジス
タと前記電源及びアースの前記一方との間に直列
接続され、第５のトランジスタと同一のチヤンネ
ル型を有し、イネーブル制御信号をゲートに受
け、イネーブル制御信号がデイセーブル状態の時
に導通する第６のトランジスタを有する第２段ゲ
ートを備え、イネーブル制御信号がデイセーブル
状態の時に、前記第１段ゲートは前記入力ゲート
回路の出力に対するインバータとして作用し、イ
ネーブル制御信号がイネーブルの状態の時に、前
記第１段ゲートは前記インバータの前記第４のト
ランジスタ回路を遮断する信号を発生する信号入
力回路の制御方法において、 前記イネーブル制御信号として第１のイネーブ
ル制御信号と該第１のイネーブル制御信号よりも
若干早くデイセーブル状態に変る第２のイネーブ
ル制御信号とを用意し、前記入力ゲート回路の前
記第１段ゲートと前記保持回路の前記第２段ゲー
トの前記第６のトランジスタのゲートとに、前記
第１のイネーブル制御信号を与え、前記入力ゲー
ト回路の前記第２段ゲートの前記第３のトランジ
スタのゲートと前記保持回路の前記第１段ゲート
とに前記第２のイネーブル制御信号を与える信号
入力回路の制御方法。 ３ 特許請求の範囲第２項記載の方法において、
前記第２のイネーブル制御信号は前記第１のイネ
ーブル制御信号よりも若干遅くイネーブル状態に
変るものであることを特徴とする方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187278A JPS5975721A (ja) | 1982-10-25 | 1982-10-25 | 信号入力回路およびその制御方法 |
| US06/534,691 US4594519A (en) | 1982-10-25 | 1983-09-22 | Low power consumption, high speed CMOS signal input circuit |
| DE8383306163T DE3377963D1 (en) | 1982-10-25 | 1983-10-12 | Signal input circuit |
| EP83306163A EP0107442B1 (en) | 1982-10-25 | 1983-10-12 | Signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187278A JPS5975721A (ja) | 1982-10-25 | 1982-10-25 | 信号入力回路およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975721A JPS5975721A (ja) | 1984-04-28 |
| JPH0446013B2 true JPH0446013B2 (ja) | 1992-07-28 |
Family
ID=16203195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187278A Granted JPS5975721A (ja) | 1982-10-25 | 1982-10-25 | 信号入力回路およびその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4594519A (ja) |
| EP (1) | EP0107442B1 (ja) |
| JP (1) | JPS5975721A (ja) |
| DE (1) | DE3377963D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4682047A (en) * | 1985-08-29 | 1987-07-21 | Siemens Aktiengesellschaft | Complementary metal-oxide-semiconductor input circuit |
| US4766334A (en) * | 1986-03-07 | 1988-08-23 | The Singer Company | Level clamp for Tri-state CMOS bus structure |
| US4728820A (en) * | 1986-08-28 | 1988-03-01 | Harris Corporation | Logic state transition detection circuit for CMOS devices |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| US5461331A (en) * | 1994-07-28 | 1995-10-24 | International Business Machines Corporation | Dynamic to static logic translator or pulse catcher |
| JP3045071B2 (ja) * | 1996-05-30 | 2000-05-22 | 日本電気株式会社 | 差動信号生成回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5032843A (ja) * | 1973-07-24 | 1975-03-29 | ||
| JPS5461433A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Tri-value converter circuit |
| JPS5571322A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Switch input circuit |
| JPS57809A (en) * | 1980-05-31 | 1982-01-05 | Matsushita Electric Works Ltd | Switch input circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745731A (en) * | 1971-01-27 | 1973-07-17 | M Simpson | Interlocking building construction |
| GB1381963A (en) * | 1971-05-07 | 1975-01-29 | Tokyo Shibaura Electric Co | Counter using insulated gate field effect transistors |
| US3989955A (en) * | 1972-09-30 | 1976-11-02 | Tokyo Shibaura Electric Co., Ltd. | Logic circuit arrangements using insulated-gate field effect transistors |
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| US4329600A (en) * | 1979-10-15 | 1982-05-11 | Rca Corporation | Overload protection circuit for output driver |
| US4435658A (en) * | 1981-02-17 | 1984-03-06 | Burroughs Corporation | Two-level threshold circuitry for large scale integrated circuit memories |
| US4449064A (en) * | 1981-04-02 | 1984-05-15 | Motorola, Inc. | Three state output circuit |
| JPS57166739A (en) * | 1981-04-07 | 1982-10-14 | Nec Corp | Logical circuit |
| US4347447A (en) * | 1981-04-16 | 1982-08-31 | Mostek Corporation | Current limiting MOS transistor driver circuit |
| US4465945A (en) * | 1982-09-03 | 1984-08-14 | Lsi Logic Corporation | Tri-state CMOS driver having reduced gate delay |
-
1982
- 1982-10-25 JP JP57187278A patent/JPS5975721A/ja active Granted
-
1983
- 1983-09-22 US US06/534,691 patent/US4594519A/en not_active Expired - Lifetime
- 1983-10-12 DE DE8383306163T patent/DE3377963D1/de not_active Expired
- 1983-10-12 EP EP83306163A patent/EP0107442B1/en not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5032843A (ja) * | 1973-07-24 | 1975-03-29 | ||
| JPS5461433A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Tri-value converter circuit |
| JPS5571322A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Switch input circuit |
| JPS57809A (en) * | 1980-05-31 | 1982-01-05 | Matsushita Electric Works Ltd | Switch input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5975721A (ja) | 1984-04-28 |
| US4594519A (en) | 1986-06-10 |
| EP0107442A2 (en) | 1984-05-02 |
| DE3377963D1 (en) | 1988-10-13 |
| EP0107442B1 (en) | 1988-09-07 |
| EP0107442A3 (en) | 1985-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4443715A (en) | Driver circuit | |
| JPS58151124A (ja) | レベル変換回路 | |
| JPH0446013B2 (ja) | ||
| JPH05152937A (ja) | 論理ゲート回路 | |
| JP2001060667A (ja) | 半導体集積回路 | |
| US4570085A (en) | Self booting logical AND circuit | |
| EP0700599B1 (en) | Cmos input with v cc? compensated dynamic threshold | |
| JPH0616357B2 (ja) | 論理信号用出力駆動回路 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH0576811B2 (ja) | ||
| KR970004057B1 (ko) | 입력버퍼 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| JP3304110B2 (ja) | 半導体記憶回路 | |
| JP3057710B2 (ja) | 半導体メモリ装置 | |
| JPH07161190A (ja) | 半導体集積回路 | |
| JPH0548410A (ja) | 雑音除去回路 | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| JPS59215124A (ja) | Ｃｍｏｓ選択回路 | |
| KR100223827B1 (ko) | 프로그래머블 출력버퍼회로 | |
| JPH01284017A (ja) | 集績回路用出力バッファ回路 | |
| JPS6083419A (ja) | 出力バツフア回路 | |
| JPH0777344B2 (ja) | 出力バッファ回路 | |
| JPH0321997B2 (ja) | ||
| JPS6362413A (ja) | 半導体集積回路装置 |