JPS61163655A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPS61163655A JPS61163655A JP60004369A JP436985A JPS61163655A JP S61163655 A JPS61163655 A JP S61163655A JP 60004369 A JP60004369 A JP 60004369A JP 436985 A JP436985 A JP 436985A JP S61163655 A JPS61163655 A JP S61163655A
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- Japan
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- voltage
- internal
- power supply
- input
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型の絶縁ダート型（以下、ＣＭＯＳ型と略
記する）の半導体集積回路に係シ、特に’ ＣＭＯＳ型
内部素子への供給電源の切換な行なう内部素子電源切換
回路に関する。
記する）の半導体集積回路に係シ、特に’ ＣＭＯＳ型
内部素子への供給電源の切換な行なう内部素子電源切換
回路に関する。
ＣＭＯＳ型の集積回路、たとえば６４にビット（８にワ
ード×８ピット）のメモリ容量を持つ８ＲＡＭ （スタ
ティック型ランダムアクセスメモリ）においては、その
読み出し動作のために入力信号として電源、アドレス、
制御信号を用い、出力信号として記憶情報を得ろ。上記
電源としては、外部機器との整合性をとるために通常は
５ｖの直流電圧を用い，この電源をメモリ内部回路にそ
のまま供給している。また、前記制御信号のなかＫは、
チップイネーブル信号Ｃｌ。
ード×８ピット）のメモリ容量を持つ８ＲＡＭ （スタ
ティック型ランダムアクセスメモリ）においては、その
読み出し動作のために入力信号として電源、アドレス、
制御信号を用い、出力信号として記憶情報を得ろ。上記
電源としては、外部機器との整合性をとるために通常は
５ｖの直流電圧を用い，この電源をメモリ内部回路にそ
のまま供給している。また、前記制御信号のなかＫは、
チップイネーブル信号Ｃｌ。
ＣＥ，を持ち、たとえばＣＩ，信号をノ・イレペル、Ｃ
Ｅ，をローレベルにするとメモリはスタンドバイと呼ば
れる静止状態になシ、メモリ内容が保持された状態でメ
モリ動作が停止した状態になる。このスタンドバイ状態
では、メモリの消費電流がたとえば２０μＡ以下であっ
て少ないので、省エネルギが可能であると共に電池電源
でも記憶情報な保持することが可能になる。これによっ
て、電池電源によるパックアッグを行なうことによって
，上記ＳＲＡＭを不揮発性メモリとして使用できる。
Ｅ，をローレベルにするとメモリはスタンドバイと呼ば
れる静止状態になシ、メモリ内容が保持された状態でメ
モリ動作が停止した状態になる。このスタンドバイ状態
では、メモリの消費電流がたとえば２０μＡ以下であっ
て少ないので、省エネルギが可能であると共に電池電源
でも記憶情報な保持することが可能になる。これによっ
て、電池電源によるパックアッグを行なうことによって
，上記ＳＲＡＭを不揮発性メモリとして使用できる。
ところで、上記ＳＲＡＭの記憶容量を増やすＫっれて内
部素子（メモリセルのＭＯＳ ｝ランジスタなど）ｆｔ
小さなサイズで形成する必要があるが、こうすると前記
５ｖの外部電源をそのｔま内部素子罠印加した場合に内
部電界が高くなってエネルギの大きいホットエレクトロ
ンによる内部素子の劣化を招くという問題が生じる。
部素子（メモリセルのＭＯＳ ｝ランジスタなど）ｆｔ
小さなサイズで形成する必要があるが、こうすると前記
５ｖの外部電源をそのｔま内部素子罠印加した場合に内
部電界が高くなってエネルギの大きいホットエレクトロ
ンによる内部素子の劣化を招くという問題が生じる。
この問題を解決するために、第３図に示すようにメモリ
３０の外部電源入力は５ｖとして外部機器との整合性な
とシ、この電源入力を電圧降下回路３１によって降下さ
せ【低電圧の内部電源電圧ｖｌｔ作り、この内部電源電
圧ｖ１を内部素子３２に供給する技術が提案されている
。
３０の外部電源入力は５ｖとして外部機器との整合性な
とシ、この電源入力を電圧降下回路３１によって降下さ
せ【低電圧の内部電源電圧ｖｌｔ作り、この内部電源電
圧ｖ１を内部素子３２に供給する技術が提案されている
。
しかし、上記第３図のメモリにおいては、スタンドバイ
時も電圧降下回路３１を動作させているので、この回路
３１で電力消費が生じるからメモリの低消費電力化な図
る上で支障がある。
時も電圧降下回路３１を動作させているので、この回路
３１で電力消費が生じるからメモリの低消費電力化な図
る上で支障がある。
本発明は上記の事情に鑑みてなされたもので、外部電源
入力として外部機器との整合性を考慮して定められた電
圧を用いることができると共に内部素子のホットキャリ
ア等に起因する劣化を防ぐことができ、しかもスタンド
バイ状態での電力消費を低減し得る相補型半導体集積回
路を提供するものである。
入力として外部機器との整合性を考慮して定められた電
圧を用いることができると共に内部素子のホットキャリ
ア等に起因する劣化を防ぐことができ、しかもスタンド
バイ状態での電力消費を低減し得る相補型半導体集積回
路を提供するものである。
即ち、本発明は，制御入力によって動作状態またはスタ
ンドバイ状態が定められる相補型ＭＯＳ回路を用いてな
る内部素子を有する相補型半導体集積回路において、外
部電源入力および前記制御入力が与えられ、前記内部素
子を動作状態にするための制御入力が与えられたときに
は前記外部電源入力の電圧を降下させて内部電源電圧を
出力して前記内部素子の電源として．供給し、前記内部
素子をスタンドバイ状態にするための制御入力が与えら
れたときには上記内部電源電圧を発生することなく外部
電源入力なそのままの電圧で内部素子の電源として供給
する内部素子電源切換回路を設けてなることを特徴とす
るものである。
ンドバイ状態が定められる相補型ＭＯＳ回路を用いてな
る内部素子を有する相補型半導体集積回路において、外
部電源入力および前記制御入力が与えられ、前記内部素
子を動作状態にするための制御入力が与えられたときに
は前記外部電源入力の電圧を降下させて内部電源電圧を
出力して前記内部素子の電源として．供給し、前記内部
素子をスタンドバイ状態にするための制御入力が与えら
れたときには上記内部電源電圧を発生することなく外部
電源入力なそのままの電圧で内部素子の電源として供給
する内部素子電源切換回路を設けてなることを特徴とす
るものである。
したがって、外部電源入力として外部機器との整合性を
考慮して定められた電圧（通常は５Ｖ）を用いることが
でき、内部素子は動作状態時に低電圧の内部電源電圧が
与えられるのでホットキャリア等に起因する劣化を防ぐ
ことができ、またスタンドバイ状態時には上記内部電源
電圧を作らないので電力消費を低減することができる。
考慮して定められた電圧（通常は５Ｖ）を用いることが
でき、内部素子は動作状態時に低電圧の内部電源電圧が
与えられるのでホットキャリア等に起因する劣化を防ぐ
ことができ、またスタンドバイ状態時には上記内部電源
電圧を作らないので電力消費を低減することができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示すＣＭＯＳ型のＳＲＡＭ集積回路１０に
おいては、内部素子（メモリ回路素子）１１のほかに電
圧分配回路１２および電圧降下回路１３からなる内部素
子電源切換回路が設けられている。この電圧分配回路１
２は、外部電源電圧Ｖｅｅ入力（外部機器との整合性を
とるために通常は５ｖが用いられる）が与えられると共
に外部からの制御信号入力であるＣＥ倍信号与えられる
。このＣＢ倍信号、ＳＲＡＭ集積回路１０の制御信号入
力（チッグイネーブル信号など）のうちの少なくとも１
つが用いられ、上記集積回路１０の動作状態、スタンド
バイ状態に各対応して上記ＣＥ倍信号してハイレベル、
ローレベルが与えられる。そして、前記電圧分配回路１
２は、上記ＣＥ信号入力がハイレベルのときには出力電
源線ＡｔＣＶｃｅ電圧入力をその′ｔま出力すると共に
出力電源線Ｂの出力なオフ状態にし、これとは逆にＣＩ
信号入力がローレベルのとぎには前記出力電源線入の出
力をオフ状態罠すると共に出力電源線ＢにＶｅｅ電圧入
力をそのまま出力する。また、前記電圧降下回路１３は
。
る。第１図に示すＣＭＯＳ型のＳＲＡＭ集積回路１０に
おいては、内部素子（メモリ回路素子）１１のほかに電
圧分配回路１２および電圧降下回路１３からなる内部素
子電源切換回路が設けられている。この電圧分配回路１
２は、外部電源電圧Ｖｅｅ入力（外部機器との整合性を
とるために通常は５ｖが用いられる）が与えられると共
に外部からの制御信号入力であるＣＥ倍信号与えられる
。このＣＢ倍信号、ＳＲＡＭ集積回路１０の制御信号入
力（チッグイネーブル信号など）のうちの少なくとも１
つが用いられ、上記集積回路１０の動作状態、スタンド
バイ状態に各対応して上記ＣＥ倍信号してハイレベル、
ローレベルが与えられる。そして、前記電圧分配回路１
２は、上記ＣＥ信号入力がハイレベルのときには出力電
源線ＡｔＣＶｃｅ電圧入力をその′ｔま出力すると共に
出力電源線Ｂの出力なオフ状態にし、これとは逆にＣＩ
信号入力がローレベルのとぎには前記出力電源線入の出
力をオフ状態罠すると共に出力電源線ＢにＶｅｅ電圧入
力をそのまま出力する。また、前記電圧降下回路１３は
。
前記電圧分配回路１２の出力電源線Ａからの電圧入力が
与えられると共にＣＥ信号入力が制御入力として与えら
れ、このｃＥ信号入力がハイレベルにのときに動作して
前記出力電源１ｉ１ＡからのｖＣＣ電圧入力を降下させ
て低電圧の内部電源電圧Ｖ□を出力し、上記ＣＥ信号入
力がローレベルのときには動作せず、内部電源電圧ｖ１
を出力しない。そして、上記電圧降下回路１３の出力電
源線Ｃおよび前記電圧分配回路１２の出力電源線Ｂが内
部素子１１の電源線に接続されている。
与えられると共にＣＥ信号入力が制御入力として与えら
れ、このｃＥ信号入力がハイレベルにのときに動作して
前記出力電源１ｉ１ＡからのｖＣＣ電圧入力を降下させ
て低電圧の内部電源電圧Ｖ□を出力し、上記ＣＥ信号入
力がローレベルのときには動作せず、内部電源電圧ｖ１
を出力しない。そして、上記電圧降下回路１３の出力電
源線Ｃおよび前記電圧分配回路１２の出力電源線Ｂが内
部素子１１の電源線に接続されている。
上記集積回路１０においては、ＣＥ信号入力がハイレベ
ルのと鎗に動作状態になる。このとき電圧分配回路１２
は出力電源線ＡにＶｃｅ電圧を出力し、出力電源線Ｂに
は出力せず、電圧降下回路１３は動作して内部電源電圧
ｖ１を出力する。したがって、内部素子（前記電圧分配
回路１２、電圧降下回路１３以外の全回路である）は低
電圧である内部電源電圧ｖ１が電源として供給されるの
で、ホットキャリア等に起因する劣化が生じることもな
く、動作状態での高信頼性が得られる。上記とは逆に、
ＣＥ信号入力がローレベルのときには集積回路１０はス
タンドバイ状態になる。このとき、電圧分配回路１２は
出力電源線ＢにＶｃｅ電圧を出力し、出力電源線Ａには
出力せず、電圧降下回路１３は動作しない。したがって
、電圧降下回路Ｉ３での電力消費は生じなくなシ、内部
素子１１はＶｅｅｉｌ圧が電源として供給されるけれど
もスタンドバイ状態になっているのでその電力消費は少
ない。
ルのと鎗に動作状態になる。このとき電圧分配回路１２
は出力電源線ＡにＶｃｅ電圧を出力し、出力電源線Ｂに
は出力せず、電圧降下回路１３は動作して内部電源電圧
ｖ１を出力する。したがって、内部素子（前記電圧分配
回路１２、電圧降下回路１３以外の全回路である）は低
電圧である内部電源電圧ｖ１が電源として供給されるの
で、ホットキャリア等に起因する劣化が生じることもな
く、動作状態での高信頼性が得られる。上記とは逆に、
ＣＥ信号入力がローレベルのときには集積回路１０はス
タンドバイ状態になる。このとき、電圧分配回路１２は
出力電源線ＢにＶｃｅ電圧を出力し、出力電源線Ａには
出力せず、電圧降下回路１３は動作しない。したがって
、電圧降下回路Ｉ３での電力消費は生じなくなシ、内部
素子１１はＶｅｅｉｌ圧が電源として供給されるけれど
もスタンドバイ状態になっているのでその電力消費は少
ない。
第２図は、本発明の他の実施例に係るＣＭＯＳ型のＳＲ
ＡＭ集積回路２ｏを示しておシ、前記実施例に比べて（
１）電圧分配回路を省略し、（２）！圧降下回Ｋｌｌは
外部からＶｅｅ電圧入カが与えられておシ、ＣＥ信号入
力のハイレベル時にＶｅｅ電圧入力を降下して内部電源
電圧ｖ１を出力し、ＣＥ信号入力のローレベル時には動
作を停止してＷｅｅ電圧内力をそのまま出力するように
構成され【いる点が異なシ、この出力電圧が内部素子１
１に供給される。
ＡＭ集積回路２ｏを示しておシ、前記実施例に比べて（
１）電圧分配回路を省略し、（２）！圧降下回Ｋｌｌは
外部からＶｅｅ電圧入カが与えられておシ、ＣＥ信号入
力のハイレベル時にＶｅｅ電圧入力を降下して内部電源
電圧ｖ１を出力し、ＣＥ信号入力のローレベル時には動
作を停止してＷｅｅ電圧内力をそのまま出力するように
構成され【いる点が異なシ、この出力電圧が内部素子１
１に供給される。
このような集積回路２０においても、前記実施例におけ
るとほぼ同様な動作によって同様な効果が得られる。
るとほぼ同様な動作によって同様な効果が得られる。
なお、上記各実施例においては、本発明にとって本質的
でないアドレス信号、出力信号等の図示な省略している
。
でないアドレス信号、出力信号等の図示な省略している
。
また、上記各実施例における電圧分配回路１２、電圧降
下回路ｘ３，２１は通常のＣＭＯＳ回路技術により構成
可能であり、その具体的回路は特に限定されることなく
、任意に設計し得る。
下回路ｘ３，２１は通常のＣＭＯＳ回路技術により構成
可能であり、その具体的回路は特に限定されることなく
、任意に設計し得る。
また、上記各実施例はＳ ＲＡＭ集積回路を示したが、
本発明はこれに限らず、たとえば１チツプマイクロコン
ビーータとかインターフェース用の集積回路などであっ
て、その回路の一部分に該当するＣＭＯＳ回路構成の内
部素子（たとえばメモリ部）を対象としてその供給電源
電圧を切換制御するための回路を上記集積回路内に設け
るように適用することも可能である。
本発明はこれに限らず、たとえば１チツプマイクロコン
ビーータとかインターフェース用の集積回路などであっ
て、その回路の一部分に該当するＣＭＯＳ回路構成の内
部素子（たとえばメモリ部）を対象としてその供給電源
電圧を切換制御するための回路を上記集積回路内に設け
るように適用することも可能である。
上述したように本発明の相補屋半導体集積回。
路によｎば、外部電源入力として外部機器との整合性を
考慮して定められた電圧を用いることができ、内部素子
のホットキャリア等に起因する劣化を防ぐことができて
動作状態での高信頼性が得うれ、しかもスタンドバイ状
態での電力消費を低減し得るなどの効果が得られる。
考慮して定められた電圧を用いることができ、内部素子
のホットキャリア等に起因する劣化を防ぐことができて
動作状態での高信頼性が得うれ、しかもスタンドバイ状
態での電力消費を低減し得るなどの効果が得られる。
第１図は本発明に係る相補型半導体集積回路の一実施例
を示す構成説明図、第２図は１本発明の他の実施例を示
す構成説明図、第３図は従来提案されている相補型半導
体集積回路を示す構成説明図である。 １０．２０・・・ＳＲＡＭ集積回路、１ノ・・・内部素
子、１２・・・電圧分配回路、１３．２１・・・電圧降
下回路。 出願人代理人 弁理士 鈴 江 武 彦第 第： −Ｊ□−−
を示す構成説明図、第２図は１本発明の他の実施例を示
す構成説明図、第３図は従来提案されている相補型半導
体集積回路を示す構成説明図である。 １０．２０・・・ＳＲＡＭ集積回路、１ノ・・・内部素
子、１２・・・電圧分配回路、１３．２１・・・電圧降
下回路。 出願人代理人 弁理士 鈴 江 武 彦第 第： −Ｊ□−−
Claims (6)
- （１）制御入力によって動作状態またはスタンドバイ状
態が定められる相補型ＭＯＳ回路を用いてなる内部素子
を有する相補型半導体集積回路において、外部電源入力
および前記制御入力が与えられ、前記内部素子を動作状
態にするための制御入力が与えられたときには前記外部
電源入力の電圧を降下させて内部電源電圧を出力して前
記内部素子の電源として供給し、前記内部素子をスタン
ドバイ状態にするための制御入力が与えられたときには
上記内部電源電圧を発生することなく外部電源入力をそ
のままの電圧で内部素子の電源として供給する内部素子
電源切換回路を具備することを特徴とする相補型半導体
集積回路。 - （２）前記内部素子電源切換回路は、前記制御入力の２
つの状態に応じて２つの出力信号線の相異なる一方に外
部電源入力を出力し、上記２つの出力信号線のうち一方
の出力を前記内部素子の電源として与える電圧分配回路
と、上記２つの出力信号線のうち他方の出力が電源入力
として与えられ、前記制御入力の２つの状態に応じて動
作状態、非動作状態になり、動作状態においては上記電
源入力の電圧を降下させた内部電源電圧を出力して前記
内部素子の電源として与える電圧降下回路とを具備する
ことを特徴とする前記特許請求の範囲第１項記載の相補
型半導体集積回路。 - （３）前記内部電源切換回路は、前記制御入力の２つの
状態に応じて動作状態、非動作状態になり、動作状態に
おいては前記外部電源入力の電圧を降下させた内部電源
電圧を出力し、非動作状態においては前記外部電源入力
の電圧をそのまま出力し、出力電圧を前記内部素子の電
源として与える電圧降下回路であることを特徴とする前
記特許請求の範囲第１項記載の相補型半導体集積回路。 - （４）前記内部素子電源切換回路は、前記内部素子をス
タンドバイ状態にするための制御入力が与えられたとき
には電力消費を行なわないように構成してなることを特
徴とする前記特許請求の範囲第２項または第３項に記載
の相補型半導体集積回路。 - （５）前記内部素子は、前記内部素子電源切換回路以外
の内部回路の全てであることを特徴とする前記特許請求
の範囲第１項記載の相補型半導体集積回路。 - （６）前記内部素子は、前記内部素子電源切換回路以外
の内部回路の一部であることを特徴とする前記特許請求
の範囲第１項記載の相補型半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004369A JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
| US06/818,670 US4691123A (en) | 1985-01-14 | 1986-01-14 | Semiconductor integrated circuit with an internal voltage converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004369A JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163655A true JPS61163655A (ja) | 1986-07-24 |
| JPH035063B2 JPH035063B2 (ja) | 1991-01-24 |
Family
ID=11582453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60004369A Granted JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4691123A (ja) |
| JP (1) | JPS61163655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04370963A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
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|---|---|---|---|---|
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| JP2554475B2 (ja) * | 1986-09-11 | 1996-11-13 | 株式会社リコー | プログラマブル・ロジツク・デバイス |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| US4798976A (en) * | 1987-11-13 | 1989-01-17 | International Business Machines Corporation | Logic redundancy circuit scheme |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
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