JP2554475B2 - プログラマブル・ロジツク・デバイス - Google Patents
プログラマブル・ロジツク・デバイスInfo
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- JP2554475B2 JP2554475B2 JP61215552A JP21555286A JP2554475B2 JP 2554475 B2 JP2554475 B2 JP 2554475B2 JP 61215552 A JP61215552 A JP 61215552A JP 21555286 A JP21555286 A JP 21555286A JP 2554475 B2 JP2554475 B2 JP 2554475B2
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- JP
- Japan
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- circuit
- product term
- mos transistor
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、ANDゲートアレイとORゲートアレイを備
え、ユーザ側の要請によりそれらの一方又は双方にプロ
グラムを施こすことによって所望の論理回路を構成する
ことのできるプログラマブル・ロジック・デバイス（PL
D）に関するものである。
え、ユーザ側の要請によりそれらの一方又は双方にプロ
グラムを施こすことによって所望の論理回路を構成する
ことのできるプログラマブル・ロジック・デバイス（PL
D）に関するものである。
（従来技術） プログラマブル・ロジック・デバイスとしては、AND
ゲートアレイがプログラム可能でORゲートアレイが固定
されたPALと称されるOR固定型PLDや、ANDゲートアレイ
とORゲートアレイがともにプログラム可能なPLAと称さ
れるものがある。
ゲートアレイがプログラム可能でORゲートアレイが固定
されたPALと称されるOR固定型PLDや、ANDゲートアレイ
とORゲートアレイがともにプログラム可能なPLAと称さ
れるものがある。
従来のプログラマブル・ロジック・デバイスでは、AN
DゲートアレイとORゲートアレイを含む部分の積項線
に、入力バッファにつながる入力ラインが交差し、積項
線と入力ラインの交差点のそれぞれにプログラム可能な
素子が設けられている。
DゲートアレイとORゲートアレイを含む部分の積項線
に、入力バッファにつながる入力ラインが交差し、積項
線と入力ラインの交差点のそれぞれにプログラム可能な
素子が設けられている。
例えば、ORゲートアレイが固定されANDゲートアレイ
がプログラム可能なPALを例に挙げると、一個のORゲー
トに接続されるANDゲートアレイ（積項線）の数は、製
品により予め決められており、ユーザーが変更すること
はできない。
がプログラム可能なPALを例に挙げると、一個のORゲー
トに接続されるANDゲートアレイ（積項線）の数は、製
品により予め決められており、ユーザーが変更すること
はできない。
従来のプログラマブル・ロジック・デバイスは、積項
線を使用しているか否かに拘らず、電力を消費するため
無駄が多い。例えば、一個のORゲートあたり16本の積項
線が接続されていて、その内の４本の積項線しか使用さ
れていない場合、全体の3/4の電力が無駄に消費されて
いたことになる。この積項線の使用率は、OR固定型PLD
の場合、平均的に30〜40％程度である。
線を使用しているか否かに拘らず、電力を消費するため
無駄が多い。例えば、一個のORゲートあたり16本の積項
線が接続されていて、その内の４本の積項線しか使用さ
れていない場合、全体の3/4の電力が無駄に消費されて
いたことになる。この積項線の使用率は、OR固定型PLD
の場合、平均的に30〜40％程度である。
このように従来のPLDではチップ全体の消費電力が大
きくなり、積項線を増して大規模化を図ることが難かし
いという問題がある （目的） 本発明は、使用される積項線にのみ電源を供給するこ
とによってユーザの積項線使用率に見合った消費電力に
するとともに、平均的には製品の消費電力を抑え、プロ
グラマブル・ロジック・デバイスの大規模化を可能にす
ることを目的とするものである。
きくなり、積項線を増して大規模化を図ることが難かし
いという問題がある （目的） 本発明は、使用される積項線にのみ電源を供給するこ
とによってユーザの積項線使用率に見合った消費電力に
するとともに、平均的には製品の消費電力を抑え、プロ
グラマブル・ロジック・デバイスの大規模化を可能にす
ることを目的とするものである。
（構成） 本発明のプログラマブル・ロジック・デバイスは１つ
のANDゲートアレイと１つのORゲートアレイとを備え、
少なくとも一方のアレイにプログラムを施すことによっ
て所望の論理回路を構成することのできるものであり、
ANDゲートアレイを構成する各積項線にはゲート用MOSト
ランジスタ（16）を介して各積項線への電源供給を兼ね
るCMOS構成のANDセンス回路が設けられ、積項線は１本
又は複数本ずつのグループに分割されて、各グループの
ANDセンス回路の出力が各グループのOR回路のそれぞれ
の入力に接続され、そのOR回路はCMOS構成であり、入力
用MOSトランジスタと電源供給用MOSトランジスタとの間
に電源供給及び動作を制御する制御用MOSトランジスタ
（34）が設けられているとともに、その制御用MOSトラ
ンジスタ（34）がオフとなることに伴って出力電位が固
定されるものであり、そのOR回路群によりORゲートアレ
イを構成しており、ANDセンス回路とOR回路に対して
は、非使用状態のグループのゲート用MOSトランジスタ
（16）と制御用MOSトランジスタ（34）がオフとなるよ
うに、それらのゲート用MOSトランジスタ（16）と制御
設MOSトランジスタ（34）を制御する回路が、グループ
ごとに設けられている。
のANDゲートアレイと１つのORゲートアレイとを備え、
少なくとも一方のアレイにプログラムを施すことによっ
て所望の論理回路を構成することのできるものであり、
ANDゲートアレイを構成する各積項線にはゲート用MOSト
ランジスタ（16）を介して各積項線への電源供給を兼ね
るCMOS構成のANDセンス回路が設けられ、積項線は１本
又は複数本ずつのグループに分割されて、各グループの
ANDセンス回路の出力が各グループのOR回路のそれぞれ
の入力に接続され、そのOR回路はCMOS構成であり、入力
用MOSトランジスタと電源供給用MOSトランジスタとの間
に電源供給及び動作を制御する制御用MOSトランジスタ
（34）が設けられているとともに、その制御用MOSトラ
ンジスタ（34）がオフとなることに伴って出力電位が固
定されるものであり、そのOR回路群によりORゲートアレ
イを構成しており、ANDセンス回路とOR回路に対して
は、非使用状態のグループのゲート用MOSトランジスタ
（16）と制御用MOSトランジスタ（34）がオフとなるよ
うに、それらのゲート用MOSトランジスタ（16）と制御
設MOSトランジスタ（34）を制御する回路が、グループ
ごとに設けられている。
以下、実施例について具体的に説明する。
第１図は本発明の一実施例を表わす。
２−1,2−2,……は積項線であり、積項線２−1,2−2,
……には入力バッファ4,4,……につながる入力ライン6
a,6b,……が交差している。積項線２−1,2−2,……と入
力ライン6a,6b,……の各交差位置には第２図に示される
ように、プログラム可能なメモリトランジスタ、例えば
EPROM8が接続されている。積項線２−1,2−2,……と入
力ライン6a,6b,……及びメモリトランジスタ８によって
ANDゲートアレイ10を構成している。
……には入力バッファ4,4,……につながる入力ライン6
a,6b,……が交差している。積項線２−1,2−2,……と入
力ライン6a,6b,……の各交差位置には第２図に示される
ように、プログラム可能なメモリトランジスタ、例えば
EPROM8が接続されている。積項線２−1,2−2,……と入
力ライン6a,6b,……及びメモリトランジスタ８によって
ANDゲートアレイ10を構成している。
積項線２−１にはANDセンス回路ａ−１とOR回路14が
接続されている。ANDセンス回路ａ−１では、積項線２
−１がNMOSトランジスタ16を介してCMOS型インバータ18
に接続されているとともに、電源Vccとグランド間に接
続された直列のNMOSトランジスタ20,22の回路の内の、
グランド側のNMOSトランジスタ22のゲートに接続されて
いる。インバータ18の入力端子はまたNMOSトランジスタ
24を介して電源Vccに接続され、そのNMOSトランジスタ2
4のゲートにはインバータ18の出力端子が接続されてい
る。
接続されている。ANDセンス回路ａ−１では、積項線２
−１がNMOSトランジスタ16を介してCMOS型インバータ18
に接続されているとともに、電源Vccとグランド間に接
続された直列のNMOSトランジスタ20,22の回路の内の、
グランド側のNMOSトランジスタ22のゲートに接続されて
いる。インバータ18の入力端子はまたNMOSトランジスタ
24を介して電源Vccに接続され、そのNMOSトランジスタ2
4のゲートにはインバータ18の出力端子が接続されてい
る。
積項線２−１にはまた、NMOSトランジスタ16を介して
PMOSトランジスタ26がプルアップトランジスタとして接
続されている。
PMOSトランジスタ26がプルアップトランジスタとして接
続されている。
NMOSトランジスタ20と22の間のノードはCMOS型インバ
ータ28を介してOR回路14の入力端子に接続されている。
ータ28を介してOR回路14の入力端子に接続されている。
ANDセンス回路ａ−１は、センス回路を構成するとと
もに、NMOSトランジスタ24によって積項線２−１に電源
を供給するバイアス回路ともなっている。
もに、NMOSトランジスタ24によって積項線２−１に電源
を供給するバイアス回路ともなっている。
MOSトランジスタ16と26のゲートは電源制御回路30aに
接続されている。
接続されている。
ANDセンス回路ａ−１は積項線２−１についてのもの
であるが、他の積項線２−2,……についても全く同様の
構成のANDセンス回路ａ−2,………がそれぞれ接続され
ている。
であるが、他の積項線２−2,……についても全く同様の
構成のANDセンス回路ａ−2,………がそれぞれ接続され
ている。
OR回路14では、入力用のNMOSトランジスタ32−１〜32
−ｎがそれぞれソースが接地されて互いに並列に接続さ
れている。これらのNMOSトランジスタ32−１〜32−ｎは
NMOSトランジスタ34及び負荷PMOSトランジスタ36を介し
て電源Vccに接続されている。MOSトランジスタ34と36の
間のノードはCMOS型インバータ38を介してOR回路40の入
力端子に接続されている。
−ｎがそれぞれソースが接地されて互いに並列に接続さ
れている。これらのNMOSトランジスタ32−１〜32−ｎは
NMOSトランジスタ34及び負荷PMOSトランジスタ36を介し
て電源Vccに接続されている。MOSトランジスタ34と36の
間のノードはCMOS型インバータ38を介してOR回路40の入
力端子に接続されている。
OR回路14において、各入力トランジスタ32−１〜32−
ｎにはそれぞれ対応する積項線２−１〜２−ｎに接続さ
れるANDセンス回路ａ−１〜ａ−ｎの出力が接続されて
いる。この場合１個のOR回路14にはｎ本の積項線２−１
〜２−ｎのANDセンス回路ａ−１〜ａ−ｎが接続されて
いる。したがって、このｎ本の積項線２−１〜２−ｎが
１つのグループとなっている。
ｎにはそれぞれ対応する積項線２−１〜２−ｎに接続さ
れるANDセンス回路ａ−１〜ａ−ｎの出力が接続されて
いる。この場合１個のOR回路14にはｎ本の積項線２−１
〜２−ｎのANDセンス回路ａ−１〜ａ−ｎが接続されて
いる。したがって、このｎ本の積項線２−１〜２−ｎが
１つのグループとなっている。
NMOSトランジスタ34のゲートは電源制御回路30aに接
続されている。他のｎ本ずつの積項線も同様にグループ
化され、それぞれのグループのOR回路14の出力がOR回路
40の入力端子に接続されている。そして各グループには
１個ずつの電源制御回路30a,30b,……が接続されてい
る。42は出力用の端子である。
続されている。他のｎ本ずつの積項線も同様にグループ
化され、それぞれのグループのOR回路14の出力がOR回路
40の入力端子に接続されている。そして各グループには
１個ずつの電源制御回路30a,30b,……が接続されてい
る。42は出力用の端子である。
電源制御回路30a,30b,……においてはANDゲートアレ
イ10を構成しているメモリトランジスタと同じメモリト
ランジスタ44、例えばEPROMであるFAMOSが使用されてい
る。メモリトランジスタ44のコントロールゲートが電源
Vccに接続され、ソースが接地され、ドレインは２個の
負荷MOSトランジスタ46,48を介して電源Vccに接続され
ている。２個のMOSトランジスタ46,48間のノードから２
個のインバータの直列回路を介して電源制御用の信号が
取り出される。
イ10を構成しているメモリトランジスタと同じメモリト
ランジスタ44、例えばEPROMであるFAMOSが使用されてい
る。メモリトランジスタ44のコントロールゲートが電源
Vccに接続され、ソースが接地され、ドレインは２個の
負荷MOSトランジスタ46,48を介して電源Vccに接続され
ている。２個のMOSトランジスタ46,48間のノードから２
個のインバータの直列回路を介して電源制御用の信号が
取り出される。
積項線２−１〜２−ｎについて説明すると、電源制御
回路30aの出力ハイレベル「Ｈ」のときに、NMOSトラン
ジスタ16,34がオンとなり、PMOSトランジスタ26がオフ
となってこの電源制御回路30aが接続されているグルー
プの積項線２−１〜２−ｎが動作し、逆に電源制御回路
30aの出力がローレベル「Ｌ」のときに、NMOSトランジ
スタ16,34がオフとなり、PMOSトランジスタ26がオンと
なってこの電源制御回路30aが接続されているグループ
の積項線２−１〜２−ｎが停止状態となる。
回路30aの出力ハイレベル「Ｈ」のときに、NMOSトラン
ジスタ16,34がオンとなり、PMOSトランジスタ26がオフ
となってこの電源制御回路30aが接続されているグルー
プの積項線２−１〜２−ｎが動作し、逆に電源制御回路
30aの出力がローレベル「Ｌ」のときに、NMOSトランジ
スタ16,34がオフとなり、PMOSトランジスタ26がオンと
なってこの電源制御回路30aが接続されているグループ
の積項線２−１〜２−ｎが停止状態となる。
電源制御回路30aの出力がローレベル「Ｌ」の場合、N
MOSトランジスタ16がカットオフし、ANDセンス回路ａ−
１〜ａ−ｎと積項線２−１〜２−ｎを切り離し、積項線
２−１〜２−ｎへの電源供給を停止する。またプルアッ
プトランジスタ26がオンとなることによって、ANDセン
ス回路ａ−１〜ａ−ｎ内のノードがVccレベルとVss（グ
ランド）レベルに固定されるため、CMOSインバータ回路
18、28内において電力消費がなくなる。
MOSトランジスタ16がカットオフし、ANDセンス回路ａ−
１〜ａ−ｎと積項線２−１〜２−ｎを切り離し、積項線
２−１〜２−ｎへの電源供給を停止する。またプルアッ
プトランジスタ26がオンとなることによって、ANDセン
ス回路ａ−１〜ａ−ｎ内のノードがVccレベルとVss（グ
ランド）レベルに固定されるため、CMOSインバータ回路
18、28内において電力消費がなくなる。
また、電源制御回路30aの出力がローレベル「Ｌ」の
場合、NMOSトランジスタ34もオフ状態になるため、各OR
回路14内での電力消費も０となる。しかも、各OR回路14
内でのNMOSトランジスタ34とPMOSトランジスタ36の間の
ノードαは、プルアップされているのでハイレベル
「Ｈ」となり、このノードαの反転出力である各OR回路
14の出力（次段のOR回路40の入力）はローレベル「Ｌ」
となり、論理的にもこのグループの積項線２−１〜２−
ｎは使われていない状態に保たれる。他のグループの積
項線に関しても全く同じ構成をとっている。
場合、NMOSトランジスタ34もオフ状態になるため、各OR
回路14内での電力消費も０となる。しかも、各OR回路14
内でのNMOSトランジスタ34とPMOSトランジスタ36の間の
ノードαは、プルアップされているのでハイレベル
「Ｈ」となり、このノードαの反転出力である各OR回路
14の出力（次段のOR回路40の入力）はローレベル「Ｌ」
となり、論理的にもこのグループの積項線２−１〜２−
ｎは使われていない状態に保たれる。他のグループの積
項線に関しても全く同じ構成をとっている。
電源制御回路による積項線の制御を各積項線ごとに行
なう場合にもっとも使用率に沿った低電力化を図ること
ができるが、電力制御回路の占有面積が大きくなり、チ
ップサイズが大きくなる問題がある。そこで実際には、
４本程度の積項線を１つのグループとして、グループ単
位で電源供給を制御するのが適当である。
なう場合にもっとも使用率に沿った低電力化を図ること
ができるが、電力制御回路の占有面積が大きくなり、チ
ップサイズが大きくなる問題がある。そこで実際には、
４本程度の積項線を１つのグループとして、グループ単
位で電源供給を制御するのが適当である。
さらに、１つの制御線当り１つの電源制御回路を設け
ずに、電源制御回路の出力の組み合せ論理によって電源
制御回路の数、すなわちメモリトランジスタの数を減す
ことができる。１つのメモリトランジスタ当り２値を記
憶できるので、ｎ個のメモリトランジスタでは2nの状態
を実現することができる。
ずに、電源制御回路の出力の組み合せ論理によって電源
制御回路の数、すなわちメモリトランジスタの数を減す
ことができる。１つのメモリトランジスタ当り２値を記
憶できるので、ｎ個のメモリトランジスタでは2nの状態
を実現することができる。
第３図及び第４図に示される回路は、積項線を４本ず
つ４つのグループに分け、それを２個の電源制御回路30
−１と30−２で制御する場合を示したものである。この
場合、１つのOR回路40に16本の積項線が接続される。こ
こでFP1,FP2はそれぞれ電源制御回路30−1,30−２の出
力であり、PCb,PCc,PCdはそれぞれこの２個の出力FP1,F
P2のOR回路52とAND回路54の組み合せによる出力であ
る。
つ４つのグループに分け、それを２個の電源制御回路30
−１と30−２で制御する場合を示したものである。この
場合、１つのOR回路40に16本の積項線が接続される。こ
こでFP1,FP2はそれぞれ電源制御回路30−1,30−２の出
力であり、PCb,PCc,PCdはそれぞれこの２個の出力FP1,F
P2のOR回路52とAND回路54の組み合せによる出力であ
る。
グループａの積項線への電源供給は常にオンとなって
おり、グループb,c,dはそれぞれ出力PCb,PCc,PCdにより
制御される。第４図でブロック50は第３図の回路を表わ
している。
おり、グループb,c,dはそれぞれ出力PCb,PCc,PCdにより
制御される。第４図でブロック50は第３図の回路を表わ
している。
第３図中の電源制御回路のメモリトランジスタ
（ア）、（イ）のプログラムの組み合せにより、活性化
（オン状態）される積項線の数を４〜16本まで選ぶこと
ができる。これらの結果をまとめたものが下の表であ
る。
（ア）、（イ）のプログラムの組み合せにより、活性化
（オン状態）される積項線の数を４〜16本まで選ぶこと
ができる。これらの結果をまとめたものが下の表であ
る。
（効果） 本発明によれば、使用しない積項線を停止状態とし、
その積項線の電力消費を０にすることによって平均的な
消費電力を低減することができる。これによって積項線
の数を増した場合でも消費電力を低く抑えることがで
き、大規模なプログラマブル・ロジック・デバイスを実
現することが可能になる。そして、使用する積項線は常
に活性状態にあるため、伝搬遅延時間を大きくするよう
な悪影響はない。
その積項線の電力消費を０にすることによって平均的な
消費電力を低減することができる。これによって積項線
の数を増した場合でも消費電力を低く抑えることがで
き、大規模なプログラマブル・ロジック・デバイスを実
現することが可能になる。そして、使用する積項線は常
に活性状態にあるため、伝搬遅延時間を大きくするよう
な悪影響はない。
積項線の活性、非活性を御する回路を工夫し積項線を
４本程度ずつにグループ分けして制御することにより、
チップサイズに対する電源制御回路の占有面積を小さく
留めることができる。
４本程度ずつにグループ分けして制御することにより、
チップサイズに対する電源制御回路の占有面積を小さく
留めることができる。
第１図は本発明の一実施例を示す回路図、第２図は同実
施例で使用されるメモリトランジスタを示す回路図、第
３図は他の実施例における電源制御回路の組合せを示す
回路図、第４図は第３図の回路を用いた電源供給制御を
示す回路図である。 ２−1,2−２……；積項線、 8;メモリトランジスタ、 10;ANDゲートアレイ、 14,40;OR回路、 30a,30b……；電源制御回路、 ａ−1,a−2,……;ANDセンス回路。
施例で使用されるメモリトランジスタを示す回路図、第
３図は他の実施例における電源制御回路の組合せを示す
回路図、第４図は第３図の回路を用いた電源供給制御を
示す回路図である。 ２−1,2−２……；積項線、 8;メモリトランジスタ、 10;ANDゲートアレイ、 14,40;OR回路、 30a,30b……；電源制御回路、 ａ−1,a−2,……;ANDセンス回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−137228（ＪＰ，Ａ) 特開 昭52−137229（ＪＰ，Ａ) 特開 昭61−56510（ＪＰ，Ａ) 特開 昭60−224198（ＪＰ，Ａ) 特開 昭61−26325（ＪＰ，Ａ) 特開 昭53−75832（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１つのANDゲートアレイと１つのORゲート
アレイとを備え、少なくとも一方のアレイにプログラム
を施すことによって所望の論理回路を構成することので
きるプログラマブル・ロジック・デバイスにおいて、 ANDゲートアレイを構成する各積項線にはゲート用MOSト
ランジスタを介して各積項線への電源供給を兼ねるCMOS
構成のANDセンス回路が設けられ、 積項線は１本又は複数本ずつのグループに分割されて、
各グループのANDセンス回路の出力が各グループのOR回
路のそれぞれの入力に接続され、 そのOR回路はCMOS構成であり、入力用MOSトランジスタ
と電源供給用MOSトランジスタとの間に電源供給及び動
作を制御する制御用MOSトランジスタが設けられている
とともに、その制御用MOSトランジスタがオフとなるこ
とに伴って出力電位が固定されるものであり、そのOR回
路群によりORゲートアレイを構成しており、 前記ANDセンス回路とOR回路に対しては、非使用状態の
グループの前記ゲート用MOSトランジスタとOR回路の前
記制御用MOSトランジスタがオフとなるように、それら
のゲート用MOSトランジスタと制御用MOSトランジスタを
制御する回路が、グループごとに設けられていることを
特徴とするプログラマブル・ロジック・デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215552A JP2554475B2 (ja) | 1986-09-11 | 1986-09-11 | プログラマブル・ロジツク・デバイス |
| US07/093,976 US4839539A (en) | 1986-09-11 | 1987-09-08 | Partially enabled programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215552A JP2554475B2 (ja) | 1986-09-11 | 1986-09-11 | プログラマブル・ロジツク・デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370613A JPS6370613A (ja) | 1988-03-30 |
| JP2554475B2 true JP2554475B2 (ja) | 1996-11-13 |
Family
ID=16674319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215552A Expired - Lifetime JP2554475B2 (ja) | 1986-09-11 | 1986-09-11 | プログラマブル・ロジツク・デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839539A (ja) |
| JP (1) | JP2554475B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193927A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | プログラム可能な論理回路 |
| JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
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