JP2507164B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2507164B2 JP2268886A JP26888690A JP2507164B2 JP 2507164 B2 JP2507164 B2 JP 2507164B2 JP 2268886 A JP2268886 A JP 2268886A JP 26888690 A JP26888690 A JP 26888690A JP 2507164 B2 JP2507164 B2 JP 2507164B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にスタティック
ランダムアクセスメモリ（SRAM）等に用いられる、分割
ワード線を有する半導体記憶装置のローカルデコーダに
関するものである。
〔従来の技術〕
第５図と第６図は特公昭63−8556号公報に開示された
従来のSRAMのメモリセルアレイと、ローカルデコーダと
グローバルデコーダの配置図を示したものである。但し
入力回路、センス系回路及び出力回路についてはこの図
には示していない。
図において、１はグローバルデコーダ、２はチップ長
辺方向に配置された前置ワード線、3a〜3dはローカルデ
コーダ、4a〜4dは分割されたメモリセル群であり、ここ
ではメモリセルアレイを４分割した場合について示して
いる。これらのメモリセル群4a〜4dは、それぞれ複数の
分割ワード線５とビット線対６とメモリセル７から構成
されており、ローカルデコーダ3a〜3dの出力は分割ワー
ド線５に接続されている。第５図はメモリセル群4a〜4d
の端に隣接してグローバルデコーダ１が配置された例で
あり、第６図はメモリセル群4a〜4dの中央部にグローバ
ルデコーダ１が配置された例である。
メモリセル７には、例えば、第７図に示す高抵抗負荷
型NMOSメモリセルや、第８図に示すCMOS型メモリセルが
用いられる。
続いて、ローカルデコーダ3a,3b周辺のブロック図を
第９図に示す。ここではローカルデコーダが２入力NAND
とインバータで構成された例について示している。
図において、第５図，第６図と同一符号は同一部分を
示し、８はメモリセル群選択信号発生回路、９は行アド
レス信号下位２ビットをデコードする行デコーダである
Ｖデコーダであり、これに対してグローバルデコーダ１
は行アドレス信号の上位ビットをデコードする行デコー
ダである。10a,10bはＶデコーダ９の出力とメモリセル
群選択信号発生回路８の出力を受け、ローカルデコーダ
3a,3bを制御する信号を発生するローカルデコーダ制御
回路である。
また、従来例によるローカルデコーダの具体的回路図
を第10図（ａ）〜（ｃ）に示す。
同図（ａ）は２入力NANDとインバータ11から構成され
た例、同図（ｂ）は２入力NORから構成された例、同図
（ｃ）はノーマリオンのPMOSトランジスタとNMOSトラン
スファーゲートとインバータ11から構成された例であ
り、第９図と同一符号は同一部分を示し、12はVCC電源
配線、13はVEE電源配線、14,15はローカルデコーダの入
力端子であり、前置ワード線２或いはローカルデコーダ
制御回路10の出力のどちらかにそれぞれ接続されてい
る。同図（ｃ）についてはシンゴ・アイザキ等「15ns 4
Mb CMOS SRAM」アイ・イーイーイー・インターナショナ
ル・ソリッドステード・サーキッツ・カンファレンス・
ダイジェスト・オブ・テクニカル・ペーパーズ,1990年
２月126頁〜127頁（Aizaki S.,et.al.,“A 15ns 4Mb CM
OS SRAM."ISSCC DIGEST OF TECHNICAL PAPERS,pp.126−
127;Feb.1990.）に開示されている。
またインバータ11としては、第11図（ａ）〜（ｅ）に
示す様なタイプのインバータが使用される。
図において、第10図と同一符号は同一部分を示し、同
図（ａ）はCMOSインバータ、同図（ｂ），（ｃ）はBiNM
OSインバータ、同図（ｄ），（ｅ）はBiCMOSインバータ
である。
次に、上述の如き構成の従来の半導体記憶装置の動作
について第９図を用いて説明する。
Ｖデコーダ９は行アドレス信号下位２ビットをデコー
ドして、その出力信号線のうち１本だけを活性化する。
グローバルデコーダ１は行アドレス信号の上位ビットを
デコードして、その出力信号線である前置ワード線２の
うち１本だけを活性化する。メモリセル群選択信号発生
回路８は複数に分割されたメモリセル群のうち１つだけ
が選択されるよう、その出力信号線のうち１本だけを活
性化する。
例えば、第５図と第６図に示したメモリセル群4aが選
択される場合を考える。このとき、メモリセル群選択信
号発生回路８の出力信号線のうち、ローカルデコーダ制
御回路10aに接続された出力信号線だけが活性化され
て、これがメモリセル群選択線としてメモリセル群4aを
選択する。選択されたローカルデコーダ制御回路10aは
Ｖデコーダ９の出力を受けて、ローカルデコーダ制御回
路10aの出力信号線のうち１本だけを活性化する。
活性化された前置ワード線２と、ローカルデコーダ制
御信号の活性化された出力信号線が接続されたローカル
デコーダのみが選択されて、その出力である分割ワード
線５が立ち上がる。このようにして１本の分割ワード線
が選択される。
〔発明が解決しようとする課題〕
しかしながら従来の半導体記憶装置は以上のように構
成されていたので、次に示すような問題点があった。
従来のローカルデコーダは第10図に示された３種類の
ローカルデコーダにより構成されていたのであるが、ま
ず同図（ａ）の２入力NANDとインバータから構成された
ローカルデコーダは、インバータ11を第11図（ａ）に示
したCMOSインバータとしても全体の素子数が６つとな
り、その結果、ローカルデコーダ自身の面積が大きくな
るという問題があった。
また同図（ｂ）の２入力NORから構成されたローカル
デコーダは、素子数が４つと同図（ａ）のローカルデコ
ーダより少ないが、インバータ使用のものと同等の駆動
能力で分割ワード線５を高速に駆動するには、それぞれ
の素子を大きくする必要があるため、入力端子14と15が
接続された前置ワード線２或いはローカルデコーダ制御
回路10（ａ）の出力の負荷容量が非常に大きくなるとい
う問題があった。
さらに同図（ｃ）のノーマリオンのPMOSとNMOSトラン
スファーゲートとインバータから構成されたローカルデ
コーダは、そのインバータ11を第11図（ａ）のCMOSイン
バータとすると、構成素子数が４つとなり同図（ｂ）の
ローカルデコーダと同じにできるだけでなく、インバー
タ11で分割ワード線５を駆動するので、ノーマリオンの
PMOSとNMOSトランスファーゲートのサイズをあまり大き
くする必要がなく、前述のローカルデコーダと同じ構成
素子数で、入力端子14や15の負荷容量は小さくできる。
しかしながら、インバータ11の入力端子の立ち上がり
をノーマリオンのPMOSトランジスタでのみ行うので、消
費電流を抑えるためにこのノーマリオンのPMOSトランジ
スタを小さく構成すると、インバータ11の入力端子の立
ち上がりが遅れ、一方立ち上がりを速くするためにこの
ノーマリオンのPMOSトランジスタを大きくすると、立ち
下がりが遅れ消費電流も増えるという問題があった。
このように従来の半導体記憶装置は、ローカルデコー
ダの素子数が多いためにチップ面積が増大したり、ロー
カルデコーダの入力端子の負荷容量が大きいといった問
題や、またローカルデコーダの選択が遅くなるという問
題があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ローカルデコーダの面積と入力端子の負荷
容量を抑えて、小面積で高速動作可能な大容量の半導体
記憶装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置は、ローカルデコーダ
を、少なくとも一つのMOSトランジスタを構成要素と
し、出力が分割ワード線に接続され、入力がMOSトラン
ジスタのゲートから構成されたインバータ手段と、一方
の端子がVCC電源に、他方の端子がこのインバータ手段
の入力に接続されたインピーダンス手段と、ソースが第
１の電源に、ドレインがこのインバータ手段の入力に、
ゲートが第１の入力端子に接続された第１導電型MOSト
ランジスタと、ソースが第２の入力端子に、ドレインが
インバータ手段の入力に、ゲートが第１の入力端子に接
続された第２導電型のMOSトランジスタとから構成した
ものである。
またこの発明に係る半導体記憶装置は、ローカルデコ
ーダを、一方の端子が分割ワード線に、他方の端子が第
１の入力端子に接続されたダイオード手段と、ソースが
第１の入力端子に、ドレインが分割ワード線に、ゲート
が第２の入力端子に接続された第１導電型のMOSトラン
ジスタと、ソースがVEE電源に、ドレインが分割ワード
線に、ゲートが第２の入力端子に接続された第２導電型
のMOSトランジスタとから構成したものである。
〔作用〕
この発明に係る半導体記憶装置は上記のようにローカ
ルデコーダを構成しているので、ローカルデコーダの素
子数と入力端子の負荷容量を抑えることによって、イン
バータの入力端子の立ち上がり立ち下がりを高速化にす
ると共に、アクセスタイムの高速化とチップ面積の縮小
及び消費電力の削減を図ることができる。
〔実施例〕
以下、この発明の半導体記憶装置の一実施例を図につ
いて説明する。
第１図はこの発明の第１の実施例による半導体記憶装
置のローカルデコーダの構成を示すものであり、図にお
いて、14と15はローカルデコーダの入力端子で、これは
前述の第９図に示す前置ワード線２或いはローカルデコ
ーダ制御回路10a,10bの出力のどちらかにそれぞれ接続
されている。101はPMOSトランジスタであり、ソースがV
CC配線12に、ゲートが入力端子14に、ドレインがインバ
ータ11の入力端子に接続されている。インバータ11は例
えば前述の第11図に示すようなMOSレベルの出力振幅を
有する構成を持ち、このインバータ11の出力は分割ワー
ド線５に接続されている。102はノーマリオンのPMOSト
ランジスタであり、ソースがVCC配線12に、ゲートがVEE
配線13に、ドレインがインバータ11の入力端子に接続さ
れている。また、201はNMOSトランジスタであり、ソー
スが入力端子15に、ゲートが入力端子14に、ドレインが
インバータ11の入力端子に接続されている。
次に、本実施例のローカルデコーダの動作を第１図に
ついて説明する。
同図のローカルデコーダは、入力端子14が「Ｈ」レベ
ルで且つ、入力端子15が「Ｌ」レベルのとき、NMOSトラ
ンジスタ201はオンに、PMOSトランジスタ101はオフにな
り、インバータ11の入力端子は、ノーマリオンPMOSトラ
ンジスタ102とON状態にあるNMOSトランジスタ201との抵
抗分割で決まる電位にまで引き下げられる。
通常、ノーマリオンPMOSトランジスタ102にはインバ
ータ11の入力端子の立ち下がりが速い小さいサイズのも
のを用いるので、インバータ11の入力端子はほぼVEE電
源電位まで下がる。その結果、分割ワード線５は「Ｈ」
レベルとなり、ローカルデコーダは活性化される。
このローカルデコーダが活性状態から非活性状態にな
るのは入力端子14が「Ｌ」レベルに変化する時と、入力
端子15が「Ｈ」レベルに変化する時とがある。
まず入力端子15が「Ｌ」レベルのままで入力端子14が
「Ｌ」レベルに変化する時、NMOSトランジスタ201はオ
フし、PMOSトランジスタ101がオンするため、インバー
タ11の入力端子は、ノーマリオンPMOSトランジスタ102
とPMOSトランジスタ101によって充電され、「Ｈ」レベ
ルになって分割ワード線５は立ち下がり、ローカルデコ
ーダは非活性状態となる。
また、入力端子14が「Ｈ」レベルのままで入力端子15
が「Ｈ」レベルに変化する時、インバータ11の入力端子
は、ノーマリオンPMOSトランジスタ102とNMOSトランジ
スタ201により充電され、「Ｈ」レベルになって分割ワ
ード線５は立ち下がり、ローカルデコーダは非活性状態
となる。
以上の様な第１の実施例によるローカルデコーダは、
ノーマリオンのPMOSトランジスタ102とPMOSトランジス
タ101によりインバータ11の入力端子を立ち上げるため
の充電を行うようにしたので、分割ワード線５の立ち下
がり時の高速化に特に有効である。
次に、第10図（ａ）〜（ｃ）に示した従来例によるロ
ーカルデコーダとの比較において本実施例の効果を説明
する。
まず第１図に示した本実施例のローカルデコーダは、
第10図（ａ）のローカルデコーダより素子数が一つ少な
く、又第10図（ａ）のローカルデコーダではインバータ
11の入力端子を立ち下げるNMOSトランジスタが２つ直列
に接続されているのに対し、本実施例のローカルデコー
ダにはインバータ11の入力端子を立ち下げるNMOSトラン
ジスタは１つしかないので、同じ駆動力を持たせた場
合、本実施例のNMOSトランジスタ201のサイズのほうが
第10図（ａ）の２つのNMOSトランジスタのそれぞれのサ
イズよりも小さくでき、面積も入力端子の負荷容量も小
さくできる。
また第10図（ｂ）のローカルデコーダは素子数は少な
いが、ゲートが入力端子に接続された素子により分割ワ
ード線５を駆動するため、インバータ使用のものと同一
の駆動能力を有するには、それぞれの素子をある程度大
きく構成する必要が生じ、その結果入力端子14,15の負
荷容量が大きくなるの対し、本実施例のローカルデコー
ダの方が入力端子の負荷容量を小さくすることができる
ので、第10図（ｂ）のものよりも高速に動作することが
できる。
さらに第10図（ｃ）のローカルデコーダは、第１図の
ローカルデコーダより素子数は１つ少ないが、入力端子
15が「Ｌ」レベルのままで入力端子14を「Ｈ」レベルか
ら「Ｌ」レベルへと変化させてローカルデコーダを非活
性にする時に、インバータ11の入力端子の充電をノーマ
リオンのPMOSトランジスタのみで行うのに対し、本実施
例ではノーマリオンPMOSトランジスタ102とPMOSトラン
ジスタ101によりインバータ11の入力端子の充電を行う
ので、第１図のローカルデコーダのほうが非活性化する
速度は速い。しかも、このノーマリオンPMOSトランジス
タ102とPMOSトランジスタ101とで、第10図（ｃ）のノー
マリオンPMOSトランジスタと同程度のサイズになるた
め、素子数は第10図（ｃ）のローカルデコーダより多い
が面積は同じ程度にできる。
また、第２図は本発明の第２の実施例による半導体記
憶装置のローカルデコーダの構成を示したものであり、
第１図のローカルデコーダのノーマリオンPMOSトランジ
スタ102をVCC電源配線12に接続されている抵抗301で置
き換えたものである。本実施例の構成のものにおいても
上記第１の実施例のローカルデコーダと同様の動作を行
い、同様の効果を得ることができる。
なお、第１図と第２図に示した上記第1,第２の実施例
のローカルデコーダにおいて、インバータ11は第11図に
示されたインバータに限られるものではなく、MOSレベ
ルの出力振幅を有しインバータ動作をするものなら、ど
のような構成のものでも良い。
次に、本発明の第３の実施例による半導体記憶装置の
ローカルデコーダの一実施例を第３図に示す。
図において、14と15はローカルデコーダの入力端子で
あり、これは前置ワード線２或いはローカルデコーダ制
御回路の出力のどちらかにそれぞれ接続される。103はP
MOSトランジスタであり、ソースが入力端子14に、ゲー
トが入力端子15に、ドレインが分割ワード線５に接続さ
れている。202はNMOSトランジスタであり、ソースがVEE
配線13に、ゲートが入力端子15に、ドレインが分割ワー
ド線５に接続されている。203はダイオード接続されたN
MOSトランジスタであり、ソースが入力端子14に、ゲー
トとドレインは分割ワード線５に接続されている。
次に、本第３の実施例のローカルデコーダの動作を説
明する。
同図のローカルデコーダは、入力端子14が「Ｈ」レベ
ルで且つ、入力端子15が「Ｌ」レベルの時、PMOSトラン
ジスタ103はオンし、NMOSトランジスタ202はオフするの
で、PMOSトランジスタ103により、分割ワード線５は
「Ｈ」レベルとなり、ローカルデコーダは活性化され
る。
このローカルデコーダが活性状態から非活性状態にな
るのは、入力端子14が「Ｌ」レベルに変化する時と、入
力端子15が「Ｈ」レベルに変化する時とがある。
まず入力端子15が「Ｌ」レベルのままで入力端子14が
「Ｌ」レベルに変化する時、NMOSトランジスタ202はオ
フでPMOSトランジスタ103がオン状態であり、PMOSトラ
ンジスタ103とダイオード接続されたNMOSトランジスタ2
03によって分割ワード線５は放電され、「Ｌ」レベルと
なるためのローカルデコーダは非活性状態となる。
また入力端子14が「Ｈ」レベルのままで入力端子15が
「Ｈ」レベルに変化する時、ダイオード接続されたNMOS
トランジスタ203はオフ状態であり、PMOSトランジスタ1
03がオフし、NMOSトランジスタ202がオンするため、分
割ワード線５は立ち下がり、ローカルデコーダは非活性
状態となる。
以上の様な第３の実施例によるローカルデコーダは、
ダイオード接続されたNMOSトランジスタ203とPMOSトラ
ンジスタ103により放電するようにしているので、分割
ワード線５の立ち下がり時の高速化に特に有効である。
またこの第３の実施例は、第10図の３つのタイプのロ
ーカルデコーダのどれよりも素子数が少ない。このた
め、高速動作よりも高集積度或いは小チップ面積での要
求が高いRAMにおいては、素子数が少ないこのローカル
デコーダが最もチップ面積を小さくすることができる。
更に、第10図（ｂ）のローカルデコーダには分割ワー
ド線５を立ち上げるPMOSトランジスタが２つ直列に接続
されているのに対し、第３図のローカルデコーダには、
分割ワード線５を立ち上げるPMOSトランジスタは１つあ
るだけなので、同じ駆動力を持たせた場合、このPMOSト
ランジスタ103のほうが第10図（ｂ）の２つのPMOSトラ
ンジスタのそれぞれよりもサイズを小さくでき、チップ
面積も入力端子の負荷容量も小さくできる。
続いて、第４図に本発明の第４の実施例による半導体
記憶装置のローカルデコーダの構成を示す。
第４図のローカルデコーダは、第３図のローカルデコ
ーダのダイオード接続されたNMOSトランジスタ203を、
ダイオード接続された低しきい値電圧のNMOSトランジス
タ204で置き換え、更に抵抗302を分割ワード線５とVEE
電源13の間に付加したものである。
同図のローカルデコーダではダイオード接続された低
しきい値電圧のNMOSトランジスタ204を使用しているの
で、入力端子14を立ち下げて分割ワード線５を立ち下げ
る際に、第３図のローカルデコーダよりも低い電位にま
で分割ワード線５を立ち下げることができ、また、抵抗
302により完全にVEE電源電位まで立ち下げることができ
る。ここで抵抗302は、分割ワード線５の立ち下がりを
妨げない程度の大きな抵抗である。
なお、上記第3,第４の実施例によるローカルデコーダ
は、第３図と第４図に示したものに限らず、第３図のダ
イオード接続されたNMOSトランジスタ203を、低しきい
値電圧のNMOSトランジスタやダイオードに置き換えたも
の、或いは第４図のダイオード接続された低しきい値電
圧のNMOSトランジスタ204を通常のしきい値のNMOSトラ
ンジスタに置き換えたもの等でもよく、この場合も同様
の効果を有する。
〔発明の効果〕
以上のようにこの発明によれば、ローカルデコーダ
が、インバータ手段と、一方の端子がVCC電源に接続さ
れ、他方の端子がこのインバータ手段の入力に接続され
たインピーダンス手段と、ソースが第１の電源に、ドレ
インがインバータ手段の入力に、ゲートが第１の入力端
子に接続されたPMOSトランジスタと、ソースが第２の入
力端子に、ドレインが、インバータ手段の入力に、ゲー
トが第１の入力端子に接続されたNMOSトランジスタとか
ら構成したので、ローカルデコーダの素子数と入力端子
の負荷容量を小さくでき、小面積で、特に分割ワード線
の立ち上がりの高速化に優れた、低消費電力の半導体記
憶装置を得ることができる効果がある。
またこの発明によれば、ローカルデコーダが、一方の
端子が分割ワード線に接続され、他方の端子が第１の入
力端子に接続されたダイオード手段と、ソースが第１の
入力端子に、ドレインが分割ワード線に、ゲートが第２
の入力端子に接続されたPMOSトランジスタと、ソースが
VEE電源に、ドレインが分割ワード線に、ゲートが第２
の入力端子に接続されたNMOSトランジスタとから構成し
たので、ローカルデコーダの素子数と入力端子の負荷容
量を小さくでき、小面積化で、特に分割ワード線の立ち
下がり時の高速化に優れた、低消費電力の半導体記憶装
置を得ることができるという効果がある。
【図面の簡単な説明】
第１図はこの発明の第１の実施例による半導体記憶装置
のローカルデコーダの回路図、第２図はこの発明の第２
の実施例による半導体記憶装置のローカルデコーダの回
路図、第３図はこの発明の第３の実施例による半導体記
憶装置のローカルデコーダの回路図、第４図はこの発明
の第４の実施例による半導体記憶装置のローカルデコー
ダの回路図、第５図と第６図は従来のSRAMのメモリセル
アレイとローカルデコーダとグローバルデコーダの配置
図、第７図と第８図は従来のSRAMのメモリセルの回路
図、第９図は従来のSRAMのローカルデコーダ周辺のブロ
ック図、第10図は従来のローカルデコーダの回路図、第
11図はローカルデコーダの構成要素であるインバータの
回路図である。 図において、５は分割ワード線、11はインバータ、12は
VCC電源配線、13はVEE電源配線、14,15はローカルデコ
ーダの入力端子、101,103はPMOSトランジスタ、102はノ
ーマリオンのPMOSトランジスタ、201,202はNMOSトラン
ジスタ、203はダイオード接続されたNMOSトランジス
タ、204はダイオード接続された低しきい値電圧のNMOS
トランジスタ、301,302は抵抗である。 なお図中、同一符号は同一又は相当部分を示す。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルをマトリクス状に配置したメモ
    リセルアレイを分割して配列した複数のメモリセル群
    と、 前記複数のメモリセル群に亘って配置された前置ワード
    線と、 前記複数のメモリセル群のそれぞれに対応して設けら
    れ、前記前置ワード線と平行に配置された分割ワード線
    と、 前記メモリセル群のうち一つを選択するメモリセル群選
    択線と、 前記複数のメモリセル群のそれぞれに対応して設けら
    れ、前記前置ワード線の出力信号と前記メモリセル群選
    択線の選択信号により制御される信号とを入力とし、出
    力が前記分割ワード線に接続されたローカルデコーダと
    を備えた半導体記憶装置において、 前記ローカルデコーダは、 少なくとも一つのMOSトランジスタを構成要素とし、出
    力が前記分割ワード線に接続され、入力がMOSトランジ
    スタのゲートから構成されたインバータ手段と、 一方の端子が第１の電源に接続され、他方の端子が前記
    インバータ手段の入力に接続されたインピーダンス手段
    と、 ソースが前記第１の電源に接続され、ドレインが前記イ
    ンバータ手段の入力に接続され、ゲートが第１の入力端
    子に接続された第１導電型MOSトランジスタと、 ソースが第２の入力端子に接続され、ドレインが前記イ
    ンバータ手段の入力に接続され、ゲートが前記第１の入
    力端子に接続された第２導電型MOSトランジスタとを構
    成要素とすることを特徴とする半導体記憶装置。
  2. 【請求項２】メモリセルをマトリクス状に配置したメモ
    リセルアレイを分割して配列した複数のメモリセル群
    と、 前記複数のメモリセル群に亘って配置された前置ワード
    線と、 前記複数のメモリセル群のそれぞれに対応して設けら
    れ、前記前置ワード線と平行に配置された分割ワード線
    と、 前記メモリセル群のうち一つを選択するメモリセル群選
    択線と、 前記複数のメモリセル群のそれぞれに対応して設けら
    れ、前記前置ワード線の出力信号と前記メリセル群選択
    線の選択信号により制御させる信号とを入力とし、出力
    が前記分割ワード線に接続されたローカルデコーダとを
    備えた半導体記憶装置において、 前記ローカルデコーダは、 一方の端子が前記分割ワード線に接続され、他方の端子
    が第１の入力端子に接続されたダイオード手段と、 ソースが前記第１の入力端子に接続され、ドレインが前
    記分割ワード線に接続され、ゲートが第２の入力端子に
    接続された第１導電型MOSトランジスタと、 ソースが第２の電源に接続され、ドレインが前記分割ワ
    ード線に接続され、ゲートが前記第２の入力端子に接続
    された第２導電型MOSトランジスタとを構成要素とする
    ことを特徴とする半導体記憶装置。
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