JP2590696B2 - 半導体スタティックメモリ用ワード線駆動回路 - Google Patents
半導体スタティックメモリ用ワード線駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の低消費
電力化および高速化に関する。
電力化および高速化に関する。
【０００２】
【従来の技術】現在、高速・大容量の半導体スタティク
メモリ(SRAM) LSIにおいては、アクセス時間（メモリセ
ル内のデータを、アドレスを指定して読み出すまでの遅
延時間）を決定する信号経路は、同じビット線上のワー
ド線の異なる２つのメモリセル間での情報読みだし動作
である。中低速のSRAMでは、タイミングを発生し、読み
だし動作の前に、ビット線間の電圧レベルをイコライズ
（同電位化）する回路を用いるが、高速・超高速品で
は、イコライズを行う時間的余裕がなく、ビット線振幅
を小さくする、あるいは、微小信号をセンスできるバイ
ポーラセンス回路を用いる方法が用いられる。
メモリ(SRAM) LSIにおいては、アクセス時間（メモリセ
ル内のデータを、アドレスを指定して読み出すまでの遅
延時間）を決定する信号経路は、同じビット線上のワー
ド線の異なる２つのメモリセル間での情報読みだし動作
である。中低速のSRAMでは、タイミングを発生し、読み
だし動作の前に、ビット線間の電圧レベルをイコライズ
（同電位化）する回路を用いるが、高速・超高速品で
は、イコライズを行う時間的余裕がなく、ビット線振幅
を小さくする、あるいは、微小信号をセンスできるバイ
ポーラセンス回路を用いる方法が用いられる。
【０００３】
【発明が解決しようとする課題】しかし、この高速品で
も、同一ビット線上の異なるメモリセルをアクセスする
場合は、メモリセル電流のみで、ビット線対を反転させ
る必要がある。このメモリセル電流による、ビット線反
転時間の短縮化が高速アクセス実現のために重要であ
り、また、ワード線が高レベルであるメモリセルに絶え
ず流れ続けるメモリセル電流を効率的にカットすること
が低パワー化のために重要である。
も、同一ビット線上の異なるメモリセルをアクセスする
場合は、メモリセル電流のみで、ビット線対を反転させ
る必要がある。このメモリセル電流による、ビット線反
転時間の短縮化が高速アクセス実現のために重要であ
り、また、ワード線が高レベルであるメモリセルに絶え
ず流れ続けるメモリセル電流を効率的にカットすること
が低パワー化のために重要である。
【０００４】図７に、従来の半導体スタティックメモリ
用ワード線駆動回路を示す。この回路は１９８９年国際
固体素子回路学会ダイジェスト（１９８９ ＩＳＳＣＣ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ Ｖｏｌ．３２）２９頁における図５記載のワード
線駆動回路（Ｗｏｒｄ Ｄｒｉｖｅｒ）と同一である。
図７の回路の出力レベルは、電源電圧と、グランドレベ
ルの２値であるために、ワード線駆動信号が入力されて
いる（入力がグランドレベル）あいだ中、出力は電源電
位となり、メモリセル電流が直流的に流れ続けることに
なる。
用ワード線駆動回路を示す。この回路は１９８９年国際
固体素子回路学会ダイジェスト（１９８９ ＩＳＳＣＣ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ Ｖｏｌ．３２）２９頁における図５記載のワード
線駆動回路（Ｗｏｒｄ Ｄｒｉｖｅｒ）と同一である。
図７の回路の出力レベルは、電源電圧と、グランドレベ
ルの２値であるために、ワード線駆動信号が入力されて
いる（入力がグランドレベル）あいだ中、出力は電源電
位となり、メモリセル電流が直流的に流れ続けることに
なる。
【０００５】本発明の目的は、同一ビット線上の異なる
メモリセルのアクセス時間を短縮し、また、直流的に流
れるメモリセル電流を削減して、低消費電力化を同時に
実現する半導体スタティックメモリを実現するものであ
る。
メモリセルのアクセス時間を短縮し、また、直流的に流
れるメモリセル電流を削減して、低消費電力化を同時に
実現する半導体スタティックメモリを実現するものであ
る。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
めに本発明は次の手段を提供する。 エンハンスメント型ＰチャンネルＭＩＳＦＥＴ及びデ
プリッション型ｎチャンネルＭＩＳＦＥＴから構成され
るＣＭＩＳ型インバータと、このインバータの電源電圧
端子と電源電圧間に順方向に接続されたダイオードと、
前記インバータの出力信号を遅延させる回路と、この遅
延回路の出力信号をゲート端子に受けるＰチャンネルＭ
ＩＳＦＥＴとを備え、このＰチャンネルＭＩＳＦＥＴの
ソース端子およびドレイン端子を前記ダイオードに並列
に接続したことを特徴とする半導体スタティックメモリ
用ワード線駆動回路。 ＣＭＩＳ型インバータと、このＣＭＩＳ型インバータ
の出力によりベース端子が駆動され、コレクタ端子が電
源電圧に接続され、エミッタが出力端子に接続されたパ
イポーラトランジスタと、ソース端子がグランド電位
で、ドレイン端子が前記出力端子に接続されたデプリッ
ション型ｎチャンネルＭＩＳＦＥＴとから構成され、こ
のデプリッション型ｎチャンネルＭＩＳＦＥＴのゲート
端子および前記ＣＭＩＳ型インバータの入力端子に入力
信号が印加され、前記バイポーラトランジスタのエミッ
タ面積は出力立ち上げ時にベース高注入状態になる程度
に小さいことを特徴とする半導体スタティックメモリ用
ワード線駆動回路。 エンハンスメント型ＰチャンネルＭＩＳＦＥＴ及びデ
プリッション型ｎチャンネルＭＩＳＦＥＴから構成され
るＣＭＩＳ型インバータと、このインバータの電源電圧
端子と電源電圧間に順方向に接続されたダイオードと、
前記インバータの出力信号を遅延させる回路と、この遅
延回路の出力信号をゲート端子に受けるＰチャンネルＭ
ＩＳＦＥＴとを備え、このＰチャンネルＭＩＳＦＥＴの
ソース端子およびドレイン端子を前記ダイオードに並列
に接続し、出力高レベル値として、第１及び第２の高レ
ベルを持ち、第２の高レベルは第１の高レベルより低い
レベルであり、低レベルから高レベルへの遷移時に、一
時的に第１の高レベルを経由し、その後に第２の高レベ
ルに遷移し、高レベルから低レベルへの遷移時には、第
２の高レベルから低レベルに遷移することを特徴とする
半導体スタティックメモリ用ワード線駆動回路。 ＣＭＩＳ型インバータと、このＣＭＩＳ型インバータ
の出力によりベース端子が駆動され、コレクタ端子が電
源電圧に接続され、エミッタが出力端子に接続されたパ
イポーラトランジスタと、ソース端子がグランド電位
で、ドレイン端子が前記出力端子に接続されたデプリッ
ション型ｎチャンネルＭＩＳＦＥＴとから構成され、こ
のデプリッション型ｎチャンネルＭＩＳＦＥＴのゲート
端子および前記ＣＭＩＳ型インバータの入力端子に入力
信号が印加され、前記バイポーラトランジスタのエミッ
タ面積は出力立ち上げ時にベース高注入状態になる程度
に小さく、出力高レベル値として、第１及び第２の高レ
ベルを持ち、第２の高レベルは第１の高レベルより低い
レベルであり、低レベルから高レベルへの遷移時に、一
時的に第１の高レベルを経由し、その後に第２の高レベ
ルに遷移し、高レベルから低レベルへの遷移時には、第
２の高レベルから低レベルに遷移することを特徴とする
半導体スタティックメモリ用ワード線駆動回路。
めに本発明は次の手段を提供する。 エンハンスメント型ＰチャンネルＭＩＳＦＥＴ及びデ
プリッション型ｎチャンネルＭＩＳＦＥＴから構成され
るＣＭＩＳ型インバータと、このインバータの電源電圧
端子と電源電圧間に順方向に接続されたダイオードと、
前記インバータの出力信号を遅延させる回路と、この遅
延回路の出力信号をゲート端子に受けるＰチャンネルＭ
ＩＳＦＥＴとを備え、このＰチャンネルＭＩＳＦＥＴの
ソース端子およびドレイン端子を前記ダイオードに並列
に接続したことを特徴とする半導体スタティックメモリ
用ワード線駆動回路。 ＣＭＩＳ型インバータと、このＣＭＩＳ型インバータ
の出力によりベース端子が駆動され、コレクタ端子が電
源電圧に接続され、エミッタが出力端子に接続されたパ
イポーラトランジスタと、ソース端子がグランド電位
で、ドレイン端子が前記出力端子に接続されたデプリッ
ション型ｎチャンネルＭＩＳＦＥＴとから構成され、こ
のデプリッション型ｎチャンネルＭＩＳＦＥＴのゲート
端子および前記ＣＭＩＳ型インバータの入力端子に入力
信号が印加され、前記バイポーラトランジスタのエミッ
タ面積は出力立ち上げ時にベース高注入状態になる程度
に小さいことを特徴とする半導体スタティックメモリ用
ワード線駆動回路。 エンハンスメント型ＰチャンネルＭＩＳＦＥＴ及びデ
プリッション型ｎチャンネルＭＩＳＦＥＴから構成され
るＣＭＩＳ型インバータと、このインバータの電源電圧
端子と電源電圧間に順方向に接続されたダイオードと、
前記インバータの出力信号を遅延させる回路と、この遅
延回路の出力信号をゲート端子に受けるＰチャンネルＭ
ＩＳＦＥＴとを備え、このＰチャンネルＭＩＳＦＥＴの
ソース端子およびドレイン端子を前記ダイオードに並列
に接続し、出力高レベル値として、第１及び第２の高レ
ベルを持ち、第２の高レベルは第１の高レベルより低い
レベルであり、低レベルから高レベルへの遷移時に、一
時的に第１の高レベルを経由し、その後に第２の高レベ
ルに遷移し、高レベルから低レベルへの遷移時には、第
２の高レベルから低レベルに遷移することを特徴とする
半導体スタティックメモリ用ワード線駆動回路。 ＣＭＩＳ型インバータと、このＣＭＩＳ型インバータ
の出力によりベース端子が駆動され、コレクタ端子が電
源電圧に接続され、エミッタが出力端子に接続されたパ
イポーラトランジスタと、ソース端子がグランド電位
で、ドレイン端子が前記出力端子に接続されたデプリッ
ション型ｎチャンネルＭＩＳＦＥＴとから構成され、こ
のデプリッション型ｎチャンネルＭＩＳＦＥＴのゲート
端子および前記ＣＭＩＳ型インバータの入力端子に入力
信号が印加され、前記バイポーラトランジスタのエミッ
タ面積は出力立ち上げ時にベース高注入状態になる程度
に小さく、出力高レベル値として、第１及び第２の高レ
ベルを持ち、第２の高レベルは第１の高レベルより低い
レベルであり、低レベルから高レベルへの遷移時に、一
時的に第１の高レベルを経由し、その後に第２の高レベ
ルに遷移し、高レベルから低レベルへの遷移時には、第
２の高レベルから低レベルに遷移することを特徴とする
半導体スタティックメモリ用ワード線駆動回路。
【０００７】
【作用】本発明によれば、ワード線が、低レベルから高
レベルに遷移した後、一定時間経過後、自動的に、ワー
ド線の高レベルを若干低下させることで、メモリセルか
らの情報読みだし時間を犠牲にすることなく、定常的な
メモリセル電流を削減し、低消費電力化を同時に実現す
ることができるようになる。
レベルに遷移した後、一定時間経過後、自動的に、ワー
ド線の高レベルを若干低下させることで、メモリセルか
らの情報読みだし時間を犠牲にすることなく、定常的な
メモリセル電流を削減し、低消費電力化を同時に実現す
ることができるようになる。
【０００８】
【実施例】次に図１〜図８を参照して、本発明の実施例
について説明する。
について説明する。
【０００９】図１は、本発明の第１実施例であるワード
線駆動回路の回路図である。
線駆動回路の回路図である。
【００１０】図１において、ＤＬは遅延回路を示し、出
力信号と同相の信号を、ある遅延時間後にpMISFET MP12
のゲートに伝送する。MN11はnMISFETであり、ゲート電
圧がグランドレベル（GND:0V）であっても、若干のリー
ク電流が流れるように、しきい値電圧は低く設定されて
いる。図２は、図１の回路の入出力信号波形を示す。入
力信号が高レベル（電源電圧［VCC］程度）の場合、図
１中のnMISFET MN11は導通し、出力は低レベル(VL＝GN
D)となる。一方、入力が高レベルから、低レベルに遷移
するとき、ＭＰ１２のゲートは、低レベルとなってお
り、MP12は遅延回路DLの遅延時間の間、導通状態にあ
る。入力信号が、高レベルから、低レベルとなり、MP11
が導通すると、MP11とMP12が共に導通となるために、出
力は、電源電圧レベル(VCC:VH1)まで、立ち上がる。し
かし、遅延回路をとうして、出力信号がMP12に伝わった
場合、MP12は遮断となる。このとき、MN11を流れるリー
ク電流のために、出力レベルは低下を始め、VCC-VFのレ
ベル(VH2)まで低下する。ここで、VFは、ダイオードの
順方向オン電圧(〜0.8V)である。図２の波形において、
出力がVH1レベルである時間は、遅延回路ＤＬの遅延時
間によって設定できる。図３に、遅延回路ＤＬの一例を
示す。偶数段のMISインバータ回路を用いることによっ
て、ＤＬを構成することができる。所望の遅延時間を得
るためには、インバータの接続段数を調整すればよい。
図１に示す回路により、図２の波形が得られ、これを、
スタティックメモリのワード線駆動回路にもちいること
で、本発明の効果が得られる。以下、図４、図５を用い
て、その効果を説明する。
力信号と同相の信号を、ある遅延時間後にpMISFET MP12
のゲートに伝送する。MN11はnMISFETであり、ゲート電
圧がグランドレベル（GND:0V）であっても、若干のリー
ク電流が流れるように、しきい値電圧は低く設定されて
いる。図２は、図１の回路の入出力信号波形を示す。入
力信号が高レベル（電源電圧［VCC］程度）の場合、図
１中のnMISFET MN11は導通し、出力は低レベル(VL＝GN
D)となる。一方、入力が高レベルから、低レベルに遷移
するとき、ＭＰ１２のゲートは、低レベルとなってお
り、MP12は遅延回路DLの遅延時間の間、導通状態にあ
る。入力信号が、高レベルから、低レベルとなり、MP11
が導通すると、MP11とMP12が共に導通となるために、出
力は、電源電圧レベル(VCC:VH1)まで、立ち上がる。し
かし、遅延回路をとうして、出力信号がMP12に伝わった
場合、MP12は遮断となる。このとき、MN11を流れるリー
ク電流のために、出力レベルは低下を始め、VCC-VFのレ
ベル(VH2)まで低下する。ここで、VFは、ダイオードの
順方向オン電圧(〜0.8V)である。図２の波形において、
出力がVH1レベルである時間は、遅延回路ＤＬの遅延時
間によって設定できる。図３に、遅延回路ＤＬの一例を
示す。偶数段のMISインバータ回路を用いることによっ
て、ＤＬを構成することができる。所望の遅延時間を得
るためには、インバータの接続段数を調整すればよい。
図１に示す回路により、図２の波形が得られ、これを、
スタティックメモリのワード線駆動回路にもちいること
で、本発明の効果が得られる。以下、図４、図５を用い
て、その効果を説明する。
【００１１】図４に、スタティックメモリの情報読みだ
し時の動作波形を示す。同図(a)に従来のスタティック
メモリの読みだし動作波形を示す。図７に従来のワード
線駆動回路、図８にその入出力波形を示す。図７の回路
の出力レベルは、電源電圧レベルと、グランドレベルの
みとなる。図５に、スタティックメモリのメモリセル周
辺回路図を示す。ビット線Ｂ，Ｂバー（図ではＢにアッ
パーバーを付して示してある）は、ビット線負荷抵抗素
子RLにより電源電圧(VCC)レベルにプルアップされてい
る。ワード線（ＷＬ１，ＷＬ２）が高レベルであるメモ
リセルには、メモリセル内のノード電位（H:高レベル、
L:低レベル）により、どちらかのビット線からメモリセ
ルへ、メモリセル電流（Ic1,Ic2)がながれるために、RL
により電圧降下をおこし、ビット線対Ｂ，Ｂバーに電位
差△Ｖを発生する。異なる情報を保持したメモリセルか
ら、情報を交互に読み出せば、図４(a)に示すようなメ
モリ動作波形となる。しかし、メモリセル電流は、ワー
ド線の電圧レベルが高いほど多くなり、ビット線の放電
を高速化することができるが、一方、ビット線振幅△Ｖ
が増大するために、結果的に、ビット線の反転時間を短
縮化することはできない。また、△Ｖはセンスアンプ回
路の動作のために、ある一定値以上が必要となる。しか
し、本発明を適用した図４(b)に示す新方式では、ワー
ド線の高レベルが、図２のように、２段階となり、それ
に対応して、ビット線の振幅値が、△V1、△V2と変化す
る。ワード線のレベルがVH1の時、メモリセルの情報を
読みだし、その後、ワード線の高レベルをVH2に落と
し、メモリセル電流を削減し、消費電流の低減を図る。
また、次のメモリセルを読み出す時には、ビット線の振
幅が小さい（△V2）ために、異なるワード線のメモリセ
ルをアクセスするためのビット線反転時間が短縮され
る。
し時の動作波形を示す。同図(a)に従来のスタティック
メモリの読みだし動作波形を示す。図７に従来のワード
線駆動回路、図８にその入出力波形を示す。図７の回路
の出力レベルは、電源電圧レベルと、グランドレベルの
みとなる。図５に、スタティックメモリのメモリセル周
辺回路図を示す。ビット線Ｂ，Ｂバー（図ではＢにアッ
パーバーを付して示してある）は、ビット線負荷抵抗素
子RLにより電源電圧(VCC)レベルにプルアップされてい
る。ワード線（ＷＬ１，ＷＬ２）が高レベルであるメモ
リセルには、メモリセル内のノード電位（H:高レベル、
L:低レベル）により、どちらかのビット線からメモリセ
ルへ、メモリセル電流（Ic1,Ic2)がながれるために、RL
により電圧降下をおこし、ビット線対Ｂ，Ｂバーに電位
差△Ｖを発生する。異なる情報を保持したメモリセルか
ら、情報を交互に読み出せば、図４(a)に示すようなメ
モリ動作波形となる。しかし、メモリセル電流は、ワー
ド線の電圧レベルが高いほど多くなり、ビット線の放電
を高速化することができるが、一方、ビット線振幅△Ｖ
が増大するために、結果的に、ビット線の反転時間を短
縮化することはできない。また、△Ｖはセンスアンプ回
路の動作のために、ある一定値以上が必要となる。しか
し、本発明を適用した図４(b)に示す新方式では、ワー
ド線の高レベルが、図２のように、２段階となり、それ
に対応して、ビット線の振幅値が、△V1、△V2と変化す
る。ワード線のレベルがVH1の時、メモリセルの情報を
読みだし、その後、ワード線の高レベルをVH2に落と
し、メモリセル電流を削減し、消費電流の低減を図る。
また、次のメモリセルを読み出す時には、ビット線の振
幅が小さい（△V2）ために、異なるワード線のメモリセ
ルをアクセスするためのビット線反転時間が短縮され
る。
【００１２】図６は、本発明の第２実施例であるワード
線駆動回路の回路図である。本回路を用いても、図２と
同等の波形が得られる。図６において、MN61は、しきい
値電圧の低いnMISFETである。また、Q61はバイポーラト
ランジスタで、出力プルアップ時には、pMISFETのMP61
からのベース電流により、高注入状態で動作するよう
に、エミッタサイズを小さく設定されている。図６の回
路では、出力高レベルは、直流的にはVCC−Ｖbe（Ｖbe
は、バイポーラトランジスタQ61のベース・エミッタ間
順方向オン電圧）となるが、出力のプルアップ時に、Q6
1のベースに電荷が過剰注入されるため、ベース電位が
電源電圧に達してもQ61が遮断せず、エミッタ電流が流
れつずけるために、一時的に、出力ノードがVCC−VFの
レベルを超える。しかし、さらに、時間が経過した後に
は、nMISFET MN61のリーク電流により、出力値はVCC-VF
のレベルとなる。よって、図６の回路により図２の回路
と同様の波形が得られることになる。
線駆動回路の回路図である。本回路を用いても、図２と
同等の波形が得られる。図６において、MN61は、しきい
値電圧の低いnMISFETである。また、Q61はバイポーラト
ランジスタで、出力プルアップ時には、pMISFETのMP61
からのベース電流により、高注入状態で動作するよう
に、エミッタサイズを小さく設定されている。図６の回
路では、出力高レベルは、直流的にはVCC−Ｖbe（Ｖbe
は、バイポーラトランジスタQ61のベース・エミッタ間
順方向オン電圧）となるが、出力のプルアップ時に、Q6
1のベースに電荷が過剰注入されるため、ベース電位が
電源電圧に達してもQ61が遮断せず、エミッタ電流が流
れつずけるために、一時的に、出力ノードがVCC−VFの
レベルを超える。しかし、さらに、時間が経過した後に
は、nMISFET MN61のリーク電流により、出力値はVCC-VF
のレベルとなる。よって、図６の回路により図２の回路
と同様の波形が得られることになる。
【００１３】
【発明の効果】以上に実施例を挙げて詳しく説明したよ
うに、請求の範囲に記載した構成の発明によって、同一
ビット線上の異なるメモリセルのアクセス時間を短縮
し、また、直流的に流れるメモリセル電流を削減して、
低消費電力化を同時に実現する半導体スタティックメモ
リを実現するという効果が得られる。
うに、請求の範囲に記載した構成の発明によって、同一
ビット線上の異なるメモリセルのアクセス時間を短縮
し、また、直流的に流れるメモリセル電流を削減して、
低消費電力化を同時に実現する半導体スタティックメモ
リを実現するという効果が得られる。
【図１】本発明の第１実施例を示す回路図。
【図２】図１の回路の入出力波形図。
【図３】図１中の遅延回路(DL)の一例を示す回路図。
【図４】スタティックメモリの動作を示す波形図。
【図５】スタティックメモリのメモリセル周辺回路を示
す回路図。
す回路図。
【図６】本発明の第２実施例を示す回路図。
【図７】従来のワード線駆動回路図。
【図８】図７に示す回路の入出力波形図。
ＭＰ１１，ＭＰ１２、ＭＰ３１，ＭＰ３２，ＭＰ３３，
ＭＰ３４、ＭＰ６１，ＭＰ７１ ｐチャンネルMISト
ランジスタ ＭＮ１１，ＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，
ＭＮ６１，ＭＮ６２，ＭＮ７１ ｎチャンネルMISト
ランジスタ Ｄ１１ ダイオード Ｑ６１ バイポーラトランジスタ ＶＬ 出力低レベル VH1 第１の出力高レベル VH2 第２の出力高レベル Ｂ ビット線 Ｂバー ビット線 △Ｖ、△V1、△V2 ビット線振幅 ＲＬ ビット線負荷抵抗 ＳＡ センスアンプ回路 Ｉｃ１，Ｉｃ２ メモリセルの読みだし電流 ＷＬ１，ＷＬ２ ワード線 ＭＣ１，ＭＣ２ メモリセル ＶＣＣ 電源電圧 ＧＮＤ 接地電圧
ＭＰ３４、ＭＰ６１，ＭＰ７１ ｐチャンネルMISト
ランジスタ ＭＮ１１，ＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，
ＭＮ６１，ＭＮ６２，ＭＮ７１ ｎチャンネルMISト
ランジスタ Ｄ１１ ダイオード Ｑ６１ バイポーラトランジスタ ＶＬ 出力低レベル VH1 第１の出力高レベル VH2 第２の出力高レベル Ｂ ビット線 Ｂバー ビット線 △Ｖ、△V1、△V2 ビット線振幅 ＲＬ ビット線負荷抵抗 ＳＡ センスアンプ回路 Ｉｃ１，Ｉｃ２ メモリセルの読みだし電流 ＷＬ１，ＷＬ２ ワード線 ＭＣ１，ＭＣ２ メモリセル ＶＣＣ 電源電圧 ＧＮＤ 接地電圧
Claims (4)
- 【請求項１】 エンハンスメント型ＰチャンネルＭＩＳ
ＦＥＴ及びデプリッション型ｎチャンネルＭＩＳＦＥＴ
から構成されるＣＭＩＳ型インバータと、このインバー
タの電源電圧端子と電源電圧間に順方向に接続されたダ
イオードと、前記インバータの出力信号を遅延させる回
路と、この遅延回路の出力信号をゲート端子に受けるＰ
チャンネルＭＩＳＦＥＴとを備え、このＰチャンネルＭ
ＩＳＦＥＴのソース端子およびドレイン端子を前記ダイ
オードに並列に接続したことを特徴とする半導体スタテ
ィックメモリ用ワード線駆動回路。 - 【請求項２】 ＣＭＩＳ型インバータと、このＣＭＩＳ
型インバータの出力によりベース端子が駆動され、コレ
クタ端子が電源電圧に接続され、エミッタが出力端子に
接続されたパイポーラトランジスタと、ソース端子がグ
ランド電位で、ドレイン端子が前記出力端子に接続され
たデプリッション型ｎチャンネルＭＩＳＦＥＴとから構
成され、このデプリッション型ｎチャンネルＭＩＳＦＥ
Ｔのゲート端子および前記ＣＭＩＳ型インバータの入力
端子に入力信号が印加され、前記バイポーラトランジス
タのエミッタ面積は出力立ち上げ時にベース高注入状態
になる程度に小さいことを特徴とする半導体スタティッ
クメモリ用ワード線駆動回路。 - 【請求項３】 エンハンスメント型ＰチャンネルＭＩＳ
ＦＥＴ及びデプリッション型ｎチャンネルＭＩＳＦＥＴ
から構成されるＣＭＩＳ型インバータと、このインバー
タの電源電圧端子と電源電圧間に順方向に接続されたダ
イオードと、前記インバータの出力信号を遅延させる回
路と、この遅延回路の出力信号をゲート端子に受けるＰ
チャンネルＭＩＳＦＥＴとを備え、このＰチャンネルＭ
ＩＳＦＥＴのソース端子およびドレイン端子を前記ダイ
オードに並列に接続し、出力高レベル値として、第１及
び第２の高レベルを持ち、第２の高レベルは第１の高レ
ベルより低いレベルであり、低レベルから高レベルへの
遷移時に、一時的に第１の高レベルを経由し、その後に
第２の高レベルに遷移し、高レベルから低レベルへの遷
移時には、第２の高レベルから低レベルに遷移すること
を特徴とする半導体スタティックメモリ用ワード線駆動
回路。 - 【請求項４】 ＣＭＩＳ型インバータと、このＣＭＩＳ
型インバータの出力によりベース端子が駆動され、コレ
クタ端子が電源電圧に接続され、エミッタが出力端子に
接続されたパイポーラトランジスタと、ソース端子がグ
ランド電位で、ドレイン端子が前記出力端子に接続され
たデプリッション型ｎチャンネルＭＩＳＦＥＴとから構
成され、このデプリッション型ｎチャンネルＭＩＳＦＥ
Ｔのゲート端子および前記ＣＭＩＳ型インバータの入力
端子に入力信号が印加され、前記バイポーラトランジス
タのエミッタ面積は出力立ち上げ時にベース高注入状態
になる程度に小さく、出力高レベル値として、第１及び
第２の高レベルを持ち、第２の高レベルは第１の高レベ
ルより低いレベルであり、低レベルから高レベルへの遷
移時に、一時的に第１の高レベルを経由し、その後に第
２の高レベルに遷移し、高レベルから低レベルへの遷移
時には、第２の高レベルから低レベルに遷移することを
特徴とする半導体スタティックメモリ用ワード線駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216024A JP2590696B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体スタティックメモリ用ワード線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216024A JP2590696B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体スタティックメモリ用ワード線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773673A JPH0773673A (ja) | 1995-03-17 |
| JP2590696B2 true JP2590696B2 (ja) | 1997-03-12 |
Family
ID=16682106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216024A Expired - Fee Related JP2590696B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体スタティックメモリ用ワード線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590696B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365737B1 (ko) * | 1998-12-24 | 2003-02-19 | 주식회사 하이닉스반도체 | 안정적인신호전달을위한보조구동회로를갖는반도체소자 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507164B2 (ja) * | 1990-10-04 | 1996-06-12 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH05110418A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | ゲート回路およびそれを用いた半導体メモリ装置 |
-
1993
- 1993-08-31 JP JP5216024A patent/JP2590696B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| １９９１年電子情報通信学会秋季大会講演論文集、Ｐ．５−９４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773673A (ja) | 1995-03-17 |
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Legal Events
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