JPH0746509B2 - スタテイツクｒａｍ - Google Patents
スタテイツクｒａｍInfo
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- JPH0746509B2 JPH0746509B2 JP60237411A JP23741185A JPH0746509B2 JP H0746509 B2 JPH0746509 B2 JP H0746509B2 JP 60237411 A JP60237411 A JP 60237411A JP 23741185 A JP23741185 A JP 23741185A JP H0746509 B2 JPH0746509 B2 JP H0746509B2
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- voltage
- data
- mosfet
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Description
【発明の詳細な説明】 〔技術分野〕 本発明はスタティックRAM（ランダム・アクセス・メモ
リ）に係り、たとえばMOSFET（絶縁ゲート型電界効果ト
ランジスタ）で構成されたスタティックRAMに適用して
有効な技術に関するものである。
リ）に係り、たとえばMOSFET（絶縁ゲート型電界効果ト
ランジスタ）で構成されたスタティックRAMに適用して
有効な技術に関するものである。
MOSスタティックRAMにおいて、通常、メモリセルは、そ
の複数個がマトリスク状に配置される。同一行に配置さ
れた複数のメモリセルの選択端子はその行に対応する１
つのワード線に共通接続され、同一列に配置された複数
のメモリセルのデータ入出力端子はその列に対応するデ
ータ線に共通接続される。複数のデータ線は、カラムス
イッチ回路を介して共通データ線に接続される。
の複数個がマトリスク状に配置される。同一行に配置さ
れた複数のメモリセルの選択端子はその行に対応する１
つのワード線に共通接続され、同一列に配置された複数
のメモリセルのデータ入出力端子はその列に対応するデ
ータ線に共通接続される。複数のデータ線は、カラムス
イッチ回路を介して共通データ線に接続される。
上記共通データ線には、センスアップの入力端子及び書
き込み回路の出力端子が結合される。
き込み回路の出力端子が結合される。
したがって、上記センスアップには、上記ワード線とカ
ラムスイッチ回路とによって選択された１つのメモリセ
ルにおけるデータが供給される。
ラムスイッチ回路とによって選択された１つのメモリセ
ルにおけるデータが供給される。
ところで、上記データ線と電源端子との間には、データ
線負荷MOSFETが設けられ、このデータ線負荷MOSFETによ
ってデータ読み出し開始前にデータ線の電位を望ましい
レベル（バイアス電位）にすることができる。
線負荷MOSFETが設けられ、このデータ線負荷MOSFETによ
ってデータ読み出し開始前にデータ線の電位を望ましい
レベル（バイアス電位）にすることができる。
しかし、上記のようなバイアス電圧を与えるためのデー
タ線負荷MOSFETは、テーリング電流を生ずる。
タ線負荷MOSFETは、テーリング電流を生ずる。
上記データ線負荷MOSFETは、そのドレイン・ゲート間が
接続されていることによって、そのソース・ドレイン間
にほぼそのしきい値電圧に等しい電圧降下を生ずるが、
チップ非選択期間において全てのデータ線の非選択期間
が長い場合には、上記データ線の電位は、上記テーリン
グ電流によってほぼ電源端子の電位にまで上昇される。
接続されていることによって、そのソース・ドレイン間
にほぼそのしきい値電圧に等しい電圧降下を生ずるが、
チップ非選択期間において全てのデータ線の非選択期間
が長い場合には、上記データ線の電位は、上記テーリン
グ電流によってほぼ電源端子の電位にまで上昇される。
このよう上記テーリング電流によってデータ線の電位が
異常に上昇すると、その後の読み出し動作において相補
的レベルにされるべき一対のデータ線のうちのハイレベ
ル側のデータ線には、そのデータ線における不所望な寄
生容量や配線容量によって、上記異常に高い電位が残っ
てしまう。そうすると、相補的レベルにされる一対のデ
ータ線の間の電位が、望ましいレベルよりも大きくされ
る。
異常に上昇すると、その後の読み出し動作において相補
的レベルにされるべき一対のデータ線のうちのハイレベ
ル側のデータ線には、そのデータ線における不所望な寄
生容量や配線容量によって、上記異常に高い電位が残っ
てしまう。そうすると、相補的レベルにされる一対のデ
ータ線の間の電位が、望ましいレベルよりも大きくされ
る。
このため、次に斯る一対のデータ線を介して新たなデー
タが読み出される場合、一対のデータ線のうちのロウレ
ベルにされるべきデータ線がロウレベルに反転されるま
での時間は、そのデータ線が予め異常に高いレベルにさ
れていることによってワード線の切り換えタイミングに
対して通常よりも遅れ、その結果データの読み出し速度
が低下してしまう。
タが読み出される場合、一対のデータ線のうちのロウレ
ベルにされるべきデータ線がロウレベルに反転されるま
での時間は、そのデータ線が予め異常に高いレベルにさ
れていることによってワード線の切り換えタイミングに
対して通常よりも遅れ、その結果データの読み出し速度
が低下してしまう。
更に、本発明者は、電源電圧の変化（バンプ）を生じた
ときにも上記同様の問題が発生することを見出してい
る。
ときにも上記同様の問題が発生することを見出してい
る。
すなわち、データの書き込み時に電源電圧が異常に上昇
すると、そのとき相補的レベルにされる一対のデータ線
のうちのハイレベル側のデータ線には、そのデータ線上
の不所望な寄生容量や配線容量によって、上記異常に高
い電位が残ってしまう。そうすると、次に斯る一対のデ
ータ線を介してデータの読み出しが行われる場合、電源
バンプに応じて予め異常に高いレベルにされているデー
タ線がロウベレルに反転されるまでの時間は、ワード線
の選択タイミングやワード線の切り換えタイミングに対
して通常よりも遅れ、その結果上記同様にデータの読み
出し速度が低下してしまう。
すると、そのとき相補的レベルにされる一対のデータ線
のうちのハイレベル側のデータ線には、そのデータ線上
の不所望な寄生容量や配線容量によって、上記異常に高
い電位が残ってしまう。そうすると、次に斯る一対のデ
ータ線を介してデータの読み出しが行われる場合、電源
バンプに応じて予め異常に高いレベルにされているデー
タ線がロウベレルに反転されるまでの時間は、ワード線
の選択タイミングやワード線の切り換えタイミングに対
して通常よりも遅れ、その結果上記同様にデータの読み
出し速度が低下してしまう。
なお、特開昭57−127989号公報には、データ線と接地端
子との間にポリシリコン高抵抗が設けられた構成が示さ
れている。このポリシリコン高抵抗は、データ線負荷MO
SFETのテーリング電流とほぼ等しいか若干大きい値の電
流を流し得るような抵抗値に設定されているが、それ自
体は電圧に比例した電流を流す特性の素子であるから、
微小電流が僅かづつ流れるようなテーリング電流に対し
ては有効なものの、電源電圧の変化に対してはその電流
が追従しにくいという性質を有している。
子との間にポリシリコン高抵抗が設けられた構成が示さ
れている。このポリシリコン高抵抗は、データ線負荷MO
SFETのテーリング電流とほぼ等しいか若干大きい値の電
流を流し得るような抵抗値に設定されているが、それ自
体は電圧に比例した電流を流す特性の素子であるから、
微小電流が僅かづつ流れるようなテーリング電流に対し
ては有効なものの、電源電圧の変化に対してはその電流
が追従しにくいという性質を有している。
本発明の目的は、電源電圧の変化やテーリング電流によ
って生ずるデータ線の異常高電圧を、データ線の電圧に
基づいて高精度に防止することができ、ひいてはデータ
の高速読み出しを達成することができるスタティックRA
Mを提供することにある。
って生ずるデータ線の異常高電圧を、データ線の電圧に
基づいて高精度に防止することができ、ひいてはデータ
の高速読み出しを達成することができるスタティックRA
Mを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、所定以上の電圧によってその電流が増加する
非直線性素子としてのドレイン・ゲート間が結合された
Ｎチャンネル型のMOSFETを、データ線と接地端子の間に
複数直列に接続して成るデータ線レベル制御手段を設
け、データ線に所定値以上の電圧が供給されたときには
上記全てのMOSFETがオン状態にされることによって、電
源電圧の変化やテーリング電流によって生ずるデータ線
の異常高電圧を高精度に防止し、もってデータの高速読
み出しを達成するものである。
非直線性素子としてのドレイン・ゲート間が結合された
Ｎチャンネル型のMOSFETを、データ線と接地端子の間に
複数直列に接続して成るデータ線レベル制御手段を設
け、データ線に所定値以上の電圧が供給されたときには
上記全てのMOSFETがオン状態にされることによって、電
源電圧の変化やテーリング電流によって生ずるデータ線
の異常高電圧を高精度に防止し、もってデータの高速読
み出しを達成するものである。
以下、実施例について説明するが、本発明の理解を容易
にするために、先ず参考例としての第１図のスタテイツ
クRAMについて説明する。
にするために、先ず参考例としての第１図のスタテイツ
クRAMについて説明する。
第１図のスタティックRAMは、公知の半導体集積回路技
術によって１つの半導体基板上に形成される。端子AX1
〜AXk、AY1〜AY1、Dout、Din及びVccはその外部端子と
される。このスタティックRAMは、その電源端子Vccと接
地端子との間に図示しない外部電源装置から電源電圧が
供給されることによって動作される。
術によって１つの半導体基板上に形成される。端子AX1
〜AXk、AY1〜AY1、Dout、Din及びVccはその外部端子と
される。このスタティックRAMは、その電源端子Vccと接
地端子との間に図示しない外部電源装置から電源電圧が
供給されることによって動作される。
図において、１はメモリアレイであり、代表として示さ
れるスタティックメモリセル1a〜1d、ワード線W1〜Wn、
データ線D1,▲▼乃至Dn,▲▼から構成されてい
る。
れるスタティックメモリセル1a〜1d、ワード線W1〜Wn、
データ線D1,▲▼乃至Dn,▲▼から構成されてい
る。
スタティックメモリセル1a〜1dは、相互において同じ構
成とされており、特に制限されないが、1aを代表として
詳細に示されたように、駆動MOSFETQ1,Q2と負荷抵抗R1,
R2で構成されたスタティック型フリップフロップ回路
と、このスタティック型フリップフロップ回路の入出力
端子と一対のデータ線D1,▲▼との間にそれぞれ設
けられたＮチャンネル型のトランスファMOSFETQ3,Q4と
で構成される。
成とされており、特に制限されないが、1aを代表として
詳細に示されたように、駆動MOSFETQ1,Q2と負荷抵抗R1,
R2で構成されたスタティック型フリップフロップ回路
と、このスタティック型フリップフロップ回路の入出力
端子と一対のデータ線D1,▲▼との間にそれぞれ設
けられたＮチャンネル型のトランスファMOSFETQ3,Q4と
で構成される。
上記スタティックメモリセルは、上記負荷抵抗R1,R2の
接続点に、電源端子Vccに印加される電源電圧が供給さ
れることによってデータを保持する。
接続点に、電源端子Vccに印加される電源電圧が供給さ
れることによってデータを保持する。
上記スタティックメモリセル1a〜1dは、図示のようにマ
トリスク状に配置される。このマトリスク状に配置され
たスタティックメモリセル1a〜1dのうち、同じ行に配置
されたスタティックメモリセル1a,1c及び1b,1dなどの選
択端子としてのトランスファMOSFETQ3,Q4のゲートは、
それぞれに対応するワード線W1,Wnに接続されており、
同じ列に配置されたスタティックメモリセル1a,1b及び1
c,1dなどの一対の入出力端子は、それぞれに対応する一
対のデータ線D1,▲▼及びDn,▲▼に接続されて
いる。そして、これらの各列に対応するデータ線D1,▲
▼及びDn,▲▼は、それぞれＮチャンネル型の
データ線選択MOSFETQ5,Q6及Q7,Q8を介して共通データ線
CD,▲▼に接続されている。上記ワード線W1〜Wn
は、Ｘアドレスデコーダ回路２の出力端子に接続され、
このＸアドレスデコーダ回路２によって選択される。
トリスク状に配置される。このマトリスク状に配置され
たスタティックメモリセル1a〜1dのうち、同じ行に配置
されたスタティックメモリセル1a,1c及び1b,1dなどの選
択端子としてのトランスファMOSFETQ3,Q4のゲートは、
それぞれに対応するワード線W1,Wnに接続されており、
同じ列に配置されたスタティックメモリセル1a,1b及び1
c,1dなどの一対の入出力端子は、それぞれに対応する一
対のデータ線D1,▲▼及びDn,▲▼に接続されて
いる。そして、これらの各列に対応するデータ線D1,▲
▼及びDn,▲▼は、それぞれＮチャンネル型の
データ線選択MOSFETQ5,Q6及Q7,Q8を介して共通データ線
CD,▲▼に接続されている。上記ワード線W1〜Wn
は、Ｘアドレスデコーダ回路２の出力端子に接続され、
このＸアドレスデコーダ回路２によって選択される。
メモリマトリクスの各列に対応して設けられた一対のデ
ータ線選択MOSFETQ5,Q6及びQ7,Q8のゲートは、それぞれ
Ｙアドレスデコーダ回路３の出力端子に接続され、この
Ｙアドレスデコーダ回路３によって選択される。
ータ線選択MOSFETQ5,Q6及びQ7,Q8のゲートは、それぞれ
Ｙアドレスデコーダ回路３の出力端子に接続され、この
Ｙアドレスデコーダ回路３によって選択される。
上記Ｘアドレスデコーダ回路２には、アドレス入力端子
AX1〜AXkに供給されたアドレス信号がアドレスバッファ
回路BX1〜BXkを介して入力される。
AX1〜AXkに供給されたアドレス信号がアドレスバッファ
回路BX1〜BXkを介して入力される。
上記Ｙアドレスデコーダ回路３には、同様にアドレス入
力端子AY1〜AYkに供給されたアドレス信号がアドレスバ
ッファ回路BY1〜BYkを介して入力される。
力端子AY1〜AYkに供給されたアドレス信号がアドレスバ
ッファ回路BY1〜BYkを介して入力される。
一対の共通データ線CD,▲▼は、一方においてセン
スアップ４の入力端子に接続され、他方において、書き
込み回路５の出力端子に接続される。センスアップ４の
出力信号は、出力バッファ回路６を介してデータ出力端
子Doutに供給され、書き込み回路５には、データ入力端
子Dinから入力された信号が入力バッファ回路７を介し
て供給される。
スアップ４の入力端子に接続され、他方において、書き
込み回路５の出力端子に接続される。センスアップ４の
出力信号は、出力バッファ回路６を介してデータ出力端
子Doutに供給され、書き込み回路５には、データ入力端
子Dinから入力された信号が入力バッファ回路７を介し
て供給される。
上記それぞれのデータ線D1,▲▼,Dn,▲▼と電
源端子Vccとの間には、データの読み出し開始前にデー
タ線の電位を予め望ましいレベルにするため、ゲート・
ドレイン間が結合されたＮチャンネル型のデータ線負荷
MOSFETQ9,Q10,Q11,Q12が接続される。データ線負荷MOSF
ETQ9,Q10,Q11,Q12は、ゲート・ドレイン間が接続されて
いることによって、そのソース・ドレイン間にそのしき
い値電圧（ソース・基板接地時のしきい値電圧に対し基
板効果によるその電圧のシフト分を加えた値の電圧）に
ほぼ等しい電圧降下を生ずる。このため、電源電圧の変
化やテーリング電流を生じない正常状態においては、デ
ータの読み出し開始前のデータ線は、電源端子Vccに供
給される基準電源電圧Vsに対し上記データ線負荷MOSFET
Q9,Q10,Q11,Q12のしきい値電圧だけレベルダウンされた
標準電圧Vhsが供給される。
源端子Vccとの間には、データの読み出し開始前にデー
タ線の電位を予め望ましいレベルにするため、ゲート・
ドレイン間が結合されたＮチャンネル型のデータ線負荷
MOSFETQ9,Q10,Q11,Q12が接続される。データ線負荷MOSF
ETQ9,Q10,Q11,Q12は、ゲート・ドレイン間が接続されて
いることによって、そのソース・ドレイン間にそのしき
い値電圧（ソース・基板接地時のしきい値電圧に対し基
板効果によるその電圧のシフト分を加えた値の電圧）に
ほぼ等しい電圧降下を生ずる。このため、電源電圧の変
化やテーリング電流を生じない正常状態においては、デ
ータの読み出し開始前のデータ線は、電源端子Vccに供
給される基準電源電圧Vsに対し上記データ線負荷MOSFET
Q9,Q10,Q11,Q12のしきい値電圧だけレベルダウンされた
標準電圧Vhsが供給される。
この参考例では、電源電圧の変化やテーリング電流の影
響によってデータ線D1,▲▼,Dn,▲▼のレベル
が上記標準電圧Vhsを越えてしまうのを防止するため、
所定以上の電圧によってその電流が増加する非直線性素
子の動作に基づいてデータ線のレベルを所定値以下に制
御するデータ線レベル制御手段８が設けられる。
響によってデータ線D1,▲▼,Dn,▲▼のレベル
が上記標準電圧Vhsを越えてしまうのを防止するため、
所定以上の電圧によってその電流が増加する非直線性素
子の動作に基づいてデータ線のレベルを所定値以下に制
御するデータ線レベル制御手段８が設けられる。
上記データ線レベル制御手段８は、本参考例にしたがえ
ば、ドレイン・ゲート間が結合されたＮチャンネル型の
MOSFETQ13を非直線性素子とし、このMOSFETQ13がそれぞ
れのデータ線D1,▲▼,Dn,▲▼と接地端子との
間に複数直列に接続されて構成される。
ば、ドレイン・ゲート間が結合されたＮチャンネル型の
MOSFETQ13を非直線性素子とし、このMOSFETQ13がそれぞ
れのデータ線D1,▲▼,Dn,▲▼と接地端子との
間に複数直列に接続されて構成される。
上記MOSFETQ13は、ゲート・ドレイン間が接続されてい
ることによって、そのソース・ドレイン間にそのしきい
値電圧にほぼ等しい電圧降下を生ずる。ここで、１本の
データ線に接続されている全てのMOSFETQ13のしきい値
電圧の和は、上記データ線の標準電圧Vhsにほぼ等しい
値の制限電圧Vcnに設定される。したがって、電源電圧
の変化やテーリング電流によってデータ線の電位が制限
電圧Vcnを越えると、その電位が制限電圧Vcnに戻るまで
全てのMOSFETQ13がオン状態にされる。この結果、デー
タ読み出し開始前のデータ線には、常にデータ線の標準
電圧Vhsにほぼ等しい値のバイアス電圧が常に与えられ
る。しかも、上記MOSFETQ13は、そのしきい値電圧以上
の電圧がゲートに印加されたときにその電流が増加する
非直線性素子であるから、そのゲート電圧に対するオン
オフ動作の追従性は良好で、データ線のレベルが制限電
圧Vcnを僅かに越えても即座に応答することができる。
ることによって、そのソース・ドレイン間にそのしきい
値電圧にほぼ等しい電圧降下を生ずる。ここで、１本の
データ線に接続されている全てのMOSFETQ13のしきい値
電圧の和は、上記データ線の標準電圧Vhsにほぼ等しい
値の制限電圧Vcnに設定される。したがって、電源電圧
の変化やテーリング電流によってデータ線の電位が制限
電圧Vcnを越えると、その電位が制限電圧Vcnに戻るまで
全てのMOSFETQ13がオン状態にされる。この結果、デー
タ読み出し開始前のデータ線には、常にデータ線の標準
電圧Vhsにほぼ等しい値のバイアス電圧が常に与えられ
る。しかも、上記MOSFETQ13は、そのしきい値電圧以上
の電圧がゲートに印加されたときにその電流が増加する
非直線性素子であるから、そのゲート電圧に対するオン
オフ動作の追従性は良好で、データ線のレベルが制限電
圧Vcnを僅かに越えても即座に応答することができる。
したがって、本参考例のデータ線レベル制御手段８によ
れば、電源電圧の変化やテーリング電流によって生ずる
データ線の異常なレベル上昇が、データ線の電圧に基づ
いて高精度に防止される。その結果、電源電圧の変化や
テーリング電流を生じた後のデータ読み出し動作におい
ては、この読み出しデータに基づいて相補的レベルにさ
れる一対のデータ線が、それ以前の書き込み動作や読み
出し動作におけるデータ線の状態に対して反転されるよ
うな場合でも、データ読み出し開始前のデータ線には上
記MOSFETQ13の作用によって常にデータ線の標準電圧Vhs
にほぼ等しい値のバイアス電圧が与えられているから、
その反転動作は、第２図の時刻t0で示すワード線の選択
タイミングや切り換えタイミングに対して通常よりも遅
れることのない時刻t1で行われ、データの高速読み出し
が達成される。ここで、仮に上記データ線レベル制御手
段８が設けられていないなら、電源電圧の変化やテーリ
ング電流を生ずると、その影響によって第２図の鎖線で
示すようにデータ線には異常高電圧が残ってしまう。そ
の結果、データ線の反転動作は、第２図の鎖線で示すよ
うに通常よりも遅れた時刻t2で行われる。
れば、電源電圧の変化やテーリング電流によって生ずる
データ線の異常なレベル上昇が、データ線の電圧に基づ
いて高精度に防止される。その結果、電源電圧の変化や
テーリング電流を生じた後のデータ読み出し動作におい
ては、この読み出しデータに基づいて相補的レベルにさ
れる一対のデータ線が、それ以前の書き込み動作や読み
出し動作におけるデータ線の状態に対して反転されるよ
うな場合でも、データ読み出し開始前のデータ線には上
記MOSFETQ13の作用によって常にデータ線の標準電圧Vhs
にほぼ等しい値のバイアス電圧が与えられているから、
その反転動作は、第２図の時刻t0で示すワード線の選択
タイミングや切り換えタイミングに対して通常よりも遅
れることのない時刻t1で行われ、データの高速読み出し
が達成される。ここで、仮に上記データ線レベル制御手
段８が設けられていないなら、電源電圧の変化やテーリ
ング電流を生ずると、その影響によって第２図の鎖線で
示すようにデータ線には異常高電圧が残ってしまう。そ
の結果、データ線の反転動作は、第２図の鎖線で示すよ
うに通常よりも遅れた時刻t2で行われる。
特に、本参考例のデータ線レベル制御手段８は、それぞ
れのデータ線毎に複数のMOSFETQ13を備える構成である
から、MOSFETQ13のサイズはスタティックRAM装置を構成
する他のMOSFETの何れかに合せ、その数によって全体の
制限電圧Vcnを設定することができる。したがって、こ
のようにすれば、スタティックRAM自体の製造工程が増
加したり歩留まりが低下することなくデータ線レベル制
御手段８を付加することができる。
れのデータ線毎に複数のMOSFETQ13を備える構成である
から、MOSFETQ13のサイズはスタティックRAM装置を構成
する他のMOSFETの何れかに合せ、その数によって全体の
制限電圧Vcnを設定することができる。したがって、こ
のようにすれば、スタティックRAM自体の製造工程が増
加したり歩留まりが低下することなくデータ線レベル制
御手段８を付加することができる。
なお、第３図は上記参考例に示すデータ線レベル制御手
段８を変形した構成に相当する本発明の実施例を示す回
路図である。この例は、夫々のデータ線D1,▲▼,D
n,▲▼に接続されている最終段のMOSFETQ13を共通
使用するようにしたものである。このように構成する
と、MOSFETQ13の全体の個数を減少させることができ、
かつテーリング電流の影響によるデータ線の異常高電圧
を防止することができる。なお、データの書き込み動作
或いは読み出し動作中において、相補的レベルにされる
べき一対のデータ線間に設けられた複数のMOSFETQ13の
うちのいくつかがデータ線間のレベル差によって実質的
にオフ状態にされている。これに応じてMOSFETQ13はデ
ータ線間に与えられる電位差に対し実質的に悪影響を与
えない。
段８を変形した構成に相当する本発明の実施例を示す回
路図である。この例は、夫々のデータ線D1,▲▼,D
n,▲▼に接続されている最終段のMOSFETQ13を共通
使用するようにしたものである。このように構成する
と、MOSFETQ13の全体の個数を減少させることができ、
かつテーリング電流の影響によるデータ線の異常高電圧
を防止することができる。なお、データの書き込み動作
或いは読み出し動作中において、相補的レベルにされる
べき一対のデータ線間に設けられた複数のMOSFETQ13の
うちのいくつかがデータ線間のレベル差によって実質的
にオフ状態にされている。これに応じてMOSFETQ13はデ
ータ線間に与えられる電位差に対し実質的に悪影響を与
えない。
第４図は第２の参考例の要部を示す回路図である。この
例では、入力端子がデータ線D1,▲▼,Dn,▲▼
に接続され、論理しきい値電圧がデータ線の標準電圧Vh
sにほぼ等しい値の制限電圧Vcnに設定されたCMOSインバ
ータ回路９と、データ線D1,D1,Dn,Dnと接地端子との間
に設けられ、上記CMOSインバータ回路９からの出力に基
づいて導電度が制御されるＰチャンネル型のMOSFETQ14
とによってデータ線レベル制御手段８が構成される。な
お、この構成においては、上記CMOSインバータ回路９を
構成するＮチャンネル型のMOSFETQ15が、所定以上の電
圧によってその電流が増加する非直線性素子としての機
能を有する。
例では、入力端子がデータ線D1,▲▼,Dn,▲▼
に接続され、論理しきい値電圧がデータ線の標準電圧Vh
sにほぼ等しい値の制限電圧Vcnに設定されたCMOSインバ
ータ回路９と、データ線D1,D1,Dn,Dnと接地端子との間
に設けられ、上記CMOSインバータ回路９からの出力に基
づいて導電度が制御されるＰチャンネル型のMOSFETQ14
とによってデータ線レベル制御手段８が構成される。な
お、この構成においては、上記CMOSインバータ回路９を
構成するＮチャンネル型のMOSFETQ15が、所定以上の電
圧によってその電流が増加する非直線性素子としての機
能を有する。
この参考例によれば、電源電圧の変化やテーリング電流
によってデータ線の電位が制限電圧Vcnを越えると、そ
の電位が制限電圧Vcnに戻るまで上記CMOSインバータ回
路９からの出力がロウレベルにされる。CMOSインバータ
回路９からの出力がロウレベルにされているときは、上
記MOSFETQ14がオン状態にされるから、データ読み出し
開始前のデータ線には、データ線の標準電圧Vhsにほぼ
等しい値のバイアス電圧が常に与えられる。しかも、上
記MOSFETQ14は、そのしきい値電圧以上の電圧がゲート
に印加されたときにその電流が増加する非直線性素子で
あるから、そのゲート電圧に対するオンオフ動作の追従
性は良好で、データ線のレベルが制限電圧Vcnを僅かに
越えても即座に応答することができる。したがって、上
記実施例同様にデータの高速読み出しが達成される。
によってデータ線の電位が制限電圧Vcnを越えると、そ
の電位が制限電圧Vcnに戻るまで上記CMOSインバータ回
路９からの出力がロウレベルにされる。CMOSインバータ
回路９からの出力がロウレベルにされているときは、上
記MOSFETQ14がオン状態にされるから、データ読み出し
開始前のデータ線には、データ線の標準電圧Vhsにほぼ
等しい値のバイアス電圧が常に与えられる。しかも、上
記MOSFETQ14は、そのしきい値電圧以上の電圧がゲート
に印加されたときにその電流が増加する非直線性素子で
あるから、そのゲート電圧に対するオンオフ動作の追従
性は良好で、データ線のレベルが制限電圧Vcnを僅かに
越えても即座に応答することができる。したがって、上
記実施例同様にデータの高速読み出しが達成される。
なお、図示はしないが、第１図に示すMOSFETQ9,Q3,Q1と
同じものを電源端子Vccと接地端子との間に直列に接続
してダミーデータ線を構成し、MOSFETQ9とQ3の間を１つ
のCMOSインバータ回路の入力端子に接続し、それぞれの
データ線と接地端子との間に設けられたＰチャンネル型
のMOSFETを、上記CMOSインバータ回路の出力によってス
イッチ制御するように構成することもできる。
同じものを電源端子Vccと接地端子との間に直列に接続
してダミーデータ線を構成し、MOSFETQ9とQ3の間を１つ
のCMOSインバータ回路の入力端子に接続し、それぞれの
データ線と接地端子との間に設けられたＰチャンネル型
のMOSFETを、上記CMOSインバータ回路の出力によってス
イッチ制御するように構成することもできる。
特に、上記CMOSインバータ回路９はその他のインバータ
回路に換えることができるが、本実施例のようにすれば
消費電力の低減化を図ることができる。
回路に換えることができるが、本実施例のようにすれば
消費電力の低減化を図ることができる。
また上記CMOSインバータ回路９は、上記説明から明らか
なようにデータ線の異常高電圧を検出するために機能す
るものであるから、たとえば、比較レベル発生器によっ
て設定された制限電圧Vcnとデータ線のレベルとを演算
増幅器などの差動アンプで比較してデータ線の異常高電
圧を検出する検出回路などに換えることが可能である。
なようにデータ線の異常高電圧を検出するために機能す
るものであるから、たとえば、比較レベル発生器によっ
て設定された制限電圧Vcnとデータ線のレベルとを演算
増幅器などの差動アンプで比較してデータ線の異常高電
圧を検出する検出回路などに換えることが可能である。
以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。
された発明によれば、以下の効果を得るものである。
（１）所定以上の電圧によってその電流が増加する非直
線性素子の動作に基づいてデータ線のレベルを所定値以
下に制御するデータ線レベル制御手段を設けたことによ
り、電源電圧の変化やテーリング電流によって生ずるデ
ータ線の異常高電圧を、データ線の電圧に基づいて高精
度に防止することができる。
線性素子の動作に基づいてデータ線のレベルを所定値以
下に制御するデータ線レベル制御手段を設けたことによ
り、電源電圧の変化やテーリング電流によって生ずるデ
ータ線の異常高電圧を、データ線の電圧に基づいて高精
度に防止することができる。
（２）上記効果により電源電圧の変化やテーリング電流
を生じたときにもデータの高速読み出しを達成すること
ができる。
を生じたときにもデータの高速読み出しを達成すること
ができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更可能である。
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるMOSスタティックRAM
に適用可能なものについて説明したが、これに限定され
るものではなく、バイポーラスタティックRAMなどにも
広く適用することができる
をその背景となった技術分野であるMOSスタティックRAM
に適用可能なものについて説明したが、これに限定され
るものではなく、バイポーラスタティックRAMなどにも
広く適用することができる
第１図はスタティックRAMを示す回路図、 第２図は第１図のスタティックRAMの作用説明のための
タイムチャート、 第３図は、本発明の実施例のでデータ線レベル制御手段
の回路図、 第４図は第２の参考例の要部を示す回路図である。 W1〜Wn……ワード線、D1,▲▼……データ線、Dn,▲
▼……データ線、CD,▲▼……共通データ線、Q
5〜Q8……データ線選択素子、Q9〜Q1……データ線負荷
素子、Q13……MOSFET（非直線性素子）、Q14……MOSFET
（スイッチ素子）、Q15……MOSFET（非直線性素子）、
１……メモリアレイ、1a〜1d……スタティックメモリセ
ル、８……データ線レベル制御手段、９……CMOSインバ
ータ回路（インバータ回路）。
タイムチャート、 第３図は、本発明の実施例のでデータ線レベル制御手段
の回路図、 第４図は第２の参考例の要部を示す回路図である。 W1〜Wn……ワード線、D1,▲▼……データ線、Dn,▲
▼……データ線、CD,▲▼……共通データ線、Q
5〜Q8……データ線選択素子、Q9〜Q1……データ線負荷
素子、Q13……MOSFET（非直線性素子）、Q14……MOSFET
（スイッチ素子）、Q15……MOSFET（非直線性素子）、
１……メモリアレイ、1a〜1d……スタティックメモリセ
ル、８……データ線レベル制御手段、９……CMOSインバ
ータ回路（インバータ回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保寺 正明 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 深澤 武 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (56)参考文献 特開 昭56−164631（ＪＰ，Ａ) 特開 昭55−25858（ＪＰ，Ａ) 特開 昭61−208693（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のデータ線対と、それぞれワード線選
択信号が供給される複数のワード線と、それぞれ対応す
るワード線に結合される選択端子及び対応するデータ線
対に結合される一対の入出力端子を有しMOSFETで構成さ
れた複数のスタテツクメモリセルとからなるメモリアレ
イと、 上記データ線対のそれぞれと電源端子との間に設けられ
てなる複数のデータ線負荷MOSFETと、 一対の共通データ線と、 上記共通データ線とデータ線との間に設けられデータ線
選択信号でスイツチ制御されるデータ線選択素子と、 ドレインとゲートとが接続された状態をもって上記各デ
ータ線と第１接続点との間にそれぞれ接続された複数の
第1MOSFETと、ドレインとゲートとが接続された状態を
持って上記第１接続点と回路の基準電位点との間に接続
され上記複数の第1MOSFETからの電流が共通に供給され
る第2MOSFETとからなり、各データ線の所定以上の電圧
によって各データ線と上記基準電位点との間に電流を形
成し各データ線のレベルを所定以下に制御するデータ線
レベル設定手段と、 を備えてなることを特徴とするスタテイツクRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237411A JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237411A JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299981A JPS6299981A (ja) | 1987-05-09 |
| JPH0746509B2 true JPH0746509B2 (ja) | 1995-05-17 |
Family
ID=17014973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237411A Expired - Lifetime JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746509B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101589715B1 (ko) * | 2015-07-06 | 2016-01-28 | 신정훈 | 고소 설치 기기용 승강장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
| JPH0289295A (ja) * | 1988-09-26 | 1990-03-29 | Nec Corp | 半導体メモリ回路 |
| JPH0817034B2 (ja) * | 1988-10-24 | 1996-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPH0632221B2 (ja) * | 1985-03-12 | 1994-04-27 | 富士通株式会社 | メモリ回路 |
-
1985
- 1985-10-25 JP JP60237411A patent/JPH0746509B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101589715B1 (ko) * | 2015-07-06 | 2016-01-28 | 신정훈 | 고소 설치 기기용 승강장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299981A (ja) | 1987-05-09 |
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