JPS603700B2 - 入力バッフア回路 - Google Patents

Description

【発明の詳細な説明】 半導体集積回路は計算機記憶装置として用いた場合大き
い利点があることは既知のこととなってきている。

ＮチャンネルＭ○Ｓランダムアクセスメモリ（ＲＡＮ）
装置によって得られる記憶装置のビット当たりの価格と
動作速度は、デジタル装置、特にマイクロコンピュータ
の製作にそれの広い用途をもつようになってきた。その
ような装置の１例である４０９６ビットのＲＡＭが、北
川のりひさによって１９７３王８月２日付で出願された
米国特許３９０９６３１号に紹介されている。典型的に
は、半導体ＲＡＭは外部回路から複数ビットのアドレス
を受けとる。

そのアドレスはデータ書込みあるいはデータの議取りを
行なうためにＲＡＭ中の特定のセルを指定する機能を有
している。このアドレスはそのシステムの中でＲＡＭか
ら離れた他の部分で発生する。ＲＡＭの回路の課せられ
る要求はそれが応答するアドレス信号の電圧レベルある
いは論理レベルとタイミングがそのシステムの残りの部
分でも通用するようなものであるということである。こ
のシステム中での論理レベルはいまいまＭＯＳ装置では
なくバイポーラ型あるいはＴＴＬ動作電圧によって処理
される。またＲＡＭへのこのアドレス入力が外部回路に
対して最小の電流負荷となること、そしてこのアドレス
信号検出回路で発生する雑音や好ましくない電圧変動が
最小になることが非常に好ましいことである。アドレス
バッファ回路への主たる要求は、それが記憶装置に働い
て、記憶装置がデジタル装置の動作サイクル中短かし、
時間の窓の間だけアドレス信号に応答するようにさせ、
それによって現在のサイクルが完了する前にアドレス信
号が変化して次のアクセスサイクルを設定してもかまわ
ないようにすることである。本発明のバッファ回路はＲ
ＡＭに関して述べるが、他の半導体記憶装置例えば読取
り専用メモリ（ＲＯＭ）や他のＭＯＳ回路においても利
用することができる。従って本発明の目的は、半導体記
憶装置等の中でアドレス信号あるいは他の論理レベルを
検出するための進歩した回路であって、特に応答タイミ
ング、電圧レベル負荷の点でその装置が用いられている
システムの残りの部分と両立できるような回路を得るこ
とである。本発明の特定の実施例において、半導体メモ
リのためのアドレスバッファは、差動検出器として働く
１対の交差するように接続されたＭＯＳトランジスタに
よって与えられる。

アドレス入力はトランジスタ装置によって上記差動対の
一方の側へ接続される。上記差動体の負荷は異なる大き
さのものであって、特定の時間間隔の間だけオンにバイ
アスされる。大きさが異なるために、負荷はアドレス入
力が低レベルである時に上記対を１つの状態へ運び、一
方高レベルの入力によって上記対を他の状態へターンオ
ンする。負荷がターンオンされたすぐ後この交差状に接
続された対の状態が検出され、アドレス信号が発せられ
てラッチされる。従ってアドレス入力は内部アドレス信
号に影響を与えることなく以後変化することができる。
本発明の特徴と考えられる新規な性質は特許請求の範囲
に述べられている。しかし本発明そのものは他の特徴や
利点と共に以下の図面を参照した詳細な説明から最もよ
く理解できるであろう。第１図を参照すると、本発明を
実施する半導体記憶装置がブロック図で示されている。
記憶装置は半導体チップあるいは半導体バー１０中に作
成される。この半導体チップ１川ま、例えばこの分野で
の標準的方法によって「デュアルィンラィン」型の１８
ピン樹脂パッケージ中へマウントされたＮチャンネルシ
リコンゲートＭＯＳノリＩ装置であってよい。このチッ
プ１０は、それぞれ２０４８のセルを含む２つのセルマ
トリクス１１と１２の形で４０９６の記憶セルを含んで
いる。この４０９６セルは６叫庁６４列の配列になって
いる。セルマトリクス１１はＸの戸からＸ３１行を、ま
たセルマトリクス１２はＸ３２６からＸ６３；を含んで
おり、ＹＱ列からＹ６３列は両方のセルマトリクス１１
と１２に含まれている。あるあたえられた時刻において
は、４０９６セルのうちの１つのセルだけがアドレスに
指定される。このためにはＡＯ力）らＡ５と名づけられ
たＸアドレスピン１３へ与える６ビット（６４のうちの
１つ）の×アドレスと同機にＡ６からＡＩｌと名づけら
れたＹアドレスピン１４へ与える６ビット（６４のうち
１つ）のＹアドレスが必要である。このＸアドレスはピ
ン１３から６つの（本発明に従って作られた）×アドレ
スバッファへ与えられて６つのアドレス信号とそれらの
相補的信号をライン１６上へ発生する。

ライン１６上の信号は従来の形式の×デコーダ１７へ与
えられる。このＸデコーダー７はセルマトリクス１ １
への３２の行アドレスライン１８のうちから１つを選択
するかあるいはセルマトリクス１２への３２の行アドレ
スライン１９のうちから１つを選択する。更に、米国特
許第３９０９６３１号に従った×デコーダによって選ば
れないマトリクス中のダミーセルの選択が行なわれる。
同様にして、Ｙアドレスはピン１４から６つの（本発明
に従った）Ｙアドレスバッファ２０へ与えられて、米国
特許第３９０９６３１号中に述べられた型のようなＹデ
コーダ２２へ与えるべき６つの２進化アドレス信号とそ
れらの相補的信号をライン２１上へ発生する。

Ｙデコーダ２２は、セルマトリクス１１と１２中の列ラ
インである６４の列ライン２３のうちから１つを選択す
る。各列ラインは６４の検出増幅器２５の組のうちの１
つによって２分される。それら検出増幅器の機能は、記
憶セルによって発せられる低レベル信号を検出し、シス
テム出力あるいはリフレッシュのために全論理レベルの
謙出しを与えることである。Ｙデコーダ２２はまた入力
／出力の選択を行ない、デーダ入力ライン２６とデータ
出力ライン２７をデータ１／０（入出力）制御回路２８
へそしてデータ１／０ピン３０へ接続する。他の１つの
ピン３１は読取り／書出し（Ｒ／Ｗ）選択を行なう。こ
のチップ１０の基本的なタイミング信号は、タイミング
信号発生器３３へつながれたＣＥ（チップ励起）入力ピ
ン３２によって与えられる。このチップ内で用いられる
各種のクロックパルス例えばＣＥ、ＣＥ、少１その他は
ＣＥ入力に基づいて回路３３によってつくられる。チッ
ピ１０への供給電圧は入力ピン３５から、およそ十１２
ＶであるＶｄｄ、アース電位であるＶｓｓ、およそ一５
Ｖである基板バイアスＶｄｄの形で与えられる。第２ａ
図から第２ｇ図を参照すると、第１図のシステムのタイ
ミングが示されている。

基本的クロックＣＥは第２ａ図中にライン４０で示され
ている。このＣＥパルス４川ま約３０仇ｓのパルス幅で
およそ２ＭＨｇでくりかえし発生する。ＡＯラインから
ＡＩｌライン１３と１４のうちの任意の１つにあらわれ
るアドレス信号４１が第２ｂ図に示されている。この信
号はＣＥパルス４０の女台点をあらわす時刻４２におい
て有効でなければならない。本発明のアドレスバッファ
回路１５と２川ま時刻４２以前ではアドレス信号４１に
応答しないので、アドレス信号４１は時刻４２の以前の
任意の時刻に変化することができる。アドレス信号４１
は、ＣＥパルス４０の長さを表わす時刻４２と時刻４３
との間の期間有効に留まっていなければならない。４２
と４３との間隔はシステムと回路設計に依存するが、お
よそ１５仇ｓである。

時刻４３の後アドレス信号は変化してもよい。例えば次
のＣＥパルスの間に発生するはずの次のアクセスサイク
ルのためのアドレスが設定されはじめる。時間４４を短
か〈することによって記憶システム設計への束縛は減ら
される。第２ｃ図からわかるように、アドレス信号に対
する条件はアドレスが有効であるはずの時間間隔４４を
含むことと考えられｔこれより前の時間４５とこれより
後の時間４６は「不問」状態である。第２ｄ図は、回路
３３で発せられたほぼＣＥの相補信号であるＣＥパルス
４８を示している。

第２ｅ図には、くりかえしパルスＪＩが示されている。
これも従来の装置によって回路３３内で発生 、する。
ぐ１パルスはＣＥに似ているがその立上り部分がすこし
おくれている。第２ｆ図は、以下に述べるように本発明
のバッファ回路中で用いられるパルス？Ｘを示している
。このめパルスはＣＥパルスに重ねて示されており、Ｃ
Ｅの立上がり区間で立上がりはじめ、ＣＥよりも高い電
圧レベルに達し、時刻４３あたりで終端するのがわかる
。第２ｇ図は、第１図中のライン１６あるいは２１上、
本発明のアドレスバッファの出力に発生するアドレス出
力信号ＡとＡを示している。これらは◇１よりすこしお
くれて始まる。第３図を参照すると、本発明に従うアド
レスバッファ回路が示されている。

この回路の上部分はアドレス信号検出器であって、フリ
ップフロップ形の差動検出増幅器を形成する１対の交差
状に接続されたＭＯＳトランジスタ６ １と６２を含ん
でいる。１対の節６３と６４がトランジスタ６１と６２
のドレインへそしてトランジスタ６５と６６を通してＶ
ｄｄへつながっている。

トランジスタ６５とＳ６のゲートは２つともにライン６
７へつながれており、そこにはぐ×と名づけられた信号
があらわれる。節６３，６４は、ゲートへＣＥを与えら
れる等化トランジスタ６８によって互につながれている
。トランジスタ６１と６２のソースは、ソースをアース
されたトランジスタ６９のドレインへいつしよにつなが
れている。トランジスタ６９のゲートＣＥパルス源へつ
ながれている。アドレス信号は、第１図のピン１３ある
いは１４の中の任意の１つであるような端子７川こ表わ
れる。端子７川ま、トランジスタ７２を適して節６４と
アース間に直列に接続されたドレインソース経路を有す
るトランジスタ７１のゲートへつながれている。端子７
０上のアドレス信号はまた節６３につながれたゲート容
量７３の片側へ与えられる。

このゲート容量７３は、トランジスタ７１のゲートの容
量によって節６４へ与えられる信号と同じ大きさの過渡
信号を節６３へ供聯合するだけの役目を有している。容
量７３の大きさはトランジスタ７１のゲートとドレイン
間の大きさと同じである。装置７３はＭＯＳトランジス
タ７ １と同じ大きさ、構造のＭＯＳ容量であり、単に
雑音補償器として機能する。ライン６７は、ゲートへＣ
Ｅを与えられたトランジスタ７４を通してＶｄｄへ接続
される。

ＣＥが正の間は、ライン６７上の電圧レベルはＶｄｄ−
Ｖｔとなり、従ってトランジスタ６５と６６のゲートの
電圧レベルは、ＣＥの間節６３と６４においてＶｄｄか
らのかなり大きい電圧降下が発生するようなものである
。ＣＥがあらわれると、ライン６７．上の電圧レベルは
、ライン６７とＣＥクロツク源との間に接続されたゲー
ト容量７５の働きによってＶｄｄよりも高くなる。そし
て第２ｆ図にみられるようにぐｘがＶｄｄより高くなる
ので、トランジスタ６５と６６はＣＥの間非常に小さい
電圧降下を持って動作状態へ駆動される。動作状態にお
いて、トランジスタ６１と６２の回路は、で×の最も高
いレベルの間のフリップフロツプにたとえられ、その中
でトランジスタ６１と６２のうちの１つが導通し他の方
はカットオフになる。

もしアドレス（ＡＤＤ）信号が論理レベル「１」にある
かあるいは約２．４Ｖ（ＴＴＬ論理回路の１レベルと両
立する）以上の正電圧であれば、トランジスタ６２が導
通し、トランジスタ６１がカットオフになる。このこと
は、ＣＥが正であるかぎり節６３と６４の電圧はトラン
ジスタ６８を通して平衡するが、ＣＥがトランジスタ７
２のゲートで正になり、トランジスタ７１のゲートが論
理レベル「１」になると、節６４からトランジスタ７１
と７２を通してアースへの小量の電荷が流れはじめる。
そして第２ｆ図に示されたように◇×が高い正値になる
と節６３と６４がトランジスタ６５と６６を通してＶｄ
ｄへつながれ、同時にゲートにＣＥが与えられるトラン
ジスタ６９を通してトランジスタ６１と６２のソースが
アースへつながるので、両トランジスタ６１と６２が電
位的に導通してもよい状態が存在することになる実際に
はドレィンからゲートへという交差状の接続のためにそ
うはなれない。このようにＡＤＤが論理「１」になった
時に節３４がトランジスタ７１と７２を通して低い側へ
向かって平衡をくずすので、トランジスタ６１がターン
オフしトランジスタ６２がターンオフする。この効果は
累積的であり、トランジスタ６２が完全にオンで６１が
完全にオフであるような安定状態へ回路はすばやく到達
する。他方、もしＡＤＤが論理「０」であるかあるいは
アース電位付近の電圧にある時は、トランジスタ７１は
導通しないので節６４へは電荷は流れ出ない。この状態
において交差状に接続された１対６４と６２が不確定で
ないことを保証するために、トランジスタ６１はたぶん
トランジスタ６２よりも１０％程度大きいチャンネル幅
を有し、優先的にターンオンしやすくする。このように
論理「０一入力に対して、トランジスタ６１が導通し、
トランジスタ６２はカットオフになる。これまでに述べ
てきた回路はアドレス信号検出器についてであって、こ
の場合の出力は節６３と６４にあらわれる電圧である。
これらの出力電圧はライン７７と７８を通してアドレス
信号発生回路８０へ接続され、この回路８０は負荷トラ
ンジスタ８３と８４と共に１対のトランジスタ８１と８
２を含んでいる。このように節６４の電圧はライン７７
を通してトランジスタ８２と８３のゲートへ与えられ、
節６３上の電圧はライン７８を通してトランジスタ８１
と８４のゲートへ接がれる。トランジスタ８１と８２は
各々トランジスタ８５と８６によって分岐されており、
後者のトランジスタ８５と８６のゲートにはＣＥが与え
られており、従ってＣＥが正である時は常にトランジス
タ８１と８２のドレインの節８７と８８はアース電位に
ある。これら節８７と８８は第１図のラィン１６あるい
は２１上のＡ及びＡ信号（第２ｇ図参照）をあらわして
おり、ライン９１と９２を通して、場合に応じて×ある
いはＹデコーダ１７あるいは２２へ接続される。０１が
正になるまでは、トランジスタ８３と８４のドレインと
Ｖｄｄとの間に直列に接がれたトランジスタ９０のため
に節６３と６４上の電圧変化に対して回路８０は応答し
ない。

トランジスタ９０のゲートはめ１につながれており、こ
のＪＩは第２ｅ図からわかるように、遅れをもったＣＥ
である。Ａ及びＡ出力ラインは更にライン９５と９６を
通して回路１００へつながれている。

この回路１００は、第２ｆ図に示されたように◇×パル
スへの立下がり端１０１を定義する機能を有する。すな
わちこの回路１００は、Ａ及びＡ信号が発せられた後で
すｘパルスを終端させ、それによってアドレスバッファ
がもはや端子７０でのアドレス信号入力の変化に応答し
なくなる。ライン９５と９６はＮＯＲゲートを構成する
トランジスタ１０２と１０３のゲートへ接続されている
。ＣＥがトランジスタ１０５によって正になった時に、
筋１０４はＶｄｄへ変化し、それによってトランジスタ
１０６はＣＥの間完全に導適状態になる。このようにし
てＣＥの間筋１０７はアース電位近くの電位になり、ト
ランジスタ１０８はオフになる。このトランジスタ１０
８はライン１０９を通して？ｘライン６７へ接続されて
いる。ＣＥが正になると２つのトランジスタ１ １０と
ゲート容量１ １ １を含む回路は節１０７を正に駆動
しようとするが、節１０４が放電するまではこの節１０
７はトランジスタ１０６によってアース電位近くに保持
される。アドレス信号ＡあるいはＡが正になると、トラ
ンジスター０２と１０３の１つがターンオンし節１０４
をアース電位へ駆動しトランジスタ１０６をターンオフ
する。このことによって節１０７はＣＥからＶｄｄへ急
速に正充電され、トランジスタ１０８をターンオンし、
ライン６７あるいはＪｘをアース電位へ急速に駆動し、
？ｘパルスの立下り端１０１を形成する。本発明は、こ
れまで図示した実施例に関して述べられてきたが、この
説明は限られた意味で解釈されるべきでない。

この実施例に対する修正及び本発明の他の実施例が当業
者にとって思いつかれるであろう。従ってここに請求す
る特許の範囲は、本発明の範囲に含まれるそれら修正や
実施例をすべて含むようなものと解釈されるべきである
。図面の簡単な穣明 第１図は、本発明を実施する半導体記憶装置のブロック
図である。

第２ａ図から第２ｇ図は、本発明の回路中各点において
現われる電圧波形を時間軸上に描いた波形図である。第
３図は、本発明の回賂の電気的配線図である。参照番号
、１０…半導体チップ、１１・・・セルマトリクス、１
２…セルマトリクス、１３…×アドレスピン、１４…Ｙ
アドレスピン、１５…Ｘアドレスバツフア、１６…ライ
ン、１７…Ｘデコーダ、１８…行アドレスライン、２０
…Ｙアドレスバツフア、２１…ライン、２２…Ｙデコー
ダ、２３・・・列アドレスライン、２５・・・検出増幅
器、２６…出力ライン、２７…出力ライン、２８…デー
タ１／０制御回路、３０・・・データ１／０ピン、３１
・・・Ｒ／Ｗピン、３２・・・ＣＥ入力ピン、３３・・
・回路、３５・・・入力ピン、４０・・・ＣＥパルス、
４１・・・アドレス信号、４２・・・時刻、４３・・・
時刻、４４・・・時間間隔、４５・・・時間間隔、４６
・・・時間間隔、４８・・・ＣＥパルス、６１．・・Ｍ
ＯＳトランジスタ、６２…ＭＯＳトランジスタ、６３…
節、６４…節、６５…トランジスタ、６６…トランジス
タ、６７…ライン、６８…トランジスタ、６９…トラン
ジスタ、７０…端子、７１・・・トランジスタ、７２・
・・トランジスタ、７３…ゲート容量、７４・・・トラ
ンジスタ、７５・・・ゲート容量、７７・・・ライン、
７８・・・ライン、８０・・・アドレス信号発生回路、
８１・・・トランジスタ、８２…トランジスタ、８３…
トランジスタ、８４…トランジスタ、８５…トランジス
タ、８６…トランジスタ、８７…節、８８…節、９０…
トランジスタ、９１…ライン、９２…ライン、９５…ラ
イン、３６…ライン、１００…回路、１０１・・・立下
り端、１０２・・・トランジスタ、１０３…トランジス
タ、１０４…節、１０５…トランジスタ、１０６…トラ
ンジスタ、１０７…節、１０８…トランジスタ、１０９
…ライン、１１０・・・トランジスタ、１１１・・・ゲ
ート容量。

〃夕，／〃り′２ひ 〃タ′そり 〃夕，２Ｃ ‘ノク．２〆 ‘ノタ．２８ 〃タ′２′ 〃夕．２０ ‘ゆ′〆

Claims (1)

【特許請求の範囲】
1. １ 半導体記憶装置のアドレス入力のための入力バツフ
   ア回路であって、（イ） 第１の交差状接続フリツプフ
   ロツプ形式の差動検出器で、１対の駆動トランジスタで
   あって前記第１の差動検出器の１の入力は前記駆動トラ
   ンジスタの１つのゲートであり前記アドレス入力に接続
   されて低レベルの１又は０のアドレスビツトを受け、前
   記第１の差動検出器の他の入力は前記駆動トランジスタ
   の他のもののゲートであって雑音補償手段を介して前記
   アドレス入力に接続されている前記駆動トランジスタ、
   及び前記駆動トランジスタを半導体記憶装置の動作サイ
   クルにおける選択された時間の後にのみ作動させるクロ
   ツク手段を備え、それにより前記駆動トランジスタの１
   つが前記アドレスビツトが１でかつ前記駆動トランジス
   タの他のものがカツトオフの場合に前記選択された時間
   の後に導通し、又は前記駆動トランジスタの前記他のも
   のが前記アドレスビツトが０でかつ前記駆動トランジス
   タの前記１のものがカツトオフの場合に導通するように
   され、更に、半導体記憶装置の動作サイクルにおける前
   記選択された時間から少なく共前記入力バツフア回路の
   アドレス信号供給がされる時迄の期間の後に前記第１の
   差動検出器を前記アドレス入力に対して応答しなくする
   手段を備えた前記第１の差動検出器、及び（ロ） 第２
   の交差状接続フリツプフロツプ形式の差動検出器で、１
   対の駆動トランジスタであって前記第２の差動検出器へ
   の１の入力は前記第１の差動検出器の前記駆動トランジ
   スタの１つのドレインに接続され、前記第２の差動検出
   器への他の入力は前記第１の差動検出器の前記駆動トラ
   ンジスタの他のもののドレインに接続されている前記駆
   動トランジスタ、半導体記憶装置の動作サイクルにおけ
   る前記選択された時間の後にのみ前記第２の差動検出器
   を作動させるクロツク手段、及び前記第２の差動検出器
   からの２本の出力線であって該差動検出器の前記１対の
   駆動トランジスタに接続され、前記アドレスビツトに応
   答して真及び補の高レベルアドレス信号Ａ及び■を前記
   アドレス信号として供給し、前記高レベルアドレス信号
   は前記期間の後に前記２本の出力線上に残る前記２本の
   出力線を備えた前記第２の差動検出器、を有する入力バ
   ツフア回路。