KR930008838A - 어드레스 입력 버퍼 - Google Patents

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Abstract

본 발명은 어드레스 입력 버퍼에 관한 것으로서, 어드레스 입력단자, 행 어드레스 스위치 수단, 열 어드레스 스위치 수단, 상기 행 어드레스 스위치수단에 연결된 행 어드레스 래치수단, 및 상기 열 어드레스 스위치수단에 연결된 열 어드레스 래치수단을 구비한 반도체 메모리장치에 있어서, 상기 어드레스 입력단자와 상기 행 어드레스 스위치 수단과 상기 열 어드레스 스위치 수단의 공통점 사이에 연결된 입력버퍼 제어신호에 의해서 제어되는 입력 버퍼로 구성된 것을 특징으로 한다. 따라서, 행과 열 어드레스를 하나의 입력 버퍼로 제어함으로써, 레이 아웃 면적을 줄일 수 있다.

Description

어드레스 입력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 어드레스 입력 버퍼의 블록 다이아그램을 나타낸 것이다.

Claims (9)

  1. 반도체 메모리 장치에 잇어서, 어드레스 입력단자, 제1제어신호의 제1상태에 응답하여 행 어드레스 신호를 입력하고 난 후 제2제어신호의 제2상태에 응답하여 열 어드레스 신호를 입력하기 위한 상기 어드레스 입력단자에 연결되어 상기 행과 열 어드레스 신호를 버퍼하는 입력 버퍼 수단, 상기 제1제어신호가 제2상태로 천이하기 전에 제2상태로 천이하는 제1신호에 응답하는 상기 버퍼된 어드레스 신호를 전송하기 위한 상기 입력 버퍼 수단의 출력 단자에 연결된 행 어드레스 스위치 수단, 상기 제1신호가 제2상태로 천이한 후 제1상태로 천이하는 제2신호에 응답하는 상기 행 어드레스 스위치 수단에 연결된 행 어드레스 래치 수단, 상기 제2제어신호가 제1상태로 천이한 후 제2상태로 천이하는 제3신호에 응답하는 상기 입력 버퍼 수단의 출력단자에 연결된 열 어드레스 스위치 수단, 및 상기 열 어드레스 스위치 수단에 연결된 열 어드레스 래치 수단을 구비하고 어드레스 입력버퍼전에 제2상태로 천이하는 제1신호를 상기 행 어드레스 스위치 수단에 인가하고, 상기 제1신호가 제2상태로 천이한 후 제1상태로 천이하는 제2신호를 상기 행 어드레스 래치수단에 인가하고, 상기 제2제어신호가 제1상태로 천이한 후 제2상태로 천이하는 제3신호를 상기 행 어드레스 스위치 수단에 인가하는 것을 특징으로 하는 어드레스 입력버퍼.
  2. 제1항에 있어서, 상기 입력버퍼 수단은 상기 어드레스 입력단자에 연결된 게이트전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극과 공통 접속되는 드레인 전극을 가지며 게이트전극에 정전압이 인가되는 제2PMOS트랜지스터, 상기 제1PMOS트랜지스터의 소오스 전극에 연결된 드레인전극과, 소오스 전극에 연결된 접지전압을 가진 제1NMOS트랜지스터, 상기 제2PMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 소오스 전극에 연결된 접지전압을 가지고 게이트 전극이 드레인 전극과 상기 제1NMOS트랜지스터의 게이트전극에 공통 연결된 제2NMOS트랜지스터, 상기 제1,2PMOS트랜지스터들의 드레인 전극 접속점이 연결된 하나의 전극과 전원전압에 연결된 다른 하나의 전극을 가진 2개의 제3PMOS트랜지스터들과 상기 제3PMOS 트랜지스터들중 하나의 PMOS트랜지스터의 게이트 전극에는 제1인버터의 입력단자가 연결되고 상기 제3PMOS트랜지스터들중 다른 하나의 게이트 전극에는 제1인버터와 제1인버터의 출력단자에 연결된 제2인버터에 의해서 지연된 상기 제2인버터의 출력단자가 접속되고, 상기 제1인버터의 입력단자에 연결된 게이트 전극과 상기 제1NMOS 트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 제3NMOS트랜지스터와 상기 제3NMOS 트랜지스터의 드레인 전극에 접??된 입력단자를 가진 제3인버터로 구성된 것을 특징으로 하는 어드레스 입력 버퍼.
  3. 제1항에 있어서, 상기 입력 버퍼 수단은 제1제어신호와 제2제어신호를 입력하여 두 개의 신호중 하나의 제1상태를 나타낼 때 상기 제1상태를 출력하는 논리수단의 출력단자를 상기 제1인버터의 입력단자에 연결하여 구성한 것을 특징으로 하는 어드레스 입력 버퍼.
  4. 제3항에 있어서, 상기 행 어드레스 스위치수단은 제1신호를 게이트 전극에 연결하는 제4NMOS 트랜지스터와 제4인버터에 의해서 반전된 상기 제1신호를 게이트 전극에 연결하는 제4NMOS트랜지스터로 이루어진 제1CMOS전송게이트, 상기 CMOS전송 게이트의 한쪽은 상기 제3인버터의 출력단자에 연결된 것을 특징으로 하는 어드레스 입력 버퍼.
  5. 제4항에 있어서, 상기 행 어드레스 래치 수단은 상기 제1CMOS전송게이트의 다른쪽이 제5인버터의 입력단자와 연결되고, 상기 제5인버터의 출력단자가 상기 제6인버터의 입력단자와 연결되고, 상기 제6인버터의 출력단자는 상기 제5인버터의 입력단자와 연결되고, 상기 제5인버터의 출력단자가 제7인버터의 입력단자와 연결되고, 상기 제8인버터의 출력단자와 제3신호를 입력하는 제1NAND 게이트와 상기 제1NAND게이트의 출력단자와 연결되고 행 어드레스 입력신호를 출력하는 제8인버터와 상기 제5인버터의 출력단자와 상기 제3신호를 입력하는 제2NAND게이트와 상기 제3NAND게이트의 출력단자가 연결되고 반전 행 어드레스 입력신호를 출력하는 제6인버터로 이루어진 것을 특징으로 하는 어드레스 입력 버퍼.
  6. 제5항에 있어서, 상기 열 어드레스 스위치 수단은 제2신호를 게이트 전극에 연결하는 제5PMOS트랜지스터와 제10인버터에 의해서 반전된 상기 제2신호를 게이트 전극에 연결하는 제5NMOS트랜지스터로 이루어진 제2CMOS전송게이트 상기 제2신호를 게이트전극에 연결하는 제6NMOS트랜지스터와 상기 제10인버터에 의해서 반전된 상기 제2신호를 게이트 전극에 연결하는 제6PMOS트랜지스터로 이루어진 제3CMOS전송 게이트 상기 제2CMOS 전송게이트의 한쪽은 상기 제1인버터의 출력단자에 연결되고, 상기 제3CMOS 전송게이트의 한쪽도상기 제2CMOS 전송게이트의 다른 한쪽과 연결되는 것을 특징으로 하는 어드레스 입력 버퍼.
  7. 제6항에 있어서, 상기 열 어드레스 래치 수단은 상기 제2CMOS전송게이트의 다른쪽은 제11인버터의 입력단자와 연결되고 상기 제11인버터의 출력단자는 제12인버터의 입력단자와 연결되고, 상기 제12인버터의 출력단자는 상기 제3CMOS전송게이트의 제6NMOS트랜지스터의 겡트 전극에 연결되고 제13인버터의 입력단자는 상기 제11인버터의 출력단자와 연결되어 열 어드레스 입력 신호를 출력하고, 제14인버터의 입력단자는 상기 제3CMOS전송게이트의 다른 쪽과 연결되고 반전 열 어드레스 입력 신호를 출력하는 것을 특징으로 하는 어드레스 입력 버퍼.
  8. 어드레스 입력단자, 행 어드레스 스위치 수단, 열 어드레스 스위치 수단, 상기 행 어드레스 스위치 수단에 연결된 행 어드레스 래치수단, 및 상기 열 어드레스 스위치수단에 연결된 열 어드레스 래치수단을 구비한 반도체 메모리장치에 있어서, 상기 어드레스 입력단자와 상기 행 어드레스 스위치 수단과 상기 열 어드레스 스위치 수단의 공통점 사이에 연결된 입력버퍼 제어신호에 의해서 제어되는 입력버퍼로 구성된 것을 특징으로 하는 어드레스 입력 버퍼.
  9. 제8항에 있어서, 상기 입력버퍼는 행 어드레스 제어신호와 열 어드레스 제어신호를 입력하여 두 개의 신호중 하나가 제1상태를 나타낼 때 상기 제1상태를 출력하는 제어신호 발생수단과, 상기 어드레스 입력단자에 연결된 게이트 전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극과 공통 접속되는 드레인 전극을 가지며 게이트 전극에 정전압이 인가되는 제2PMOS트랜지스터, 상기 제1PMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과, 소오스 전극에 연결된 접지전압을 가진 제1NMOS트랜지스터, 상기 제2PMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과, 소오스 전극에 연결된 접지 전압을 가지고 게이트 전극이 드레인 전극과 상기 1NMOS 트랜지스터의 게이트 전극에 공통 연결된 제2NMOS트랜지스터, 상기 제1,제2PMOS트랜지스터들이 드레인 전극 접속접에 연결된 하나의 전극과 전원 전압에 연결된 다른 하나의 전극을 가진 2개의 제3PMOS트랜지스터들과 상기 제3PMOS트랜지스터중 하나의 PMOS 트랜지스터의 게이트 전극에는제1인버터의 입력단자가 연결되고 상기 제3PMOS트랜지스터중 다른 하나의 게이트 전극에는제1인버터와 제1인버터의 출력단자에 연결된 제2인버터에 의해서 지연된 상기 제2인버터의 출력단자가 전속되어 상기 제1인버터의 입력단자에 연결된 게이트 전극과 상기 제1NMOS트랜지스터의 드레인전극을 가진 제3NMOS 트랜지스터와 상기 제3NMOS트랜지스터의 드레인 전극에 접속된 입력단자를 가진 제3인버터로 구성된 입력버퍼로 구성된 것을 특징으로 하는 어드레스 입력버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768880B2 (ja) * 1993-01-19 1998-06-25 株式会社東芝 半導体記憶装置
US5493530A (en) * 1993-08-26 1996-02-20 Paradigm Technology, Inc. Ram with pre-input register logic
KR0120592B1 (ko) * 1994-09-09 1997-10-20 김주용 신호 변환 장치를 갖고 있는 어드레스 입력버퍼
KR100192568B1 (ko) * 1995-01-25 1999-06-15 윤종용 반도체 메모리장치의 어드레스 버퍼회로
KR0145852B1 (ko) * 1995-04-14 1998-11-02 김광호 반도체메모리소자의 어드레스버퍼
JP3782840B2 (ja) 1995-07-14 2006-06-07 株式会社ルネサステクノロジ 外部記憶装置およびそのメモリアクセス制御方法
US5903174A (en) * 1995-12-20 1999-05-11 Cypress Semiconductor Corp. Method and apparatus for reducing skew among input signals within an integrated circuit
US6043684A (en) * 1995-12-20 2000-03-28 Cypress Semiconductor Corp. Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit
US6411140B1 (en) 1995-12-20 2002-06-25 Cypress Semiconductor Corporation Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit
US5835970A (en) * 1995-12-21 1998-11-10 Cypress Semiconductor Corp. Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses
KR100190373B1 (ko) * 1996-02-08 1999-06-01 김영환 리드 패스를 위한 고속 동기식 메모리 장치
US5625302A (en) * 1996-02-08 1997-04-29 International Business Machines Corporation Address buffer for synchronous system
KR100226266B1 (ko) * 1996-06-29 1999-10-15 김영환 반도체 메모리장치의 카스 버퍼회로
KR100239692B1 (ko) * 1996-07-27 2000-01-15 김영환 반도체 장치의 출력회로
US5838622A (en) * 1997-02-28 1998-11-17 Mosel Vitelic Corporation Reconfigurable multiplexed address scheme for asymmetrically addressed DRAMs
US6097222A (en) * 1997-10-27 2000-08-01 Cypress Semiconductor Corp. Symmetrical NOR gates
US5889416A (en) * 1997-10-27 1999-03-30 Cypress Semiconductor Corporation Symmetrical nand gates
US6278295B1 (en) 1998-02-10 2001-08-21 Cypress Semiconductor Corp. Buffer with stable trip point
US6023176A (en) * 1998-03-27 2000-02-08 Cypress Semiconductor Corp. Input buffer
KR100271653B1 (ko) * 1998-04-29 2000-12-01 김영환 입력버퍼회로
JP5218228B2 (ja) * 2008-04-23 2013-06-26 新東工業株式会社 搬送装置及びブラスト加工装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031415A (en) * 1975-10-22 1977-06-21 Texas Instruments Incorporated Address buffer circuit for semiconductor memory
JPS5914827B2 (ja) * 1976-08-23 1984-04-06 株式会社日立製作所 アドレス選択システム
JPS57118599U (ko) * 1981-01-14 1982-07-23
JPS5954096A (ja) * 1982-09-22 1984-03-28 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ
US4541078A (en) * 1982-12-22 1985-09-10 At&T Bell Laboratories Memory using multiplexed row and column address lines
US4636986B1 (en) * 1985-01-22 1999-12-07 Texas Instruments Inc Separately addressable memory arrays in a multiple array semiconductor chip
US4677593A (en) * 1985-06-20 1987-06-30 Thomson Components-Mostek Corp. Low active-power address buffer
JPH0736272B2 (ja) * 1986-12-24 1995-04-19 株式会社日立製作所 半導体集積回路装置
JPS63213196A (ja) * 1987-02-27 1988-09-06 Oki Electric Ind Co Ltd 半導体メモリ装置のアドレスバツフア回路
JPH0782750B2 (ja) * 1987-05-13 1995-09-06 三菱電機株式会社 ダイナミツクｒａｍ
NL9001500A (nl) * 1990-07-02 1992-02-03 Philips Nv Geintegreerde schakeling voorzien van een invoer buffer schakeling.
US5191555A (en) * 1990-07-31 1993-03-02 Texas Instruments, Incorporated Cmos single input buffer for multiplexed inputs

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JP2606998B2 (ja) 1997-05-07
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IT1254678B (it) 1995-09-28
GB2261088A (en) 1993-05-05
DE4207999A1 (de) 1993-05-06
GB9205767D0 (en) 1992-04-29
ITMI920604A0 (it) 1992-03-16
GB2261088B (en) 1995-11-22
ITMI920604A1 (it) 1993-09-16

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