KR950022130A - 다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로 - Google Patents

다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로 Download PDF

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Abstract

그의 백게이트가 패드에 접속된 제2의 P-채널 트랜지스터와, 그의 백게이트가 패드에 접속되며 패드와 제2의 P-채널 트랜지스터의 게이트 사이에 놓이는 제3의 P-채널 트랜지스터와, 제1의 N-채널 트랜지스터 및 그의 게이트가 전원에 접속된 제5의 N-채널 트랜지스터를 포함하여 구성됨으로써, 출력 버퍼회로와, 입력 버퍼회로 및 양방향 버퍼회로가 어떠한 부가적인 제조공정을 필요로 하지 않고 만들어질 수 있으며, 단순히 단일의 전원만이 결합되고, 전원전압보다 높은 전압이 공통의 버스에 인가될 수 있는 양방향 퍼버회로.

Description

다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 양방향 버퍼회로의 제1실시예를 나타내는 회로도,
제7도는 본 발명에 따른 양방향 버퍼회로의 제3실시예를 나타내는 회로도.

Claims (18)

  1. 신호가 외부회로로 전달되어 통하는 패드로 신호를 출력하기 위한 출력 버퍼회로로서, 상기 전원과 상기 패드의 사이에 직렬로 접속되며, 제1신호는 상기 전원에 인접하여 배치된 제1의 풀업 트랜지스터의 게이트로 입력되고, 상기 패드에 인접하여 배치된 제2의 풀업 트랜지스터의 백게이트는 상기 패트에 접속되는 제1 및 제2의 풀업 트랜지스터 및 상기 제2의 풀업 트랜지스터의 게이트를 풀업하기 위한 게이트 풀업 트랜지스터를 포함하여 구상되는 출력 버퍼회로.
  2. 제1항에 있어서, 상기 패드는 전원 공급을 차단하지 않고서 단락될 수 있는 코넥터에 접속되는 출력 버퍼회로.
  3. 신호가 외부회로로 반송되어 통하게 되는 패드로“H”(하이)레벨,“L”(로우)레벨 또는 고 임피던스를 출력하기 위한 출력 버퍼회로로서; 제1의 P-채널 트랜지스터의 백게이트는 전원에 접속되고 그, 의 게이트는 제1신호가 입력되는 제1 신호 입력단자로 접속되며, 제1 신호는 패드로 “H”레벨을 출력할 때는 “L”레벨로 전환되거나 또는 패드로 “L”레벨이나 고 임피던스를 출력할 때는 “H”레벨로 전환되며, 제2의 P-채널 트랜지스터의 백게이트는 패드로 접속되는, 전원과 패드 사이에서의 제1의 P-채널 트랜지스터와 제2의 P-채널 트랜지스터의 순서로 된 일련의 직렬 접속과; 제1의 N-채널 트랜지스터의 게이트는 전원 또는 제1 신호 입력단자에 접속되고, 제2의 N-채널 트랜지스터의 게이트는 제2 신호가 입력되는 제2 신호 입력단자로 접속되며, 제2 신호는 패드로 “H”레벨 또는 고 임피던스를 출력할 때는 “L”레벨로 전환되거나 또는 패드로 “L”레벨을 출력할 때는 “H”레벨로 전환되는, 패드와 접지 사이에서의 제1의 N-채널 트랜지스터와 제2의 N-채널 트랜지스터의 순서로 된 일련의 직렬 접속과; 제3의 N-채널 트랜지스터의 게이트는 인에이블 신호가 입력되는 인에이블 신호 입력단자에 접속되고, 인에이블 신호는 패드로 “H”레벨 또는 “L”레벨을 출력할 때는 “H”레벨로 전환되거나 또는 패드로 고 임피던스를 출력할 때는 “L”레벨로 전환되며, 제4의 N-채널 트랜지스터의 게이트는 전원 또는 제3 신호가 입력되는 제3 신호 입력단자로 접속되며, 제3 신호 제2 신호에 관하여 반전논리를 가지는, 제1 신호 입력단자과 제2 P-채널 트랜지스터의 게이트 사이에서의 제3의 N-채널 트랜지스터와 제4의 N-채널 트랜지스터의 순서로 된 일련의 직렬 접속과; 제3의 P-채널 트랜지스터의 백게이트는 패드에 접속되고 그의 게이트는 전원 또는 제3 신호 입력단자로 접속되는, 패드와 제2의 P-채널 트랜지스터의 일련의 직렬 접속을 포함하여 구성되는 출력 버퍼회로.
  4. 제3항에 있어서, 상기 트랜지스터의 게이트는 임피던스 소자를 통하여 상기 전원 또는 접지에 접속되는 출력 버퍼회로.
  5. 제3항에 있어서, 상기 제1의 P-채널 트랜지스터 및 상기 제2의 P-채널 트랜지스터의 접합은 상기 제1의 N-채널 트랜지스터 및 상기 제2의 N-채널 트랜지스터의 접합에 접속되며, 그에 의하여 상기 제2의 P-채널 트랜지스터 및 상기 제1의 N-채널 트랜지스터는 상호간에 병렬로 접속되는 출력 버퍼회로.
  6. 신호가 외부회로로 또 그로부터 반송되는 패드를 통하여 내부회로에 외부회로로부터의“H”레벨 또는“L”레벨을 받아들이는 입력 버퍼회로서; 인버터와, 그의 게이트가 전원에 접속된 인버터의 입력단자와 패드의 사이에 놓인 제5의 N-채널 트랜지스터 및 패드에 “H”레벨을 입력할 때 인버터의 단자전위를 전원의 전위까지 상승하는 피이드백 회로를 포함하여 구성되는 입력 버퍼회로.
  7. 제6항에 있어서, 상기 트랜지터의 게이트는 임피던스 소자를 통하여 상기 전원 또는 접지로 접속되는 입력 버퍼회로.
  8. 제6항에 있어서, 상기 피드백 회로는 상기 전원과 상기 인버터의 입력단자 사이에 놓인 피드백 P-채널 트랜지스터를 포함하는 입력 버퍼회로.
  9. 제8항에 있어서, 상기 피드백 P-채널 트랜지스터의 게이트는 상기 인버터의 출력단자에 접속되는 입력 버퍼회로.
  10. 제8항에 있어서, 상기 피드백 P-채널 트랜지스터의 게이트는 상기 인버터와 독립적인 인버터인 출력단자에 접속되며, 상기 후자의 인버터의 입력단자는 상기 전자의 인버터의 입력단자에 접속되는 입력 버퍼회로.
  11. 제3항에서 정의된 상기 출력 버퍼회로 및 제6항에서 정의된 상기 입력 버퍼회로를 포함하는 양방향 버퍼회로로서, 상기 출력 버퍼회로 및 상기 입력 버퍼회로의 양자는 동일한 패드에 접속되는 양방향 버퍼회로.
  12. 신호가 그를 통하여 외부회로로 또는 외부회로로부터 반송되는 패드로“H”레벨,“L”레벨 또는 고임피던스를 출력하기 위한 출력버퍼회로서; 제1 신호가 전원에 인접하여 배치된 풀업 트랜지스터의 게이트로 입력되고, 패드에 인접하여 배치된 풀업 트랜지스터의 백게이트는 패드에 접속되는, 전원과 패드사이에 상호간에 직렬로 접속된 다수개의 풀업 트랜지스터와; 제2 신호가 접지와 인접하여 배치된 풀다운 트랜지스터의 게이트로 입력되는, 패드와 접지사이에서 상호간에 직렬로 접속된 다수개의 풀다운 트랜지스터와; 인에이블 신호가 인에이블 트랜지스터의 게이트로 입력되고, 제2 신호에 관한 반전논리를 가지는 제3 신호가 제어 트랜지스터의 게이트로 입력되는, 다수개의 풀업 트랜지스터의 게이트 사이에서 상호간에 직렬로 접속된 인에이블 트랜지스터와 제어 트랜지스터, 및 제어 트랜지스터와 패드의 사이에 배치된 게이트 풀업 트랜지스터를 포함하여 구성되는 출력 버퍼회로.
  13. 제12항에 있어서, 상기 제3 신호는 상기 게이트 풀업 트랜지스터의 게이트로 입력되는 출력 버퍼회로.
  14. 제12항에 있어서, 상기 게이트 풀업 트랜지스터의 게이트는 상기 전원에 접속되는 출력 버퍼회로.
  15. 제12항에 있어서, 상기 패드에 인접하여 놓인 상기 풀다운 트랜지스터의 게이트는 상기 전원에 접속되는 출력 버퍼회로.
  16. 제12항에 있어서, 상기 제1 신호는 상기 패드에 인접하여 놓인 상기 풀다운 트랜지스터의 게이트는 입력되는 출력 버퍼회로.
  17. 제12항에 있어서, 상기 다수개의 풀다운 트랜지스터의 상호접합은 상기 다수개의 풀다운 트랜지스터의 상호접합에 접속되는 출력 버퍼회로.
  18. 제12항에 있어서, 상기 전원에 인접하여 배치된 상기 풀업 트랜지스터의 백게이트가 접속되는 출력 버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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