KR970055507A - 개선된 집적회로용 출력 버퍼 - Google Patents
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Abstract
본 발명은 출력 버퍼내의 출력측 트랜지스터의 동작시에 그 전압레벨을 억제함으로써 피크 전류를 감소시킬 수 있도록 한 개선된 집적회로용 출력 버퍼에 관한 것으로, 이를 위하여 본 발명은, 다수개의 논리 회로소자로 구성되며, poe, sab 및 sa 입력으로부터의 입력신호에 기초하여 출력 버퍼내의 풀업 트랜지스터의 풀업 구동을 위한 하이 또는 로우 레벨의 제1논리신호를 발생하는 제1논리 회로군; poe 입력 및 제1논리 회로군내의 인버터를 통해 반전된 poe 입력에 의거하여 온/오프 제어되며, 풀업 트랜지스터의 구동시에, 제1논리신호에 의거하여 풀업 트랜지스터의 게이트에 인가되는 신호 레벨을 소정 레벨로 증가시키기 위한 풀업용 신호 레벨 증가수단; 다수개의 논리 회로소자로 구성되며, poe, sab 및 sa 입력으로부터의 입력신호에 기초하여 출력 버퍼내의 풀다운 트랜지스터의 풀다운 구동을 위한 하이 또는 로우 레벨의 제2논리신호를 발생하는 제2논리 회로군; 및 poe 입력 및 제2논리 회로군내의 인버터를 통해 반전된 poe 입력에 의거하여 온/오프 제어되며, 풀다운 트랜지스터의 구동시에, 제2논리신호에 의거하여 풀다운 트랜지스터의 게이트에 인가되는 신호레벨을 소정 레벨로 감소시키기 위한 풀다운용 신호 레벨 증가수단을 포함한다.
본 발명은 풀업 트랜지스터를 구동시키는 신호 레벨을 0V에서 /VTP/로 높여주고, 풀다운 트랜지스터를 구동시키는 신호 레벨을 VDD에서 VDD-VTN로 낮추어 주므로써, 노이즈에 주원인이 되는 출력 버퍼에서의 피크 전류를 감소시킬 수 있는 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 일실시예에 따른 개선된 집적회로용 출력 버퍼의 논리 회로도.
Claims (9)
- poe, sab 및 sa 입력을 갖는 다수개의 논리 회로소자를 포함하며, 집적회로의 출력신호를 외부로 제공하는 출력 버퍼에 있어서, 다수개의 논리 회로소자로 구성되며, 상기 poe, sab 및 sa 입력으로부터의 입력신호에 기초하여 상기 출력 버퍼내의 풀업 트랜지스터의 풀업 구동을 위한 하이 또는 로우 레벨의 제1논리신호를 발생하는 제1논리 회로군; 상기 poe 입력 및 상기 제1논리 회로군내의 인버터를 통해 반전된 상기 poe 입력에 의거하여 온/오프 제어되며, 상기 풀업 트랜지스터의 구동시에, 상기 제1논리신호에 의거하여 상기 풀업 트랜지스터의 게이트가 인가되는 신호 레벨을 소정 레벨로 증가시키기 위한 풀업용 신호 레벨 증가수단; 다수개의 논리 호로소자로 구성되며, poe, sab 및 sa 입력츠로부터의 입력신호에 기초하여 상기 출력 버퍼내의 풀다운 트랜지스터의 풀다운 구동을 위한 하이 또는 로우 레벨의 제2논리신호를 발생하는 제2논리 회로군; 및 상기 poe 입력 및 상기 제2논리 회로군내의 인버터를 통해 반전된 상기 poe 입력에 의거하여 온/오프 제어되며, 상기 풀다운 트랜지스터의 구동시에, 상기 제2논리신호에 의거하여 상기 풀다운 트랜지스터의 게이트에 인가되는 신호 레벨을 소정 레벨로 감소시키기 위한 풀다운용 신호 레벨 증가수단으로 이루어진 개선된 집적회로용 출력 버퍼.
- 제1항에 있어서, 상기 풀업용 신호 레벨 증가수단은, 게이트 및 소오스가 공통으로 상기 제1논리 회로군 내의 출력측 인버터와 상기 풀업용 신호 레벨 증가수단의 일측 입력 사이에 연결되고 드레인이 상기 풀업 트랜지스터의 게이트에 연결된 제1트랜지스터와, 상기 poe 입력 및 상기 반전된 poe 입력에 의거하여 온/오프 제어되며, 입력측이 상기 제1트랜지스터의 게이트 및 소오스와 공통으로 상기 제1논리 회로군의 출력에 연결되고 출력측이 상기 제1트랜지스터의 드레인과 공통으로 상기 풀업 트랜지스터의 게이트에 연결된 제1패스로 구성된것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제2항 또는 제3항에 있어서, 상기 제1트랜지스터는, 상기 풀업 트랜지스터와 동일한 도전형의 트랜지스터인 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제2항 또는 제3항에 있어서, 상기 제1패스는, 게이트가 상기 poe 입력 반전용 인버터에 연결되고, 소오스가 상기 제1트랜지스터의 게이츠 및 소오스와 공통으로 상기 제1논리 회로군내의 출력측 인버터에 연결되며, 드레인이 상기 제1트랜지스터의 드레인과 공통으로 상기 풀업 트랜지스터의 게이트에 연결된 제2트랜지스터와, 게이트가 상기 poe 입력에 연결되고, 소오스가 상기 제2트랜지스터의 소오스와 함께 상기 제2트랜지스터의 게이트 및 소오스와 공통으로 상기 제1논리 회로군내의 출력측 인버터에 연결되며, 드레인에 상기 제2트랜지스터의 드레인과 함께 상기 풀업 트랜지스터의 게이트에 연결된 제3트래지스터로 구성된 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제4항에 있어서, 상기 제2 및 제3트랜지스터는, 서로 다른 도전형의 트랜지스터인 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제1항에 있어서, 상기 풀다운용 신호 레벨 감소수단은, 게이트 및 소오스가 공통으로 상기 제2논리 회로군내의 출력측 인버터와 상기 풀다운용 신호 레벨 감소수단의 일측 입력 사이에 연결되고 드레인이 상기 풀다운 트랜지스터의 게이트에 연결된 제4트랜지스터와, 상기 poe 입력 및 상기 반전된 poe 입력에 의거하여 온/오프 제어되며, 입력측이 상기 제4트랜지스터의 게이트 및 소오스와 공통으로 상기 제2논리 회로군의 출력에 연결되고 출력측이 상기 제4트랜지스터의 드레인과 공통으로 상기 풀다운 트랜지스터의 게이트에 연결된 제2패스로 구성된 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제6항에 있어서, 상기 제4트랜지스터는, 상기 풀다운 트랜지스터와 동일한 도전형의 트랜지스터인 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제6항 또는 제7항에 있어서, 상기 제2패스는, 게이트가 상기 poe 입력 반전용 인버터에 연결되고, 소오스가 상기 제4트랜지스터의 게이트 및 소오스와 공통으로 상기 제2논리회로군내의 출력측 인버터에 연결되며, 드레인이 상기 제4트랜지스터의 드레인과 공통으로 상기 풀다운 트랜지스터의 게이트에 연결된 제5트랜지스터와, 게이트가 상기 poe 입력에 연결되고, 소오스가 상기 제5트랜지스터의 소오스와 함께 상기 제4트랜지스터의 게이트 및 소오스와 공통으로 상기 제2논리 회로군내의 출력측 인버터에 연결되며, 드레인이 상기 제5트랜지스터의 드레인과 함께 상기 풀다운 트랜지스터의 게이트에 연결된 제6트랜지스터로 구성된 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.
- 제8항에 있어서, 상기 제5 및 제6트랜지스터는, 서로 다른 도전형의 트랜지스터인 것을 특징으로 하는 개선된 집적회로용 출력 버퍼.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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|---|---|---|---|
| KR1019950064421A KR100190303B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 메모리소자의 출력 버퍼 |
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| KR1019950064421A KR100190303B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 메모리소자의 출력 버퍼 |
Publications (2)
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|---|---|
| KR970055507A true KR970055507A (ko) | 1997-07-31 |
| KR100190303B1 KR100190303B1 (ko) | 1999-06-01 |
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| KR100712806B1 (ko) * | 2001-06-30 | 2007-05-02 | 매그나칩 반도체 유한회사 | 전자파 특성을 개선한 출력 드라이버 |
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1995
- 1995-12-29 KR KR1019950064421A patent/KR100190303B1/ko not_active IP Right Cessation
Cited By (1)
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| KR100190303B1 (ko) | 1999-06-01 |
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