KR930014570A - 출력버퍼회로 - Google Patents

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KR930014570A
KR930014570A KR1019910023485A KR910023485A KR930014570A KR 930014570 A KR930014570 A KR 930014570A KR 1019910023485 A KR1019910023485 A KR 1019910023485A KR 910023485 A KR910023485 A KR 910023485A KR 930014570 A KR930014570 A KR 930014570A
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이종석
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정몽헌
현대전자산업 주식회사
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract

내용 없음

Description

출력버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 출력버퍼회로도.
제2도는 제1도에 도시된 종래의 출력버퍼회로의 신호파형도.
제3도는 본발명에 따른 출력버퍼회로도.
제4도는 제3도에 도시된 본발명에 따른 출력버퍼회로 각부분의 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 본발명의 논리회로 N1내지 N4: N 채널 트랜지스터
P1내지 P4 : P채널 트랜지스터 INV1내지 INV8: 인버터
NAND1내지 NAND2: 낸드 게이트 NOR1내지 NOR3: 노어 게이트
ΦOE: 제어신호

Claims (1)

  1. 한단자로부터는 입력신호(Vin)르 나머지 한단자로부터는 회로의 작동을 조절하기 위한 ΦOE신호를 인버터(INV4)를 통해 수신하는 노어 게이트(NOR2)를 통과한 신호가 인버터(INV5)를 거쳐 게이트 단자에 인가되는 P MOS 트랜지스터(P4)와, 한단자로부터는 상기 입력신호(Vin)을나머지 한단자로부터는 상기 ΦOE신호를 직접 수신하는 낸드 게이트(NAND2)를 통과한 신호가 인버터(INV3)를 거쳐 게이트 단자에 인가되는 N MOS 트랜지스터(N4)을 구비하는 출력버퍼회로에 있어서, 상기 낸드 게이트(NAND2)의 출력단이 각각의 게이트 단자에 접속되어 인버터를 형성하는 P채널 트랜지스터(P3) 및 N채널 트랜지스터(N3)와, 게이트 단자와 드레인 단자가 상호연결되며, 소오스 단자와 상기 P채널 트랜지스터(P3)의 소오스 단자에 접속된 N채널 트랜지스터(N2)와, 한 단자에는 상기 낸드 게이트(NAND2)의 출력단에 거쳐 인버터(INV6, INV7)를 통과한 신호가 인가되며, 나머지 단자에는 상기 낸드 게이트(NAND2)의 출력신호가 직접 인가되는 노어 게이트(NOR3)와, 게이트 단자에는 상기 노어 게이트(NOR3)를 거쳐 인버터(INV8)를 통과한 신호가 인가되며, 소오스 단자는 N채널트랜지스터(N2)의 게이트 단자와 드레인 단자가 접속된 정션(CC)에 접속되며, 드레인 단자는 상기 P채널트랜지스터(P3)의 소오스 단자에 접속된 P채널 트랜지스터(P2)를 구비하는 것을 특징으로 하는 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910023485A 1991-12-19 1991-12-19 출력버퍼회로 KR940006507B1 (ko)

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