KR860009418A - 반도체 메모리 장치의 디코오더 회로 - Google Patents
반도체 메모리 장치의 디코오더 회로 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 의한 디코오더 회로의 회로도.
제3도는 본 발명에 의한 로우 디코오더의 상세한 회로도.
Claims (4)
- 입력 어드레스 신호들에 대응하는 라인선택신호를 발생시키는 부하 트랜지스터와 구동 트랜지스터들에 의해 각각 구성되는 다수의 논리 게이트들과, 그리고 정상모드신호 또는 모든 선택모드 신호인 모드지정신호에 대응하는 상기 논리게이트에 공급되는 전원전압을 제어하기 위한 전원 제어회로를 포함하며, 여기서 상기 모든 선택모드 신호는 상기 전원제어회로에 입력되며, 상기 디코오더 회로의 모든 선택모드 상태는 상기 논리게이트에 공급되는 상기 전원전압을 강하시켜서 얻어지는 것이 특징인 반도체 메모리장치의 디코오더 회로.
- 제1항에서, 상기 전원제어회로는 N 채널공핍형 MOS 트랜지스터와 N채널 고양형 MOS 트랜지스터를 포함하는 것이 특징인 반도체 메모리장치의 디코오더 회로.
- 제1항에서, 상기 논리게이트 각각은 상기 전원제어회로와, 상기 논리게이트간에 연결되어 부하 트랜지스터를 포함하며 또한 N 채널 공핍형 MOS 트랜지스터를 포함하는 것이 특징인 반도체 메모리장치의 디코오더 회로.
- 제1항에서, 상기 논리게이트 각각은 다수의 N채널 고양형 MOS 트랜지스터들을 포함하는 것이 특징인 반도체 메모리장치의 디코오더 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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