JP2555165B2 - ナンド回路 - Google Patents
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Description
【発明の詳細な説明】 〔概 要〕 デコーダ回路などに用いられるナンド（NAND）回路に
関し， ナンド回路における複数の入力信号のいずれの組み合
わせにおいても該ナンド回路の入力しきい値電圧を一定
とすることによってノイズにより誤動作のし難いナンド
回路を得ることを目的とし， 高電位側電源線（Vcc）と出力端（Vout）との間に接
続された負荷素子（T1）と，該出力端（Vout）と低電位
側電源線（Vss）との間に直列に接続された複数の駆動
トランジスタ（T2,T3）とを具備し，該複数の駆動トラ
ンジスタは前記出力端に最も近い第１のトランジスタ
（T2）と，該第１のトランジスタと前記低電位側電源線
との間に接続され，該第１のトランジスタよりも駆動能
力の小さい第２のトランジスタ（T3）とを含むように構
成する。
関し， ナンド回路における複数の入力信号のいずれの組み合
わせにおいても該ナンド回路の入力しきい値電圧を一定
とすることによってノイズにより誤動作のし難いナンド
回路を得ることを目的とし， 高電位側電源線（Vcc）と出力端（Vout）との間に接
続された負荷素子（T1）と，該出力端（Vout）と低電位
側電源線（Vss）との間に直列に接続された複数の駆動
トランジスタ（T2,T3）とを具備し，該複数の駆動トラ
ンジスタは前記出力端に最も近い第１のトランジスタ
（T2）と，該第１のトランジスタと前記低電位側電源線
との間に接続され，該第１のトランジスタよりも駆動能
力の小さい第２のトランジスタ（T3）とを含むように構
成する。
本発明は、半導体記憶装置のデコーダ回路等に用いら
れるナンド回路に関する。
れるナンド回路に関する。
第２図（Ａ）は従来における一般的なナンド回路を示
したものである。第２図（Ａ）においてVccは例えば5V
のような電源であり、Vssは接地電位（0V）である。
したものである。第２図（Ａ）においてVccは例えば5V
のような電源であり、Vssは接地電位（0V）である。
又T1は負荷として使用されるトランジスタで例えばＮ
チャネル・デプリーション型MOSトランジスタであり、T
2とT3は駆動トランジスタでＮチャネル・エンハンスメ
ント型MOSトランジスタである。
チャネル・デプリーション型MOSトランジスタであり、T
2とT3は駆動トランジスタでＮチャネル・エンハンスメ
ント型MOSトランジスタである。
トランジスタT2の入力ａとトランジスタT3の入力ｂは
5Vか0Vの２値信号であり、又トランジスタT2とT3は全く
同じものである。
5Vか0Vの２値信号であり、又トランジスタT2とT3は全く
同じものである。
かかる回路において、例えば入力ａを5Vとし、入力ｂ
を0Vから5Vに上昇させていくと、或いは逆に5Vから0Vに
降下させていくと途中で出力Voutが5Vに近い値から0Vに
近い値に或いは0Vに近い値から5Vに近い値に変化する。
例えば2V以上の電圧を〔Ｈ〕、2V以下の電圧を〔Ｌ〕と
決めておくと入力ｂを0Vから5Vに上昇させていくと出力
が〔Ｈ〕から〔Ｌ〕に変化する。又入力ａと入力ｂとを
同時に変化させる場合も同様である。このような出力Vo
utが変化する時の入力電圧をナンド回路の入力しきい値
電圧と一般に称している。
を0Vから5Vに上昇させていくと、或いは逆に5Vから0Vに
降下させていくと途中で出力Voutが5Vに近い値から0Vに
近い値に或いは0Vに近い値から5Vに近い値に変化する。
例えば2V以上の電圧を〔Ｈ〕、2V以下の電圧を〔Ｌ〕と
決めておくと入力ｂを0Vから5Vに上昇させていくと出力
が〔Ｈ〕から〔Ｌ〕に変化する。又入力ａと入力ｂとを
同時に変化させる場合も同様である。このような出力Vo
utが変化する時の入力電圧をナンド回路の入力しきい値
電圧と一般に称している。
処でこのようなナンド（NAND）回路においては第２図
（Ｂ）に示してあるように入力ａを5Vに固定し入力ｂを
変化させた場合（入力ｂ単独）と、入力ｂを5Vに固定
し、入力ａを変化させた場合（入力ａ単独）と、更には
入力ａと入力ｂを同時に変化させた場合（入力a,b同
時）とでナンド回路の入力しきい値電圧は互いに異なっ
てくる。即ち入力ａを5Vとし入力ｂのみを変化させた場
合のナンド回路の入力しきい値電圧は例えば1.5Vであ
り、入力ｂを5Vとし入力ａのみを変化させた場合のナン
ド回路の入力しきい値電圧は例え2.0Vであり、入力ａと
入力ｂとを共に変化させた場合のナンド回路の入力しき
い値電圧は例えば2.5Vというような状況となっている。
（Ｂ）に示してあるように入力ａを5Vに固定し入力ｂを
変化させた場合（入力ｂ単独）と、入力ｂを5Vに固定
し、入力ａを変化させた場合（入力ａ単独）と、更には
入力ａと入力ｂを同時に変化させた場合（入力a,b同
時）とでナンド回路の入力しきい値電圧は互いに異なっ
てくる。即ち入力ａを5Vとし入力ｂのみを変化させた場
合のナンド回路の入力しきい値電圧は例えば1.5Vであ
り、入力ｂを5Vとし入力ａのみを変化させた場合のナン
ド回路の入力しきい値電圧は例え2.0Vであり、入力ａと
入力ｂとを共に変化させた場合のナンド回路の入力しき
い値電圧は例えば2.5Vというような状況となっている。
かかる従来のナンド回路でこのような現象が生ずる理
由の一つとしては、まず入力ａを5Vに固定して入力ｂを
変化させる場合にはトランジスタT3のソース電圧はVss
即ち0Vに固定されているが、入力ｂを5Vに固定して入力
ａを変化させる場合にはトランジスタT3がオンして電流
を流すためトランジスタT3のドレイン電圧は0Vより高く
なる。又、トランジスタT3のドレイン電圧はトランジス
タT2のソース電圧であるからトランジスタT2のソース電
圧がVssつまり0Vより高くなってしまうので、ソース電
圧が基板電圧より高くなるとトランジタのしきい値電圧
Vthが上ってしまうと云うバックゲート効果と，トラン
ジスタT2においてゲート・ソース電圧が低下していると
いうことからトランジスタT2の入力ａに，より高い電圧
を与えないとナンド回路の出力が反転しないことにな
る。つまりトランジスタT2のゲート電圧が高くないと負
荷を駆動出来なくなるのである。
由の一つとしては、まず入力ａを5Vに固定して入力ｂを
変化させる場合にはトランジスタT3のソース電圧はVss
即ち0Vに固定されているが、入力ｂを5Vに固定して入力
ａを変化させる場合にはトランジスタT3がオンして電流
を流すためトランジスタT3のドレイン電圧は0Vより高く
なる。又、トランジスタT3のドレイン電圧はトランジス
タT2のソース電圧であるからトランジスタT2のソース電
圧がVssつまり0Vより高くなってしまうので、ソース電
圧が基板電圧より高くなるとトランジタのしきい値電圧
Vthが上ってしまうと云うバックゲート効果と，トラン
ジスタT2においてゲート・ソース電圧が低下していると
いうことからトランジスタT2の入力ａに，より高い電圧
を与えないとナンド回路の出力が反転しないことにな
る。つまりトランジスタT2のゲート電圧が高くないと負
荷を駆動出来なくなるのである。
更に入力ａと入力ｂとを同時に変化させる場合にはト
ランジスタT2とT3の総合的な電流駆動能力がどちらか一
方の入力が5Vである場合に比べて小さくなるためナンド
回路の入力しきい値電圧はかなり高くなる。
ランジスタT2とT3の総合的な電流駆動能力がどちらか一
方の入力が5Vである場合に比べて小さくなるためナンド
回路の入力しきい値電圧はかなり高くなる。
上記したようにナンド回路に対する入力信号の組み合
わせによってナンド回路の入力しきい値電圧が異なると
個々の入力に対してノイズマージンが異なるため全体的
なノイズマージンが悪くなるという問題が生ずる。
わせによってナンド回路の入力しきい値電圧が異なると
個々の入力に対してノイズマージンが異なるため全体的
なノイズマージンが悪くなるという問題が生ずる。
このことをより具体的に第２図（Ｂ）により説明する
ならば、今第２図（Ａ）のナンド回路において使用され
ている各トランジスタのスペックは次の通りとする。
ならば、今第２図（Ａ）のナンド回路において使用され
ている各トランジスタのスペックは次の通りとする。
即ち、T2,T3はVth＝0.6V、ゲート酸化膜厚＝350Å、
ゲート幅＝50μｍ、ゲート長＝２μｍであり、T1はVth
＝−3.5V、ゲート酸化膜厚＝350Å、ゲート幅＝20μ
ｍ、ゲート長＝５μｍである。
ゲート幅＝50μｍ、ゲート長＝２μｍであり、T1はVth
＝−3.5V、ゲート酸化膜厚＝350Å、ゲート幅＝20μ
ｍ、ゲート長＝５μｍである。
又このナンド回路をVcc＝5Vで動作させた場合第２図
（Ｂ）から明らかなように，入力ａ単独のナンド回路の
入力しきい値は2.15V、入力ｂ単独のナンド回路の入力
しきい値は1.95V、入力a,b同時のナンド回路の入力しき
い値は2.45Vであった。第２図（Ｂ）におけるグラフ
はｂは5Vに固定しａのみ入力した場合の特性波形であり
グラフはａを5Vに固定しｂのみ入力した場合、又グラ
フはa,bとも入力した場合の特性波形をそれぞれ示し
ている。
（Ｂ）から明らかなように，入力ａ単独のナンド回路の
入力しきい値は2.15V、入力ｂ単独のナンド回路の入力
しきい値は1.95V、入力a,b同時のナンド回路の入力しき
い値は2.45Vであった。第２図（Ｂ）におけるグラフ
はｂは5Vに固定しａのみ入力した場合の特性波形であり
グラフはａを5Vに固定しｂのみ入力した場合、又グラ
フはa,bとも入力した場合の特性波形をそれぞれ示し
ている。
このようにナンド回路の複数の入力に対しナンド回路
の入力しきい値が異なると、個々の入力に対してノイズ
マージンが異なるため、全体的なノイズマージンが悪く
なるという問題がある。例えば第２図（Ｂ）では、入力
ａと入力ｂがともにVcc＝5Vの場合、Vccより2.55V低く
なるようなノイズが同時に乗るとナンド回路は本来
〔Ｌ〕を出力しなければならないのに〔Ｈ〕を出力して
しまうし、入力ａがVcc＝5Vで入力ｂがVss＝0Vの場合、
入力ｂに1.95Vのノイズが乗るとナンド回路は本来
〔Ｈ〕の出力でなければならないのに〔Ｌ〕を出力して
しまう。
の入力しきい値が異なると、個々の入力に対してノイズ
マージンが異なるため、全体的なノイズマージンが悪く
なるという問題がある。例えば第２図（Ｂ）では、入力
ａと入力ｂがともにVcc＝5Vの場合、Vccより2.55V低く
なるようなノイズが同時に乗るとナンド回路は本来
〔Ｌ〕を出力しなければならないのに〔Ｈ〕を出力して
しまうし、入力ａがVcc＝5Vで入力ｂがVss＝0Vの場合、
入力ｂに1.95Vのノイズが乗るとナンド回路は本来
〔Ｈ〕の出力でなければならないのに〔Ｌ〕を出力して
しまう。
このことは、即ちトータルのノイズマージンとしてみ
るとこのナンド回路の入力ノイズマージンはVccからの
下降に対しては2.55Vで、Vssからの上昇に対しては1.95
Vということになりノイズマージンが広がってしまう結
果トータルのノイズマージンが悪くなってしまうという
欠点があることを示している。
るとこのナンド回路の入力ノイズマージンはVccからの
下降に対しては2.55Vで、Vssからの上昇に対しては1.95
Vということになりノイズマージンが広がってしまう結
果トータルのノイズマージンが悪くなってしまうという
欠点があることを示している。
ノイズマージンの悪化は直列接続される駆動トランジ
スタの数が増えるほど顕著になり，直列接続されるトラ
ンジスタが５〜６個以上となるデコーダではより大きな
問題となる。
スタの数が増えるほど顕著になり，直列接続されるトラ
ンジスタが５〜６個以上となるデコーダではより大きな
問題となる。
上記したように従来のナンド回路においては、ナンド
回路を構成する複数の駆動トランジスタを全く同じ電流
駆動能力つまり同じ特性、同じ大きさを有するトランジ
スタによって構成したとしても前述した現象に起因し
て、ナンド回路の入力しきい値電圧が複数の入力信号の
入力条件に応じて異なってくるためその結果として全体
としてのノイズマージンが損なわれ，それによって誤動
作が発生すると云う欠点を有していたが、本発明のこの
様な欠点を改善し、ナンド回路における複数の入力信号
のいずれの組み合わせにおいてもナンド回路の入力しき
い値電圧を一定とすることでノイズにより誤動作のし難
いナンド回路を提供するものである。
回路を構成する複数の駆動トランジスタを全く同じ電流
駆動能力つまり同じ特性、同じ大きさを有するトランジ
スタによって構成したとしても前述した現象に起因し
て、ナンド回路の入力しきい値電圧が複数の入力信号の
入力条件に応じて異なってくるためその結果として全体
としてのノイズマージンが損なわれ，それによって誤動
作が発生すると云う欠点を有していたが、本発明のこの
様な欠点を改善し、ナンド回路における複数の入力信号
のいずれの組み合わせにおいてもナンド回路の入力しき
い値電圧を一定とすることでノイズにより誤動作のし難
いナンド回路を提供するものである。
本発明は上記目的を達成するため次の技術的構成を採
用したものである。即ち 高電位側電源線（Vcc）と出力端（Vout）との間に接
続された負荷素子（T1）と，該出力端（Vout）と低電位
側電源線（Vss）との間に直列に接続され，それぞれゲ
ートに入力信号を受ける複数の駆動トランジスタ（T2,T
3）とを具備し，前記複数の駆動トランジスタのうちの
任意の一の駆動トランジスタ以外のすべての駆動トラン
ジスタのゲートにＨレベルの固定信号を入力し且つ該任
意の一の駆動トランジスタのゲートに所定の信号を入力
した場合の該任意の一の駆動トランジスタについての入
力しきい値電圧と、前記複数の駆動トランジスタのすべ
ての駆動トランジスタのゲートに所定の信号を入力した
場合の入力しきい値との差が最小となるように、前記複
数の駆動トランジスタの駆動能力を設定したナンド回路
であり、より具体的には、前記複数の駆動トランジスタ
は、前記出力端に最も近い第１のトランジスタ（T2）
と，該第１のトランジスタと前記低電位側電源線との間
に接続され，該第１のトランジスタよりも駆動能力の小
さい第２のトランジスタ（T3）を含むようにしたナンド
回路である。
用したものである。即ち 高電位側電源線（Vcc）と出力端（Vout）との間に接
続された負荷素子（T1）と，該出力端（Vout）と低電位
側電源線（Vss）との間に直列に接続され，それぞれゲ
ートに入力信号を受ける複数の駆動トランジスタ（T2,T
3）とを具備し，前記複数の駆動トランジスタのうちの
任意の一の駆動トランジスタ以外のすべての駆動トラン
ジスタのゲートにＨレベルの固定信号を入力し且つ該任
意の一の駆動トランジスタのゲートに所定の信号を入力
した場合の該任意の一の駆動トランジスタについての入
力しきい値電圧と、前記複数の駆動トランジスタのすべ
ての駆動トランジスタのゲートに所定の信号を入力した
場合の入力しきい値との差が最小となるように、前記複
数の駆動トランジスタの駆動能力を設定したナンド回路
であり、より具体的には、前記複数の駆動トランジスタ
は、前記出力端に最も近い第１のトランジスタ（T2）
と，該第１のトランジスタと前記低電位側電源線との間
に接続され，該第１のトランジスタよりも駆動能力の小
さい第２のトランジスタ（T3）を含むようにしたナンド
回路である。
本発明における負荷素子は、トランジスタ、或いは抵
抗により構成されるものである。又本発明におけるナン
ド回路は複数の駆動トランジスタを備えており，各駆動
トランジスタは上記の負荷に比べて充分大きな電流駆動
特性を有し、該負荷を駆動するものである。又かかる駆
動トランジスタの個数は２個以上であればよく回路の目
的に応じてその個数は適宜決定することが出来る。例え
ばデコーダとして使用される場合には５〜６個となるこ
とが多い。
抗により構成されるものである。又本発明におけるナン
ド回路は複数の駆動トランジスタを備えており，各駆動
トランジスタは上記の負荷に比べて充分大きな電流駆動
特性を有し、該負荷を駆動するものである。又かかる駆
動トランジスタの個数は２個以上であればよく回路の目
的に応じてその個数は適宜決定することが出来る。例え
ばデコーダとして使用される場合には５〜６個となるこ
とが多い。
ナンド回路においては入力信号の変化に対して誤動作
を回避するためには理想的にはいかなる入力変化に対し
ても上記第２図（Ｂ）の波形のレベル反転位置がどこか
一定の処例えばVcc/2に集っていることが好ましい。
を回避するためには理想的にはいかなる入力変化に対し
ても上記第２図（Ｂ）の波形のレベル反転位置がどこか
一定の処例えばVcc/2に集っていることが好ましい。
本発明は上述した問題点を解消し、その理想的環境を
創出することに鋭意努力した結果、ナンド回路を構成す
る複数の駆動トランジスタの電流駆動能力即ち電流駆動
特性を高電位側の駆動トランジスタの駆動能力よりも低
電位側の駆動トランジスタの駆動能力が小さくなるよう
に調整することによってナンド回路における複数の入力
信号のいずれの組み合わせにおいてもナンド回路の入力
しきい値電圧が一定となるようにした処に技術的な特徴
がある。
創出することに鋭意努力した結果、ナンド回路を構成す
る複数の駆動トランジスタの電流駆動能力即ち電流駆動
特性を高電位側の駆動トランジスタの駆動能力よりも低
電位側の駆動トランジスタの駆動能力が小さくなるよう
に調整することによってナンド回路における複数の入力
信号のいずれの組み合わせにおいてもナンド回路の入力
しきい値電圧が一定となるようにした処に技術的な特徴
がある。
具体的には，少なくとも，該複数の駆動トランジスタ
のうち前記出力端に最も近い第１のトランジスタ（T2）
の駆動能力よりも，該第１のトランジスタと前記低電位
側電源線との間に接続された第２のトランジスタ（T3）
の駆動能力を小さくするものである。
のうち前記出力端に最も近い第１のトランジスタ（T2）
の駆動能力よりも，該第１のトランジスタと前記低電位
側電源線との間に接続された第２のトランジスタ（T3）
の駆動能力を小さくするものである。
更に，駆動トランジスタとして第3,第４等のトランジ
スタが存在している場合には第１のトランジスタから離
れる低電位側の駆動トランジスタほどその駆動能力を小
さくしていく事が望ましい。
スタが存在している場合には第１のトランジスタから離
れる低電位側の駆動トランジスタほどその駆動能力を小
さくしていく事が望ましい。
尚，該複数の駆動トランジスタを複数のグループに分
け，低電位側のグループほどその駆動能力を小さくして
も良い。
け，低電位側のグループほどその駆動能力を小さくして
も良い。
即ち，ナンド回路の設計時において複数の駆動トラン
ジスタの電流駆動能力を前述した現象を考慮して予め互
いに或いはグループ毎に異なるように調整しておくこと
により，例えば，ある駆動トランジスタのゲート入力電
圧を変化させ他の駆動トランジスタのゲート入力を電源
電圧5Vに固定した時，或いは全ての駆動トランジスタの
ゲート入力を同時に変化させた場合など、入力信号のい
ずれの組み合わせにおいてもナンド回路の入力しきい値
電圧がほぼ同一もしくは互いに近接した入力しきい値電
圧となるように構成するものである。
ジスタの電流駆動能力を前述した現象を考慮して予め互
いに或いはグループ毎に異なるように調整しておくこと
により，例えば，ある駆動トランジスタのゲート入力電
圧を変化させ他の駆動トランジスタのゲート入力を電源
電圧5Vに固定した時，或いは全ての駆動トランジスタの
ゲート入力を同時に変化させた場合など、入力信号のい
ずれの組み合わせにおいてもナンド回路の入力しきい値
電圧がほぼ同一もしくは互いに近接した入力しきい値電
圧となるように構成するものである。
トータルノイズマージンを改良するためにナンド回路
の入力しきい値電圧は理想的には電源電圧の半分（Vcc/
2）に近い値となるように設計することが好ましい。
の入力しきい値電圧は理想的には電源電圧の半分（Vcc/
2）に近い値となるように設計することが好ましい。
ここで駆動トランジスタの電流駆動特性を予め異なら
せるとは、例えば第２図における従来のナンド回路では
駆動トランジスタT2、とT3はいづれもVthが0.6Vのもの
を使用していたのに対し本発明では例えば駆動トランジ
スタT2のVthを0.6V、駆動トランジスタT3のVthを0.8Vと
するものである。
せるとは、例えば第２図における従来のナンド回路では
駆動トランジスタT2、とT3はいづれもVthが0.6Vのもの
を使用していたのに対し本発明では例えば駆動トランジ
スタT2のVthを0.6V、駆動トランジスタT3のVthを0.8Vと
するものである。
又,Vthを変える代わりにトランジスタのゲート長／ゲ
ート幅の比（W/L）を調整することによっても実施しう
る。この場合はトランジスタの製造工程面でVthを変え
る方法より有利である。
ート幅の比（W/L）を調整することによっても実施しう
る。この場合はトランジスタの製造工程面でVthを変え
る方法より有利である。
かかる調整の程度は負荷の大きさ、電源電圧，入力電
圧、トランジスタの数等により適宜変更しうる。
圧、トランジスタの数等により適宜変更しうる。
本発明にあっては駆動トランジスタが多数直列接続さ
れ、しかも広いノイズマージンが要求されるようなナン
ド回路、特に半導体記憶装置におけるナンド型デコーダ
回路においては非常に有効である。
れ、しかも広いノイズマージンが要求されるようなナン
ド回路、特に半導体記憶装置におけるナンド型デコーダ
回路においては非常に有効である。
かかるケースにおいては駆動トランジスタは通常５〜
６個が用いられるが、これ等の駆動トランジスタのそれ
ぞれを上述したように調整して異ならせても良いが各駆
動トランジスタのVthを種々設けることは得策ではない
ので、対象となる駆動トランジスタを複数のグループに
分け、そのグループ毎にVthを設定する方法を採用して
も良い。
６個が用いられるが、これ等の駆動トランジスタのそれ
ぞれを上述したように調整して異ならせても良いが各駆
動トランジスタのVthを種々設けることは得策ではない
ので、対象となる駆動トランジスタを複数のグループに
分け、そのグループ毎にVthを設定する方法を採用して
も良い。
具体的には，前記複数の駆動トランジスタを複数のグ
ループで構成し，前記低電位側電源線（Vss）に近いグ
ループの駆動トランジスタほど駆動能力を小さくするも
のである。
ループで構成し，前記低電位側電源線（Vss）に近いグ
ループの駆動トランジスタほど駆動能力を小さくするも
のである。
本発明では上述のようにナンド回路の駆動トランジス
タの電流駆動特性を各駆動トランジスタ毎又はそのグル
ープ毎に調整して異ならしめ、電流を流し易い駆動トラ
ンジスタは駆動能力を小さくし、電流を流しにくい駆動
トランジスタは駆動能力を大きくすることによってナン
ド回路の入力しきい値の変動幅を狭め互いにほぼ近い値
に備えることが出来るのである。その結果ナンド回路の
入力しきい値電圧の中心値をノイズマージンに対する理
想的な値であるVcc/2に設定することも可能となる。
タの電流駆動特性を各駆動トランジスタ毎又はそのグル
ープ毎に調整して異ならしめ、電流を流し易い駆動トラ
ンジスタは駆動能力を小さくし、電流を流しにくい駆動
トランジスタは駆動能力を大きくすることによってナン
ド回路の入力しきい値の変動幅を狭め互いにほぼ近い値
に備えることが出来るのである。その結果ナンド回路の
入力しきい値電圧の中心値をノイズマージンに対する理
想的な値であるVcc/2に設定することも可能となる。
従って本発明にあっては入力信号電圧にノイズが乗っ
た場合でも、又入力信号が中間的なレベル遷移状態にあ
る場合でもナンド回路は誤動作がなく確実に作動するこ
とが出来る。
た場合でも、又入力信号が中間的なレベル遷移状態にあ
る場合でもナンド回路は誤動作がなく確実に作動するこ
とが出来る。
第１図（Ａ）は本発明に係るナンド回路の一具体例を
示す回路図である。
示す回路図である。
図中Vccは電源、Vssは接地電圧（0V）であり、T1は負
荷トランジスタでＮチャネルデプリーション型トランジ
スタである。又T2とT3はＮチャネルエンハンスメント型
トランジスタであり、各トランジスタT2とT3のしきい値
電圧Vthは互いに異ならせてある。実施例における各ト
ランジスタのスペックは従来技術として説明したものと
同一であるがただしT3のVthを0.8Vとし又T2のVthを0.6V
としてT3のVthをT2のVthより高くなるように調節してい
る。かかる調整をすることによって入力ａと入力ｂのい
かなる入力信号の組み合わせにおいてもナンド回路の入
力しきい値電圧を揃えることが出来る。
荷トランジスタでＮチャネルデプリーション型トランジ
スタである。又T2とT3はＮチャネルエンハンスメント型
トランジスタであり、各トランジスタT2とT3のしきい値
電圧Vthは互いに異ならせてある。実施例における各ト
ランジスタのスペックは従来技術として説明したものと
同一であるがただしT3のVthを0.8Vとし又T2のVthを0.6V
としてT3のVthをT2のVthより高くなるように調節してい
る。かかる調整をすることによって入力ａと入力ｂのい
かなる入力信号の組み合わせにおいてもナンド回路の入
力しきい値電圧を揃えることが出来る。
本具体例において例えば該ナンド回路をVcc＝5Vで動
作させた場合、第１図（Ｂ）に示すようにナンド回路の
特性は入力ａ単独変化の場合の入力しきい値電圧も入力
ｂ単独変化の場合の入力しきい値電圧も共に2.15Vであ
り、入力ａと入力ｂとを同時に変化させた場合の入力し
きい値電圧が2.50Vとなるので、入力ノイズマージンはV
ccからの下降に対しては2.50Vのマージンがあることに
なり、又Vssからの上昇に対しては2.15Vのマージンが存
在することになる。これに対して第２図（Ａ）の従来の
構造において前述のように駆動トランジスタT2,T3のVth
をいづれも0.6Vとしてある場合には、第２図（Ｂ）に示
すようにVccからの下降に対するノイズマージンは2.55
V、Vssからの上昇に対しては1.95Vのマージンであるか
ら、本発明はかかる従来例に比べてトータルノイズマー
ジンの幅を大きくとることが出来いづれのノイズに対し
ても余裕をもって対処しうるのである。
作させた場合、第１図（Ｂ）に示すようにナンド回路の
特性は入力ａ単独変化の場合の入力しきい値電圧も入力
ｂ単独変化の場合の入力しきい値電圧も共に2.15Vであ
り、入力ａと入力ｂとを同時に変化させた場合の入力し
きい値電圧が2.50Vとなるので、入力ノイズマージンはV
ccからの下降に対しては2.50Vのマージンがあることに
なり、又Vssからの上昇に対しては2.15Vのマージンが存
在することになる。これに対して第２図（Ａ）の従来の
構造において前述のように駆動トランジスタT2,T3のVth
をいづれも0.6Vとしてある場合には、第２図（Ｂ）に示
すようにVccからの下降に対するノイズマージンは2.55
V、Vssからの上昇に対しては1.95Vのマージンであるか
ら、本発明はかかる従来例に比べてトータルノイズマー
ジンの幅を大きくとることが出来いづれのノイズに対し
ても余裕をもって対処しうるのである。
次に本発明における他の実施例として第３図（Ａ）に
示されるように，駆動トランジスタを５個設けた５入力
ナンド回路についての具体例を説明する。
示されるように，駆動トランジスタを５個設けた５入力
ナンド回路についての具体例を説明する。
ここで先ず，該第３図（Ａ）と同様なナンド回路にお
いて各駆動トランジスタT2〜T6の駆動能力を同一とした
従来例として，該T2〜T6はVth＝0.6V、ゲート酸化膜厚
＝350Å、ゲート幅＝50μｍ、ゲート長＝２μｍであ
り、T1はVth＝−3.5V、ゲート酸化膜厚＝350Å、ゲート
幅＝８μｍ、ゲート長＝５μｍとした場合の入出力特性
を第３図（Ｂ）にもとずいて説明する。
いて各駆動トランジスタT2〜T6の駆動能力を同一とした
従来例として，該T2〜T6はVth＝0.6V、ゲート酸化膜厚
＝350Å、ゲート幅＝50μｍ、ゲート長＝２μｍであ
り、T1はVth＝−3.5V、ゲート酸化膜厚＝350Å、ゲート
幅＝８μｍ、ゲート長＝５μｍとした場合の入出力特性
を第３図（Ｂ）にもとずいて説明する。
即ち，第３図（Ｂ）は上記従来例によるナンド回路を
Vcc＝5Vで動作させた時の特性を示すグラフでありグラ
フは入力ａ〜ｅをすべて入力した場合、グラフはａ
のみ入力し、ｂ〜ｅは全てVccとした場合グラフはｂ
のみ入力し、他はVccとした場合グラフはｃのみ入力
し、他はVccとした場合グラフはｄのみ入力し、他はV
ccとした場合グラフはｅのみ入力し、他はVccとした
場合の入出力特性をそれぞれ示したものである。この場
合、第３図（Ｂ）から判るように、該ナンド回路の最も
低い入力しきい値（入力ｅ単独変化の場合）は1.40V、
最も高い入力しきい値（入力ａ〜ｅ同時変化の場合）は
2.40Vである。
Vcc＝5Vで動作させた時の特性を示すグラフでありグラ
フは入力ａ〜ｅをすべて入力した場合、グラフはａ
のみ入力し、ｂ〜ｅは全てVccとした場合グラフはｂ
のみ入力し、他はVccとした場合グラフはｃのみ入力
し、他はVccとした場合グラフはｄのみ入力し、他はV
ccとした場合グラフはｅのみ入力し、他はVccとした
場合の入出力特性をそれぞれ示したものである。この場
合、第３図（Ｂ）から判るように、該ナンド回路の最も
低い入力しきい値（入力ｅ単独変化の場合）は1.40V、
最も高い入力しきい値（入力ａ〜ｅ同時変化の場合）は
2.40Vである。
これに対し、第３図（Ｃ）には本発明の他の実施例と
して，第３図（Ａ）に示される構成のナンド回路におい
て、上記５個の駆動トランジスタT2〜T6のうち、T4,T5,
T6のトランジスタ３個とT2,T3のトランジスタ２個の２
グループに分けトランジスタT2,T3の組の各トランジス
タのVthを0.6Vにし、又トランジスタT4,T5,T6の組の各
トランジスタのVthを0.8Vとする点においてのみ上記従
来例のものと構成を異ならせた本発明のナンド回路の特
性値が示されている。
して，第３図（Ａ）に示される構成のナンド回路におい
て、上記５個の駆動トランジスタT2〜T6のうち、T4,T5,
T6のトランジスタ３個とT2,T3のトランジスタ２個の２
グループに分けトランジスタT2,T3の組の各トランジス
タのVthを0.6Vにし、又トランジスタT4,T5,T6の組の各
トランジスタのVthを0.8Vとする点においてのみ上記従
来例のものと構成を異ならせた本発明のナンド回路の特
性値が示されている。
これによるとT4〜T6のVthを0.8Vとすることで該ナン
ド回路の最も低い入力しきい値（入力ｅ単独変化の場
合）は1.65V、最も高い入力しきい値（入力ａ〜ｅ同時
変化の場合）は2.45Vとなり上記第３図（Ｂ）の場合に
比しノイズマージンを大きくとることができ，本発明の
目的とする効果が得られることが判る。
ド回路の最も低い入力しきい値（入力ｅ単独変化の場
合）は1.65V、最も高い入力しきい値（入力ａ〜ｅ同時
変化の場合）は2.45Vとなり上記第３図（Ｂ）の場合に
比しノイズマージンを大きくとることができ，本発明の
目的とする効果が得られることが判る。
〔発明の効果〕 以上説明したように、本発明によれば、ナンド回路に
対する入力信号の各組み合わせについて該ナンド回路の
入力しきい値を互いに近い値に設定でき全体としてのノ
イズマージンが大きくなるのでノイズによるナンド回路
の誤動作が起きにくくなり信頼性の向上に寄与するとこ
ろが大きい。
対する入力信号の各組み合わせについて該ナンド回路の
入力しきい値を互いに近い値に設定でき全体としてのノ
イズマージンが大きくなるのでノイズによるナンド回路
の誤動作が起きにくくなり信頼性の向上に寄与するとこ
ろが大きい。
第１図（Ａ）は本発明の一実施例としての，複数の駆動
トランジスタの駆動能力を異ならせたナンド回路の構成
を示す回路図。 第１図（Ｂ）は第１図（Ａ）の回路において得られる各
駆動トランジスタの種々の動作モードにおけるナンド回
路の入力しきい値電圧を説明する入出力特性図。 第２図（Ａ）は複数の駆動トランジスタの駆動能力を同
一とした従来におけるナンド回路を示す回路図。 第２図（Ｂ）は第２図（Ａ）のナンド回路における入出
力特性を第１図（Ｂ）の特性と対比して示す図。 第３図（Ａ）は本発明の他の実施例としての複数の駆動
トランジスタの駆動能力をグループ毎に異ならせたナン
ド回路の構成を示す図。 第３図（Ｂ）は第３図（Ａ）の回路において各駆動トラ
ンジスタの駆動能力を同一とした従来のナンド回路に於
ける入出力特性を示す図。 第３図（Ｃ）は上記第３図（Ａ）に示される本発明ナン
ド回路の入出力特性を第３図（Ｂ）の特性と対比して示
す図である。 T1……Ｎチャネルデプリーション型MOSトランジスタ、 T2〜T6……Ｎチャネルエンハンスメント型MOSトランジ
スタ。
トランジスタの駆動能力を異ならせたナンド回路の構成
を示す回路図。 第１図（Ｂ）は第１図（Ａ）の回路において得られる各
駆動トランジスタの種々の動作モードにおけるナンド回
路の入力しきい値電圧を説明する入出力特性図。 第２図（Ａ）は複数の駆動トランジスタの駆動能力を同
一とした従来におけるナンド回路を示す回路図。 第２図（Ｂ）は第２図（Ａ）のナンド回路における入出
力特性を第１図（Ｂ）の特性と対比して示す図。 第３図（Ａ）は本発明の他の実施例としての複数の駆動
トランジスタの駆動能力をグループ毎に異ならせたナン
ド回路の構成を示す図。 第３図（Ｂ）は第３図（Ａ）の回路において各駆動トラ
ンジスタの駆動能力を同一とした従来のナンド回路に於
ける入出力特性を示す図。 第３図（Ｃ）は上記第３図（Ａ）に示される本発明ナン
ド回路の入出力特性を第３図（Ｂ）の特性と対比して示
す図である。 T1……Ｎチャネルデプリーション型MOSトランジスタ、 T2〜T6……Ｎチャネルエンハンスメント型MOSトランジ
スタ。
Claims (3)
- 【請求項１】高電位側電源線（Vcc）と出力端（Vout）
との間に接続された負荷素子（T1）と，該出力端（Vou
t）と低電位側電源線（Vss）との間に直列に接続され，
それぞれゲートに入力信号を受ける複数の駆動トランジ
スタ（T2,T3）とを具備し，前記複数の駆動トランジス
タのうちの任意の一の駆動トランジスタ以外のすべての
駆動トランジスタのゲートにＨレベルの固定信号を入力
し且つ該任意の一の駆動トランジスタのゲートに所定の
信号を入力した場合の該任意の一の駆動トランジスタに
ついての入力しきい値電圧と、前記複数の駆動トランジ
スタのすべての駆動トランジスタのゲートに所定の信号
を入力した場合の入力しきい値との差が最小となるよう
に、前記複数の駆動トランジスタの駆動能力を設定した
ことを特徴とするナンド回路。 - 【請求項２】前記複数の駆動トランジスタは、前記出力
端に最も近い第１のトランジスタ（T2）と，該第１のト
ランジスタと前記低電位側電源線との間に接続され，該
第１のトランジスタよりも駆動能力の小さい第２のトラ
ンジスタ（T3）を含むことを特徴とする請求項１記載の
ナンド回路。 - 【請求項３】前記複数の駆動トランジスタは複数のグル
ープを構成し，前記低電位側電源線（Vss）に近いグル
ープの駆動トランジスタほど駆動能力が小さいことを特
徴とする請求項１記載のナンド回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269408A JP2555165B2 (ja) | 1988-10-27 | 1988-10-27 | ナンド回路 |
| US07/424,038 US5059825A (en) | 1988-10-27 | 1989-10-19 | Nand gate circuit |
| KR1019890015523A KR930005652B1 (ko) | 1988-10-27 | 1989-10-27 | Nand 게이트 회로 |
| EP89311123A EP0366489B1 (en) | 1988-10-27 | 1989-10-27 | Nand gate circuits |
| DE68923343T DE68923343T2 (de) | 1988-10-27 | 1989-10-27 | NAND Gateschaltungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269408A JP2555165B2 (ja) | 1988-10-27 | 1988-10-27 | ナンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117212A JPH02117212A (ja) | 1990-05-01 |
| JP2555165B2 true JP2555165B2 (ja) | 1996-11-20 |
Family
ID=17471999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269408A Expired - Lifetime JP2555165B2 (ja) | 1988-10-27 | 1988-10-27 | ナンド回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5059825A (ja) |
| EP (1) | EP0366489B1 (ja) |
| JP (1) | JP2555165B2 (ja) |
| KR (1) | KR930005652B1 (ja) |
| DE (1) | DE68923343T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2928651B2 (ja) * | 1991-03-19 | 1999-08-03 | 株式会社日立製作所 | 通信機能を備えた制御装置 |
| US5146115A (en) * | 1991-07-26 | 1992-09-08 | Zilog, Inc. | Domino-logic decoder |
| US5391941A (en) * | 1993-09-23 | 1995-02-21 | Cypress Semiconductor Corporation | Decoder circuitry with balanced propagation delay and minimized input capacitance |
| US7821866B1 (en) | 2007-11-14 | 2010-10-26 | Cypress Semiconductor Corporation | Low impedance column multiplexer circuit and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315055A (en) * | 1976-07-27 | 1978-02-10 | Toshiba Corp | Logic circuit |
| US4250406A (en) * | 1978-12-21 | 1981-02-10 | Motorola, Inc. | Single clock CMOS logic circuit with selected threshold voltages |
| JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
| US4649296A (en) * | 1984-07-13 | 1987-03-10 | At&T Bell Laboratories | Synthetic CMOS static logic gates |
| JPS61265794A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| US4797580A (en) * | 1987-10-29 | 1989-01-10 | Northern Telecom Limited | Current-mirror-biased pre-charged logic circuit |
| US4851716A (en) * | 1988-06-09 | 1989-07-25 | National Semiconductor Corporation | Single plane dynamic decoder |
-
1988
- 1988-10-27 JP JP63269408A patent/JP2555165B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-19 US US07/424,038 patent/US5059825A/en not_active Expired - Lifetime
- 1989-10-27 KR KR1019890015523A patent/KR930005652B1/ko not_active IP Right Cessation
- 1989-10-27 EP EP89311123A patent/EP0366489B1/en not_active Expired - Lifetime
- 1989-10-27 DE DE68923343T patent/DE68923343T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5059825A (en) | 1991-10-22 |
| JPH02117212A (ja) | 1990-05-01 |
| EP0366489A3 (en) | 1990-08-16 |
| KR930005652B1 (ko) | 1993-06-23 |
| US5059825B1 (ja) | 1992-11-10 |
| DE68923343T2 (de) | 1995-11-23 |
| EP0366489A2 (en) | 1990-05-02 |
| EP0366489B1 (en) | 1995-07-05 |
| KR900007188A (ko) | 1990-05-09 |
| DE68923343D1 (de) | 1995-08-10 |
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Legal Events
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