JP5375422B2 - 半導体電子回路、発振回路およびフリップフロップ回路 - Google Patents

半導体電子回路、発振回路およびフリップフロップ回路 Download PDF

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Description

本発明は、ディプレッション型電解効果ＦＥＴを用いた半導体電子回路およびそれを用いた発振回路若しくはフリップフロップ回路に関する。
近年、半導体素子に関する技術の進歩に伴って、家電製品、通信システムまたはコンピュータなど多くの電子機器においては、アナログまたはデジタル問わず、その用途に合わせて種々の半導体電子回路が用いられている。
また、最近では、上記の各電子機器は、小型化、高度化および各種の処理の高速化が求められているとともに、その低価格化も要求されており、これらの要求は、その電子機器を構成する半導体電子回路にも求められている。
特に、このような半導体電子回路においては、簡易に製造できるとともに優良な出力特性を有するものが望まれており、例えば、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）や酸化膜ＴＦＴによって構成されるものが多くなってきている。
しかしながら、これらのＴＦＴにおいては、ヒステリシスやバイヤスストレスの影響によって、外部電圧が印加されるゲートのしきい値電圧がマイナスになる場合がある。
通常、半導体電子回路に用いられるＴＦＴは、０Ｖから電源電圧ＶＤＤの最大電圧の間の電圧がそのゲートに印加されることによって駆動するために、ゲートのしきい値電圧がマイナスになると、最小電圧である０Ｖが印加された場合であってもＴＦＴが駆動することとなり、すなわち、常にＴＦＴがオン状態となり、正常な出力特性を得ることができない。
このため、最近の半導体電子回路では、ゲートに印加する入力電圧をマイナス側にレベルシフトさせてＴＦＴを的確に駆動させ、正常な回路特性を出力させるようになっている。
従来、このような入力電圧をマイナス側にレベルシフトさせて電界効果トランジスタ（以下、「ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）」という。）を的確に駆動させる半導体電子回路の一つであるカレントミラー回路が知られている（例えば、特許文献１）。
このカレントミラー回路は、ＦＥＴのゲート電圧のしきい値がマイナスとなる場合に、すなわち、ディプレッション型のＦＥＴ（以下、「ディプレッション型ＦＥＴ」という。）を有する場合に、当該ディプレッション型ＦＥＴの前段に、ＦＥＴとダイオードを用いて外部から入力される入力電圧をマイナス側にレベルシフトさせるようになっている。
特公平６−３８５１号公報
しかしながら、上述のカレントミラー回路にあっては、ゲートに印加する入力電圧をマイナス側にレベルシフトさせてＴＦＴを動作させることはできるものの、レベルシフトを行うＦＥＴにエンハンス型を用いているため、トランジスタ製造技術においては同一プロセスにて生成することができず、当該半導体電子回路を簡易に作成することができない。
すなわち、このような半導体電子回路は、エンハンス型ＦＥＴとディプレション型ＦＥＴとを異なるプロセスによって構成させることになり、したがって、当該半導体電子回路を簡易にかつ低価格にて作成することが難しい。
また、熱酸化膜ＴＦＴなど、ＦＥＴにおけるゲート絶縁膜がスパッタなどによって低温にて生成されている場合に、このゲート絶縁膜の膜質が低下するので、エンハンス型ＦＥＴとして用いる場合には、ゲート電圧の印加の仕方によっては、正電圧における出力特性が悪くなる場合がある。
特に、印刷などによってさらに低温によって酸化膜ＴＦＴを生成する場合には、このようなエンハンス型ＦＥＴは、正電圧における良好な出力特性を得ることがさらに難しくなる。
本発明は、上記課題を解決するためになされたものであり、その目的は、同一のディプレッション型トランジスタから構成することによって同一プロセスにて簡易に製造できるとともに、低温で生成された場合であっても良好な出力特性を得ることができるＦＥＴを有し、高速駆動可能な半導体電子回路並びにそれを用いた発振回路およびフリップフロップ回路を提供することにある。
上記課題を解決するため、本発明の半導体電子回路は、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする一以上のレベルシフト回路ユニットと、一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて所定の論理演算を実行する電子回路ユニットと、を備え、前記レベルシフト回路ユニットおよび前記電子回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた入力電圧が前記電子回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、前記第１トランジスタが、前記入力電圧が印加されるゲートと、所定の値を有する第１電圧が印加されるドレインと、前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記電子回路ユニットの入力に接続されるソースと、から構成され、前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを備える構成を有している。
この構成により、本発明の半導体電子回路は、すべてのトランジスタをディプレッション型で構成できるとともに、電子回路ユニットにおけるトランジスタのゲートにレベルシフトされた入力電圧を印加することができる。
したがって、本発明の半導体電子回路は、電子回路ユニットにおけるトランジスタが適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタを電子回路ユニットに用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
この結果、本発明の半導体電子回路は、同一プロセスにて簡易に製造可能であるとともに、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
また、本発明の半導体電子回路は、第１電圧と第２電圧とのバランスにより、入力電圧の電圧レベルをシフトすることができるので、例えば、第２電圧の変化に伴って入力電圧の電圧レベルのシフト量を変化させることができる。したがって、本発明の半導体電子回路は、電子回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた入力電圧を印加することができる。
また、本発明の半導体電子回路は、前記第２トランジスタのソースに印加される前記第２電圧の変化に伴って前記入力電圧の電圧レベルのシフト量が変化する構成を有している。
この構成により、本発明の半導体電子回路は、レベルシフト回路ユニットにおけるトランジスタのゲート電圧に製造上のばらつきがあったとしても、第２電圧の電圧レベルの変化に伴って入力電圧の電圧レベルのシフト量を容易に変化させることができるので、電子回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた入力電圧を印加することができる。
また、本発明の半導体電子回路は、前記第２トランジスタのソースに前記第２電圧の値を変化させるための複数の抵抗器が接続されている構成を有している。
この構成により、本発明の半導体電子回路は、例えば、レーザなどにより抵抗器の接続を切断すれば、第２電圧の値を容易に変化させることができるので、製造後に入力電圧のシフト量を容易に変更させることができる。
また、本発明の半導体電子回路は、前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、論理出力を反転させるインバータ回路を構成する。
この構成により、本発明の半導体電子回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能なインバータ論理回路を提供することができるとともに、ｎ型トランジスタを用いることによってプロセスを更に簡略化することができる。
また、本発明の半導体電子回路は、前記電子回路ユニットが、前記レベルシフト回路ユニットの出力に接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換える第３トランジスタと、ゲートと、当該ゲートと短絡接続されるとともに外部出力端子および前記第３トランジスタのドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、を備える構成を有している。
この構成により、本発明の半導体電子回路は、インバータ回路における基準電圧の負荷を調整するトランジスタのゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて外部出力端子の電位を決定することができる。
したがって、本発明の半導体電子回路は、第３トランジスタのオン抵抗が基準電圧の負荷を調整する第４トランジスタより極めて低い場合には、第３トランジスタが駆動状態に切り替わった際に、インバータ回路の出力は、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な論理回路の出力特性を得ることができる。
すなわち、本発明の半導体電子回路は、インバータ回路における基準電圧の負荷を調整するトランジスタのゲート電圧をソースの電位に連動させることによって
また、本発明の半導体電子回路は、Ｎ個（Ｎは「０」を含まない自然数）の前記レベルシフト回路ユニットが設けられ、前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、Ｎ入力の否定論理積出力を行うＮＡＮＤ回路を構成し、前記各レベルシフト回路ユニットの出力が前記電子回路ユニットのＮ入力にそれぞれに接続されている構成を有している。
この構成により、本発明の半導体電子回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能なＮＡＮＤ論理回路を提供することができるとともに、ｎ型トランジスタを用いることによってプロセスを更に簡略化することができる。
また、本発明の半導体電子回路は、前記電子回路ユニットが、前記各レベルシフト回路ユニットの出力にそれぞれ接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換えるＮ個の第３トランジスタと、ゲートと、当該ゲートと短絡接続されるとともに外部出力端子および何れか一の前記第３トランジスタのドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、を備え、前記Ｎ個の第３トランジスタが、前記第４トランジスタのソースとグラウンド基準電位との間に直列に配設されている構成を有している。
この構成により、本発明の半導体電子回路は、電子回路ユニットにおける基準電圧の負荷を調整するトランジスタのゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて外部出力端子の電位を決定することができる。
したがって、本発明の半導体電子回路は、第３トランジスタのオン抵抗が基準電圧の負荷を調整する第４トランジスタより極めて低い場合には、インバータ回路の出力は、第３トランジスタが駆動状態に切り替わった際に、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な電子回路ユニットの論理回路の出力特性を得ることができる。
この結果、本発明の半導体電子回路は、良好な出力特性を得ることが可能なＮＡＮＤ論理回路を提供することができる。
また、本発明の半導体電子回路は、Ｎ個（Ｎは「０」を含まない自然数）の前記レベルシフト回路ユニットが設けられ、前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、Ｎ入力の否定論理和出力を行うＮＯＲ回路を構成し、前記各レベルシフト回路ユニットの出力が前記電子回路ユニットのＮ入力にそれぞれに接続されている構成を有している。
この構成により、本発明の半導体電子回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能なＮＯＲ論理回路を提供することができるとともに、ｎ型トランジスタを用いることによってプロセスを更に簡略化することができる。
また、本発明の半導体電子回路は、前記電子回路ユニットが、前記各レベルシフト回路ユニットの出力にそれぞれ接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換えるＮ個の第３トランジスタと、ゲートと、当該ゲートと短絡接続されるとともに外部出力端子およびＮ個の前記第３トランジスタの各ドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、を備え、前記Ｎ個の第３トランジスタが、前記第４トランジスタのドレインとグラウンド基準電位との間に並列に配設されている構成を有している。
この構成により、本発明の半導体電子回路は、電子回路ユニットにおける基準電圧の負荷を調整するトランジスタのゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて外部出力端子の電位を決定することができる。
したがって、本発明の半導体電子回路は、第３トランジスタのオン抵抗が基準電圧の負荷を調整する第４トランジスタより極めて低い場合には、インバータ回路の出力は、第３トランジスタが駆動状態に切り替わった際に、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な電子回路ユニットの論理回路の出力特性を得ることができる。
この結果、本発明の半導体電子回路は、良好な出力特性を得ることが可能なＮＯＲ論理回路を提供することができる。
また、上記課題を解決するため、本発明の発振回路は、Ｍ個（Ｍは、「０」を含まない奇数の自然数）の半導体論理回路が直列に接続されるとともに、最終段に直列接続されている半導体論理回路の出力が先頭にある半導体論理回路の入力に帰還されている発振回路であって、前記半導体論理回路が、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニットと、を備え、前記レベルシフト回路ユニットおよび前記インバータ回路ユニットに設けられた前記トランジスタのすべてがディプレッション型でかつＮ型であるとともに、前記レベルシフトされた入力電圧が前記インバータ回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、前記第１トランジスタが、前記入力電圧が印加されるゲートと、所定の値を有する第１電圧が印加されるドレインと、前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記インバータ回路ユニットの入力に接続されるソースと、から構成され、前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを備える構成を有している。
この構成により、本発明の発振回路は、すべてのトランジスタをディプレッション型で構成できるとともに、インバータ回路ユニットにおけるトランジスタのゲートにレベルシフトされた入力電圧を印加することができる。
したがって、本発明の発振回路は、各インバータ回路ユニットに入力される入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタをインバータ回路ユニットに用いたとしても、入力電圧の変化に基づいて的確な出力を得ることができる。
この結果、本発明の発振回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能なリングオシレータを提供することができる。また、本発明の発振回路は、第１電圧と第２電圧とのバランスにより、入力電圧の電圧レベルをシフトすることができるので、例えば、第２電圧の変化に伴って入力電圧の電圧レベルのシフト量を変化させることができる。したがって、本発明の発振回路は、インバータ回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた入力電圧を印加することができる。
また、上記課題を解決するため、本発明のフリップフロップ回路は、複数のインバータ回路と、複数のＮＯＲ回路と、から構成されるフリップフロップ回路であって、前記各インバータ回路が、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする第１レベルシフト回路ユニットと、一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニットと、を備え、前記レベルシフトされた入力電圧が前記インバータ回路ユニットの少なくとも一の前記トランジスタのゲートに入力されるとともに、前記各ＮＯＲ回路が、入力毎に設けられ、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする複数の第２レベルシフト回路ユニットと、Ｎ入力（Ｎは「０」を含まない自然数）の否定論理和出力を行うＮＯＲ回路ユニットと、を備え、前記各第２レベルシフト回路ユニットの出力が前記ＮＯＲ回路ユニットのＮ入力にそれぞれに接続され、前記複数のインバータ回路および前記複数のＮＯＲ回路に設けられた前記トランジスタのすべてがディプレッション型でかつＮ型であり、
前記第１レベルシフト回路ユニット及び前記第２レベルシフト回路ユニットが、それぞれ、第１トランジスタおよび第２トランジスタを有し、前記第１トランジスタが、前記入力電圧が印加されるゲートと、所定の値を有する第１電圧が印加されるドレインと、前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記インバータ回路ユニットの入力又は前記ＮＯＲ回路ユニットの各入力のそれぞれに接続されるソースと、から構成され、前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを備える構成を有している。
この構成により、本発明のフリップフロップ回路は、すべてのトランジスタをディプレッション型で構成できるとともに、インバータ回路ユニットおよびＮＯＲ回路ユニットにおけるトランジスタのゲートにレベルシフトされた入力電圧を印加することができる。
したがって、本発明のフリップフロップ回路は、インバータ回路ユニットおよびＮＯＲ回路ユニットにおけるトランジスタが適切に駆動する範囲に入力される入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタをインバータ回路ユニットおよびＮＯＲ回路ユニットに用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
この結果、本発明のフリップフロップ回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能なフリップフロップ回路を提供することができる。また、本発明のフリップフロップ回路は、第１電圧と第２電圧とのバランスにより、入力電圧の電圧レベルをシフトすることができるので、例えば、第２電圧の変化に伴って入力電圧の電圧レベルのシフト量を変化させることができる。したがって、本発明のフリップフロップ回路は、インバータ回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた入力電圧を印加することができる。
また、上記課題を解決するため、本発明の半導体電子回路は、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上のトランジスタから構成され、レベルシフトされた入力電圧の反転増幅を行う増幅回路ユニットと、を備え、前記レベルシフト回路ユニットおよび前記増幅回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた入力電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、前記第１トランジスタが、前記入力電圧が印加されるゲートと、所定の値を有する第１電圧が印加されるドレインと、前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記増幅回路ユニットの入力に接続されるソースと、から構成され、前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを備える構成を有している。
この構成により、本発明の半導体電子回路は、すべてのトランジスタをディプレッション型で構成できるとともに、増幅回路ユニットにおけるトランジスタのゲートにレベルシフトされた入力電圧を印加することができる。
したがって、本発明の半導体電子回路は、増幅回路ユニットにおけるトランジスタが適切に駆動する範囲に入力される入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタを増幅回路ユニットに用いたとしても、入力電圧の変化に基づいて的確な出力を得ることができる。
この結果、本発明の半導体電子回路は、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能な増幅回路を提供することができる。また、本発明の半導体電子回路は、第１電圧と第２電圧とのバランスにより、入力電圧の電圧レベルをシフトすることができるので、例えば、第２電圧の変化に伴って入力電圧の電圧レベルのシフト量を変化させることができる。したがって、本発明のフリップフロップ回路は、増幅回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた入力電圧を印加することができる。
本発明は、電子回路ユニットにおけるトランジスタが適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタを電子回路ユニットに用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
したがって、同一プロセスにて簡易に製造可能であるとともに、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
本発明に係るデジタル回路（インバータ回路）の第１実施形態の構成を示すブロック図である。 一般的なインバータ回路の構成を示すブロック図である。 一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。 本発明の課題を説明するための図（Ｉ）であり、（ａ）は、ゲート電圧のしきい値がマイナスにシフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。 本発明の課題を説明するための図（ＩＩ）であり、（ａ）は、一般的なインバータ回路における電圧の入出力特性を示すグラフ、および、（ｂ）は、図４にゲート電圧のしきい値がマイナスにシフトした場合において、一般的なインバータ回路における電圧の入出力特性を示すグラフである。 第１実施形態のデジタル回路の電圧パルスの流れを説明するための図である。 第１実施形態のデジタル回路から出力される出力電圧ＶＯＵＴおよびインバータ回路ユニットに入力される入力電圧Ｖｍの電圧特性を示すグラフである。 第１実施形態のデジタル回路のレベルシフト回路ユニットにおけるトランジスタのサイズを調整した際の出力特性を示す図である。 第１実施形態におけるデジタル回路のブロック図のその他の例（Ｉ）である。 図８に示すデジタル回路における入出力電圧の特性を示すグラフである。 第１実施形態におけるデジタル回路において、電源電圧ＶＳＳが変化した際のレベルシフト回路ユニットにおける電圧の入出力特性を示す図である。 第１実施形態におけるデジタル回路のブロック図のその他の例（ＩＩ）である。 本発明に係るデジタル回路（ＮＡＮＤ回路）の第２実施形態の構成を示すブロック図である。 本発明に係るデジタル回路（ＮＯＲ回路）の第３実施形態の構成を示すブロック図である。 本発明に係るリングオシレータ回路の実施形態（第４実施形態）の構成を示すブロック図である。 第４実施形態における５段、７段および９段の複数のデジタル回路（インバータ回路）を接続することによって構成されたリングオシレータの出力特性を示すグラフである。 本発明に係るＤ型フリップフロップ回路の実施形態（第５実施形態）の構成を示すブロック図である。 第５実施形態におけるＤ型フリップフロップ回路の入出力特性を示すグラフである。 本発明に係るアナログ回路（増幅回路）の実施形態（第６実施形態）構成を示すブロック図である。
以下、本願の実施形態について、図面を参照しながら説明する。
なお、以下に説明する実施形態は、レベルシフト回路ユニットとインバータ回路ユニットからなるデジタル回路としての電子回路、当該デジタル回路にて構成されるリングオシレータおよびＤ型フリップフロップ回路、並びに、増幅回路を構成するアナログ回路としての電子回路に本発明の半導体電子回路、発振回路およびフリップフロップ回路を適用した場合の実施形態である。
［第１実施形態］
はじめに、図１〜図１２の各図を用いて本発明に係る電子回路（デジタル回路）の第１実施形態について説明する。
まず、図１〜図５の各図を用いて本実施形態のレベルシフト回路ユニットとインバータ回路ユニットからなるデジタル回路（インバータ回路）の概略構成とその特徴点について説明する。
なお、図１は、本実施形態におけるレベルシフト回路ユニットとインバータ回路ユニットからなるデジタル回路（インバータ回路）の構成を示すブロック図であり、図２は、一般的なインバータ回路の構成を示すブロック図である。
また、図３は、一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。
さらに、図４は、本発明の課題を説明するための図（Ｉ）であり、（ａ）は、ゲート電圧のしきい値シフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。
またさらに、図５は、本発明の課題を説明するための図（ＩＩ）であり、（ａ）は、一般的なインバータ回路における電圧の入出力特性を示すグラフ、および、（ｂ）は、図４にゲート電圧のしきい値がマイナスにシフトした場合において、一般的なインバータ回路における電圧の入出力特性を示すグラフである。
本実施形態のデジタル回路１００は、図１に示すように、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。
なお、例えば、本実施形態のレベルシフト回路ユニット１１０は、本発明のレベルシフト回路ユニット１１０を構成し、インバータ回路ユニット１２０は、本発明の論理回路ユニットを構成する。
通常、エンハンス型ＦＥＴは、低温にて作製された場合にゲート絶縁膜の膜質が低下するとともに、印加される電圧にあっては、良好な出力特性を得ることができない。
このため、このような場合であっても、高速に駆動可能で、かつ、良好な出力特性を備えるディプレッション型ＦＥＴをインバータ回路などのデジタル回路に用いることが望まれている。
しかしながら、ディプレッション型ＦＥＴは、ゲート電圧のしきい値がマイナスになるので、たとえ、ゲートに的確に入力電圧が印加されたとしても電圧のかけ方によっては、当該ＦＥＴにおいて良好な出力特性を得ることができない。
例えば、図２に示すインバータ回路において、図３（ａ）に示すように、ＦＥＴのゲートにパルス状のプラスの入力電圧（例えば、最低電圧０Ｖで最高電圧＋１０Ｖのパルス電圧。以下、これを「０Ｖ−＋１０Ｖ」で表す。）が印加され、当該ＦＥＴのゲートのしきい値電圧がプラス側に存在する場合には、このインバータ回路は、図３（ｂ）に示すような出力特性を有することになる。
しかしながら、ディプレッション型トランジスタにて構成されるなど、図４（ａ）に示すように、このインバータ回路において、入力電圧が印加されるトランジスタのゲートのしきい値電圧がマイナス側にシフトされると、パルス状のプラスの入力電圧（０Ｖ−＋１０Ｖ）が入力されたとしても、ＦＥＴのゲートにおけるスイッチング動作が適切に可動しなくなるので、このインバータ回路は、図４（ｂ）に示すような出力特性を有することになり、的確に駆動しているとは言えない。
例えば、図５（ａ）に示すゲートのしきい値電圧がプラスのときに比べて、図５（ｂ）に示すように、ゲートのしきい値電圧がマイナスになると、パルス状のプラスの入力電圧（０Ｖ−＋１０Ｖ）が印加された場合に、通常の場合と比較して良好なインバータの動特性を得ることができない。
そこで、本実施形態においては、インバータ回路ユニット１２０を的確に駆動させるために、当該インバータ回路ユニット１２０への入力電圧をゲートのしきい値電圧に合わせてマイナス側にシフトさせるレベルシフト回路ユニット１１０を備え、当該インバータ回路ユニット１２０をディプレッション型ＦＥＴにて構成して高速に駆動可能で、かつ、良好な出力特性を有するデジタル回路１００を提供するようになっている。
次に、図１とともに図６および図７の各図を用いて本実施形態のレベルシフト回路ユニット１１０およびインバータ回路ユニット１２０の具体的な構成およびその動作について説明する。
なお、図６は、本実施形態のデジタル回路１００の電圧パルスの流れを説明するための図であり、図７は、本実施形態のデジタル回路１００から出力される出力電圧ＶＯＵＴおよびインバータ回路ユニット１２０に入力される入力電圧Ｖｍの電圧特性を示すグラフである。
本実施形態のレベルシフト回路ユニット１１０は、図１に示すように、入力端子１０を介して入力された入力電圧の電圧レベルをマイナス方向にシフトさせて、インバータ回路ユニット１２０に出力するようになっている。
また、このレベルシフト回路ユニット１１０は、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
第１ｎ型ＦＥＴ１１１は、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
また、この第１ｎ型ＦＥＴ１１１は、入力端子１０に接続され、入力電圧が印加されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ１１２のゲートおよびドレインに接続されるとともに、レベルシフト回路ユニット１１０における出力端子（すなわち、インバータ回路ユニット１２０の入力端子）に接続されるソースと、とから構成される。
なお、本実施形態においては、この電源電圧ＶＤＤは、予め定められた所定の電圧値を有し、例えば、第１ｎ型ＦＥＴ１１１のドレインには＋１０Ｖの電圧が印加されるようになっている。
第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴ１１１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
また、この第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴのソースに接続され、レベルシフト回路ユニット１１０における出力端子２０に接続されるゲートと、当該ゲートおよび第１ｎ型ＦＥＴ１１１のソースと短絡接続されるドレインと、電源電圧ＶＳＳ（−６Ｖ）に接続されるソースと、から構成される。
本実施形態のインバータ回路ユニット１２０は、レベルシフト回路ユニット１１０から出力された電圧に基づいて入力端子１０から入力された入力電圧に基づく論理出力を反転させて出力端子２０に出力するようになっている。
また、このインバータ回路ユニット１２０は、レベル回路ユニットにおける第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同一プロセスにて作製可能な第３ｎ型ＦＥＴ１２１および第４ｎ型ＦＥＴ１２２の２つのｎ型ＦＥＴから構成される。
第３ｎ型ＦＥＴ１２１は、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
また、この第３ｎ型ＦＥＴ１２１は、レベルシフト回路ユニット１１０から出力された電圧が印加されるゲートと、出力端子２０に接続されるドレインと、グランドに接地されるソースと、から構成される。
第４ｎ型ＦＥＴ１２２は、第１ｎ型ＦＥＴ１１１、第２ｎ型ＦＥＴ１１２および第３ｎ型ＦＥＴ１２１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
また、この第４ｎ型ＦＥＴ１２２は、出力端子２０に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、ゲートに短絡接続され、当該ゲートとともに出力端子２０に接続されるソースと、から構成される。
なお、本実施形態においては、この電源電圧ＶＤＤは、レベルシフト回路ユニット１１０と同様に、予め定められた所定の電圧値を有し、例えば、第４ｎ型ＦＥＴ１２２のドレインには、＋１０Ｖの電圧がに印加されるようになっている。
また、この電源電圧ＶＤＤは、同一の電源から印加するようにしてもよいし、異なる電源から印加するようにしてもよい。
このように、本実施形態のデジタル回路１００は、図６に示すように、入力電圧の電圧レベルをマイナス側にシフトさせてインバータ回路ユニット１２０への入力電圧の電圧レベルを下げるとともに、良好な特性を有する出力電圧パルスを出力するようになっている。
なお、図７に示すグラフは、電源電圧ＶＤＤが＋１０Ｖ、および、電源電圧ＶＳＳが-６Ｖで、０Ｖ−＋１０Ｖのパルス状の入力電圧が入力された場合のインバータ回路ユニット１２０の入力電圧Ｖｍと出力端子２０にて得られるデジタル回路１００の出力電圧ＶＯＵＴを示す。
このグラフは、インバータ回路ユニット１２０に入力されている入力電圧Ｖｍのレベルがマイナス側にシフトされていること、および、出力電圧ＶＯＵＴが適切なインバータ出力を有しているので、当該デジタル回路１００が適切に駆動していることが示されている。
以上のように、本実施形態のデジタル回路１００は、インバータ回路ユニット１２０におけるＦＥＴ（具体的には、第３ｎ型ＦＥＴ１２１）が適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴをインバータ回路ユニット１２０に用いたとしても、入力電圧の変化に基づいて的確な出力を得ることができる。
したがって、本実施形態のデジタル回路１００は、全てのＦＥＴをディプレッション型にて構成することができるので、同一プロセスにて簡易に製造可能であるとともに、高速駆動が可能でかつ良好な出力特性を得ることができる。
特に、本実施形態のデジタル回路１００は、印刷などの低温によって生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能であり、すべてのＦＥＴにディプレッション型でかつｎ型ＦＥＴを用いることによってプロセスを更に簡略化することができる。
また、本実施形態のデジタル回路１００は、インバータ回路ユニット１２０におけるＦＥＴ（具体的には、第４ｎ型ＦＥＴ１２２）のゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて出力端子２０の電位を決定することができる。
すなわち、本実施形態のデジタル回路１００は、第３ｎ型ＦＥＴのオン抵抗が基準電圧の負荷を調整する第４ｎＦＥＴより極めて低くなり、デジタル回路１００の出力は、第３トランジスタが駆動状態に切り替わった際に、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な出力特性を得ることができる。
なお、本実施形態のレベルシフト回路ユニットにおける第２ＦＥＴ１１２のトランジスタサイズを変更することによってデジタル回路１００の出力特性を調整することができる。
例えば、図８に示すように、本実施形態において、第２ＦＥＴ１１２のチャンネルを、（Ａ）５０μｍの幅と１０μｍの長さ、（Ｂ）１００μｍの幅と１０μｍ（Ｃ）１５０μｍの幅と１０μｍの長さに設定した場合には、それぞれのグラフに示されるような特性を得ることができるようになっている。
次に、図９〜図１２の各図を用いて本実施形態のデジタル回路１００の変形例について説明する。
なお、図９は、第１実施形態におけるデジタル回路１００のブロック図のその他の例（Ｉ）であり、図１０は、図９に示すデジタル回路１００における入出力電圧の特性を示すグラフである。
また、図１１は、第１実施形態におけるデジタル回路１００において、電源電圧ＶＳＳが変化した際のレベルシフト回路ユニット１１０における電圧の入出力特性を示す図であり、図１２は、第１実施形態におけるデジタル回路１００のブロック図のその他の例（ＩＩ）である。
本実施形態のデジタル回路１００は、インバータ回路ユニット１２０におけるＦＥＴ、具体的には、第４ｎ型ＦＥＴ１２３のゲートをそのソースに接続するようになっているが、図９に示すように、当該ゲートをドレインに接続してもよい。
この場合であっても、デジタル回路１００は、図１０に示すように、良好な出力特性を有している。ただし、この場合には、第３ｎ型ＦＥＴ１２１は、１５０μｍの幅と、１０μｍの長さを有するチャンネルを備えているとともに、第４ｎ型ＦＥＴ１２３は、１０μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
また、本実施形態においては、電源電圧ＶＳＳが−６Ｖに設定されているが、例えば、０Ｖ、−５Ｖ、−１０Ｖおよび−１５Ｖの各電圧に設定されていてもよい。
すなわち、本実施形態のデジタル回路１００は、図１１に示すように、第２ｎ型ＦＥＴ１１２のソースに印加される電源電圧ＶＳＳの電圧値に基づいて、レベルシフト回路ユニット１１０における入出力特性が変わるので、入力電圧、電源電圧ＶＤＤ並びに第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の電圧特性に基づいて電源電圧ＶＳＳを調整するようにしてもよい。
さらに、本実施形態において、電源電圧ＶＳＳが第２ｎ型ＦＥＴ１１２のソースに直接的に印加されるようになっているが、図１２に示すように、電源電圧ＶＳＳと当該ソースとの間に複数の抵抗器Ｒ１、Ｒ２を接続し、当該レベルシフト回路ユニット１１０が生成された後に、生成後のレベルシフト回路ユニット１１０の特性に基づいて、抵抗器Ｒ１、Ｒ２における接続を変更して電源電圧ＶＳＳを調整、すなわち、抵抗器Ｒ１、Ｒ２を間引くことによって電源電圧ＶＳＳを調整するようにしてもよい。
［第２実施形態］
次に、図１３を用いて本発明に係る電子回路（デジタル回路）の第２実施形態について説明する。
本実施形態のデジタル回路は、Ｎ入力（Ｎは「０」を含まない自然数）１出力の否定論理積出力を行うＮＡＮＤ回路であって、第１実施形態におけるレベルシフト回路ユニットが各入力毎に設けられているとともに、インバータ回路ユニットに代えてＮＡＮＤ回路ユニットが設けられている点に特徴がある。
また、本実施形態のＮＡＮＤ回路ユニットは、第１実施形態の第３ｎ型ＦＥＴが複数でかつ第４ｎ型ＦＥＴのソースとグラウンド基準電位との間に直列に配設されている点の他の構成については、第１実施形態のインバータ回路ユニットと同一の構成を有している。
なお、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
次に、図１３を用いて本実施形態のデジタル回路（ＮＡＮＤ回路）２００の構成について説明する。なお、図１３は、本実施形態におけるデジタル回路（ＮＡＮＤ回路）２００の構成を示すブロック図である。
本実施形態のデジタル回路２００は、図１３に示すように、例えば３入力１出力の否定論理積出力を行うＮＡＮＤ回路であって、各入力に設けられた第1レベルシフト回路ユニット１１０−１、第２レベルシフト回路ユニット１１０−２および第３レベルシフト回路ユニット１１０−３と、レベルがシフトされた各入力電圧に基づいて否定論理積出力の演算を行うＮＡＮＤ回路ユニット１３０と、から構成される。
各第１、第２および第３レベルシフト回路ユニット１１０は、第１実施形態と同様に、第１入力端子１０−１、第２入力端子１０−２および第３入力端子１０−３のそれぞれを介して入力された各入力電圧の入力レベルをマイナス側にシフトさせてＮＡＮＤ回路ユニット１３０に出力するようになっている。
また、各第１、第２および第３レベルシフト回路ユニット１１０は、第１実施形態と同様に、それぞれ、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
ＮＡＮＤ回路ユニット１３０は、第１、第２および第３レベルシフト回路ユニット１１０から出力された各電圧に基づいて３入力の入力電圧に基づく否定論理積の演算結果を出力端子２０に出力するようになっている。
また、ＮＡＮＤ回路ユニット１３０は、各入力に対応した３個の第３ｎ型ＦＥＴ１２１と、電源電圧ＶＤＤの負荷を調整するための単一の第４ｎ型ＦＥＴ１２２と、を有している。
各第３ｎ型ＦＥＴ１２１は、第４ｎ型ＦＥＴ１２２のソースとグラウンド基準電位との間に直列に配設されている。
また、この各第３ｎ型ＦＥＴ１２１は、各レベルシフト回路ユニット１１０の出力にそれぞれ接続されるゲートを有し、各レベルシフト回路ユニット１１０から出力された出力電圧に基づいて対応するドレイン−ソース間を通電するようになっている。
第４ｎ型ＦＥＴ１２２は、ゲートと、当該ゲートと短絡接続されるとともに出力端子２０および一の第３ｎ型ＦＥＴ１２１のドレインに接続されるソースと、電源電圧ＶＤＤが基準電圧として印加されるドレインと、を有し、この電源電圧ＶＤＤの電圧の負荷を調整するために用いられている。
以上のように、本実施形態のデジタル回路２００は、インバータ回路ユニット１２０における各ＦＥＴ（具体的には、各第３ｎ型ＦＥＴ１２１）が適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタをＮＡＮＤ回路ユニット１３０に用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
したがって、本実施形態のデジタル回路２００は、全てのＦＥＴをディプレッション型にて構成することができるので、同一プロセスにて簡易に製造可能であるとともに、高速駆動が可能でかつ良好な出力特性を得ることができる。
特に、本実施形態のデジタル回路２００は、印刷などの低温によって生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能であり、すべてのＦＥＴにディプレッション型でかつｎ型ＦＥＴを用いることによってプロセスを更に簡略化することができる。
また、本実施形態のデジタル回路２００は、インバータ回路ユニット１２０におけるＦＥＴ（具体的には、第４ｎ型ＦＥＴ１２２）のゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて出力端子２０の電位を決定することができる。
すなわち、本実施形態のデジタル回路２００は、各第３ｎ型ＦＥＴのオン抵抗が基準電圧の負荷を調整する第４ｎＦＥＴより極めて低くなり、デジタル回路２００の出力は、全ての第３トランジスタが駆動状態に切り替わった際に、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な出力特性を得ることができる。
なお、本実施形態のデジタル回路２００は、ＮＡＮＤ回路ユニット１３０におけるＦＥＴ、具体的には、第４ｎ型ＦＥＴ１２２のゲートをそのソースに接続するようになっているが、第１実施形態と同様に、当該ゲートをドレインに接続してもよい。
［第３実施形態］
次に、図１４を用いて本発明に係る電子回路（デジタル回路）の第３実施形態について説明する。
本実施形態のデジタル回路は、Ｎ入力（Ｎは「０」を含まない自然数）１出力の否定論理和出力を行うＮＯＲ回路であって、第１実施形態におけるレベルシフト回路ユニットが各入力毎に設けられているとともに、インバータ回路ユニットに代えてＮＯＲ回路ユニットが設けられている点に特徴がある。
なお、本実施形態のＮＯＲ回路ユニットは、第１実施形態の第３ｎ型ＦＥＴ１２１が複数でかつ第４ｎ型ＦＥＴ１２２のソースとグラウンド基準電位との間に並列に配設されている点の他の構成については第１実施形態のインバータ回路ユニット１２０と同一の構成を有している。
また、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
次に、図１４を用いて本実施形態のデジタル回路（ＮＯＲ回路）３００の構成について説明する。なお、図１４は、本実施形態におけるデジタル回路（ＮＯＲ回路）３００の構成を示すブロック図である。
本実施形態のデジタル回路３００は、図１４に示すように、例えば３入力１出力の否定論理和出力を行うＮＯＲ回路であって、各入力に設けられた第１レベルシフト回路ユニット１１０−１、第２レベルシフト回路ユニット１１０−２および第３レベルシフト回路ユニット１１０−３と、レベルがシフトされた入力電圧に基づいて否定論理積出力の演算を行うＮＯＲ回路ユニット１４０と、から構成される。
各第１、第２および第３レベルシフト回路ユニット１１０は、第１実施形態と同様に、第１入力端子１０、第２入力端子１０および第３入力端子１０のそれぞれを介して入力された各入力電圧の入力レベルをマイナス側にシフトさせてＮＯＲ回路ユニット１４０に出力するようになっている。
また、各第１、第２および第３レベルシフト回路ユニット１１０は、第１実施形態と同様に、それぞれ、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
ＮＯＲ回路ユニット１４０は、第１、第２および第３レベルシフト回路ユニット１１０から出力された各電圧に基づいて３入力の入力電圧に基づく否定論理和の演算結果を出力端子２０に出力するようになっている。
また、このＮＯＲ回路ユニット１４０は、各入力に対応した３個の第３ｎ型ＦＥＴ１２１と、電源電圧ＶＤＤの負荷を調整するための単一の第４ｎ型ＦＥＴ１２２と、を有している。
各第３ｎ型ＦＥＴ１２１は、第４ｎ型ＦＥＴ１２２のソースとグラウンド基準電位との間に並列に配設されている。
また、この各第３ｎ型ＦＥＴ１２１は、各レベルシフト回路ユニット１１０の出力にそれぞれ接続されるゲートを有し、各レベルシフト回路ユニット１１０から出力された出力電圧に基づいて出力端子２０とグラインド接地間を短絡するようになっている。
また、第４ｎ型ＦＥＴ１２２は、ゲートと、当該ゲートと短絡接続されるとともに出力端子２０および各第３ｎ型ＦＥＴ１２１のドレインに接続されるソースと、電源電圧ＶＤＤが基準電圧として印加されるドレインと、を有し、この電源電圧ＶＤＤの電圧の負荷を調整するために用いられている。
以上のように、本実施形態のデジタル回路３００は、ＮＯＲ回路ユニット１４０における各ＦＥＴ（具体的には、各第３ｎ型ＦＥＴ１２１）が適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタをＮＯＲ回路ユニット１４０に用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
したがって、本実施形態のデジタル回路３００は、全てのＦＥＴをディプレッション型にて構成することができるので、同一プロセスにて簡易に製造可能であるとともに、高速駆動が可能でかつ良好な出力特性を得ることができる。
特に、本実施形態のデジタル回路３００は、印刷などの低温によって生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能であり、すべてのＦＥＴにディプレッション型でかつｎ型ＦＥＴを用いることによってプロセスを更に簡略化することができる。
また、本実施形態のデジタル回路３００は、インバータ回路ユニット１２０におけるＦＥＴ（具体的には、第４ｎ型ＦＥＴ１２２）のゲートとソースを短絡することによって当該トランジスタのオン抵抗を高抵抗にすることができるので、この高抵抗のオン抵抗に基づいて出力端子２０の電位を決定することができる。
すなわち、本実施形態のデジタル回路３００は、各第３ｎ型ＦＥＴのオン抵抗が基準電圧の負荷を調整する第４ｎＦＥＴより極めて低くなり、デジタル回路３００の出力は、各第３トランジスタが駆動状態に切り替わった際に、ＨｉｇｈレベルからＬｏｗレベルに急峻するので、良好な出力特性を得ることができる。
なお、本実施形態のデジタル回路３００は、ＮＯＲ回路ユニット１４０におけるＦＥＴ、具体的には、第４ｎ型ＦＥＴ１２２のゲートをそのソースに接続するようになっているが、第１実施形態と同様に、当該ゲートをドレインに接続してもよい。
［第４実施形態］
次に、図１５および図１６の各図を用いて本発明に係るリングオシレータの実施形態（第４実施形態）について説明する。
本実施形態のリングオシレータは、第１実施形態におけるデジタル回路を直列に複数接続することによって構成されている点に特徴があり、各デジタル回路においては第１実施形態と同様の構成を有している。
なお、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
次に、図１５および図１６を用いて本実施形態のリングオシレータの構成について説明する。
なお、図１５は、本実施形態におけるリングオシレータ（９段）の構成を示すブロック図であり、図１６（ａ）、（ｂ）および（ｃ）は、５段、７段および９段の複数のデジタル回路（インバータ回路）を接続することによって構成されたリングオシレータの出力特性を示すグラフである。
本実施形態のリングオシレータ４００回路は、図１５に示すように、直列接続された奇数のデジタル回路１００から構成される発振回路部４１０と、バッファ回路部４２０と、から構成される。
発振回路部４１０は、例えば、９個の奇数のデジタル回路１００が直列に接続されることによって構成されているとともに、最終段に直列接続されているデジタル回路１００−９の出力が先頭にあるデジタル回路１００−１の入力に帰還されるようになっている。
特に、本実施形態の各デジタル回路１００には、リングオシレータ４００に入力されたまたは前段のデジタル回路１００から出力された電圧が入力されるとともに、最終段に直列接続されたデジタル回路１００−９は、その出力を先頭のデジタル回路１００−１およびバッファ回路部４２０に出力するようになっている。
なお、本実施形態のリングオシレータ４００は、５段または７段など奇数個のデジタル回路１００が直列に接続されていればよい。
バッファ回路部４２０は、基本的には、第１実施形態と同様のデジタル回路１００から構成されている。ただし、本実施形態のバッファ回路部４２０の各ＦＥＴは、チャンネル幅について、第１実施形態のデジタル回路１００の各ＦＥＴよりも１０倍程度の大きな値を有している。
なお、本実施形態のバッファ回路のＦＥＴは、第１実施形態のデジタル回路１００の各ＦＥＴのチャンネル幅よりも１０倍程度の値を有することを必須要件としているが、基本的には、当該ＦＥＴの各値が第１実施形態のデジタル回路１００の各ＦＥＴのチャンネル幅よりも２倍以上あれば、本実施形態のリングオシレータ４００を実施することができる。
このように、本実施形態では、適切に駆動されたディプレッション型の各ｎ型ＦＥＴから構成されるインバータ回路を直列に多段接続することによってリングオシレータ４００を構成するようになっている。
なお、図１６（ａ）は、５段のインバータ回路１００を接続することによって構成されたリングオシレータ４００の出力特性を示すグラフ、図１６（ｂ）は、７段のインバータ回路１００を接続することによって構成されたリングオシレータ４００の出力特性を示すグラフ、および、図１６（ｃ）は、９段のインバータ回路１００を接続することによって構成されたリングオシレータ４００の出力特性を示すグラフである。
また、図１６（ａ）、（ｂ）および（ｃ）のそれぞれの図は、リングオシレータ４００の出力特性（Ａ）と先頭のインバータ回路に帰還される信号の出力特性（Ｂ）を示している。
何れのリングオシレータ４００であっても、ＨｉｇｈとＬｏｗのレベルを上下するパルス波形が的確に出力されているので、本実施形態のリングオシレータが適切に駆動されていることが示されている。
以上のように、本実施形態のリングオシレータ４００は、各デジタル回路１００におけるインバータ回路ユニット１２０のＦＥＴが適切に駆動する範囲に各インバータ回路ユニット１２０に入力される入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴをインバータ回路ユニット１２０に用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
したがって、本実施形態のリングオシレータ４００は、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
［第５実施形態］
次に、図１７および図１８の各図を用いて本発明に係るフリップフロップ回路の実施形態（第５実施形態）について説明する。
本実施形態のフリップフロップ回路は、Ｄ型フリップフロップ回路であって、第１実施形態の複数のインバータ回路と第４実施形態における複数のＮＯＲ回路によって構成されている点に特徴があり、その他の構成は、第１実施形態または第４実施形態と同様の構成を有している。
なお、本実施形態においては、第１実施形態または第４実施形態と同一の部材については、同一の番号を付してその説明を省略する。
次に、図１７および図１８を用いて本実施形態のＤ型フリップフロップ回路の構成について説明する。
なお、図１７は、本実施形態におけるＤ型フリップフロップ回路の構成を示すブロック図であり、図１８は、本実施形態のＤ型フリップフロップ回路の入出力特性を示すグラフである。
本実施形態のＤ型フリップフロップ回路５００は、図１７に示すように、６つの３入力のＮＯＲ回路３００と、各入力および出力に設けられた４つのインバータ回路１００と、から構成される。
第１インバータ回路１００−１には、第１外部入力端子ＴＩ−１を介してフリップフロップ回路におけるデータとしての電圧が入力されるようになっており、この第１インバータ回路１００−１は、その出力を第３ＮＯＲ回路３００−３に出力するようになっている。
第２インバータ回路１００−２には、第２外部入力端子ＴＩ−２を介してフリップフロップ回路における同期信号として電圧が入力されるようになっており、この第２インバータ回路１００−２は、その出力を第２ＮＯＲ回路３００−２に出力するようになっている。
第３インバータ回路１００−３には、第３外部入力端子Ｔ−３を介してフリップフロップ回路におけるリセット信号としての電圧が入力されるようになっており、この第３インバータ回路１００−３は、その出力を第１ＮＯＲ回路３００−１に出力するようになっている。
第１ＮＯＲ回路３００−１には、第１入力用インバータ回路１００−１と、第３入力用インバータ回路１００−３と、第２ＮＯＲ回路３００−２と、の出力が入力されるようになっている。
また、この第１ＮＯＲ回路３００−１は、第２ＮＯＲ回路３００−２に論理演算の結果を出力するようになっている。
第２ＮＯＲ回路３００−２には、第２入力用インバータ回路１００−２と、第１ＮＯＲ回路３００−１と、第３ＮＯＲ回路３００−３との出力が入力されるようになっている。
また、この第２ＮＯＲ回路３００−２は、第６ＮＯＲ回路３００−６と、第１ＮＯＲ回路３００−１と、に論理演算の結果を出力するようになっている。
第３ＮＯＲ回路３００−３には、第３入力用インバータ回路１００−３と、第２入力用インバータ回路１００−２と、第４ＮＯＲ回路３００−４と、の出力が入力されるようになっている。
また、この第３ＮＯＲ回路３００−３は、第２ＮＯＲ回路３００−２と、第４ＮＯＲ回路３００−４と、に論理演算の結果を出力するようになっている。
第４ＮＯＲ回路３００−４は、グランドに接地される入力端子を有するとともに、第４ＮＯＲ回路３００−５には、第１ＮＯＲ回路３００−１と、第３ＮＯＲ回路３００−３との出力が入力されるようになっている。
また、この第４ＮＯＲ回路３００−４は、第３ＮＯＲ回路３００−３に論理演算の結果を出力するようになっている。
第５ＮＯＲ回路３００−５は、グランドに接地される入力端子を有するとともに、第５ＮＯＲ回路３００−５には、第３ＮＯＲ回路３００−３と、第６ＮＯＲ回路３００−６との出力が入力されるようになっている。
また、この第５ＮＯＲ回路３００−５は、第６ＮＯＲ回路３００−６に論理演算の結果を出力するようになっている。
第６ＮＯＲ回路３００−６には、第３インバータ回路１００−３と、第２ＮＯＲ回路３００−２と、第５ＮＯＲ回路３００−５と、の出力が入力されるようになっている。
また、この第６ＮＯＲ回路３００−６は、第５ＮＯＲ回路３００−５と、出力用インバータ回路１００−４に論理演算の結果を出力するようになっている。
出力インバータ回路１００−４には、第６ＮＯＲ回路３００−６からの出力が入力されるようになっており、この出力インバータ回路１００−４は、その出力を外部出力端子ＴＯを介して外部に出力するようになっている。
このように、本実施形態では、各インバータ回路１００及び各ＮＯＲ回路３００をディプレッション型の各ｎ型ＦＥＴによって構成するために、各インバータ回路１００及び各ＮＯＲ回路３００の入力電圧の電圧レベルをシフトさせて各インバータ回路１００内のインバータ回路ユニット１２０または各ＮＯＲ回路３００内のＮＯＲ回路ユニット１４０への入力電圧の電圧レベルを下げることができるようになっている。
なお、図１８（ａ）は、同期信号のパルスを示すグラフ、図１８（ｂ）は、データのパルスを示すグラフ、図１８（ｃ）は、リセット信号のパルスを示すグラフ、および、図１８（ｄ）は、出力パルスとインバータ回路に入力されるパルスを示すグラフであり、本実施形態のＤ型フリップフロップ回路５００が適切に駆動していることが示されている。
以上のように、本実施形態のＤ型フリップフロップ回路５００は、各インバータ回路１００および各ＮＯＲ回路３００におけるインバータ回路ユニット１２０およびＮＯＲ回路ユニット１４０のＦＥＴが適切に駆動する範囲に入力される入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴをインバータ回路ユニット１２０およびＮＯＲ回路ユニット１４０に用いたとしても、入力電圧の変化に基づいて的確な論理出力を得ることができる。
したがって、本実施形態のＤ型フリップフロップ回路５００は、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることできる。
なお、本実施形態のＤ型フリップフロップ回路５００は、インバータ回路１００とＮＯＲ回路３００によって構成されているが、勿論、第２実施形態のＮＡＮ１００回路を用いて構成するようにしてもよい。
［第６実施形態］
次に、図１９を用いて本発明に係る増幅回路を構成する電子回路（アナログ回路）の第６実施形態について説明する。
本実施形態の増幅回路は、第１実施形態においてインバータ回路１００における第４ｎ型ＦＥＴ１２２を抵抗器に変更している点およびデジタルパルスが入力される点に代えてアナログ信号（電圧）が入力される点に特徴があり、その他の構成は、第１実施形態と同様の構成を有している。
例えば、本実施形態の増幅回路は、例えば、オペアンプにおける差動増幅回路の後段に接続されるソース接地増幅回路であって、差動増幅された信号の信号レベルを増幅するようになっている。
なお、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
次に、図１９を用いて本実施形態の増幅回路（ソース接地増幅回路）の構成について説明する。なお、図１９は、本実施形態における増幅回路（ソース接地増幅回路）の構成を示すブロック図である。
本実施形態のアナログ回路６００は、図１９に示すように、例えば、オペアンプの増幅部分に用いられるソース接地増幅回路であって、オペアンプの作動増幅回路から出力された電圧が入力されるレベルシフト回路ユニット１１０と、レベルがシフトされた入力電圧に基づいて反転増幅を行う増幅回路ユニット６１０と、から構成される。
レベルシフト回路ユニット１１０は、第１実施形態と同様に、入力端子１０を介して入力された各入力電圧の入力レベルをマイナス側にシフトさせて増幅回路ユニット６１０に出力するようになっている。
本実施形態の増幅回路ユニット６１０は、レベルシフト回路ユニット１１０における第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同一プロセスにて作製可能な第３ｎ型ＦＥＴ６１１および増幅回路用抵抗器６１２から構成される。
第３ｎ型ＦＥＴ６１１は、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
この第３ｎ型ＦＥＴ６１１は、レベルシフト回路ユニット１１０から出力された電圧が印加されるゲートと、出力端子２０に接続されるドレインと、グランドに接地されるソースと、から構成される。
また、増幅回路用抵抗器６１２は、ｎ型拡散抵抗から構成されるとともに、電源電圧ＶＤＤと出力端子２０間に接続される。
以上のように、本実施形態のアナログ回路６００は、増幅回路ユニット６１０におけるＦＥＴ（具体的には、第３ｎ型ＦＥＴ６１１）が適切に駆動する範囲に入力電圧の電圧レベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型トランジスタを増幅回路ユニット６１０に用いたとしても、入力電圧の変化に基づいて的確な増幅を行うことができる。
したがって、本実施形態のアナログ回路６００は、全てのＦＥＴをディプレッション型にて構成することができるので、同一プロセスにて簡易に製造可能であるとともに、高速駆動が可能でかつ良好な出力特性を得ることができる。
特に、本実施形態アナログ回路６００は、印刷などの低温によって生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることが可能であり、すべてのＦＥＴにディプレッション型でかつｎ型ＦＥＴを用いることによってプロセスを更に簡略化することができる。
なお、本実施形態のレベルシフト回路ユニット１１０は、第２ｎ型ＦＥＴ１１２のゲートをそのドレインに短絡接続しているが、この第２ｎ型ＦＥＴ１１２のゲートを外部に接続された第２の入力端子１０に接続するようにしてもよい。
例えば、本実施形態のアナログ回路がオペアンプに用いる増幅回路の場合には、外部の任意の電源電圧に接続するようにしてもよい。
この場合には、任意の電源電圧に接続されたトランジスタ自体、すなわち、本実施形態であれば、第１ｎ型ＦＥＴが可変抵抗としても機能するので、電源電圧ＶＳＳを可変することなく増幅回路ユニット６１０の第３型ＦＥＴ６１１のゲートに入力される電圧を調整することができる。
Ｒ１、Ｒ２ … 抵抗器
ＴＩ … 外部入力端子
ＴＯ … 外部出力端子
１０ … 入力端子
２０ … 出力端子
１００ … デジタル回路（インバータ回路）
１１０ … レベルシフト回路ユニット
１１１ … 第１ｎ型ＦＥＴ
１１２ … 第２ｎ型ＦＥＴ
１２０ … インバータ回路
１２１ … 第３ｎ型ＦＥＴ
１２２、１２３ … 第４ｎ型ＦＥＴ
１３０ … ＮＡＮＤ回路ユニット
１４０ … ＮＯＲ回路ユニット
２００ … デジタル回路（ＮＡＮＤ回路）
３００ … デジタル回路（ＮＯＲ回路）
４００ … リングオシレータ
４１０ … 発振回路部
４２０ … バッファ回路部
５００ … Ｄ型フリップフロップ回路
６００ … アナログ回路（増幅回路）

Claims (12)

  1. 一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする一以上のレベルシフト回路ユニットと、
    一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて所定の論理演算を実行する電子回路ユニットと、
    を備え、
    前記レベルシフト回路ユニットおよび前記電子回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた入力電圧が前記電子回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、
    前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、
    前記第１トランジスタが、
    前記入力電圧が印加されるゲートと、
    所定の値を有する第１電圧が印加されるドレインと、
    前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記電子回路ユニットの入力に接続されるソースと、
    から構成され、
    前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを有することを特徴とする半導体電子回路。
  2. 請求項１に記載の半導体電子回路において、
    前記第２トランジスタのソースに印加される前記第２電圧の変化に伴って前記入力電圧の電圧レベルのシフト量が変化することを特徴とする半導体電子回路。
  3. 請求項２に記載の半導体電子回路において、
    前記第２トランジスタのソースに前記第２電圧の値を変化させるための複数の抵抗器が接続されていることを特徴とする半導体電子回路。
  4. 請求項１乃至３の何れか一項に記載の半導体電子回路において、
    前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、論理出力を反転させるインバータ回路を構成することを特徴する半導体電子回路。
  5. 請求項４に記載の半導体電子回路において、
    前記電子回路ユニットが、
    前記レベルシフト回路ユニットの出力に接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換える第３トランジスタと、
    ゲートと、当該ゲートと短絡接続されるとともに外部出力端子および前記第３トランジスタのドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、
    を備えることを特徴とする半導体電子回路。
  6. 請求項１乃至３の何れか一項に記載の半導体電子回路において、
    Ｎ個（Ｎは「０」を含まない自然数）の前記レベルシフト回路ユニットが設けられ、
    前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、Ｎ入力の否定論理積出力を行うＮＡＮＤ回路を構成し、
    前記各レベルシフト回路ユニットの出力が前記電子回路ユニットのＮ入力にそれぞれに接続されていることを特徴する半導体電子回路。
  7. 請求項６に記載の半導体電子回路において、
    前記電子回路ユニットが、
    前記各レベルシフト回路ユニットの出力にそれぞれ接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換えるＮ個の第３トランジスタと、
    ゲートと、当該ゲートと短絡接続されるとともに外部出力端子および何れか一の前記第３トランジスタのドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、
    を備え、
    前記Ｎ個の第３トランジスタが、前記第４トランジスタのソースとグラウンド基準電位との間に直列に配設されていることを特徴とする半導体電子回路。
  8. 請求項１乃至３の何れか一項に記載の半導体電子回路において、
    Ｎ個（Ｎは「０」を含まない自然数）の前記レベルシフト回路ユニットが設けられ、
    前記電子回路ユニットが、ｎ型のトランジスタによって構成されているとともに、Ｎ入力の否定論理和出力を行うＮＯＲ回路を構成し、
    前記各レベルシフト回路ユニットの出力が前記電子回路ユニットのＮ入力にそれぞれに接続されていることを特徴する半導体電子回路。
  9. 請求項８に記載の半導体電子回路において、
    前記電子回路ユニットが、
    前記各レベルシフト回路ユニットの出力にそれぞれ接続されるゲートを有し、前記レベルシフト回路ユニットから出力された出力電圧に基づいてドレインに接続された外部出力端子の電位を切り換えるＮ個の第３トランジスタと、
    ゲートと、当該ゲートと短絡接続されるとともに外部出力端子およびＮ個の前記第３トランジスタの各ドレインに接続されるソースと、所定の電圧が基準電圧として印加されるドレインと、を有し、前記基準電圧の負荷を調整するための第４トランジスタと、
    を備え、
    前記Ｎ個の第３トランジスタが、前記第４トランジスタのドレインとグラウンド基準電位との間に並列に配設されていることを特徴とする半導体電子回路。
  10. Ｍ個（Ｍは、「０」を含まない奇数の自然数）の半導体論理回路が直列に接続されるとともに、最終段に直列接続されている半導体論理回路の出力が先頭にある半導体論理回路の入力に帰還されている発振回路であって、
    前記半導体論理回路が、
    一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
    一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニットと、
    を備え、
    前記レベルシフト回路ユニットおよび前記インバータ回路ユニットに設けられた前記トランジスタのすべてがディプレッション型でかつＮ型であるとともに、前記レベルシフトされた入力電圧が前記インバータ回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、
    前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、
    前記第１トランジスタが、
    前記入力電圧が印加されるゲートと、
    所定の値を有する第１電圧が印加されるドレインと、
    前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記インバータ回路ユニットの入力に接続されるソースと、
    から構成され、
    前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを有することを特徴とする発振回路。
  11. 複数のインバータ回路と、複数のＮＯＲ回路と、から構成されるフリップフロップ回路であって、
    前記各インバータ回路が、
    一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする第１レベルシフト回路ユニットと、
    一以上のトランジスタから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニットと、
    を備え、
    前記レベルシフトされた入力電圧が前記インバータ回路ユニットの少なくとも一の前記トランジスタのゲートに入力されるとともに、
    前記各ＮＯＲ回路が、
    入力毎に設けられ、一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトする複数の第２レベルシフト回路ユニットと、
    Ｎ入力（Ｎは「０」を含まない自然数）の否定論理和出力を行うＮＯＲ回路ユニットと、
    を備え、
    前記各第２レベルシフト回路ユニットの出力が前記ＮＯＲ回路ユニットのＮ入力にそれぞれに接続され、
    前記複数のインバータ回路および前記複数のＮＯＲ回路に設けられた前記トランジスタのすべてがディプレッション型でかつＮ型であり、
    前記第１レベルシフト回路ユニット及び前記第２レベルシフト回路ユニットが、それぞれ、第１トランジスタおよび第２トランジスタを有し、
    前記第１トランジスタが、
    前記入力電圧が印加されるゲートと、
    所定の値を有する第１電圧が印加されるドレインと、
    前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記インバータ回路ユニットの入力又は前記ＮＯＲ回路ユニットの各入力のそれぞれに接続されるソースと、
    から構成され、
    前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを有することを特徴とするフリップフロップ回路。
  12. 一以上のトランジスタから構成され、入力電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
    一以上のトランジスタから構成され、レベルシフトされた入力電圧の反転増幅を行う増幅回路ユニットと、
    を備え、
    前記レベルシフト回路ユニットおよび前記増幅回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた入力電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力され、
    前記レベルシフト回路ユニットが、第１トランジスタおよび第２トランジスタを有し、
    前記第１トランジスタが、
    前記入力電圧が印加されるゲートと、
    所定の値を有する第１電圧が印加されるドレインと、
    前記第２トランジスタのゲートおよびドレインに接続されるとともに、前記増幅回路ユニットの入力に接続されるソースと、
    から構成され、
    前記第２トランジスタが、所定の値を有する第２電圧が印加されるソースを有することを特徴とする半導体電子回路。
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JPS6390210A (ja) * 1986-10-03 1988-04-21 Toshiba Corp 半導体集積回路
JPH0258263A (ja) * 1988-08-23 1990-02-27 Toshiba Corp 化合物半導体の論理集積回路
JP2660042B2 (ja) * 1989-02-16 1997-10-08 株式会社東芝 半導体論理集積回路
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