JP6782614B2 - 出力回路及び液晶表示装置のデータドライバ - Google Patents

出力回路及び液晶表示装置のデータドライバ Download PDF

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Description

本発明は、出力回路及びそれを用いた液晶表示装置のデータドライバに関する。
現在、表示装置の分野ではアクティブマトリクス型の液晶表示装置が主流となっている。液晶表示装置は、スマートフォンやタブレット端末等の携帯情報端末から、４Ｋ、２Ｋ等の高解像度のモニタやＴＶ等の大画面を有する装置まで、あらゆる表示装置に広く用いられている。
表示パネルを駆動するデータドライバは、高品質の画像表示や動画表示に対応するため、高精度な階調電圧の出力とともに、データ線の高速駆動が求められる。そのため、データドライバの出力回路は、表示パネルのデータ線容量を高速に充放電するために高い駆動能力が必要とされる。また、良好な表示品質を実現するために、データ線の充電時及び放電時の駆動波形の傾き、すなわちデータドライバの出力増幅回路のスルーレートの対称性や均一性も必要とされる。
また液晶ディスプレイは、液晶に印加される電圧の電圧レベルで階調に応じた透過率が制御されるが、液晶の劣化を防ぐために液晶に印加する電圧極性を所定の周期で変える必要がある。一般的には、一定のコモン電圧に対して正極側の階調電圧と負極側の階調電圧を所定の周期で切り替えてデータ線を駆動する駆動方式が採用されている。このため、データドライバには、液晶印加電圧範囲の約２倍の電源電圧（最大約２０Ｖ）が必要となる。
近時、データドライバの駆動方式は、消費電力の削減のため、ドット反転駆動（正極と負極とをデータ期間単位で切り替え）からカラム反転駆動（正極と負極とを１フレーム期間（１画面書き換え期間）単位で切り替え）に移行している。カラム反転駆動用のデータドライバでは、上位電源電圧ＶＤＤ、中位電源電圧ＶＭＬ（コモン電圧付近）、低位電源電圧ＶＳＳ（＝ＧＮＤ）の３電源を用いて、正極性及び負極性の階調電圧を出力するハーフＶＤＤアンプが出力回路として用いられる。
カラム反転駆動用のハーフＶＤＤアンプとして、駆動用の電源を正／負極性のダイナミックレンジに応じて夫々設けた２出力構成の出力アンプが知られている（例えば、特許文献１）。
この２出力構成の出力アンプでは、差動入力段回路の電源電圧範囲がフルＶＤＤ（ＶＤＤ−ＶＳＳ）であるのに対し、２つの出力段回路の電源電圧範囲は、夫々正極側ハーフＶＤＤ（ＶＤＤ−ＶＭＬ）、負極側ハーフＶＤＤ（ＶＭＨ−ＶＳＳ）となる（例えば、ＶＭＬ＝ＶＭＨ＝ＶＤＤ／２）。そして、差動入力段回路の入力電圧の電圧極性に応じて、２つの出力段回路が切り替え可能に構成されている。
これは、正極側と負極側の出力電圧のオフセット電圧（出力期待値からの誤差）にばらつきがあると表示品質が低下するため、出力オフセット電圧のばらつきを決める差動入力段回路を正極電圧出力時と負極電圧出力時とで共通とすることにより、表示品質の低下を防ぐ構成としたものである。
しかしながら、重負荷の高速駆動（カラム反転駆動）において、例えば、差動入力段回路の正極入力電圧として、中位電源電圧ＶＭＬ付近の正極電圧が入力された初期状態から、第１データ期間に高位電源電圧ＶＤＤ付近の正極電圧が入力される（充電動作）とき、出力段回路のＰｃｈ及びＮｃｈ出力段トランジスタのゲート電圧は過渡的に正極電圧範囲を大きく逸脱して中位電源電圧ＶＭＬより低い電位まで低下する場合がある。この段階で第１データ期間が終了し、次の第２データ期間に正極入力電圧が低電圧側（例えば中位電源電圧ＶＭＬ付近）へと変化すると、Ｐｃｈ及びＮｃｈ出力段トランジスタのゲート電圧が中位電源電圧ＶＭＬを超えて、Ｎｃｈ出力段トランジスタがオンする電位まで上昇しないと放電動作に切り替わらないため、第２データ期間では大きな出力信号遅延が発生し、表示品質が低下するという問題がある。
同様に、差動入力段回路の負極入力電圧が、中位電源電圧ＶＭＨ付近の負極電圧が入力された初期状態から、第１データ期間に低位電源電圧ＶＳＳ付近の負極電圧が入力される（放電動作）とき、出力段回路のＰｃｈ及びＮｃｈ出力段トランジスタのゲート電圧は過渡的に負極電圧範囲を大きく逸脱して中位電源電圧ＶＭＨより高い電位まで上昇する場合がある。この段階で第１データ期間が完了し、次の第２データ期間に負極入力電圧が高電圧側（例えば中位電源電圧ＶＭＨ付近）へ変化すると、Ｐｃｈ及びＮｃｈ出力段のゲート電圧が中位電源電圧ＶＭＨを超えて、Ｐｃｈ出力段トランジスタがオンする電位まで低下しないと充電動作に切り替わらないため、第２データ期間では大きな出力信号遅延（出力波形の非対称性や不均一性）が発生し、表示品質が低下するという問題がある。
そこで、正極電圧が入力される差動増幅回路は、低電位側のカレントミラー回路とＮｃｈ出力段トランジスタのゲートとの間にバイアス信号を受けてオン又はオフとなる制御トランジスタを設け、Ｎｃｈ出力段トランジスタのゲートが中位電源電圧ＶＭＬから更に低下しようとすると制御トランジスタがオフすることにより、出力段トランジスタのゲート電圧が中位電源電圧以下に低下することを防止する出力回路が考えられた（例えば特許文献２の図１）。同様に、負極電圧が入力される差動増幅回路は、高電位側のカレントミラー回路とＰｃｈ出力段トランジスタのゲートとの間にバイアス信号を受けてオン又はオフとなる制御トランジスタを設け、Ｐｃｈ出力段トランジスタのゲートが中位電源電圧ＶＭＨから更に上昇しようとすると制御トランジスタがオフすることにより、出力段トランジスタのゲート電圧が中位電源電圧以上に上昇することを防止する出力回路が考えられた（例えば特許文献２の図２）
特開２００９−２４４８３０号公報 特開２０１２−３９３４５号公報
上記の特許文献２の出力回路では、制御トランジスタのゲートに供給するクランプ用のバイアス信号が新たに必要であり、バイアス線が増加する。また、上記特許文献１の構成においても、同様なクランプ素子を正極側及び負極側の出力増幅段にそれぞれ追加することにより、正極側の出力段トランジスタのゲート電圧が正極側電源電圧範囲を逸脱するのを防止し、負極側の出力段トランジスタのゲート電圧が負極側電源電圧範囲を逸脱するのを防止して出力信号遅延を抑制することができるが、この場合にもクランプ用のバイアス信号が新たに必要となるため、バイアス線が増加する。
表示用データドライバのバイアス線は、一般的にチップ中央のバイアス回路から複数の出力回路に共通配線される構成であるため、バイアス線が増加すると、交差する配線とのカップリング等によりノイズの影響を受けやすくなり、誤動作のリスクが高くなるという問題があった。また、設計容易性の観点からも、バイアス線の数は少ない方が好ましく、線数の削減要請があるという問題があった。
本発明に係る出力回路は、差動増幅回路と、出力増幅回路と、制御回路と、入力信号の入力を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、前記第１の電源電圧及び前記第２の電源電圧の間の電圧値を有する第３の電源電圧が供給される第３の電源端子と、を備え、前記差動増幅回路は、前記入力信号と前記出力信号との差分に対応した差動電流を生成する差動入力段と、前記第１の電源端子に接続された、第１導電型のトランジスタ対を含む第１のカレントミラーと、前記第２の電源端子に接続された、前記第１導電型とは反対導電型の第２導電型のトランジスタ対を含む第２のカレントミラーと、前記第１のカレントミラーの入力ノード及び前記第２のカレントミラーの入力ノードの間に接続された第１の電流源回路と、前記第１のカレントミラーの出力ノード及び前記第２のカレントミラーの出力ノードの間に接続された第２の電流源回路と、を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の差動電流を受け、前記第１の電流源回路は、制御端子に第１のバイアス電圧を受ける第１導電型の第１トランジスタと、前記第１トランジスタと直列に接続され、制御端子に第２のバイアス電圧を受ける第２導電型の第２トランジスタと、を備え、前記出力増幅回路は、前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の電流源回路の一端との接続点に接続された第１導電型の第３トランジスタと、前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第２の電流源回路の他端に接続された第２導電型の第４トランジスタと、を備え、前記制御回路は、前記第２の電流源回路の他端と前記出力増幅回路の前記第４トランジスタの制御端子との接続点に第１端子が接続され、前記第２のカレントミラーの出力ノードに第２端子が接続され、前記第１のバイアス電圧を制御端子に受ける第１導電型の第５トランジスタを備える、ことを特徴とする。
また、本発明に係る出力回路は、差動増幅回路と、出力増幅回路と、制御回路と、入力信号の入力を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、前記第１の電源電圧及び前記第２の電源電圧の間の電圧値を有する第３の電源電圧が供給される第３の電源端子と、を備えた出力回路であって、前記差動増幅回路は、前記入力信号と前記出力信号との差分に対応した差動電流を生成する差動入力段と、前記第１の電源端子に接続された、第１導電型のトランジスタ対を含む第１のカレントミラーと、前記第２の電源端子に接続された、前記第１導電型とは反対導電型の第２導電型のトランジスタ対を含む第２のカレントミラーと、前記第１のカレントミラーの入力ノード及び前記第２のカレントミラーの入力ノードの間に接続された第１の電流源回路と、前記第１のカレントミラーの出力ノード及び前記第２のカレントミラーの出力ノードの間に接続された第２の電流源回路と、を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の差動電流を受け、前記第１の電流源回路は、制御端子に第１のバイアス電圧を受ける第１導電型の第１トランジスタと、前記第１トランジスタと直列に接続され、制御端子に第２のバイアス電圧を受ける第２導電型の第２トランジスタと、を有し、前記出力増幅回路は、前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第２の電流源回路の一端に接続された第１導電型の第３トランジスタと、前記第２の電源端子と前記出力端子との間に接続され、制御端子が前記第２のカレントミラーの出力ノードと前記第２の電流源回路の他端との接続点に接続された第２導電型の第４トランジスタと、を備え、前記制御回路は、前記第２の電流源回路の一端と前記出力増幅回路の前記第３トランジスタの制御端子との接続点に第１端子が接続され、前記第１のカレントミラーの出力ノードに第２端子が接続され、前記第２のバイアス電圧を制御端子に受ける第２導電型の第５トランジスタを有する、ことを特徴とする。
本発明に係る出力回路によれば、バイアス線の増加を抑えつつ、出力信号の遅延を防止することが可能となる。
実施例１の出力回路の構成を示す回路図である。 出力回路の比較例を示す回路図である。 実施例２の出力回路の構成を示す回路図である。 実施例３の出力回路の構成を示す回路図である。 実施例４の出力回路の構成を示す回路図である。 実施例５のバイアス回路の構成を示す回路図である。 実施例６のバイアス回路の構成を示す回路図である。 実施例７のデータドライバの構成を示すブロック図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本発明の実施例１の出力回路１００Ａの構成を示す図である。出力回路１００Ａは、差動入力段１０と、出力増幅回路２０と、第１のカレントミラー回路３０と、第２のカレントミラー回路４０と、第１の浮遊電流源回路５０と、第２の浮遊電流源回路６０と、制御回路７０と、を備える。差動入力段１０、第１のカレントミラー回路３０、第２のカレントミラー回路４０、第１の浮遊電流源回路５０及び第２の浮遊電流源回路６０は、差動増幅回路を構成している。
また、出力回路１００Ａは、差動入力段１０に接続された入力端子Ｔ１と、出力増幅回路２０に接続された出力端子Ｔ２と、高位電源電圧ＶＤＤ、中位電源電圧ＶＭＬ及び低位電源電圧ＶＳＳの供給を受ける各電源端子と、を有する。中位電源電圧ＶＭＬは、高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳの中間の電圧値を有する電圧である。
差動入力段１０は、定電流源１１３と、ＮＭＯＳトランジスタ１１１及び１１２からなるＮｃｈ差動対と、定電流源１１６と、ＰＭＯＳトランジスタ１１４及び１１５からなるＰｃｈ差動対と、から構成されている。
Ｎｃｈ差動対の出力をなすＮＭＯＳトランジスタ１１１及び１１２のドレインは、ＰＭＯＳトランジスタ１３１及び１３３の接続ノードＮ５と、ＰＭＯＳトランジスタ１３２及び１３４の接続ノードＮ６と、に夫々接続されている。Ｐｃｈ差動対の出力をなすＰＭＯＳトランジスタ１１４及び１１５のドレインは、ＮＭＯＳトランジスタ１４１及び１４３の接続ノードＮ７と、ＮＭＯＳトランジスタ１４２及び１４４の接続ノードＮ８と、に夫々接続されている。
定電流源１１３は、一端がＶＳＳ電源端子に接続されている。Ｎｃｈ差動対を構成するＮＭＯＳトランジスタ１１１及び１１２は、ソースが共通して定電流源１１３の他端に接続されている。ＮＭＯＳトランジスタ１１１のゲートは出力端子Ｔ２に接続され、ＮＭＯＳトランジスタ１１２のゲートは入力端子Ｔ１に接続されている。
定電流源１１６は、一端がＶＤＤ電源端子に接続されている。Ｐｃｈ差動対を構成するＰＭＯＳトランジスタ１１４及び１１５は、ソースが共通して定電流源１１６の他端に接続されている。ＰＭＯＳトランジスタ１１４のゲートはＮＭＯＳトランジスタ１１１のゲート及び出力端子Ｔ２に接続されている。ＰＭＯＳトランジスタ１１５のゲートはＮＭＯＳトランジスタ１１２のゲート及び入力端子Ｔ１に接続されている。
出力増幅回路２０は、ＶＤＤ電源端子とＶＭＬ電源端子との間に直列接続されたＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２から構成される。ＰＭＯＳトランジスタ１２１は、ソースがＶＤＤ電源端子に接続され、ドレインが出力端子Ｔ２に接続され、ゲートが第１のカレントミラー回路３０の出力ノードＮ２及び第２の浮遊電流源回路６０の一端に接続されている。ＮＭＯＳトランジスタ１２２は、ソースがＶＭＬ電源端子に接続され、ドレインがＰＭＯＳトランジスタ１２１のドレイン及び出力端子Ｔ２に接続され、ゲートが第２の浮遊電流源回路６０の他端及び制御回路７０の一端に接続されている。
第１のカレントミラー回路３０は、ＰＭＯＳトランジスタ１３１、１３２、１３３及び１３４から構成されている。一般的なＰＭＯＳ構成の低電圧カスコードカレントミラーである。
ＰＭＯＳトランジスタ１３１及び１３２は、ゲート同士が互いに接続され、ソースが共通してＶＤＤ電源端子に接続されている。
ＰＭＯＳトランジスタ１３３及び１３４は、ゲート同士が互いに接続されている。ＰＭＯＳトランジスタ１３３のソースはノードＮ５を介してＰＭＯＳトランジスタ１３１のドレインに接続され、ＰＭＯＳトランジスタ１３４のソースはノードＮ６を介してＰＭＯＳトランジスタ１３２のドレインに接続されている。ＰＭＯＳトランジスタ１３１及び１３２のゲートは、ＰＭＯＳトランジスタ１３３のドレインとノードＮ１で共通接続されている。ＰＭＯＳトランジスタ１３３及び１３４のゲートには、バイアス電圧ＢＰ１が供給される。
第２のカレントミラー回路４０は、ＮＭＯＳトランジスタ１４１、１４２、１４３及び１４４から構成されている。一般的なＮＭＯＳ構成の低電圧カスコードカレントミラーである。
ＮＭＯＳトランジスタ１４１及び１４２は、ゲート同士が互いに接続され、ソースが共通してＶＳＳ電源端子に接続されている。
ＮＭＯＳトランジスタ１４３及び１４４は、ゲート同士が互いに接続されている。ＮＭＯＳトランジスタ１４３のソースはノードＮ７を介してＮＭＯＳトランジスタ１４１のドレインに接続され、ＮＭＯＳトランジスタ１４４のソースはノードＮ８を介してＮＭＯＳトランジスタ１４２のドレインに接続されている。ＮＭＯＳトランジスタ１４１及び１４２のゲートは、ＮＭＯＳトランジスタ１４３のドレインとノードＮ３で共通接続されている。ＮＭＯＳトランジスタ１４３及び１４４のゲートには、バイアス電圧ＢＮ１が供給される。
第１の浮遊電流源回路５０は、ソース同士が互いに接続された直列接続のＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２から構成されている。
ＮＭＯＳトランジスタ１５１のドレインは、第１のカレントミラー回路３０の入力ノードＮ１を介して、ＰＭＯＳトランジスタ１３３のドレインに接続されている。ＰＭＯＳトランジスタ１５２のドレインは、第２のカレントミラー回路４０の入力ノードＮ３を介して、ＮＭＯＳトランジスタ１４３のドレインに接続されている。ＮＭＯＳトランジスタ１５１のゲートにはバイアス電圧ＢＮ３が供給され、ＰＭＯＳトランジスタ１５２のゲートにはバイアス電圧ＢＰ３が供給される。
第２の浮遊電流源回路６０は、並列接続されたＰＭＯＳトランジスタ１６１及びＮＭＯＳトランジスタ１６２から構成され、第１のカレントミラー回路３０の出力ノードＮ２と第２のカレントミラー回路４０の出力ノードＮ４との間に接続されている。
ＰＭＯＳトランジスタ１６１のソース及びＮＭＯＳトランジスタ１６２のドレインは、第１のカレントミラー回路３０の出力ノードＮ２を介してＰＭＯＳトランジスタ１３４のドレインに接続されている。ＰＭＯＳトランジスタ１６１のドレイン及びＮＭＯＳトランジスタ１６２のソースは、制御回路７０及び第２のカレントミラー回路４０の出力ノードＮ４を介してＮＭＯＳトランジスタ１４４のドレインに接続されている。ＰＭＯＳトランジスタ１６１のゲートにはバイアス電圧ＢＰ２が供給され、ＮＭＯＳトランジスタ１６２のゲートにはバイアス電圧ＢＮ２が供給される。
制御回路７０は、ＰＭＯＳトランジスタ１７１から構成されている。ＰＭＯＳトランジスタ１７１のソースは、第２の浮遊電流源回路６０の他端とＮＭＯＳトランジスタ１２２のゲートとを接続する接続ノードＮ４Ａに接続されている。ＰＭＯＳトランジスタ１７１のドレインは、第２のカレントミラー回路４０の出力ノードＮ４を介してＮＭＯＳトランジスタ１４４のドレインに接続されている。ＰＭＯＳトランジスタ１７１のゲートは、第１の浮遊電流回路５０のＰＭＯＳトランジスタ１５２のゲートに接続され、バイアス電圧ＢＰ３が供給される。
バイアス電圧ＢＰ３は、中位電源電圧ＶＭＬに応じた電圧信号であり、具体的には中位電源電圧ＶＭＬよりもＰＭＯＳトランジスタの閾値電圧の絶対値（｜Ｖｔｐ｜）程度低い電圧（すなわち、ＶＭＬ−｜Ｖｔｐ｜）である。バイアス電圧ＢＰ３は、制御回路７０のＰＭＯＳトランジスタ１７１のゲート及び第１の浮遊電流回路５０のＰＭＯＳトランジスタ１５２のゲートに共通のバイアス電圧として供給される。
次に、本実施例の出力回路１００Ａの動作について説明する。
大画面の液晶表示装置のデータ線等の重い容量負荷を高速に駆動（カラム反転駆動）する場合、例えば、中位電源電圧ＶＭＬ付近の正極電圧が入力端子Ｔ１に入力された初期状態から、１データ期間の開始時に高位電源電圧ＶＤＤ付近の正極電圧が出力回路１００Ａの入力端子Ｔ１に入力されると、出力端子Ｔ２とＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２の接続端とを結ぶ出力ラインＬ１の充電動作が行われる。具体的には、１データ期間の開始直後の出力端子Ｔ２の出力電圧ＶＯは初期状態の中位電源電圧ＶＭＬ付近の正極電圧で、入力端子Ｔ１の入力信号ＶＩが高位電源電圧ＶＤＤ付近の正極電圧へと変化する。これにより入力電圧ＶＩ及び出力電圧ＶＯを受けるＮｃｈ差動対のＮＭＯＳトランジスタ１１２、１１１の電流はそれぞれ減少、増加し、同じく入力電圧ＶＩ及び出力電圧ＶＯを受けるＰｃｈ差動対のＰＭＯＳトランジスタ１１５、１１４の電流はそれぞれ減少、増加する。
第１のカレントミラー回路３０のノードＮ５の電位は、ＮＭＯＳトランジスタ１１１の電流の減少により上昇し、それに応じて第１のカレントミラー回路３０の入力ノードＮ１の電位も上昇する。入力ノードＮ１の電位の上昇により、ＰＭＯＳトランジスタ１３１、１３２の電流は共に減少する。また、ＮＭＯＳトランジスタ１１２の電流は増加するため、ノードＮ６の電位は低下し、ＰＭＯＳトランジスタ１３４の電流は減少又は遮断される。これにより第１のカレントミラー回路３０の出力ノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位は低電圧側へ引き下げられ、電流源回路６０を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き下げられる。
一方、第２のカレントミラー回路４０のノードＮ７の電位は、ＰＭＯＳトランジスタ１１４の電流の増加により上昇し、それに応じて第２のカレントミラー回路４０の入力ノードＮ３の電位も上昇する。入力ノードＮ３の電位の上昇により、ＮＭＯＳトランジスタ１４１、１４２の電流は共に増加する。また、ＰＭＯＳトランジスタ１１５の電流は減少するため、ノードＮ８の電位は低下し、ＮＭＯＳトランジスタ１４４の電流は増加する。これにより第２のカレントミラー回路４０の出力ノードＮ４の電位は低電圧側へ引き下げられ、電流制御回路７０のＰＭＯＳトランジスタ１７１を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き下げられる。さらに電流源回路６０を介してノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位も引き下げられる。
以上のように、Ｎｃｈ差動対（１１２、１１１）の差動電流に応じて、第１のカレントミラー回路３０の出力電流が減少又は遮断されることにより、ＰＭＯＳトランジスタ１２１のゲート電位及びＮＭＯＳトランジスタ１２２のゲート電位が低下する。一方、Ｐｃｈ差動対（１１５、１１４）の差動電流に応じて、第２のカレントミラー回路４０の出力電流が増加することにより、ＰＭＯＳトランジスタ１２１のゲート電位及びＮＭＯＳトランジスタ１２２のゲート電位が低下する。これにより出力増幅回路２０のＰＭＯＳトランジスタ１２１の電流が増加し、ＮＭＯＳトランジスタ１２２の電流が減少又は遮断され、出力端子ＴＯに対する充電作用により出力電圧ＶＯは上昇する。なお、図１の差動入力段１０がＮｃｈ差動対（１１２、１１１）又はＰｃｈ差動対（１１５、１１４）のいずれか一方のみの場合でも、ＰＭＯＳトランジスタ１２１のゲート電位及びＮＭＯＳトランジスタ１２２のゲート電位の変動に寄与するため、両方の差動対を備えた構成と同様の作用を生じる。
ここで出力増幅回路２０のＮＭＯＳトランジスタ１２２のゲート電位（すなわち、接続ノードＮ４Ａの電位）が中位電源電圧ＶＭＬからさらに低下しようとすると（すなわち、ＰＭＯＳトランジスタ１７１のソース電位が中位電源電圧ＶＭＬより低下しようとすると）、ＰＭＯＳトランジスタ１７１のゲート・ソース間電圧が閾値電圧以下となるところで、ＰＭＯＳトランジスタ１７１がオフとなる。これにより、高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳの間の電流パス（ＰＭＯＳトランジスタ１３２、１３４、第２の浮遊電流源回路６０、ＰＭＯＳトランジスタ１７１、ＮＭＯＳトランジスタ１４４及び１４２を流れる電流）が遮断される。
従って、接続ノードＮ４Ａの電位は、中位電源電圧ＶＭＬ付近に保持され、中位電源電圧ＶＭＬ以下には低下しない。また、出力増幅回路２０のＰＭＯＳトランジスタ１２１のゲート電位も、中位電源電圧ＶＭＬ以下には低下しない。すなわち、ＰＭＯＳトランジスタ１７１がオフとなることにより、出力増幅回路２０のＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２のゲート電位が正極側の電源電圧範囲（高位電源電圧ＶＤＤと中位電源電圧ＶＭＬとの間）を逸脱することが防止される。
この状態で次の１データ期間に切り替わり、中位電源電圧ＶＭＬ付近の正極電圧が入力端子Ｔ１へ入力されると、出力ラインＬ１の放電動作に速やかに切り替わる。具体的には、入力端子Ｔ１の入力信号ＶＩが中位電源電圧ＶＭＬ付近の正極電圧へと変化すると、入力電圧ＶＩ及び出力電圧ＶＯを受けるＮｃｈ差動対のＮＭＯＳトランジスタ１１２、１１１の電流はそれぞれ減少、増加し、同じく入力電圧ＶＩ及び出力電圧ＶＯを受けるＰｃｈ差動対のＰＭＯＳトランジスタ１１５、１１４の電流はそれぞれ増加、減少する。
第１のカレントミラー回路３０のノードＮ５の電位は、ＮＭＯＳトランジスタ１１１の電流の増加により低下し、それに応じて第１のカレントミラー回路３０の入力ノードＮ１の電位も低下する。入力ノードＮ１の電位の低下により、ＰＭＯＳトランジスタ１３１、１３２の電流は共に増加する。また、ＮＭＯＳトランジスタ１１２の電流は減少するため、ノードＮ６の電位は上昇し、ＰＭＯＳトランジスタ１３４の電流は増加する。これにより第１のカレントミラー回路３０の出力ノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位は高電圧側へ引き上げられ、電流源回路６０を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き上げられる。
一方、第２のカレントミラー回路４０のノードＮ７の電位は、ＰＭＯＳトランジスタ１１４の電流の減少により低下し、それに応じて第２のカレントミラー回路４０の入力ノードＮ３の電位も低下する。入力ノードＮ３の電位の低下により、ＮＭＯＳトランジスタ１４１、１４２の電流は共に減少する。また、ＰＭＯＳトランジスタ１１５の電流は増加するため、ノードＮ８の電位は上昇し、ＮＭＯＳトランジスタ１４４の電流は減少又は遮断される。これにより第２のカレントミラー回路４０の出力ノードＮ４の電位は高電圧側へ引き上げられ、電流制御回路７０のＰＭＯＳトランジスタ１７１を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き上げられる。さらに電流源回路６０を介してノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位も引き上げられる。
以上のように、Ｎｃｈ差動対（１１２、１１１）の差動電流に応じて第１のカレントミラー回路３０の出力電流が増加し、Ｐｃｈ差動対（１１５、１１４）の差動電流に応じて第２のカレントミラー回路３０の出力電流が減少又は遮断されることにより、ノードＮ２、ノードＮ４Ａは共に上昇する。したがって、ノードＮ２、ノードＮ４Ａの電位が、前の１データ期間で、出力安定状態まで戻りきれていない場合でも、正極側電源電圧範囲内であれば、速やかに出力安定状態時の電位まで上昇し、更にノードＮ２及びノードＮ４Ａの電位は上昇し、ＰＭＯＳトランジスタ１２１はオフ状態となり、ＮＭＯＳトランジスタ１２２はオン状態（導通状態）となる。これにより、出力ラインＬ１の中位電源電圧ＶＭＬ付近への放電動作が速やかに開始される。
なお、図１の差動入力段１０がＮｃｈ差動対（１１２、１１１）又はＰｃｈ差動対（１１５、１１４）のいずれか一方のみの場合でも、ＰＭＯＳトランジスタ１２１のゲート電位及びＮＭＯＳトランジスタ１２２のゲート電位の変動に寄与するため、両方の差動対を備えた構成と同様の作用を生じる。
以上より、本実施例の出力回路１００Ａでは、制御回路７０のＰＭＯＳトランジスタ１７１がクランプ素子として機能し、出力段（出力増幅回路２０）のトランジスタ１２１，１２２のゲート電圧が正極側電源電圧範囲を逸脱するのを防ぐことにより、出力信号の遅延が回避される。
また、第１の浮遊電流源回路５０において、ＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２のソース同士が接続され、ＮＭＯＳトランジスタ１５１のドレインが第１のカレントミラー回路３０の入力ノードＮ１に接続され、ＰＭＯＳトランジスタ１５２のドレインが第２のカレントミラー回路４０の入力ノードＮ３に接続されている。トランジスタ１５１及び１５２のそれぞれのゲートに供給されるバイアス電圧ＢＮ３、ＢＰ３は、例えば中位電源電圧ＶＭＬを基準として生成された電圧が供給され、トランジスタ１５１及び１５２の共通ソースが中位電源電圧ＶＭＬ付近の電位となるように制御される。この構成によれば、第１の浮遊電流源回路５０は、高位電源電圧ＶＤＤや低位電源電圧ＶＳＳや中位電源電圧ＶＭＬの電源ノイズに対しても安定したアンプ動作を行うことができる。具体的には、高位電源電圧ＶＤＤが大きく電圧降下（電圧ドロップ）した場合、第１のカレントミラー回路３０の入力ノードＮ１の電位にも電圧降下が生じる。しかし、ＮＭＯＳトランジスタ１５１のゲート電圧、ソース電位はドレイン（ノードＮ１）の電位変動に依らないため、ノードＮ１が変動しても定電流を安定的に流すことができる。同様に、ＰＭＯＳトランジスタ１５２のゲート電圧、ソース電位はドレイン（ノードＮ３）の電位変動に依らないため、低位電源電圧ＶＳＳの電源ノイズによりノードＮ３が変動しても定電流を安定的に流すことができる。一方、中位電源電圧ＶＭＬの電源ノイズにより、バイアス電圧ＢＮ３、ＢＰ３が変動しても、トランジスタ１５１及び１５２の共通ソースも追随するため、定電流を安定的に流すことができる。したがって第１の浮遊電流源回路５０を備えた出力回路１００Ａは、安定的なアンプ動作を常に行うことが可能である。
また、本実施例の出力回路１００Ａでは、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２のゲートと制御回路７０のＰＭＯＳトランジスタ１７１のゲートとが共通に接続され、共通のバイアス電圧ＢＰ３の供給を受ける。従って、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２及び制御回路７０のＰＭＯＳトランジスタ１７１に別個にバイアス電圧を供給する場合と比べて、バイアス信号（バイアス線）の数が少ない。
図２は、比較例としての出力回路を示す図である。本実施例の出力回路１００Ａとは異なり、第１の浮遊電流源回路５０が、第２の浮遊電流源回路６０と同様の構成を有する。すなわち、ＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２が、第１のカレントミラー回路３０の入力ノードＮ１と第２のカレントミラー回路４０の入力ノードＮ３との間に並列に接続されている。この構成において、高位電源電圧ＶＤＤのノイズによりノードＮ１の電位が変動すると、ノードＮ１にソースが接続されているＰＭＯＳトランジスタ１５２で制御する電流が変動して、正常なアンプ動作ができなくなる場合がある。同様に、低位電源電圧ＶＳＳのノイズによりノードＮ３の電位が変動すると、ノードＮ３にソースが接続されているＮＭＯＳトランジスタ１５１で制御する電流が変動して、正常なアンプ動作ができなくなる場合がある。また、制御回路７０のＰＭＯＳトランジスタのゲートには、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２に供給されるバイアス電圧ＢＰ３とは別の中位電源電圧ＶＭＬを基準としたバイアス電圧ＢＰ４が供給されている。従って、本実施例の出力回路１００Ａと比べてバイアス信号の数が多い。
以上のように、本実施例の出力回路１００Ａによれば、電源ノイズ等の変動を受けにくい安定的なアンプ動作を実現することができる。また、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２のゲートに供給されるバイアス電圧と制御回路７０のＰＭＯＳトランジスタ１７１のゲートに供給されるバイアス電圧とが共通化されているため、バイアス信号（バイアス線）の数を削減することができる。バイアス信号の削減は、交差配線とのカップリング等によるノイズの影響のリスクを低減し、設計容易性を高める効果を有する。
図３は、本発明の実施例２の出力回路１００Ｂの構成を示す図である。出力回路１００Ｂは、差動入力段１０と、出力増幅回路２０と、第１のカレントミラー回路３０と、第２のカレントミラー回路４０と、第１の浮遊電流源回路５０と、第２の浮遊電流源回路６０と、制御回路７０と、を備える。
また、出力回路１００Ｂは、差動入力段１０に接続された入力端子Ｔ１と、出力増幅回路２０に接続された出力端子Ｔ２と、高位電源ＶＤＤ、中位電源ＶＭＨ及び低位電源ＶＳＳの供給を受ける各電源端子と、を有する。中位電源ＶＭＨは、高位電源ＶＤＤ及び低位電源ＶＳＳの中間の電圧値を有する電圧である。
本実施例の出力回路１００Ｂは、出力増幅回路２０及び制御回路７０の構成において、実施例１の出力回路１００Ａと異なる。差動入力段１０、第１のカレントミラー回路３０、第２のカレントミラー回路４０、第１の浮遊電流回路５０及び第２の浮遊電流回路６０の構成については、実施例１の出力回路１００Ａと同様であるため、説明を省略する。
出力増幅回路２０は、ＶＭＨ電源端子とＶＳＳ電源端子との間に直列接続されたＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２から構成される。ＰＭＯＳトランジスタ１２１は、ソースがＶＭＨ電源端子に接続され、ドレインが出力端子Ｔ２に接続され、ゲートが第２の浮遊電流源回路６０の一端及び制御回路７０の他端に接続されている。ＮＭＯＳトランジスタ１２２は、ソースがＶＳＳ電源端子に接続され、ドレインがＰＭＯＳトランジスタ１２１のドレイン及び出力端子Ｔ２に接続され、ゲートが第２のカレントミラー回路４０の出力ノードＮ４及び第２の浮遊電流源回路６０の他端に接続されている。
制御回路７０は、ＮＭＯＳトランジスタ１７１から構成されている。ＮＭＯＳトランジスタ１７１のソースは、第２の浮遊電流源回路６０の一端とＰＭＯＳトランジスタ１２１のゲートとを接続する接続ノードＮ２Ａに接続されている。ＮＭＯＳトランジスタ１７１のドレインは、第１のカレントミラー回路３０の出力ノードＮ２を介してＰＭＯＳトランジスタ１３４のドレインに接続されている。ＮＭＯＳトランジスタ１７１のゲートは、第１の浮遊電流回路５０のＮＭＯＳトランジスタ１５１のゲートに接続され、バイアス電圧ＢＮ３が供給される。
バイアス電圧ＢＮ３は、中位電源ＶＭＨに応じた電圧信号であり、中位電源ＶＭＨの電圧よりもＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）程度高い電圧（すなわち、ＶＭＨ＋Ｖｔｈ）である。バイアス電圧ＢＮ３は、制御回路７０のＮＭＯＳトランジスタ１７１のゲート及び第１の浮遊電流源回路５０のＮＭＯＳトランジスタ１５１のゲートに共通のバイアス電圧として供給される。
次に、本実施例の出力回路１００Ｂの動作について説明する。
大画面の液晶表示装置のデータ線等の重い容量負荷を高速に駆動（カラム反転駆動）する場合、例えば、中位電源電圧ＶＭＨ付近の負極電圧が入力端子Ｔ１に入力された初期状態から、１データ期間の開始時に低位電源電圧ＶＳＳ付近の負極電圧が出力回路１００Ｂの入力端子Ｔ１に入力されると、出力端子Ｔ２とＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２の接続端とを結ぶ出力ラインＬ１の放電動作が行われる。具体的には、１データ期間の開始直後の出力端子Ｔ２の出力電圧ＶＯは初期状態の中位電源電圧ＶＭＨ付近の負極電圧で、入力端子Ｔ１の入力信号ＶＩが低位電源電圧ＶＳＳ付近の負極電圧へと変化する。これにより入力電圧ＶＩ及び出力電圧ＶＯを受けるＮｃｈ差動対のＮＭＯＳトランジスタ１１２、１１１の電流はそれぞれ減少、増加し、同じく入力電圧ＶＩ及び出力電圧ＶＯを受けるＰｃｈ差動対のＰＭＯＳトランジスタ１１５、１１４の電流はそれぞれ増加、減少する。カレントミラー回路３０及び４０の作用は出力回路１００Ａ（図１）と同様であり、Ｎｃｈ差動対（１１２、１１１）の差動電流に応じて第１のカレントミラー回路３０の出力電流が増加し、Ｐｃｈ差動対（１１５、１１４）の差動電流に応じて第２のカレントミラー回路３０の出力電流が減少又は遮断されることにより、ノードＮ２、Ｎ４は共に上昇する。また制御回路７０及び第２の浮遊電流源回路６０を介してノードＮ２、Ｎ４にそれぞれ接続されるノードＮ２Ａも上昇する。これにより、ノードＮ２Ａにゲートが接続された出力増幅回路２０のＰＭＯＳトランジスタ１２１の電流が減少又は遮断され、ノードＮ４にゲートが接続された出力増幅回路２０のＮＭＯＳトランジスタ１２２の電流が増加し、出力端子ＴＯに対する放電作用により出力電圧ＶＯは低下する。
ここで出力増幅回路２０のＰＭＯＳトランジスタ１２１のゲート電位（すなわち、接続ノードＮ２Ａの電位）が中位電源電圧ＶＭＨからさらに上昇しようとすると（すなわち、ＮＭＯＳトランジスタ１７１のソース電位が中位電源電圧ＶＭＨより上昇しようとすると）、ＮＭＯＳトランジスタ１７１のゲート・ソース間電圧が閾値電圧以下となるところで、ＮＭＯＳトランジスタ１７１がオフとなる。これにより、高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳの間の電流パス（ＰＭＯＳトランジスタ１３２、１３４、ＮＭＯＳトランジスタ１７１、第２の浮遊電流源回路６０、ＮＭＯＳトランジスタ１４４及び１４２を流れる電流）が遮断される。
従って、接続ノードＮ２Ａの電位は、中位電源電圧ＶＭＨ付近に保持され、中位電源電圧ＶＭＨ以上には上昇しない。また、出力増幅回路２０のＮＭＯＳトランジスタ１２２のゲート電位も、中位電源電圧ＶＭＨ以上には上昇しない。すなわち、ＮＭＯＳトランジスタ１７１がオフとなることにより、出力増幅回路２０のＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２のゲート電位が負極側の電源電圧範囲（低位電源電圧ＶＳＳと中位電源電圧ＶＭＨとの間）を逸脱することが防止される。
この状態で次の１データ期間に切り替わり、中位電源電圧ＶＭＨ付近の負極電圧が入力端子Ｔ１へ入力されると、出力ラインＬ１の充電動作に速やかに切り替わる。具体的には、入力端子Ｔ１の入力信号ＶＩが中位電源電圧ＶＭＨ付近の負極電圧へと変化すると、入力電圧ＶＩ及び出力電圧ＶＯを受けるＮｃｈ差動対のＮＭＯＳトランジスタ１１２、１１１の電流はそれぞれ増加、減少し、Ｐｃｈ差動対のＰＭＯＳトランジスタ１１５、１１４の電流はそれぞれ減少、増加する。カレントミラー回路３０及び４０の作用は出力回路１００Ａ（図１）と同様であり、Ｎｃｈ差動対（１１２、１１１）の差動電流に応じて第１のカレントミラー回路３０の出力電流が減少又は遮断され、Ｐｃｈ差動対（１１５、１１４）の差動電流に応じて第２のカレントミラー回路３０の出力電流が増加することにより、ノードＮ２、Ｎ２Ａ、Ｎ４は共に低下する。したがって、ノードＮ２Ａ、ノードＮ４Ａ電位が、前の１データ期間で、出力安定状態まで戻りきれていない場合でも、負極側電源電圧範囲内であれば、速やかに出力安定状態時の電位まで低下し、更にノードＮ２Ａ及びノードＮ４の電位は低下し、ＮＭＯＳトランジスタ１２２はオフ状態となり、ＰＭＯＳトランジスタ１２１はオン状態（導通状態）となる。これにより、出力ラインＬ１の中位電源電圧ＶＭＨ付近への充電動作が速やかに開始される。
以上より、本実施例の出力回路１００Ｂでは、制御回路７０のＮＭＯＳトランジスタ１７１がクランプ素子として機能し、出力段（出力増幅回路２０）のトランジスタ１２１、１２２のゲート電圧が負極側電源電圧範囲を逸脱するのを防ぐことにより、出力信号の遅延が回避される。
また、実施例１の出力回路１００Ａと同様、本実施例の出力回路１００Ｂにおける第１の浮遊電流源回路５０は、ソース同士が互いに接続された直列接続のＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２から構成されている。従って、高位電源電圧ＶＤＤや低位電源電圧ＶＳＳや中位電源電圧ＶＭＨの電源ノイズに対しても安定したアンプ動作を行うことができる。
また、第１の浮遊電流源回路５０のＮＭＯＳトランジスタ１５１のゲートと制御回路７０のＮＭＯＳトランジスタ１７１のゲートとが共通に接続され、共通のバイアス電圧ＢＮ３の供給を受ける。従って、第１の浮遊電流源回路５０のＮＭＯＳトランジスタ１５１及び制御回路７０のＮＭＯＳトランジスタ１７１に別個にバイアス電圧を供給する場合と比べて、バイアス信号（バイアス線）の数を削減することができるため、交差配線とのカップリング等によるノイズの影響のリスクが低減され、設計容易性が高くなる。
図４は、本発明の実施例３の出力回路１００Ｃの構成を示す図である。出力回路１００Ｃは、差動入力段１０と、出力増幅回路２０と、第１のカレントミラー回路３０と、第２のカレントミラー回路４０と、第１の浮遊電流源回路５０と、第２の浮遊電流源回路６０と、制御回路７０と、を備える。
本実施例の出力回路１００Ｃは、第１のカレントミラー回路３０及び第２のカレントミラー回路４０が、実施例１のような低電圧カスコードカレントミラーではなく、１段のカレントミラーから構成されている点で、実施例１の出力回路１００Ａと異なる。
第１のカレントミラー回路３０は、ＰＭＯＳトランジスタ１３１及び１３２から構成されている。ＰＭＯＳトランジスタ１３１及び１３２は、ゲート同士が互いに接続され、ソースが共通してＶＤＤ電源端子に接続されている。また、ＰＭＯＳトランジスタ１３１はドレイン及びゲートが接続されている。ＰＭＯＳトランジスタ１３１のドレインは、入力ノードＮ１を介して第１の浮遊電流源回路５０の一端に接続されている。ＰＭＯＳトランジスタ１３２のドレインは、出力ノードＮ２を介して第２の浮遊電流源回路６０の一端に接続されている。
第２のカレントミラー回路４０は、ＮＭＯＳトランジスタ１４１及び１４２から構成されている。ＮＭＯＳトランジスタ１４１及び１４２は、ゲート同士が互いに接続され、ソースが共通してＶＳＳ電源端子に接続されている。また、ＮＭＯＳトランジスタ１４１はドレイン及びゲートが接続されている。ＮＭＯＳトランジスタ１４１のドレインは、入力ノードＮ３を介して第１の浮遊電流源回路５０の他端に接続されている。ＮＭＯＳトランジスタ１４２のドレインは、出力ノードＮ４を介して制御回路７０の他端に接続されている。
次に、本実施例の出力回路１００Ｃの動作について説明する。大画面の液晶表示装置のデータ線等の重い容量負荷を高速に駆動（カラム反転駆動）する場合、例えば、中位電源電圧ＶＭＬ付近の正極電圧が入力端子Ｔ１に入力された初期状態から、１データ期間の開始時に高位電源電圧ＶＤＤ付近の正極電圧が出力回路１００Ｃの入力端子Ｔ１に入力されると、出力端子Ｔ２とＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２の接続端とを結ぶ出力ラインＬ１の充電動作が行われる。具体的には、１データ期間の開始直後の出力端子Ｔ２の出力電圧ＶＯは初期状態の中位電源電圧ＶＭＬ付近の正極電圧で、入力端子Ｔ１の入力信号ＶＩが高位電源電圧ＶＤＤ付近の正極電圧へと変化する。これにより入力電圧ＶＩ及び出力電圧ＶＯを受けるＮｃｈ差動対のＮＭＯＳトランジスタ１１２、１１１の電流はそれぞれ減少、増加し、同じく入力電圧ＶＩ及び出力電圧ＶＯを受けるＰｃｈ差動対のＰＭＯＳトランジスタ１１５、１１４の電流はそれぞれ減少、増加する。
第１のカレントミラー回路３０の入力ノードＮ１の電位は、ＮＭＯＳトランジスタ１１１の電流の減少により上昇し、ＰＭＯＳトランジスタ１３１、１３２の電流は共に減少する。また、ＮＭＯＳトランジスタ１１２の電流は増加するため、第１のカレントミラー回路３０の出力ノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位は低電圧側へ引き下げられ、電流源回路６０を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き下げられる。
一方、第２のカレントミラー回路４０の入力ノードＮ３の電位は、ＰＭＯＳトランジスタ１１４の電流の増加により上昇し、ＮＭＯＳトランジスタ１４１、１４２の電流は共に増加する。また、ＰＭＯＳトランジスタ１１５の電流は減少するため、第２のカレントミラー回路４０の出力ノードＮ４の電位は低電圧側へ引き下げられ、電流制御回路７０のＰＭＯＳトランジスタ１７１を介してノードＮ４Ａ、すなわちＮＭＯＳトランジスタ１２２のゲート、の電位も引き下げられる。さらに電流源回路６０を介してノードＮ２、すなわちＰＭＯＳトランジスタ１２１のゲート、の電位も引き下げられる。すなわち、本実施例のカレントミラー回路３０及び４０は、出力回路１００Ａのカレントミラー回路３０及び４０と構成は異なるが、作用は同じである。また制御回路７０も出力回路１００Ａと同じ作用を有する。したがって、本実施例の出力回路１００Ｃも、実施例１の出力回路１００Ａと同様の動作を行い、同様の作用効果を奏する。
すなわち、出力ラインＬ１の充電動作において、出力増幅回路２０のＮＭＯＳトランジスタ１２２のゲート電位（接続ノードＮ４Ａの電位）が中位電源電圧ＶＭＬからさらに低下しようとすると、ＰＭＯＳトランジスタ１７１がオフとなり、高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳの間の電流パスが遮断される。接続ノードＮ４Ａの電位は、中位電源電圧ＶＭＬ付近に保持され、中位電源電圧ＶＭＬ以下には低下しない。従って、出力増幅回路２０（出力段）のＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２のゲート電圧が正極側の電源電圧範囲（高位電源電圧ＶＤＤと中位電源電圧ＶＭＬとの間）を逸脱することが防止され、中位電源電圧ＶＭＬの電圧レベルよりも低下することはないため、出力信号の遅延が回避される。
また、本実施例の第１の浮遊電流回路５０は、実施例１と同様、ソース同士が互いに接続された直列接続のＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２から構成されている。従って、高位電源電圧ＶＤＤや低位電源電圧ＶＳＳや中位電源電圧ＶＭＬの電源ノイズに対しても安定したアンプ動作を行うことができる。
また、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２のゲートと制御回路７０のＰＭＯＳトランジスタ１７１のゲートとが共通に接続され、共通のバイアス電圧ＢＰ３の供給を受ける。従って、第１の浮遊電流源回路５０のＰＭＯＳトランジスタ１５２及び制御回路７０のＰＭＯＳトランジスタ１７１に別個にバイアス電圧を供給する場合と比べて、バイアス信号（バイアス線）の数を削減することができるため、交差配線とのカップリング等によるノイズの影響のリスクが低減され、設計容易性が高くなる。
図５は、本発明の実施例４の出力回路１００Ｄの構成を示す図である。出力回路１００Ｄは、差動入力段１０と、出力増幅回路２０と、第１のカレントミラー回路３０と、第２のカレントミラー回路４０と、第１の浮遊電流源回路５０と、第２の浮遊電流源回路６０と、制御回路７０と、を備える。
本実施例の出力回路１００Ｄは、第１のカレントミラー回路３０及び第２のカレントミラー回路４０が、実施例２のような低電圧カスコードカレントミラーではなく、１段のカレントミラーから構成されている点で、実施例２の出力回路１００Ｄと異なる。
第１のカレントミラー回路３０は、ＰＭＯＳトランジスタ１３１及び１３２から構成されている。ＰＭＯＳトランジスタ１３１及び１３２は、ゲート同士が互いに接続され、ソースが共通してＶＤＤ電源端子に接続されている。また、ＰＭＯＳトランジスタ１３１はドレイン及びゲートが接続されている。ＰＭＯＳトランジスタ１３１のドレインは、入力ノードＮ１を介して第１の浮遊電流源回路５０の一端に接続されている。ＰＭＯＳトランジスタ１３２のドレインは、出力ノードＮ２を介して制御回路７０の一端に接続されている。
第２のカレントミラー回路４０は、ＮＭＯＳトランジスタ１４１及び１４２から構成されている。ＮＭＯＳトランジスタ１４１及び１４２は、ゲート同士が互いに接続され、ソースが共通してＶＳＳ電源端子に接続されている。また、ＮＭＯＳトランジスタ１４１はドレイン及びゲートが接続されている。ＮＭＯＳトランジスタ１４１のドレインは、入力ノードＮ３を介して第１の浮遊電流源回路５０の他端に接続されている。ＮＭＯＳトランジスタ１４２のドレインは、出力ノードＮ４を介して第２の浮遊電流源回路６０の他端に接続されている。
本実施例のカレントミラー回路３０及び４０は、出力回路１００Ｂのカレントミラー回路３０及び４０と同じ作用を有する。また制御回路７０も出力回路１００Ｂと同じ作用を有する。したがって、本実施例の出力回路１００Ｄは、実施例２の出力回路１００Ｂと同様の動作を行い、同様の作用効果を奏する。
すなわち、出力増幅回路２０のＰＭＯＳトランジスタ１２１のゲート電位（接続ノードＮ４Ａの電位）が中位電源電圧ＶＭＨからさらに上昇しようとすると、ＮＭＯＳトランジスタ１７１がオフとなり、高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳの間の電流パスが遮断される。接続ノードＮ２Ａの電位は中位電源電圧ＶＭＨ付近に保持され、中位電源電圧ＶＭＨ以上には上昇しない。従って、出力増幅回路２０（出力段）のＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２のゲート電圧が負極側の電源電圧範囲（低位電源電圧ＶＳＳと中位電源ＶＭＨ電圧との間）を逸脱することが防止され、中位電源電圧ＶＭＨよりも上昇することはないため、出力信号の遅延が回避される。
また、本実施例の第１の浮遊電流回路５０は、実施例２と同様、ソース同士が互いに接続された直列接続のＮＭＯＳトランジスタ１５１及びＰＭＯＳトランジスタ１５２から構成されている。従って、高位電源電圧ＶＤＤや低位電源電圧ＶＳＳや中位電源電圧ＶＭＨの電源ノイズに対しても安定したアンプ動作を行うことができる。
また、第１の浮遊電流源回路５０のＮＭＯＳトランジスタ１５１のゲートと制御回路７０のＮＭＯＳトランジスタ１７１のゲートとが共通に接続され、共通のバイアス電圧ＢＮ３の供給を受ける。従って、第１の浮遊電流源回路５０のＮＭＯＳトランジスタ１５１及び制御回路７０のＮＭＯＳトランジスタ１７１に別個にバイアス電圧を供給する場合と比べて、バイアス信号（バイアス線）の数を削減することができるため、交差配線とのカップリング等によるノイズの影響のリスクが低減され、設計容易性が高くなる。
図６は、本発明の実施例５のバイアス回路２００Ａの構成を示す図である。バイアス回路２００Ａは、例えば実施例１の出力回路１００Ａ（図１）及び実施例３の出力回路１００Ｃ（図４）にバイアス電圧ＢＮ３及びＢＰ３を供給する回路である。
バイアス回路２００Ａは、ＰＭＯＳトランジスタ１８１と、定電流源１８２と、ＰＭＯＳトランジスタ１８３と、ＮＭＯＳトランジスタ１８４と、ＮＭＯＳトランジスタ１９１と、定電流源１９２と、を備える。
ＰＭＯＳトランジスタ１８１は、ソースがＶＭＬ電源端子に接続され、ドレインが定電流源１８２の一端に接続されている。ＰＭＯＳトランジスタ１８１のゲートとドレインは共通接続され、バイアス電圧ＢＰ３を出力する出力端子Ｔ４に接続されている。
定電流源１８２は、一端がＰＭＯＳトランジスタ１８１のドレインに接続され、他端がＶＳＳ電源端子に接続されている。
ＰＭＯＳトランジスタ１８３は、ソースがＮＭＯＳトランジスタ１９１のソースに接続され、ドレインがＮＭＯＳトランジスタ１８４のドレインに接続されている。ＰＭＯＳトランジスタ１８３のゲートは、バイアス電圧ＢＰ３を出力する出力端子Ｔ４に接続されている。
ＮＭＯＳトランジスタ１８４は、ＰＭＯＳトランジスタ１８３とＶＳＳ電源端子との間に接続された負荷素子であり、ゲート及びドレインが共通にＰＭＯＳトランジスタ１８３のドレインに接続され、ソースがＶＳＳ電源端子に接続されている。
ＮＭＯＳトランジスタ１９１は、ドレインとゲートが共通接続され、ソースがＰＭＯＳトランジスタ１８３のソースに接続されている。ＮＭＯＳトランジスタ１９１のゲートは、バイアス電圧ＢＮ３を出力する出力端子Ｔ３に接続されている。
定電流源１９２は、一端がＶＤＤ電源端子に接続され、他端がＮＭＯＳトランジスタ１９１のドレインに接続されている。定電流源１８２及び１９２は、等しい電流値ｍＩ３を流すように設定されている。
バイアス回路２００Ａは、ＰＭＯＳトランジスタ１８１のドレインの電圧をバイアス電圧ＢＰ３として出力し、ＮＭＯＳトランジスタ１９１のドレインの電圧をバイアス電圧ＢＮ３として出力する。バイアス電圧ＢＰ３は、中位電源電圧ＶＭＬを基準に生成され、中位電源電圧ＶＭＬの電圧よりもＰＭＯＳトランジスタ１８１の閾値電圧の絶対値（｜Ｖｔｐ｜）程度低い電圧（ＶＭＬ−｜Ｖｔｐ｜）となる。
また、ＰＭＯＳトランジスタ１８１及び１８３はゲート電圧がともにバイアス電圧ＢＰ３となり、定電流源１８２及び１９２の電流値が等しい。このため、ＰＭＯＳトランジスタ１８３及びＮＭＯＳトランジスタ１９１の共通ソースの電位は、ほぼ中位電源電圧ＶＭＬとなる。このため、バイアス電圧ＢＮ３は、中位電源電圧ＶＭＬを基準に生成されたのと同等で、中位電源電圧ＶＭＬよりもＮＭＯＳトランジスタ１９１の閾値電圧（Ｖｔｈ）程度高い電圧（ＶＭＬ＋Ｖｔｎ）となる。
これにより、バイアス電圧ＢＰ３及びＢＮ３が供給される図１及び図４の第１の浮遊電流源回路５０は、バイアス回路２００Ａで設定される定電流を安定的に流すことができる。また、バイアス電圧ＢＰ３により、図１及び図４の制御回路７０のクランプ動作を実現することができる。
なお、図６のバイアス回路２００Ａでは、負荷素子が、ソースがＶＳＳ電源端子に接続され、ドレイン及びゲートが共通接続（ダイオード接続）され且つＰＭＯＳトランジスタ１８３のドレインに接続されたＮＭＯＳトランジスタ１８４から構成されている。しかし、抵抗素子等により負荷素子を構成しても良い。
また、中位電源電圧ＶＭＬ及び中位電源電圧ＶＭＨが同一の電源電圧（例えば、ＶＤＤ／２）である場合、本実施例のバイアス回路２００Ａを、実施例２の出力回路１００Ｂ（図３）及び実施例４の出力回路１００Ｄ（図５）にバイアス電圧ＢＮ３及びＢＰ３を供給する回路として適用することができる。すなわち、図２及び図５の第１の浮遊電流源回路５０は、バイアス回路２００Ａで設定される定電流を安定的に流すことができる。また、バイアス電圧ＢＮ３により、図３及び図５の制御回路７０のクランプ動作を実現することができる。
なお、バイアス回路２００Ａを、複数の出力回路に対して共通にバイアス電圧ＢＰ３及びＢＮ３を供給する構成とすることも可能である。例えば、定電流源１８２及び１９２の電流値をｍ倍とし、ＰＭＯＳトランジスタ１８１、１８３及びＮＭＯＳトランジスタ１９１を夫々ｍ個並列に設けることにより、バイアス回路の電流供給能力をｍ倍にすることができる。
図７は、本発明の実施例６のバイアス回路２００Ｂの構成を示す図である。バイアス回路２００Ｂは、例えば実施例２の出力回路１００Ｂ（図３）及び実施例４の出力回路１００Ｄ（図５）にバイアス電圧ＢＮ３及びＢＰ３を供給する回路である。
バイアス回路２００Ｂは、ＰＭＯＳトランジスタ１８１と、定電流源１８２と、ＮＭＯＳトランジスタ１９１と、定電流源１９２と、ＮＭＯＳトランジスタ１９３と、ＰＭＯＳトランジスタ１９４と、を備える。
ＰＭＯＳトランジスタ１８１は、ソースがＮＭＯＳトランジスタ１９３のソースに接続され、ドレインが定電流源１８２の一端に接続されている。ＰＭＯＳトランジスタ１８１のゲートとドレインは、バイアス電圧ＢＰ３を出力する出力端子Ｔ４に接続されている。
定電流源１８２は、一端がＰＭＯＳトランジスタ１８１のドレインに接続され、他端がＶＳＳ電源端子に接続されている。
ＮＭＯＳトランジスタ１９１は、ソースがＶＭＨ電源端子に接続され、ドレインが定電流源１９２の他端に接続されている。ＮＭＯＳトランジスタ１９１のゲートとドレインは、バイアス電圧ＢＮ３を出力する出力端子Ｔ３に接続されている。
定電流源１９２は、一端がＶＤＤ電源端子に接続され、他端がＮＭＯＳトランジスタ１９１のドレインに接続されている。定電流源１８２及び１９２は、等しい電流値ｍＩ３を流すように設定されている。
ＮＭＯＳトランジスタ１９３は、ドレインがＰＭＯＳトランジスタ１９４のドレインに接続され、ソースがＰＭＯＳトランジスタ１８１のソースに接続されている。ＮＭＯＳトランジスタ１９３のゲートは、バイアス電圧ＢＮ３を出力する出力端子Ｔ３に接続されている。
ＰＭＯＳトランジスタ１９４は、ＶＤＤ電源端子とＮＭＯＳトランジスタ１９３との間に接続された負荷素子であり、ゲート及びドレインが共通にＮＭＯＳトランジスタ１９３のドレインに接続され、ソースがＶＤＤ電源端子に接続されている。
バイアス回路２００Ｂは、ＮＭＯＳトランジスタ１９１のドレインの電圧をバイアス電圧ＢＮ３として出力し、ＰＭＯＳトランジスタ１８１のドレインの電圧をバイアス電圧ＢＰ３として出力する。バイアス電圧ＢＮ３は、中位電源電圧ＶＭＨを基準に生成され、中位電源ＶＭＨの電圧よりもＮＭＯＳトランジスタ１９１の閾値電圧（Ｖｔｈ）程度高い電圧（ＶＭＨ＋Ｖｔｈ）となる。
また、ＮＭＯＳトランジスタ１９１及び１９３はゲート電圧がともにバイアス電圧ＢＮ３となり、定電流源１８２及び１９２の電流値が等しい。このため、ＮＭＯＳトランジスタ１９３及びＮＭＯＳトランジスタ１８１の共通ソースの電位は、ほぼ中位電源電圧ＶＭＨとなる。このため、バイアス電圧ＢＰ３は、中位電源電圧ＶＭＨを基準に生成されたのと同等で、中位電源電圧ＶＭＨよりもＰＭＯＳトランジスタ１８１の閾値電圧の絶対値（｜Ｖｔｐ｜）程度低い電圧（ＶＭＨ−｜Ｖｔｐ｜）となる。
これにより、バイアス電圧ＢＮ３及びＢＰ３が供給される図３及び図５の第１の浮遊電流源回路５０は、バイアス回路２００Ｂで設定される定電流を安定的に流すことができる。また、バイアス電圧ＢＮ３により、図３及び図５の制御回路７０のクランプ動作を実現することができる。
なお、図７のバイアス回路２００Ｂでは、負荷素子が、ソースがＶＤＤ電源端子に接続され、ドレイン及びゲートが共通接続（ダイオード接続）され且つＮＭＯＳトランジスタ１９３のドレインに接続されたＰＭＯＳトランジスタ１９４から構成されている。しかし、抵抗素子等により負荷素子を構成しても良い。
また、中位電源電圧ＶＭＬ及び中位電源電圧ＶＭＨが同一の電源電圧（例えば、ＶＤＤ／２）である場合、本実施例のバイアス回路２００Ｂを、実施例１の出力回路１００Ａ（図１）及び実施例３の出力回路１００Ｃ（図４）にバイアス電圧ＢＰ３及びＢＮ３を供給する回路として適用することができる。すなわち、図１及び図４の第１の浮遊電流源回路５０は、バイアス回路２００Ｂで設定される定電流を安定的に流すことができる。また、バイアス電圧ＢＰ３により、図１及び図４の制御回路７０のクランプ動作を実現することができる。
なお、バイアス回路２００Ｂを、複数の出力回路に対して共通にバイアス電圧ＢＮ３及びＢＰ３を供給する構成とすることも可能である。例えば、定電流源１８２及び１９２の電流値をｍ倍とし、ＰＭＯＳトランジスタ１８１、ＮＭＯＳトランジスタ１９１及び１９３を夫々ｍ個並列に設けることにより、バイアス回路の電流供給能力をｍ倍にすることができる。
図８は、本発明の実施例７の液晶表示装置のデータドライバ３００の要部構成を示す図である。データドライバ３００は、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフタ群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、バイアス電圧発生回路８０７と、を含んで構成される。
シフトレジスタ８０１は、スタートパルスＳＰ及びクロック信号ＣＬＫに基づいて、データレジスタ／ラッチ８０２におけるデータラッチのタイミングを決定し、タイミング信号をデータレジスタ／ラッチ８０２に供給する。
データレジスタ／ラッチ８０２は、シフトレジスタ８０１から供給されたタイミング信号に基づいて、入力された映像デジタルデータＶＤを各出力単位のデジタルデータ信号に展開し、所定の出力数毎にラッチする。データレジスタ／ラッチ８０２は、ラッチしたデジタルデータ信号を制御信号ＣＳに応じてレベルシフタ群８０３に供給する。
レベルシフタ群８０３は、データレジスタ／ラッチ８０２から供給された各出力単位のデジタルデータ信号を低振幅信号から高振幅信号に変換し、デコーダ回路群８０５に供給する。
参照電圧発生回路８０４は、複数の参照電圧（参照電圧群）を生成し、デコーダ回路群８０５に供給する。
デコーダ回路群８０５は、レベルシフタ群８０３から供給されたデジタルデータ信号に応じた参照電圧を、出力毎に参照電圧発生回路８０４から供給された参照電圧群から選択する。
出力回路群８０６は、実施例１〜４の出力回路（図１、３、４及び５の出力回路１００Ａ〜１００Ｄのいずれか）を出力数に対応して複数備えた構成を有する。出力回路群８０６は、出力毎に、デコーダ回路群８０５の対応するデコーダで選択された１つ又は複数の参照電圧の入力を受け、入力された参照電圧に対応した階調信号を増幅して、液晶表示装置（図示せず）のデータ線を駆動する駆動電圧を出力する。出力回路群８０６の出力端子群は液晶表示装置の複数のデータ線に夫々接続されている。
バイアス電圧発生回路８０７は、実施例５又は６のバイアス回路（図６及び７のバイアス回路２００Ａ及び２００Ｂのいずれか）を含む。バイアス電圧発生回路８０７は、出力回路群８０６に含まれる複数の出力回路のうち、正極駆動アンプを構成する各出力回路（図１、４のバイアス回路１００Ａ及び１００Ｃ）に必要なバイアス電圧信号を供給する。特に、バイアス電圧発生回路８０７は、出力回路内の浮遊電流源回路５０にはバイアス電圧ＢＰ３及びＢＮ３を供給し、制御回路７０にはバイアス電圧ＢＰ３を供給する。
また、バイアス電圧発生回路８０７は、出力回路群８０６に含まれる複数の出力回路のうち、負極駆動アンプを構成する各出力回路（図２、５のバイアス回路１００Ｂ及び１００Ｄ）に必要なバイアス電圧信号を供給する。特に、バイアス電圧発生回路８０７は、出力回路内の浮遊電流源回路５０にはバイアス電圧ＢＰ３及びＢＮ３を供給し、制御回路７０にはバイアス電圧ＢＮ３を供給する。
シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路であり、低電圧（例えば０Ｖ／１．８Ｖ）で動作するように構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、表示素子を駆動するのに必要な基準電圧、中位電圧、高位電圧（例えば０Ｖ／９Ｖ／１８Ｖ）で動作するように構成され、対応する電源電圧が供給されている。
本実施例のデータドライバ３００は、実施例１〜４の各実施例の出力回路（１００Ａ〜１００Ｄ）及び実施例５及び６のバイアス回路（２００Ａ、２００Ｂ）を備えて構成される。従って、本実施例によれば、出力回路の出力端子に接続されるデータ線の充電時及び放電時の遅延を抑制し、電源ノイズ等に強い高品質なデータドライバを実現することができる。
以上のように、本発明によれば、バイアス線の増加を抑えることによりノイズの影響を低減しつつ、出力信号の遅延を防止することが可能となる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、出力回路が定電流源１１３及び１１６を備え、バイアス回路が定電流源１８２及び１９２を備える構成について説明したが、これらの定電流源は、例えばソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとして構成されていても良い。
また、実施例１〜４の出力回路及び実施例５及び６のバイアス回路は、適宜組み合わせて用いることが可能である。
１０ 差動入力段
２０ 出力増幅回路
３０ 第１のカレントミラー回路
４０ 第２のカレントミラー回路
５０ 第１の浮遊電流源回路
６０ 第２の浮遊電流源回路
１００Ａ〜１００Ｄ 出力回路
２００Ａ、２００Ｂ バイアス回路

Claims (13)

  1. 差動増幅回路と、出力増幅回路と、制御回路と、入力信号の入力を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、前記第１の電源電圧及び前記第２の電源電圧の間の電圧値を有する第３の電源電圧が供給される第３の電源端子と、を備え、
    前記差動増幅回路は、
    前記入力信号と前記出力信号との差分に対応した差動電流を生成する差動入力段と、
    前記第１の電源端子に接続された、第１導電型のトランジスタ対を含む第１のカレントミラーと、
    前記第２の電源端子に接続された、前記第１導電型とは反対導電型の第２導電型のトランジスタ対を含む第２のカレントミラーと、
    前記第１のカレントミラーの入力ノード及び前記第２のカレントミラーの入力ノードの間に接続された第１の電流源回路と、
    前記第１のカレントミラーの出力ノード及び前記第２のカレントミラーの出力ノードの間に接続された第２の電流源回路と、
    を備え、
    前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の差動電流を受け、
    前記第１の電流源回路は、
    制御端子に第１のバイアス電圧を受ける第１導電型の第１トランジスタと、
    前記第１トランジスタと直列に接続され、制御端子に第２のバイアス電圧を受ける第２導電型の第２トランジスタと、
    を備え、
    前記出力増幅回路は、
    前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の電流源回路の一端との接続点に接続された第１導電型の第３トランジスタと、
    前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第２の電流源回路の他端に接続された第２導電型の第４トランジスタと、
    を備え、
    前記制御回路は、前記第２の電流源回路の他端と前記出力増幅回路の前記第４トランジスタの制御端子との接続点に第１端子が接続され、前記第２のカレントミラーの出力ノードに第２端子が接続され、前記第１のバイアス電圧を制御端子に受ける第１導電型の第５トランジスタを備える、
    ことを特徴とする出力回路。
  2. 差動増幅回路と、出力増幅回路と、制御回路と、入力信号の入力を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、前記第１の電源電圧及び前記第２の電源電圧の間の電圧値を有する第３の電源電圧が供給される第３の電源端子と、を備えた出力回路であって、
    前記差動増幅回路は、
    前記入力信号と前記出力信号との差分に対応した差動電流を生成する差動入力段と、
    前記第１の電源端子に接続された、第１導電型のトランジスタ対を含む第１のカレントミラーと、
    前記第２の電源端子に接続された、前記第１導電型とは反対導電型の第２導電型のトランジスタ対を含む第２のカレントミラーと、
    前記第１のカレントミラーの入力ノード及び前記第２のカレントミラーの入力ノードの間に接続された第１の電流源回路と、
    前記第１のカレントミラーの出力ノード及び前記第２のカレントミラーの出力ノードの間に接続された第２の電流源回路と、
    を備え、
    前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の差動電流を受け、
    前記第１の電流源回路は、
    制御端子に第１のバイアス電圧を受ける第１導電型の第１トランジスタと、
    前記第１トランジスタと直列に接続され、制御端子に第２のバイアス電圧を受ける第２導電型の第２トランジスタと、を有し、
    前記出力増幅回路は、
    前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第２の電流源回路の一端に接続された第１導電型の第３トランジスタと、
    前記第２の電源端子と前記出力端子との間に接続され、制御端子が前記第２のカレントミラーの出力ノードと前記第２の電流源回路の他端との接続点に接続された第２導電型の第４トランジスタと、
    を備え、
    前記制御回路は、前記第２の電流源回路の一端と前記出力増幅回路の前記第３トランジスタの制御端子との接続点に第１端子が接続され、前記第１のカレントミラーの出力ノードに第２端子が接続され、前記第２のバイアス電圧を制御端子に受ける第２導電型の第５トランジスタを有する、
    ことを特徴とする出力回路。
  3. 前記第３の電源端子に第１端子が接続され、第２端子及び制御端子が共通接続された第１導電型の第６トランジスタと、
    前記第６トランジスタの前記第２端子と前記第２の電源端子との間に接続された第１の電流源と、
    第２端子及び制御端子が共通接続された第２導電型の第７トランジスタと、
    前記第７トランジスタの前記第２端子と前記第１の電源端子との間に接続された第２の電流源と、
    第１端子が前記第７トランジスタの第１端子に接続され、制御端子が前記第６トランジスタの前記制御端子に接続された第１導電型の第８トランジスタと、
    前記第８トランジスタの第２端子と前記第２の電源端子との間に接続された負荷素子と、
    を含み、
    前記第６トランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給し、前記第７トランジスタの前記第２端子の電圧を前記第２のバイアス電圧として供給するバイアス回路を備えることを特徴とする請求項１又は２に記載の出力回路。
  4. 前記第３の電源端子に第１端子が接続され、第２端子及び制御端子が共通接続された第２導電型の第６トランジスタと、
    前記第６トランジスタの前記第２端子と前記第１の電源端子との間に接続された第１の電流源と、
    第２端子及び制御端子が共通接続された第１導電型の第７トランジスタと、
    前記第７トランジスタの前記第２端子と前記第２の電源端子との間に接続された第２の電流源と、
    第１端子が前記第７トランジスタの第１端子に接続され、制御端子が前記第６トランジスタの前記制御端子に接続された第２導電型の第８トランジスタと、
    前記第８トランジスタの第２端子と前記第１の電源端子との間に接続された負荷素子と、
    を含み、
    前記第６トランジスタの前記第２端子の電圧を前記第２のバイアス電圧として供給し、前記第７トランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給するバイアス回路を備えることを特徴とする請求項１又は２に記載の出力回路。
  5. 前記差動入力段は、
    前記第２の電源端子に一端が接続された第１の電流源と、
    共通接続された第１端子が前記第１の電流源の他端に接続され、制御端子が前記入力端子及び前記出力端子にそれぞれ接続され、第２端子が前記第１のカレントミラーの前記第１導電型のトランジスタ対にそれぞれ接続された第２導電型の差動トランジスタ対と、
    前記第１の電源端子に一端が接続された第２の電流源と、
    共通接続された第１端子が前記第２の電流源の他端に接続され、制御端子が前記入力端子及び前記出力端子にそれぞれ接続され、第２端子が前記第２のカレントミラーの前記第２導電型のトランジスタ対にそれぞれ接続された第１導電型の差動トランジスタ対と、
    を備えることを特徴とする請求項１又は２に記載の出力回路。
  6. 前記第１のカレントミラーは、
    第１端子が前記第１の電源端子に共通に接続され、制御端子が互いに接続された第１導電型の第１トランジスタ対と、
    第１端子が前記第１トランジスタ対の第２端子に夫々接続され、共通接続された制御端子に第３のバイアス電圧が印加される第１導電型の第２トランジスタ対と、
    を備え、
    前記第２トランジスタ対の一方のトランジスタの第２端子は、前記第１トランジスタ対の共通接続された制御端子に接続され、前記第１のカレントミラーの入力ノードをなし、
    前記第２トランジスタ対の他方のトランジスタの第２端子は、前記第１のカレントミラーの出力ノードをなし、
    前記差動入力段の前記第２導電型の差動トランジスタ対の第２端子は、前記第１のカレントミラーの前記第１導電型の第１トランジスタ対の第２端子にそれぞれ接続され、
    前記第２のカレントミラーは、
    第１端子が前記第２の電源端子に共通に接続され、制御端子が互いに接続された第２導電型の第３トランジスタ対と、
    第１端子が前記第３トランジスタ対の第２端子に夫々接続され、共通接続された制御端子に第４のバイアス電圧が印加される第１導電型の第４トランジスタ対と、
    を備え、
    前記第４トランジスタ対の一方のトランジスタの第２端子は、前記第３トランジスタ対の共通接続された制御端子に接続され、前記第２のカレントミラーの入力ノードをなし、
    前記第４トランジスタ対の他方のトランジスタの第２端子は、前記第２のカレントミラーの出力ノードをなし、
    前記差動入力段の前記第１導電型の差動トランジスタ対の第２端子は、前記第２のカレントミラーの前記第２導電型の第３トランジスタ対の第２端子にそれぞれ接続されている
    ことを特徴とする請求項５に記載の出力回路。
  7. 前記第１のカレントミラーは、第１端子が前記第１の電源端子に共通に接続され、制御端子が互いに接続された第１導電型の第１トランジスタ対を備え、
    前記第２のカレントミラーは、第１端子が前記第２の電源端子に共通に接続され、制御端子が互いに接続された第２導電型の第２トランジスタ対を備え、
    前記第１トランジスタ対の一方のトランジスタの第２端子は、前記第１トランジスタ対の共通接続された制御端子に接続され、前記第１の入力ノードをなすとともに、前記差動入力段の前記第２導電型の差動トランジスタ対の一方のトランジスタの第２端子に接続され、
    前記第１トランジスタ対の他方のトランジスタの第２端子は、前記第１の出力ノードをなすとともに、前記差動入力段の前記第２導電型の差動トランジスタ対の他方のトランジスタの第２端子に接続され、
    前記第２トランジスタ対の一方のトランジスタの第２端子は、前記第２トランジスタ対の共通接続された制御端子に接続され、前記第２の入力ノードをなすとともに、前記差動入力段の前記第１導電型の差動トランジスタ対の一方のトランジスタの第２端子に接続され、
    前記第２トランジスタ対の他方のトランジスタの第２端子は、前記第２の出力ノードをなすとともに、前記差動入力段の前記第１導電型の差動トランジスタ対の他方のトランジスタの第２端子に接続されている
    ことを特徴とする請求項５に記載の出力回路。
  8. 前記第２の電流源回路は、前記第１のカレントミラーの出力ノード及び前記第２のカレントミラーの出力ノードの間に並列に接続され、制御端子に第４のバイアス電圧を受ける第１導電型のトランジスタと、制御端子に第５のバイアス電圧を受ける第２導電型のトランジスタと、を備えることを特徴とする請求項１乃至７のいずれか１に記載の出力回路。
  9. 請求項１の前記出力回路において、前記第１導電型をＰ型、前記第２導電型をＮ型とし、前記第１の電源電圧を高電位電源電圧、前記第２の電源電圧を低電位電源電圧、前記第３の電源電圧を第１中間電源電圧とした正極出力回路と、
    請求項１の前記出力回路において、前記第１導電型をＮ型、前記第２導電型をＰ型とし、前記第１の電源電圧を前記低電位電源電圧、前記第２の電源電圧を前記高電位電源電圧、前記第３の電源電圧を第２中間電源電圧とした負極出力回路と、
    を備えることを特徴とする出力回路。
  10. 請求項１の前記出力回路において、前記第１導電型をＰ型、前記第２導電型をＮ型とし、前記第１の電源電圧を高電位電源電圧、前記第２の電源電圧を低電位電源電圧、前記第３の電源電圧を第１中間電源電圧とした正極出力回路と、
    請求項２の前記出力回路において、前記第１導電型をＰ型、前記第２導電型をＮ型とし、前記第１の電源電圧を前記高電位電源電圧、前記第２の電源電圧を前記低電位電源電圧、前記第３の電源電圧を第２中間電源電圧とした負極出力回路と、
    を備えることを特徴とする出力回路。
  11. 請求項１乃至１０のいずれか１に記載の出力回路を複数備えた出力回路群を備えることを特徴とするデータドライバ。
  12. 請求項１に記載の出力回路を複数備えた出力回路群を備え、
    前記第３の電源端子に第１端子が接続され、第２端子及び制御端子が共通接続された第１導電型の第６トランジスタと、
    前記第６トランジスタの前記第２端子と前記第２の電源端子との間に接続された第１の電流源と、
    第２端子及び制御端子が共通接続された第２導電型の第７トランジスタと、
    前記第７トランジスタの前記第２端子と前記第１の電源端子との間に接続された第２の電流源と、
    第１端子が前記第７トランジスタの第１端子に接続され、制御端子が前記第６トランジスタの前記制御端子に接続された第１導電型の第８トランジスタと、
    前記第８トランジスタの第２端子と前記第２の電源端子との間に接続された負荷素子と、
    を含み、
    前記第６トランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給し、前記第７トランジスタの前記第２端子の電圧を前記第２のバイアス電圧として供給するバイアス回路を、前記複数の出力回路に対して共通に少なくとも１つ備えることを特徴とするデータドライバ。
  13. 請求項２に記載の出力回路を複数備えた出力回路群を備え、
    前記第３の電源端子に第１端子が接続され、第２端子及び制御端子が共通接続された第２導電型の第６トランジスタと、
    前記第６トランジスタの前記第２端子と前記第１の電源端子との間に接続された第１の電流源と、
    第２端子及び制御端子が共通接続された第１導電型の第７トランジスタと、
    前記第７トランジスタの前記第２端子と前記第２の電源端子との間に接続された第２の電流源と、
    第１端子が前記第７トランジスタの第１端子に接続され、制御端子が前記第６トランジスタの前記制御端子に接続された第２導電型の第８トランジスタと、
    前記第８トランジスタの第２端子と前記第１の電源端子との間に接続された負荷素子と、
    を含み、
    前記第６トランジスタの前記第２端子の電圧を前記第２のバイアス電圧として供給し、前記第７トランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給するバイアス回路を、前記複数の出力回路に対して共通に少なくとも１つ備えることを特徴とするデータドライバ。
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