KR101663157B1 - 반전력 버퍼 증폭기 - Google Patents

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KR101663157B1
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Abstract

실시 예는 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들 및 상기 제1 증폭 블록의 출력에 의하여 제어되는 제1 출력 버퍼부 및 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부를 포함하며, 상기 제1 및 제2 증폭 블록들 각각은 제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 및 상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제1 및 제2 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러, 상기 제3 차동 전류가 제공되는 제3 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함하는 증폭부를 포함하며, 제어 신호에 응답하여 상기 제1 및 제2 증폭 블록들의 제2 및 제4 노드들은 상기 제1 및 제2 증폭 블록들의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속된다.

Description

반전력 버퍼 증폭기{A HALF POWER BUFFER AMPLIFIER}
실시 예는 반전력 버퍼 증폭기에 관한 것이다.
액정 표시 장치는 일반적으로 로우 및 칼럼으로 이루어지는 매트릭스 형태의 픽셀들을 포함한다. 각 픽셀은 박막 트랜지스터, 및 기판 상에 형성되는 픽셀 전극을 포함할 수 있다. 동일한 로우(row)의 박막 트랜지스터들의 게이트들은 게이트 라인을 통하여 함께 연결될 수 있고, 게이트 드라이버에 의하여 제어될 수 있다.
또한 동일한 칼럼의 박막 트랜지스터들의 소스들은 소스 라인을 통하여 함께 연결될 수 있고, 소스 드라이버에 의하여 제어될 수 있다.
액정 표시 장치의 해상도가 증가할수록, 많은 수의 출력 버퍼들이 소스 드라이버에 내장되어야 하고, 많은 버퍼들에 의한 전력 소모도 증가한다. 휴대용 기기에서는 액정 표시 장치의 전력 소모가 이용 가능한 런-타임(run time)을 결정하기 때문에 휴대용 기기의 액정 표시 장치에서는 저전력 버퍼가 필수 불가결하다.
도 6은 일반적인 하프 파워(half-power) 출력 버퍼를 나타낸다.
도 6을 참조하면, 제1 프레임(frame)에서는 스위칭부(15)의 선택적인 연결에 의하여 제1 채널(CH1)을 위한 제1 버퍼(11)는 제1 중간 전력(first half power), 예컨대, VDD2M ~ VDD2을 제1 출력(VOUT1)으로 출력할 수 있다. 이와 동시에 스위칭부(15)의 선택적인 연결에 의하여 제2 채널(CH2)을 위한 제2 버퍼(12)는 제2 중간 전력(second half power), 예컨대, VSS2 ~ VDD2M을 제2 출력(VOUT2)으로 출력할 수 있다.
제1 프레임 다음의 제2 프레임에서는 스위칭부(15)에 의하여 제1 버퍼(11)는 제1 중간 전력을 제2 출력(VOUT2)으로 출력할 수 있고, 제2 버퍼(12)는 제2 중간 전력을 제1 출력(VOUT1)으로 출력할 수 있다. 스위칭부(15)는 반전 극성 신호(POL)에 응답하여 스위칭될 수 있으며, 도트 반전을 구현할 수 있다.
서로 다른 버퍼들(11,12)로부터 발생하는 오프 셋들(offsets)은 적절히 제거될 수 없고, 이로 인하여 디스플레이 품질을 떨어뜨릴 수 있다. 예컨대, 제1 버퍼(11)와 제2 버퍼(12)의 오프 셋 방향이 반대일 경우, 오프 셋 특성이 누적되는 현상이 발생할 수 있다. 매칭 페어 사이즈(matching pair size)를 증가시킴으로써 오프 셋 특성을 개선할 수 있지만, 이로 인하여 칩 면적이 증가할 수 있다.
실시 예는 극성 반전시 비정상적인 출력이 나타나는 것을 방지할 수 있는 반전력 버퍼 증폭기를 제공한다.
실시 예에 따른 반전력 버퍼 증폭기는 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들; 및 상기 제1 증폭 블록의 출력에 의하여 제어되는 제1 출력 버퍼부 및 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부를 포함하며, 상기 제1 및 제2 증폭 블록들 각각은 제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 및 상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제1 및 제2 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러, 상기 제3 차동 전류가 제공되는 제3 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함하는 증폭부를 포함하며, 제어 신호에 응답하여 상기 제1 및 제2 증폭 블록들의 제2 및 제4 노드들은 상기 제1 및 제2 증폭 블록들의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속된다.
상기 제1 및 제2 출력 버퍼부들 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며, 상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며, 상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작을 수 있다.
상기 바이어스부는 상기 제1 전류 미러의 상기 제2 트랜지스터와 상기 제2 전류 미러의 상기 제6 트랜지스터 사이에 접속되는 제1 바이어스 회로; 및 상기 제1 전류 미러의 상기 제4 트랜지스터와 상기 제2 전류 미러의 상기 제8 트랜지스터 사이에 접속되는 제2 바이어스 회로를 포함할 수 있다.
상기 제어 신호는 반전 극성 신호일 수 있다.
상기 제1 증폭 블록의 제2 및 제4 노드들은 상기 제2 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속되고, 상기 제2 증폭 블록의 제2 및 제4 노드들은 상기 제1 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속될 수 있다.
상기 반전력 버퍼 증폭기는 상기 제어 신호에 응답하여 상기 제1 및 제2 증폭 블록들 중 어느 하나의 제2 및 제4 노드들을 상기 제1 및 제2 증폭 블록들 중 어느 하나의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속하고, 상기 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제2 및 제4 노드들을 상기 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속하는 스위칭부를 더 포함할 수 있다.
상기 제1 및 제2 출력 버퍼부들 각각의 출력은 상기 제1 및 제2 입력부들 중 대응하는 어느 하나에 피드백되어 제공될 수 있다.
상기 제1 및 제2 전류 미러는 캐스코드 전류 미러(cascode current mirror)일 수 있다.
상기 제1 및 제2 바이어스 회로들 각각은 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 상기 N형 트랜지스터와 상기 P형 트랜지스터의 게이트들 각각에는 바이어스 전압이 제공될 수 있다.
상기 반전력 버퍼 증폭기는 상기 제1 증폭 블록의 제2 노드와 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제1 스위치; 상기 제1 증폭 블록의 제4 노드와 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제2 스위치; 상기 제1 증폭 블록의 제2 노드와 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제3 스위치; 제1 증폭 블록의 제4 노드와 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제4 스위치; 상기 제2 증폭 블록의 제2 노드와 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제5 스위치; 상기 제2 증폭 블록의 제4 노드와 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제6 스위치; 상기 제2 증폭 블록의 제2 노드와 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제7 스위치; 및 상기 제2 증폭 블록의 제4 노드와 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제8 스위치를 더 포함하며, 상기 제1 내지 제8 스위치는 상기 제어 신호에 응답하여 스위칭될 수 있다.
다른 실시 예에 따른 반전력 버퍼 증폭기는 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들; 및 제1 및 제2 출력 노드들에 의하여 제어되는 제1 출력 버퍼부와 제3 및 제4 츨력 노드들에 의하여 제어되는 제2 출력 버퍼부를 포함하며, 상기 제1 및 제2 증폭 블록들 각각은 제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 제2 전원 전압과 제1 중간 노드 사이에서 직렬 연결되고, 상기 제1 차동 전류가 제공되는 제1 노드에서 서로 접속되는 제1 및 제2 트랜지스터들, 제2 전원 전압과 상기 제2 차동 전류가 제공되는 제2 노드 사이에 접속되는 제3 트랜지스터, 및 상기 제1 출력 노드에 접속되는 제4 트랜지스터를 포함하며, 상기 제1 및 제3 트랜지스터들의 게이트들은 서로 접속되고, 상기 제2 및 제4 트랜지스터들의 게이트들은 서로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 제1 중간 노드에 접속되는 제1 전류 미러; 제1 전원 전압과 제2 중간 노드 사이에서 직렬 연결되고, 상기 제3 차동 전류가 제공되는 제3 노드에서 서로 접속되는 제5 및 제6 트랜지스터들, 제1 전원 전압과 상기 제4 차동 전류가 제공되는 제4 노드 사이에 접속되는 제7 트랜지스터, 및 상기 제2 출력 노드에 접속되는 제8 트랜지스터를 포함하며, 상기 제5 및 제7 트랜지스터들의 게이트들은 서로 접속되고, 상기 제6 및 제8 트랜지스터들의 게이트들은 서로 접속되고, 상기 제5 트랜지스터의 게이트는 상기 제2 중간 노드에 접속되는 제2 전류 미러; 및 상기 제1 및 제2 중간 노드들 사이, 및 상기 제1 및 제2 출력 노드들 사이에 접속되는 바이어스부를 포함하며, 제어 신호에 응답하여 상기 제1 및 제2 증폭 블록들 각각의 제2 및 제4 노드들은 상기 제1 및 제2 증폭 블록들 중 대응하는 어느 하나의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속된다.
상기 제1 증폭 블록의 제2 노드는 상기 제1 및 제2 증폭 블록들 중 어느 하나의 제4 트랜지스터의 제1 소스 및 드레인에 접속되고, 기 제1 증폭 블록의 제4 노드는 상기 제1 및 제2 증폭 블록들 중 어느 하나의 제8 트랜지스터의 제1 소스 및 드레인에 접속되고, 상기 제2 증폭 블록의 제2 노드는 상기 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제4 트랜지스터의 제1 소스 및 드레인에 접속되고, 상기 제2 증폭 블록의 제4 노드는 상기 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제8 트랜지스터의 제1 소스 및 드레인에 접속될 수 있다.
상기 반전력 증폭기는 상기 제어 신호에 응답하여 상기 제2 및 제4 노드들과 상기 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들을 선택적으로 접속시키는 스위칭부를 더 포함할 수 있다.
상기 제1 출력 버퍼부는 상기 제2 전원 전압과 제3 전원 전압 사이에 직렬 연결되는 P형 트랜지스터 및 N형 트랜지스터를 포함하며, 상기 제2 출력 버퍼부는 상기 제1 전원 전압과 상기 제3 전원 전압 사이에 직렬 연결되는 P형 트랜지스터 및 N형 트랜지스터를 포함하며, 상기 제1 및 제2 증폭 블록들 각각의 제1 및 제2 출력 노드들은 상기 제1 및 제2 출력 버퍼부들 중 대응하는 어느 하나의 P형 및 N형 트랜지스터들의 게이트들 중 대응하는 어느 하나에 접속될 수 있다.
상기 바이어스부는 상기 제1 및 제2 중간 노드들 사이에 병렬 접속되고, 제1 바이어스 전압들에 기초하여 제어되는 N형 및 P형 트랜지스터들을 포함하는 제1 바이어스 회로; 및 상기 제1 및 제2 출력 노드들 사이에 병렬 접속되고, 제2 바이어스 전압들에 기초하여 제어되는 N형 및 P형 트랜지스터들을 포함하는 제2 바이어스 회로를 포함할 수 있다.
실시 예는 극성 반전시 비정상적인 출력이 나타나는 것을 방지할 수 있고, 반전력을 사용한 저전력 설계 및 소면적 설계가 가능하다.
도 1은 실시 예에 따른 반전력 버퍼 증폭기를 나타낸다.
도 2는 반전 극성 신호에 응답하여, 선택적인 연결에 따른 제1 및 제2 출력부들의 출력들의 파형을 나타낸다.
도 3은 도 1의 실시 예에 따른 제1 및 제2 출력부들의 출력들의 파형을 나타낸다.
도 4a는 도 1의 스위칭부에 의한 제2 및 제4 노드들과 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들의 제1 연결을 나타낸다.
도 4b는 도 1의 스위칭부에 의한 제2 및 제4 노드들과 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들 간의 제2 연결을 나타낸다.
도 5는 도 1에 도시된 스위칭부의 일 실시 예를 나타낸다.
도 6은 일반적인 하프 파워 출력 버퍼를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 반전력 버퍼 증폭기(100)를 나타낸다. 도 1의 반전력 버퍼 증폭기(100)는 액정 표시 장치의 소스 드라이버에 적용될 수 있으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 반전력 버퍼 증폭기(100)는 제1 및 제2 입력부들(110a, 11b), 제1 및 제2 증폭부들(120a, 120b), 제1 및 제2 출력 버퍼부들(130a, 130b), 및 스위치부(140)를 포함한다. 반전력 버퍼 증폭기(100)는 레일 투 레일(rail to rail) 증폭기를 포함할 수 있다. 제1 입력부(110a)와 제1 증폭부(120a)는 제1 증폭 블록을 구성할 수 있고, 제2 입력부(110b)와 제2 증폭부(120b)는 제2 증폭 블록을 구성할 수 있다.
"레일"은 공급 전원의 가장 높은 레벨(예컨대, VDD2) 또는 가장 낮은 레벨(예컨대, VSS2)을 의미할 수 있으며, "레일 투 레일 증폭기"는 풀 레인지(full range, 예컨대, VDD2 ~VSS2) 전원이 공급되는 연산 증폭기일 수 있고, 입력 전압 레벨은 공급 전원의 풀 레인지 내일 수 있다.
액정 표시 장치의 소스 드라이버는 도 1에 도시된 반전력 버퍼 증폭기(100)를 하나 이상 구비할 수 있다. 반전력 버퍼 증폭기(100)는 소스 드라이버에 의하여 구동되는 디스플레이 패널의 인접하는 2개의 채널들을 구동하는 출력들(VOUT1, VOUT2)을 발생할 수 있다. 여기서 채널은 디스플레이 패널의 픽셀을 구동하는 위한 소스 드라이버의 데이터 라인을 의미할 수 있다.
제1 및 제2 입력부들(110a) 각각은 상보적인 차동 입력 증폭기(complementary differential amplifier)일 수 있다. 예컨대, 제1 및 제2 입력부들(110a) 각각은 폴디드 캐스코드(Folded Cascode) 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함할 수 있다.
제1 입력부(110a)는 제1 및 제2 입력 신호들(INN1, INP1)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I1, I2, I3, I4)을 발생할 수 있다.
제2 입력부(110b)는 제1 및 제 입력 신호들(INN2, INP2)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I11, I12, I13, I14)을 발생할 수 있다.
제1 입력부(110a)는 제1 차동 증폭기, 및 제2 차동 증폭기를 포함할 수 있다.
예컨대, 제1 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 NMOS 트랜지스터들(Q1,Q2), 및 제2 레일(rail2)에 접속되고, 제1 바이어스 전압(VBN1)에 응답하여 제1 및 제2 NMOS 트랜지스터들(Q1,Q2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제1 바이어스부(Q3)를 포함할 수 있다.
제1 바이어스부(Q3)는 제1 바이어스 전압(VBN1)이 입력되는 게이트, 제2 레일(rail2)과 제1 및 제2 NMOS 트랜지스터들(Q1,Q2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 NMOS 트랜지스터로 구현될 수 있다. 제2 레일(rail2)은 제1 전원 전압(예컨대, VSS2)을 공급할 수 있다.
예컨대, 제2 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 PMOS 트랜지스터들(P1,P2), 및 제1 레일(rail1)에 접속되고, 제2 바이어스 전압(VBP1)에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1,P2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제2 바이어스부(P3)를 포함할 수 있다. 제2 바이어스부(P3)는 제2 바이어스 전압(VBP1)이 입력되는 게이트, 제1 레일(rail1)과 제1 및 제2 PMOS 트랜지스터들(P1,P2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제1 레일(rail1)은 제1 전원 전압(VSS2)보다 높은 제2 전원 전압(예컨대, VDD2)을 공급할 수 있다.
제1 NMOS 트랜지스터(Q1)와 제1 PMOS 트랜지스터(P1) 각각의 게이트에는 제1 입력 신호(INN1)가 함께 제공될 수 있고, 제2 NMOS 트랜지스터(Q2)와 제2 PMOS 트랜지스터(P2) 각각의 게이트에는 제2 입력 신호(INP1)가 함께 제공될 수 있다.
제1 및 제2 NMOS 트랜지스터들(Q1,Q2)의 드레인들은 후술하는 제1 전류 미러(122)의 제1 및 제2 노드들(N1, N2) 중 대응하는 어느 하나와 접속될 수 있다.
제1 및 제2 PMOS 트랜지스터들(P1,P2)의 드레인들은 후술하는 제2 전류 미러(124)의 제3 및 제4 노드들(N3, N4) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제1 차동 전류(I1)는 제1 NMOS 트랜지스터(Q1)의 드레인과 제1 노드(N1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 NMOS 트랜지스터(Q2)의 드레인과 제2 노드(N2) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 제1 PMOS 트랜지스터(P1)의 드레인과 제3 노드(N3) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 PMOS 트랜지스터(P2)의 드레인과 제4 노드(N4) 사이에 흐르는 전류일 수 있다.
제1 입력부(110a)와 제2 입력부(110b)는 동일한 구조를 가질 수 있다. 예컨대, 제2 입력부(110b)도 제1 및 제2 차동 증폭부를 포함할 수 있으며, 제1 입력부(110a)의 제1 내지 제4 차동 전류들, 및 제1 및 제2 차동 증폭부의 구조에 대한 설명은 제2 입력부(110b)에도 동일하게 적용될 수 있다.
제1 증폭부(120a)는 제1 내지 제4 차동 전류들(I1 내지 I4)에 기초하여, 제1 및 제2 출력 노드들(NO1, NO2)로부터 제어 신호들(VOPH, VONH)을 출력한다.
제1 증폭부(120a)는 제1 전류 미러(122), 제2 전류 미러(124), 및 제3 바이어스부(126)를 포함할 수 있다. 제1 및 제2 전류 미러들(122,124)은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있다.
제1 증폭부(120A)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 직렬 연결되는 제1 및 제2 트랜지스터들(M1,M2), 및 제2 차동 전류(I2)가 제공되는 제2 노드(N2)에서 직렬 연결되는 제3 및 제4 트랜지스터들(M3,M4)을 포함하는 제1 전류 미러(122), 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 직렬 연결되는 제5 및 제6 트랜지스터들(M5,M6), 및 제4 차동 전류(I4)가 제공되는 제4 노드(N4)에서 직렬 연결되는 제7 및 제8 트랜지스터들(M7,M8)을 포함하는 제2 전류 미러(124), 및 제1 전류 미러(122)와 상기 제2 전류 미러(124) 사이에 접속되는 바이어스부(126)를 포함할 수 있다.
제1 전류 미러(122)는 제1 및 제2 차동 전류들(I1, I2) 또는 바이어스 제어 전압(VBP2) 중 적어도 하나에 응답하여, 제1 출력부(130a)의 P형 트랜지스터(M9)를 제어하는 출력 노드(NO1)의 전압을 제어한다.
예컨대, 제1 전류 미러(122)는 제2 전원 전압(VDD2)과 제1 중간 노드(NP1) 사이에서 직렬 연결되고, 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 서로 접속되는 제1 및 제2 트랜지스터들(M1,M2), 제2 전원 전압(VDD2)과 제2 차동 전류(I2)가 제공되는 제2 노드(N2) 사이에 접속되는 제3 트랜지스터(M3), 및 제1 출력 노드(NO1)에 접속되는 제4 트랜지스터(M4)를 포함할 수 있다.
제1 및 제3 트랜지스터들(M1,M3)의 게이트들은 서로 접속될 수 있고, 제2 및 제4 트랜지스터들(M2,M4)의 게이트들은 서로 접속될 수 있고, 제1 트랜지스터(M1)의 게이트는 제1 중간 노드(NP1)에 접속될 수 있다.
제1 전류 미러(122)는 제1 레일(rail1)과 제1 중간 노드(NP1) 사이에 접속되는 직렬 연결되는 제1 및 제2 트랜지스터들(M1,M2), 및 제1 레일(rail1)과 제1 출력 노드(NO1) 사이에 접속되는 직렬 연결되는 제3 및 제4 트랜지스터들(M3,M4)을 포함할 수 있다.
제1 트랜지스터(M1)의 게이트는 제3 트랜지스터(M3)의 게이트와 접속되고, 제2 트랜지스터(M2)의 게이트는 제4 트랜지스터(M4)의 게이트와 접속되며, 제1 트랜지스터(M1)의 게이트는 제2 트랜지스터(M2)의 소스 또는 드레인에 접속될 수 있다.
제2 전류 미러(124)는 제3 및 제4 차동 전류들(I3, I4) 또는 바이어스 제어 전압(VBN2) 중 적어도 하나에 응답하여, 제1 출력부(130a)의 N형 트랜지스터(M10)를 제어하는 출력 노드(NO2)의 전압을 제어한다.
예컨대, 제2 전류 미러(124)는 제1 전원 전압(VSS2)과 제2 중간 노드(NP2) 사이에서 직렬 연결되고, 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 서로 접속되는 제5 및 제6 트랜지스터들(M5,M6), 제1 전원 전압(VSS2)과 제4 차동 전류(I4)가 제공되는 제4 노드(N4) 사이에 접속되는 제7 트랜지스터(M7), 및 제2 출력 노드(NO2)에 접속되는 제8 트랜지스터(M8)를 포함할 수 있다.
제5 및 제7 트랜지스터들(M5,M7)의 게이트들은 서로 접속될 수 있고, 제6 및 제8 트랜지스터들(M6,M8)의 게이트들은 서로 접속될 수 있고, 제5 트랜지스터(M5)의 게이트는 제2 중간 노드(NP2)에 접속될 수 있다.
제2 전류 미러(124)는 제2 레일(rail2)과 제2 중간 노드(NP2) 사이에 접속되는 직렬 연결되는 제5 및 제6 트랜지스터들(M5,M6), 및 제2 레일(rail2)과 제2 출력 노드(NO2) 사이에 접속되는 직렬 연결되는 제7 및 제8 트랜지스터들(M7,M8)을 포함할 수 있다.
제5 트랜지스터(M5)의 게이트는 제7 트랜지스터(M7)의 게이트와 접속되고, 제6 트랜지스터(M6)의 게이트는 제8 트랜지스터(M8)의 게이트와 접속되며, 제6 트랜지스터(M6)의 게이트는 제5 트랜지스터(M5)의 소스 또는 드레인에 접속될 수 있다.
제1 중간 노드(NP1) 및 제1 출력 노드(NO1)는 제1 전류 미러(122)와 제3 바이어스부(126) 간의 접속 노드일 수 있고, 제2 중간 노드(NP2) 및 제2 출력 노드(NO2)는 제2 전류 미러(124)와 제3 바이어스부(126) 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1)는 제2 트랜지스터(M2)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있고, 제1 출력 노드(NO1)는 제4 트랜지스터(M4)와 제2 바이어스 회로(126b) 간의 접속 노드일 수 있다. 또한 제2 중간 노드(NP2)는 제5 트랜지스터(M5)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있고, 제2 출력 노드(NO2)는 제7 트랜지스터(M7)와 제2 바이어스 회로(126b) 간의 접속 노드일 수 있다.
제1 전류 미러(122)의 제1 노드(N1)는 직렬 연결되는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 접속 노드이고, 제1 전류 미러(122)의 제2 노드(N2)는 직렬 연결되는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 접속 노드일 수 있다.
제2 전류 미러(124)의 제3 노드(N3)는 직렬 연결되는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)의 접속 노드이고, 제2 전류 미러(124)의 제4 노드(N4)는 직렬 연결되는 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 접속 노드일 수 있다.
제3 바이어스부(126)는 플로팅 전류원(floating current source)이라고도 하며, 제1 바이어스 회로(126a), 및 제2 바이어스 회로(126b)를 포함할 수 있다.
제1 바이어스 회로(126a)는 제1 전류 미러(122)의 제2 트랜지스터(M2)와 제2 전류 미러(124)의 제6 트랜지스터(M6) 사이에 접속될 수 있다.
제2 바이어스 회로(126b)는 제1 전류 미러(122)의 제4 트랜지스터(M4)와 제2 전류 미러(124)의 제8 트랜지스터(M8) 사이에 접속될 수 있다.
제1 바이어스 회로(126a)는 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 제1 바이어스 회로(126a)의 N형 트랜지스터와 P형 트랜지스터의 소스들 및 드레인들은 제1 중간 노드(NP1)와 제2 중간 노드(NP2) 사이에 각각 연결될 수 있다.
제1 바이어스 회로(126a)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 바이어스 전압들(VBN3, VBP3) 중 대응하는 어느 하나가 제공될 수 있다.
제2 바이어스 회로(126b)는 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 제2 바이어스 회로(126b)의 N형 트랜지스터와 P형 트랜지스터의 소스들 및 드레인들은 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 사이에 각각 연결될 수 있다.
제2 바이어스 회로(126b)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 바이어스 전압들(VBPH3, VBNH3) 중 대응하는 어느 하나가 제공될 수 있다.
제2 증폭부(120b)는 제1 내지 제4 차동 전류들(I11 내지 I4)에 기초하여, 제3 및 제4 출력 노드들(NO3, NO4)로부터 제어 신호들(VOPL, VBNL)을 출력한다.
제2 증폭부(120b)는 제1 전류 미러(122'), 제2 전류 미러(124'), 및 제3 바이어스부(126')를 포함할 수 있다. 제1 및 제2 전류 미러들(122',124')은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있다. 제2 증폭부(120b)는 제1 증폭부(120a)와 동일한 구조를 가질 수 있다.
제1 증폭부(120a)의 제1 내지 제4 노드들(N1 내지 N4), 제1 및 제2 중간 노드(NP1,NP2), 제1 및 제2 출력 노드들(NO1, NO2), 제1 내지 제4 차동 전류들(I1 내지 I4), 및 제1 증폭부(120a)의 출력들(NO1, NO2)에 대한 설명은 제2 증폭부(120b)에 동일하게 적용될 수 있다.
제1 출력 버퍼부(130a)는 직렬 연결되는 P형 트랜지스터(M9) 및 N형 트랜지스터(M10)를 포함하며, 일단은 제2 전원 전압(VDD2)에 연결되고, 나머지 다른 일단은 제3 전원 전압(VDD2M)에 연결된다.
예컨대, 제1 출력 버퍼부(130a)의 P형 트랜지스터(M9)의 제1 소스/드레인은 제2 전원 전압(VDD2)에 연결되고, P형 트랜지스터(M9)의 제2 소스/드레인은 N형 트랜지스터(M10)의 제1 소스/드레인에 연결되고, N형 트랜지스터(M10)의 제2 소스/드레인은 제3 전원 전압(VDD2M)에 연결될 수 있다.
제1 및 제2 증폭 블록들 각각의 제1 및 제2 출력 노드들(NO1 내지 NO4)은 제1 및 제2 출력 버퍼부들(130a,130b) 중 대응하는 어느 하나의 P형 및 N형 트랜지스터들의 게이트들 중 대응하는 어느 하나에 접속될 수 있다.
제1 증폭부(120a)의 제1 및 제2 출력 노드들(NO1, NO2)의 출력들(VOPH, VONH)은 제1 출력 버퍼부(130a)를 제어한다.
예컨대, 제1 증폭부(120a)의 제1 및 제2 출력 노드들(NO1, NO2)의 출력들(VOPH, VONH) 각각은 제1 출력 버퍼부(130a)의 P형 트랜지스터(M9) 및 N형 트랜지스터(M10)의 게이트들 중 대응하는 어느 하나에 제공될 수 있다.
제2 출력 버퍼부(130b)는 직렬 연결되는 P형 트랜지스터(M9') 및 N형 트랜지스터(M10')를 포함하며, 일단은 제3 전원 전압(VDD2M)에 연결되고, 나머지 다른 일단은 제1 전원 전압(VSS2)에 연결된다.
예컨대, 제2 출력 버퍼부(130b)의 P형 트랜지스터(M9')의 제1 소스/드레인은 제3 전원 전압(VDD2M)에 연결되고, P형 트랜지스터(M9')의 제2 소스/드레인은 N형 트랜지스터(M10')의 제1 소스/드레인에 연결되고, N형 트랜지스터(M10')의 제2 소스/드레인은 제1 전원 전압(VSS2)에 연결될 수 있다.
제2 증폭부(120b)의 제1 및 제2 출력 노드들(NO3, NO4)의 출력들(VOPL, VONL)은 제2 출력 버퍼부(130b)를 제어한다.
예컨대, 제2 증폭부(120b)의 제1 및 제2 출력 노드들(NO3, NO4)의 출력들(VOPL, VONL) 각각은 제2 출력 버퍼부(130b)의 P형 트랜지스터(M9') 및 N형 트랜지스터(M10')의 게이들 중 대응하는 어느 하나에 제공될 수 있다.
제1 출력부(130a)의 P형 트랜지스터(M9)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제2 전원 전압(VDD2)과 연결될 수 있다.
제1 출력부(130a)의 N형 트랜지스터(M10)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력부(130b)의 P형 트랜지스터(M9')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력부(130b)의 N형 트랜지스터(M10')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제1 전원 전압(VSS2)과 연결될 수 있다.
제1 및 제2 출력 버퍼부들(130a,130b) 각각의 출력은 제1 및 제2 입력부들(110a,110b) 중 대응하는 어느 하나에 피드백되어 제공될 수 있다.
제1 출력부(130a)의 출력(VOUT1)은 제1 입력부(110a)의 제2 입력 신호(INP1)로 피드백되어 제공될 수 있고, 제2 출력부(130b)의 출력(VOUT2)은 제2 입력부(110b)의 제2 입력 신호(INP2)로 피드백되어 제공될 수 있다.
반전 극성 신호(PL)에 기초하여, 제1 증폭 블록의 제2 및 제4 노드들(N2,N4)은 제2 증폭 블록의 제4 및 제8 트랜지스터들(M4',M8')의 제1 소스 및 드레인들에 선택적으로 접속될 수 있고, 제2 증폭 블록의 제2 및 제4 노드들(N12, N14)은 제1 증폭 블록의 제4 및 제8 트랜지스터들(M4,M8)의 제1 소스 및 드레인들에 선택적으로 접속될 수 있다.
예컨대, 반전 극성 신호(PL)에 기초하여, 제1 증폭 블록의 제2 노드는 제1 및 제2 증폭 블록들 중 어느 하나의 제4 트랜지스터의 제1 소스 및 드레인에 접속될 수 있고, 제1 증폭 블록의 제4 노드는 제1 및 제2 증폭 블록들 중 어느 하나의 제8 트랜지스터의 제1 소스 및 드레인에 접속될 수 있다.
또한 반전 극성 신호(PL)에 기초하여 제2 증폭 블록의 제2 노드는 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제4 트랜지스터의 제1 소스 및 드레인에 접속될 수 있고, 제2 증폭 블록의 제4 노드는 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제8 트랜지스터의 제1 소스 및 드레인에 접속될 수 있다.
스위칭부(140)는 반전 극성 신호(POL)에 응답하여, 제1 및 제2 증폭부들(120a, 120b) 각각의 제2 및 제4 노드들(N2와 N4, N12와 N14)을 제1 및 제2 증폭부들(120a, 120b) 각각의 제4 및 제8 트랜지스터들(M4와 M8, M4'와 M8')의 제1 소스 및 드레인들(101 내지 104)에 선택적으로 접속시킨다.
예컨대, 스위칭부(140)는 반전 극성 신호에 기초하여, 제1 및 제2 증폭 블록들 중 어느 하나의 제2 및 제4 노드들(N2와 N4, N12와 N14)을 제1 및 제2 증폭 블록들 중 어느 하나의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속할 수 있다. 이와 동시에 스위칭부(140)는 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제2 및 제4 노드들을 제1 및 제2 증폭 블록들 중 나머지 다른 하나의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속할 수 있다.
도 4a는 도 1의 스위칭부(140)에 의한 제2 및 제4 노드들(N2와 N4, N12와 N14)과 제4 및 제8 트랜지스터들(M4와 M8, M4'와 M8')의 제1 소스 및 드레인들(101 내지 104) 간의 제1 연결(connection)을 나타낸다.
도 4a를 참조하면, 디스플레이 장치의 제1 프레임(frame)일 때, 스위칭부(140)는 제1 증폭부(120a)의 제4 및 제8 트랜지스터들(M4와 M8)의 제1 소스 및 드레인(101, 102)을 제1 증폭부(120a)의 제2 및 제4 노드들(N2, N4)에 연결할 수 있다.
이와 동시에 스위칭부(140)는 제2 증폭부(120b)의 제4 및 제8 트랜지스터들(M4'와 M8')의 제1 소스 및 드레인(103, 104)을 제2 증폭부(120b)의 제2 및 제4 노드들(N12, N14)에 연결할 수 있다.
도 4b는 도 1의 스위칭부(140)에 의한 제2 및 제4 노드들(N2와 N4, N12와 N14)과 제4 및 제7 트랜지스터들(M4와 M8, M4'와 M8')의 제1 소스 및 드레인들(101 내지 104) 간의 제2 연결을 나타낸다.
도 4b를 참조하면, 디스플레이 장치의 제2 프레임(frame)일 때, 스위칭부(140)는 제1 증폭부(120a)의 제4 및 제8 트랜지스터들(M4와 M8)의 제1 소스 및 드레인(101, 102)을 제2 증폭부(120b)의 제2 및 제4 노드들(N12, N14)에 연결할 수 있다.
이와 동시에 스위칭부(140)는 제2 증폭부(120b)의 제4 및 제8 트랜지스터들(M4'와 M8')의 제1 소스 및 드레인(103, 104)을 제1 증폭부(120a)의 제2 및 제4 노드들(N2, N4)에 연결할 수 있다.
도 5는 도 1에 도시된 스위칭부(140)의 일 실시 예를 나타낸다.
도 5를 참조하면, 스위칭부(140)는 제1 내지 제8 스위치들(SW1 내지 SW4, SW1' 내지 SW4')를 포함한다.
예컨대, 제1 스위치(SW1)는 제1 증폭부(120a)의 제2 노드(N2)와 제1 증폭부(120a)의 제4 트랜지스터(M4)의 제1 소스 및 드레인(101) 사이에 접속될 수 있다.
제2 스위치(SW2)는 제1 증폭부(120a)의 제4 노드(N4)와 제1 증폭부(120a)의 제8 트랜지스터(M8)의 제1 소스 및 드레인(102) 사이에 접속될 수 있다.
제3 스위치(SW3)는 제1 증폭부(120a)의 제2 노드(N2)와 제2 증폭부(120b)의 제4 트랜지스터(M4')의 제1 소스 및 드레인(103) 사이에 접속될 수 있다.
제4 스위치(SW4)는 제1 증폭부(120a)의 제4 노드(N4)와 제2 증폭부(120b)의 제8 트랜지스터(M8')의 제1 소스 및 드레인(104) 사이에 접속될 수 있다.
제5 스위치(SW5)는 제2 증폭부(120b)의 제2 노드(N12)와 제2 증폭부(120b)의 제4 트랜지스터(M4')의 제1 소스 및 드레인(103) 사이에 접속될 수 있다.
제6 스위치(SW6)는 제2 증폭부(120b)의 제4 노드(N4)와 제2 증폭부(120b)의 제8 트랜지스터(M8')의 제1 소스 및 드레인(104) 사이에 접속될 수 있다.
제7 스위치(SW7)는 제2 증폭부(120b)의 제2 노드(N12)와 제1 증폭부(120a)의 제4 트랜지스터(M4)의 제1 소스 및 드레인(101) 사이에 접속될 수 있다.
제8 스위치(SW8)는 제2 증폭부(120b)의 제4 노드(N14)와 제1 증폭부(120a)의 제8 트랜지스터(M8)의 제1 소스 및 드레인(102) 사이에 접속될 수 있다.
제1 내지 제8 스위치들(SW1 내지 SW8)은 반전 극성 신호(POL)에 응답하여 스위칭될 수 있다.
디스플레이 장치의 제1 프레임(frame)일 때, 제1 및 제2 스위치들(SW1,SW2)과 제5 및 제6 스위치들(SW5,SW6)은 턴 온될 수 있고, 제3 및 제4 스위치들(SW1,SW2)과 제7 및 제8 스위치들(SW7,SW8)은 턴 오프될 수 있으며, 도 4a에서 설명한 제1 연결이 이루어질 수 있다.
반면에 디스플레이 장치의 제2 프레임(frame)일 때, 제1 및 제2 스위치들(SW1,SW2)과 제5 및 제6 스위치들(SW5,SW6)은 턴 오프될 수 있고, 제3 및 제4 스위치들(SW1,SW2)과 제7 및 제8 스위치들(SW7,SW8)은 턴 온될 수 있으며, 도 4b에서 설명한 제2 연결이 이루어질 수 있다.
도 2는 반전 극성 신호(POL)에 응답하여, 선택적인 연결에 따른 제1 및 제2 출력부들의 출력들의 파형을 나타낸다.
여기서 선택적인 연결은 제1 및 제2 증폭기들(120a,120b)의 출력 노드들(NO1과 NO2, NO3와 NO4)과 제1 및 제2 증폭기들(120a,120b)의 제2 바이어스 회로들(126b,126d)의 일단들 간의 선택적인 연결을 의미할 수 있다.
상기 선택적인 연결 방법은 도 4a 및 도 4b에서 설명한 바에 따를 수 있다.
이때 제1 및 제2 증폭기들(120a,120b)의 출력 노드들(NO1과 NO2, NO3와 NO4)은 도 4a 및 도 4b의 제1 및 제2 증폭기들(120a,120b)의 제2 및 제4 노드들(N2와 N4, N12와 N14)로 대체할 수 있다. 또한 제1 및 제2 증폭기들(120a,120b)의 제2 바이어스 회로들(126b,126d)의 일단들은 도 4a 및 도 4b의 제4 및 제8 트랜지스터들(M4와 M8, M4'와 M8')의 제1 소스 및 드레인들(101 내지 104)로 대체할 수 있다.
도 2를 참조하면, G1은 반전 극성 신호(POL)에 응답하여, 제2 전원 전압(VDD2)에 인접하는 출력 전압을 갖는 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1, VOUT2)을 나타낸다.
G2는 반전 극성 신호(POL)에 응답하여, 제3 전원 전압(VDD2M)에 인접하는 출력 전압을 갖는 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1, VOUT2)을 나타낸다.
G2를 참조하면, 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1, VOUT2)은 초기에 제2 전원 전압(VDD2)으로 상승하거나 또는 제1 전원 전압(VSS2)으로 하강한 후에 제3 전원 전압(VDD2M)으로 수렴 또는 스윙(swing)하는 것을 알 수 있다. 이러한 G2의 비정상적인 출력 특성으로 인하여 고주파 및 고해상도로 구현되는 디스플레이 장치의 동작시 디스플레이 패널의 화질 이상을 발생시킬 수 있다.
반전 극성 신호(POL)가 반전할 때, 제1 및 제2 출력부들(130a, 130b)을 제어하는 제1 및 제2 증폭부들(120a, 120b)의 출력 노드들(NO1과 NO2, NO3와 NO4)은 서로 자리를 바꾸도록 스위칭(swtching)될 수 있다.
제1 증폭부(120a)의 출력 노드들(NO1과 NO2)의 출력(VOPH와 VONH)과 제2 증폭부(120b)의 출력 노드들(NO3과 NO4)의 출력(VOPL와 VONL) 간에는 전위 차이가 있기 때문에, 일정한 스위칭 구간에서 제1 및 제2 출력부들(130a,130b)은 제어되지 못할 수 있고, 이로 인하여 디스플레이 패널의 화질 이상이 발생할 수 있다.
예컨대, 제1 출력부(130a)의 출력(VOUT1)을 제어하는 제1 및 제2 증폭부들(120a, 120b)의 출력 노드들(NO1과 NO2, 또는 NO3와 NO4)의 전위는 낮아질 수 있고, 제2 출력부(130b)의 출력(VOUT2)을 제어하는 제1 및 제2 증폭부들(120a, 120b)의 출력 노드들(NO3와 NO4, 또는 NO1과 NO2)의 전위는 높아질 수 있기 때문에, 일정 시간 동안 제1 및 제2 출력부들(130a, 130b)의 출력(VOUT1,VOU2)은 제2 전원 전압(VDD2) 및 제1 전원 전압(VSS2)으로 출력될 수 있다. 그 결과 제1 및 제2 출력부들의 출력은 제1 및 제2 전원 전압들(VSS2, VDD2)에서 입력 신호(INN1, INN2)의 전압 사이를 스윙하는 비정상적인 출력이 나타날 수 있다.
도 3은 도 1의 실시 예에 따른 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1,VOUT2)의 파형을 나타낸다. G3은 반전 극성 신호(POL)에 응답하여, 제2 전원 전압(VDD2)에 인접하는 출력 전압을 갖는 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1, VOUT2)을 나타내고, G4는 반전 극성 신호(POL)에 응답하여, 제3 전원 전압(VDD2M)에 인접하는 출력 전압을 갖는 제1 및 제2 출력부들(130a, 130b)의 출력들(VOUT1, VOUT2)을 나타낸다.
도 2에서는 제1 및 제2 증폭부들(130a, 130b) 각각의 출력 노드들(NO1와 NO2, NO3와 NO4)이 서로 자리를 바뀌는 스위칭 노드들이 된다.
반면에 실시 예에서는 제1 및 제2 증폭부들(130a, 130b) 각각의 제2 및 제4 노드들(N2와 N4, N12와 N14)이 반전 극성 신호(POL)에 응답하여 서로 자리를 바꾸는 스위칭 노드들이 된다.
일반적으로 제1 및 제2 증폭부(120a, 120b)의 출력 노드들(NO1와 NO2, NO3와 NO4)의 출력들(VOPH와 VONH, VOPL과 VONL)은 제1 및 제2 출력부들(130a,130b)을 직접적으로 제어하는 노드들이기 때문에, 제1 및 제2 증폭부(120a, 120b)의 출력 노드들(NO1와 NO2, NO3와 NO4)의 전위의 변화에 따른 제1 및 제2 출력부들(130a,130b)의 반응 또는 출력의 변화는 매우 민감할 수 있다.
실시 예의 스위칭 노드들인 제1 및 제2 증폭부들(120a, 120b) 각각의 제2 및 제4 노드들(N2와 N4, N12와 N14)은 제1 및 제2 전원 전압들(VSS2, VDD2)에 접속하는 트랜지스터들(M3, M8)의 드레인-소스 간의 전압에 의하여 제어되는 노드이기 때문에 제1 및 제2 증폭부들(120a, 120b)의 출력들(VOPH와 VONH, VOPL과 VONL)과 무관하게 거의 일정하게 유지되고, 노드들의 스위칭시 발생할 수 있는 스위칭 노이즈 및 전압 변동이 낮을 수 있다. 따라서 실시 예는 극성 반전시 제1 및 제2 증폭부들(120a, 120b) 각각의 제2 및 제4 노드들(N2와 N4, N12와 N14)이 서로 자리를 바꾸는 스위칭이 일어나더라도 제1 및 제2 출력부들(130a,130b)에는 비정상적인 출력이 나타나지 않을 수 있다.
도 3을 참조하면, 실시 예의 G3 및 G4에는 비정상적인 출력이 나타나지 않는 것을 알 수 있다.
상술한 바와 같이 실시 예는 극성 반전시 비정상적인 출력이 나타나는 것을 방지할 수 있다. 또한 제1 및 제2 입력부들(110a, 110b), 제1 및 제2 증폭기들(120a, 120b), 및 제1 및 제2 출력부들(130a, 130b)이 반전력 전원으로 구동될 수 있기 때문에, 실시 예는 반전력을 사용한 저전력 설계 및 소면적 설계가 가능할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110a, 110b: 제1 및 제2 입력부들 120a, 120b: 제1 및 제2 증폭부들
130a, 130b: 제1 및 제2 출력 버퍼부들 140: 스위치부,
SW1 내지 SW8: 스위치들.

Claims (15)

  1. 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들; 및
    상기 제1 증폭 블록의 출력에 의하여 제어되는 제1 출력 버퍼부 및 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부를 포함하며,
    상기 제1 및 제2 증폭 블록들 각각은,
    제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부;
    상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제1 및 제2 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러, 상기 제3 차동 전류가 제공되는 제3 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함하는 증폭부; 및
    제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 및 제4 노드들은 상기 제2 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 및 제4 노드들은 상기 제1 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속시키는 스위칭부를 포함하며,
    상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 및 제2 증폭부들 각각의 상기 제2 및 제4 노드들이 상기 제1 및 제2 증폭부들의 제4 및 제8 트랜지스터들에 대하여 자리를 바꾸어 연결되도록 스위칭하는 반전력 버퍼 증폭기.
  2. 제1항에 있어서,
    상기 제1 및 제2 출력 버퍼부들 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며,
    상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며,
    상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작은 반전력 버퍼 증폭기.
  3. 제1항에 있어서, 상기 바이어스부는,
    상기 제1 전류 미러의 상기 제2 트랜지스터와 상기 제2 전류 미러의 상기 제6 트랜지스터 사이에 접속되는 제1 바이어스 회로; 및
    상기 제1 전류 미러의 상기 제4 트랜지스터와 상기 제2 전류 미러의 상기 제8 트랜지스터 사이에 접속되는 제2 바이어스 회로를 포함하는 반전력 버퍼 증폭기.
  4. 제1항에 있어서,
    상기 제어 신호는 반전 극성 신호인 반전력 버퍼 증폭기.
  5. 제1항에 있어서, 상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 노드를 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제1 증폭 블록의 제4 노드를 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 노드를 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키는 반전력 버퍼 증폭기.
  6. 제1항에 있어서, 상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 노드를 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제1 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 노드를 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키는 반전력 버퍼 증폭기.
  7. 제1항에 있어서,
    상기 제1 및 제2 출력 버퍼부들 각각의 출력은 상기 제1 및 제2 입력부들 중 대응하는 어느 하나에 피드백되어 제공되는 반전력 버퍼 증폭기.
  8. 제1항에 있어서,
    상기 제1 및 제2 전류 미러는 캐스코드 전류 미러(cascode current mirror)인 반전력 버퍼 증폭기.
  9. 제3항에 있어서,
    상기 제1 및 제2 바이어스 회로들 각각은 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 상기 N형 트랜지스터와 상기 P형 트랜지스터의 게이트들 각각에는 바이어스 전압이 제공되는 반전력 버퍼 증폭기.
  10. 제1항에 있어서, 상기 스위칭부는,
    상기 제1 증폭 블록의 제2 노드와 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제1 스위치;
    상기 제1 증폭 블록의 제4 노드와 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제2 스위치;
    상기 제1 증폭 블록의 제2 노드와 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제3 스위치;
    제1 증폭 블록의 제4 노드와 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제4 스위치;
    상기 제2 증폭 블록의 제2 노드와 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제5 스위치;
    상기 제2 증폭 블록의 제4 노드와 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제6 스위치;
    상기 제2 증폭 블록의 제2 노드와 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제7 스위치; 및
    상기 제2 증폭 블록의 제4 노드와 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인 사이에 접속되는 제8 스위치를 더 포함하며,
    상기 제1 내지 제8 스위치는 상기 제어 신호에 응답하여 스위칭되는 반전력 버퍼 증폭기.
  11. 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들; 및
    제1 및 제2 출력 노드들에 의하여 제어되는 제1 출력 버퍼부와 제3 및 제4 츨력 노드들에 의하여 제어되는 제2 출력 버퍼부를 포함하며,
    상기 제1 및 제2 증폭 블록들 각각은,
    제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부;
    제2 전원 전압과 제1 중간 노드 사이에서 직렬 연결되고, 상기 제1 차동 전류가 제공되는 제1 노드에서 서로 접속되는 제1 및 제2 트랜지스터들, 제2 전원 전압과 상기 제2 차동 전류가 제공되는 제2 노드 사이에 접속되는 제3 트랜지스터, 및 상기 제1 출력 노드에 접속되는 제4 트랜지스터를 포함하며, 상기 제1 및 제3 트랜지스터들의 게이트들은 서로 접속되고, 상기 제2 및 제4 트랜지스터들의 게이트들은 서로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 제1 중간 노드에 접속되는 제1 전류 미러;
    제1 전원 전압과 제2 중간 노드 사이에서 직렬 연결되고, 상기 제3 차동 전류가 제공되는 제3 노드에서 서로 접속되는 제5 및 제6 트랜지스터들, 제1 전원 전압과 상기 제4 차동 전류가 제공되는 제4 노드 사이에 접속되는 제7 트랜지스터, 및 상기 제2 출력 노드에 접속되는 제8 트랜지스터를 포함하며, 상기 제5 및 제7 트랜지스터들의 게이트들은 서로 접속되고, 상기 제6 및 제8 트랜지스터들의 게이트들은 서로 접속되고, 상기 제5 트랜지스터의 게이트는 상기 제2 중간 노드에 접속되는 제2 전류 미러;
    상기 제1 및 제2 중간 노드들 사이, 및 상기 제1 및 제2 출력 노드들 사이에 접속되는 바이어스부; 및
    제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 및 제4 노드들은 상기 제2 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 및 제4 노드들은 상기 제1 증폭 블록의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속시키는 스위칭부를 포함하며,
    상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 및 제2 증폭부들 각각의 상기 제2 및 제4 노드들이 상기 제1 및 제2 증폭부들의 제4 및 제8 트랜지스터들에 대하여 자리를 바꾸어 연결되도록 스위칭하는 반전력 버퍼 증폭기.
  12. 제11항에 있어서, 상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 노드를 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제1 증폭 블록의 제4 노드를 상기 제2 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 노드를 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키는 반전력 버퍼 증폭기.
  13. 제11항에 있어서, 상기 스위칭부는,
    상기 제어 신호에 응답하여, 상기 제1 증폭 블록의 제2 노드를 상기 제1 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제1 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제2 노드를 상기 제2 증폭 블록의 제4 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키고, 상기 제2 증폭 블록의 제4 노드를 상기 제1 증폭 블록의 제8 트랜지스터의 제1 소스 및 드레인에 선택적으로 접속시키는 반전력 버퍼 증폭기.
  14. 제11항에 있어서,
    상기 제1 출력 버퍼부는 상기 제2 전원 전압과 제3 전원 전압 사이에 직렬 연결되는 P형 트랜지스터 및 N형 트랜지스터를 포함하며,
    상기 제2 출력 버퍼부는 상기 제1 전원 전압과 상기 제3 전원 전압 사이에 직렬 연결되는 P형 트랜지스터 및 N형 트랜지스터를 포함하며,
    상기 제1 및 제2 증폭 블록들 각각의 제1 및 제2 출력 노드들은 상기 제1 및 제2 출력 버퍼부들 중 대응하는 어느 하나의 P형 및 N형 트랜지스터들의 게이트들 중 대응하는 어느 하나에 접속되는 반전력 버퍼 증폭기.
  15. 제11항에 있어서, 상기 바이어스부는,
    상기 제1 및 제2 중간 노드들 사이에 병렬 접속되고, 제1 바이어스 전압들에 기초하여 제어되는 N형 및 P형 트랜지스터들을 포함하는 제1 바이어스 회로; 및
    상기 제1 및 제2 출력 노드들 사이에 병렬 접속되고, 제2 바이어스 전압들에 기초하여 제어되는 N형 및 P형 트랜지스터들을 포함하는 제2 바이어스 회로를 포함하는 반전력 버퍼 증폭기.
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