JP2010041370A - 演算増幅回路及び表示パネル駆動装置 - Google Patents
演算増幅回路及び表示パネル駆動装置 Download PDFInfo
- Publication number
- JP2010041370A JP2010041370A JP2008201649A JP2008201649A JP2010041370A JP 2010041370 A JP2010041370 A JP 2010041370A JP 2008201649 A JP2008201649 A JP 2008201649A JP 2008201649 A JP2008201649 A JP 2008201649A JP 2010041370 A JP2010041370 A JP 2010041370A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power supply
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
- H03F3/45219—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45244—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more explicit bias circuits, e.g. to bias the tail current sources, to bias the load transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45724—Indexing scheme relating to differential amplifiers the LC comprising two cross coupled switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路を提供する。
【解決手段】演算増幅回路10が、反転入力端子と非反転入力端子の電位差に応答した内部電流IIN +を生成する入力段11と、内部電流IIN +に応答して出力端子を駆動する出力段12Aとを備えている。出力段12Aは、内部電流IIN +が流される浮遊電流源と、浮遊電流源の第1端子の電位に応答して出力端子を駆動するPMOSトランジスタMP10と、浮遊電流源の第2端子の電位に応答して出力端子を駆動するNMOSトランジスタMN10とを含む。浮遊電流源は、第1端子にソースが接続され、第2端子にドレインが接続されたPMOSトランジスタMP9と、第1端子にドレインが接続され、第2端子にソースが接続されたNMOSトランジスタMN9とを含む。NMOSトランジスタMN9としてディプレッショントランジスタが使用されている。
【選択図】図3
【解決手段】演算増幅回路10が、反転入力端子と非反転入力端子の電位差に応答した内部電流IIN +を生成する入力段11と、内部電流IIN +に応答して出力端子を駆動する出力段12Aとを備えている。出力段12Aは、内部電流IIN +が流される浮遊電流源と、浮遊電流源の第1端子の電位に応答して出力端子を駆動するPMOSトランジスタMP10と、浮遊電流源の第2端子の電位に応答して出力端子を駆動するNMOSトランジスタMN10とを含む。浮遊電流源は、第1端子にソースが接続され、第2端子にドレインが接続されたPMOSトランジスタMP9と、第1端子にドレインが接続され、第2端子にソースが接続されたNMOSトランジスタMN9とを含む。NMOSトランジスタMN9としてディプレッショントランジスタが使用されている。
【選択図】図3
Description
本発明は、演算増幅回路及び表示パネル駆動装置に関する。
表示パネルは、益々大型化が進む傾向にある。特にテレビの分野では、液晶表示パネルでさえも100インチを越えるものまで出てきている状況であり、今後、この傾向は変わることはないと考えられる。
表示パネルの大型化に伴う一つの問題は、データ線の容量の増大に伴うドライバIC(integrated circuit)のアンプ(演算増幅回路)の消費電力の増大である。近年の表示装置では、ドライバICの表示パネルの使用個数を減らすために1つのドライバICの出力数が益々増大する方向にあるため、1つのドライバICの消費電力が益々増加している。このため、動作時のドライバICの温度が高くなるという問題が発生するようになってきている。
ドライバICの温度上昇対策の一つの手法は、電源電圧VDDに加え、電源電圧VDDの半分の電源電圧VDD/2をドライバICに供給し、可能な場合には電源電圧VDD/2を用いてアンプを動作させることである。詳細には、電圧VDD/2〜VDDの範囲で動作可能なアンプはこの電圧範囲で動作させ、電圧VSS〜VDD/2の範囲で動作可能なアンプはこの電圧範囲で動作させる。これにより、アンプで消費される電力を低減させることができる。このような技術は、例えば、特開平10−31200号公報に開示されている。
図1は、このような手法を採用するドライバICのデータ線駆動回路(即ち、データ線に駆動電圧を出力する回路部)の構成の例を示す図である。正側アンプ101、及び負側アンプ102は、いずれも、その出力が反転入力に接続されており、電圧フォロアとして動作する。正側アンプ101の正側電源端子は、電源電圧VDDが供給される電源線103に接続されており、負電源端子は、電源電圧VDD/2が供給される電源線104に接続されている。一方、負側アンプ102の正側電源端子は、電源電圧VDD/2が供給される電源線104に接続されており、負側電源端子は、接地電圧VSSが供給される接地線105に接続されている。
入力電圧範囲の制約をなくすためには、図1の正側アンプ101、負側アンプ102としてRail to Rail構成のアンプを使用することが好ましい。Rail to Rail構成を採用すれば、正側アンプ101の入力電圧範囲がVDD/2〜VDDの電圧範囲の全体をほぼカバーし、負側アンプ102の入力電圧範囲がVSS〜VDD/2の電圧範囲の全体をほぼカバーする。これは、データ線駆動回路の動作上の要求を満足する。
図2は、Rail to Railアンプの典型的な構成を示す回路図である;図2のアンプの構成は、例えば、米国特許第5,311,145号に開示されている。図2のアンプは、入力段111と、出力段112とを備えている。
入力段111は、PMOSトランジスタMP1〜MP8と、NMOSトランジスタMN1〜MN8とを備えている。NMOSトランジスタMN1、MN2は、それぞれ反転入力端子INN、非反転入力端子INPに接続されており、差動トランジスタ対を構成している。同様に、PMOSトランジスタMP1、MP2は、それぞれ反転入力端子In−、非反転入力端子In+に接続されており、もう一つの差動トランジスタ対を構成している。PMOSトランジスタMP3のゲートにはバイアス電圧BP1が供給されており、PMOSトランジスタMP3は定電流源として動作する。同様に、NMOSトランジスタMN3のゲートにはバイアス電圧BN1が供給されており、NMOSトランジスタMN3は定電流源として動作する。PMOSトランジスタMP6、MP7のゲートにはバイアス電圧BP2が供給されており、PMOSトランジスタMP4〜MP7は、カスコード型カレントミラーとして動作する。同様に、NMOSトランジスタMN6、MN7のゲートにはバイアス電圧BN2が供給されており、NMOSトランジスタMN4〜MN7は、もう一つのカスコード型カレントミラーとして動作する。PMOSトランジスタMP8のゲートにはバイアス電圧BP3が供給され、NMOSトランジスタMN8のゲートにはバイアス電圧BN3が供給されており、これにより、PMOSトランジスタMP8とNMOSトランジスタMN8とが浮遊電流源として動作する。このような構成の入力段111は、反転入力端子In−、非反転入力端子In+に印加された電圧の差に対応する内部電流IIN +を生成して出力段112に供給する。
出力段112は、PMOSトランジスタMP9、MP10と、NMOSトランジスタMN9、MN10とを備えている。PMOSトランジスタMP9のゲートにはバイアス電圧BP3が供給され、NMOSトランジスタMN9のゲートにはバイアス電圧BN3が供給されており、PMOSトランジスタMP9とNMOSトランジスタMN9とは、もう一つの浮遊電流源として動作する。PMOSトランジスタMP9とNMOSトランジスタMN9とで構成される浮遊電流源は、ノードN1、N2を内部電流IIN +に応じた電圧レベルに駆動する役割を有している。PMOSトランジスタMP10のゲートはノードN1に接続され、NMOSトランジスタMN10のゲートはノードN2に接続されている。PMOSトランジスタMP10及びNMOSトランジスタMN10は、それぞれノードN1、N2の電圧レベルに応じて出力端子Outを駆動し、これにより、出力端子Outから出力電圧が出力される。図2のアンプを電圧フォロアとして動作させる場合、出力端子Outが反転入力端子In−に接続される。これにより、非反転入力端子In+に入力された入力電圧と同一の出力電圧が図2のアンプから出力される。
図2のアンプを正側アンプ101として使用する場合には、正側電源線113に電源電圧VDDが供給され、負側電源線114に電源電圧VDD/2が供給される。一方、図2のアンプを負側アンプ102として使用する場合には、正側電源線113に電源電圧VDD/2が供給され、負側電源線114に接地電圧VSSが供給される。
また、図2の演算増幅回路にオフセットをキャンセルするための回路を付加した回路が、特開2006−319921号公報に開示されている。
特開平10−31200号公報
米国特許第5,311,145号
特開2006−319921号公報
しかしながら、図2に示されたアンプを図1の正側アンプ101、負側アンプ102として使用すると、電源電圧VDDが低い場合にはアンプが動作しなくなるという問題が発生する。電源電圧VDDが低くなると、特に、出力段112の浮遊電圧源(PMOSトランジスタMP9とNMOSトランジスタMN9とで構成される浮遊電圧源)を正常に動作させる電圧を確保できなくなってしまうからである。
このような背景から、消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路、及び、それを搭載した表示パネル駆動装置の実現が望まれている。
本発明の一の観点では、演算増幅回路が、反転入力端子と非反転入力端子の電位差に応答した内部電流を生成する入力段と、該内部電流に応答して出力端子を駆動する出力段とを備えている。出力段は、該内部電流が流される浮遊電流源と、浮遊電流源の第1端子の電位に応答して出力端子を駆動する第1出力トランジスタと、浮遊電流源の第2端子の電位に応答して出力端子を駆動する第2出力トランジスタとを含む。浮遊電流源は、第1端子にソースが接続され、第2端子にドレインが接続されたPMOSトランジスタと、第1端子にドレインが接続され、第2端子にソースが接続されたNMOSトランジスタとを含む。該PMOSトランジスタとNMOSトランジスタとの少なくとも一つは、ディプレッショントランジスタである。
このような構成の演算増幅回路では、浮遊電流源のPMOSトランジスタとNMOSトランジスタの少なくとも一方がディプレッショントランジスタであることにより浮遊電流源の動作に必要な電圧を低減し、低電圧動作を実現することができる。
上記構成は、特に、入力段が電源電圧と接地電圧の供給を受けて動作する一方で、第1出力トランジスタ及び第2出力トランジスタが、電源電圧より低く接地電圧よりも高い中間電源電圧が供給される電源線と接地電圧が供給される接地線との間に接続される場合に有効である。第1出力トランジスタ及び第2出力トランジスタに中間電源電圧と接地電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のPMOSトランジスタとしてディプレッショントランジスタを使用することにより、このような問題を解消することができる。
上記構成は、また、第1出力トランジスタ及び第2出力トランジスタが、電源電圧が供給される電源線と、中間電源電圧が供給される電源線との間に接続される場合にも有効である。第1出力トランジスタ及び第2出力トランジスタに電源電圧と中間電源電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のNMOSトランジスタとしてディプレッショントランジスタを使用することにより、このような問題を解消することができる。
本発明の他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、電源電圧と電源電圧の半分の中間電源電圧の間の第1駆動電圧を生成する正側アンプと、接地電圧と中間電源電圧の間の第2駆動電圧を生成する負側アンプとを備えている。正側アンプと負側アンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して第1駆動電圧又は第2駆動電圧を出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第1端子の電位に応答して出力端子を駆動する第1出力トランジスタと、浮遊電流源の第2端子の電位に応答して出力端子を駆動する第2出力トランジスタとを含む。浮遊電流源は、第1端子にソースが接続され、第2端子にドレインが接続されたPMOSトランジスタと、第1端子にドレインが接続され、第2端子にソースが接続されたNMOSトランジスタとを含む。正側アンプの出力段の浮遊電流源のPMOSトランジスタと負側アンプの出力段の浮遊電流源のNMOSトランジスタとは、いずれも、ディプレッショントランジスタである。
本発明の更に他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、複数の階調電圧を供給する階調電圧供給回路と、複数の階調電圧のうちから画像データに応じて階調電圧を選択するD/Aコンバータと、選択された階調電圧に対応した駆動電圧を生成するアンプとを備えている。階調電圧供給回路は、電源電圧と電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、正側バイアス電圧及び負側バイアス電圧の供給を受け、電圧分割により複数の階調電圧を生成するラダー抵抗とを備えている。正側γアンプ及び負側γアンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して正側バイアス電圧又は負側バイアス電圧を前記出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第1端子の電位に応答して出力端子を駆動する第1出力トランジスタと、浮遊電流源の第2端子の電位に応答して出力端子を駆動する第2出力トランジスタとを含む。浮遊電流源は、第1端子にソースが接続され、第2端子にドレインが接続されたPMOSトランジスタと、第1端子にドレインが接続され、第2端子にソースが接続されたNMOSトランジスタとを含む。正側γアンプの出力段の浮遊電流源のPMOSトランジスタと負側γアンプの出力段の浮遊電流源のNMOSトランジスタとは、いずれも、ディプレッショントランジスタである
表示パネル駆動装置。
表示パネル駆動装置。
本発明によれば、低消費電力であり、且つ、低電圧で動作可能な演算増幅回路、及び表示パネル駆動装置が提供される。
(第1の実施形態)
図3は、本発明の第1の実施形態の演算増幅回路10Aの構成を示す回路図である。第1の実施形態の演算増幅回路10Aは、アンプ回路1Aと、それにバイアス電圧を供給するバイアス回路2Aとを備えている。アンプ回路1Aは、入力段11と、出力段12Aとを備えている。
図3は、本発明の第1の実施形態の演算増幅回路10Aの構成を示す回路図である。第1の実施形態の演算増幅回路10Aは、アンプ回路1Aと、それにバイアス電圧を供給するバイアス回路2Aとを備えている。アンプ回路1Aは、入力段11と、出力段12Aとを備えている。
入力段11は、反転入力端子In−と非反転入力端子In+との電位差に応答して内部電流IIN +を生成し、出力段12Aに供給する回路部分であり、PMOSトランジスタMP1〜MP8と、NMOSトランジスタMN1〜MN8とを備えている。
NMOSトランジスタMN1、MN2は、そのゲートが反転入力端子In−、非反転入力端子In+にそれぞれに接続されると共にそのソースが共通に接続されており、差動トランジスタ対を構成している。NMOSトランジスタMN1、MN2のソースは、NMOSトランジスタMN3のドレインに接続されている。NMOSトランジスタMN3のゲートにはバイアス電圧BN1が供給されており、NMOSトランジスタMN3は、NMOSトランジスタMN1、MN2で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。NMOSトランジスタMN3のソースは、接地電圧VSSが供給されている接地線13に接続されている。
同様に、PMOSトランジスタMP1、MP2は、そのゲートが反転入力端子In−、非反転入力端子In+にそれぞれ接続されると共に、そのソースが共通に接続されており、もう一つの差動トランジスタ対を構成している。PMOSトランジスタMP1、MP2のソースは、PMOSトランジスタMP3のドレインに接続されている。PMOSトランジスタMP3のゲートにはバイアス電圧BP1が供給されており、PMOSトランジスタMP3は、PMOSトランジスタMP1、MP2で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。PMOSトランジスタMP3のソースは、電源電圧VDDが供給されている電源線14に接続されている。
PMOSトランジスタMP4〜MP8と、NMOSトランジスタMN4〜MN8は、差動トランジスタ対のNMOSトランジスタMN2、PMOSトランジスタMP2を流れる電流の和に対応する内部電流IIN +、及び、NMOSトランジスタMN1、PMOSトランジスタMP1を流れる電流の和に対応する内部電流IIN −を生成する加算回路として動作する。
詳細には、PMOSトランジスタMP4〜MP7は、カレントミラー(詳細にはカスコード型カレントミラー)を構成している。PMOSトランジスタMP4、MP5のソースは電源線15に接続され、ドレインは、それぞれ、PMOSトランジスタMP6、MP7のソースに接続されている。PMOSトランジスタMP4、MP5のドレインは、更に、差動トランジスタ対を構成するNMOSトランジスタMN1、MN2のドレインにそれぞれに接続されている。PMOSトランジスタMP4、MP5のゲートは共通に接続されており、更にPMOSトランジスタMP6のドレインに接続されている。PMOSトランジスタMP6、MP7は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧BP2が当該ゲートに供給されている。
同様に、NMOSトランジスタMN4〜MN7は、もう一つのカレントミラー(詳細にはカスコード型カレントミラー)を構成している。NMOSトランジスタMN4、MN5のソースは接地線16に接続され、ドレインは、それぞれ、NMOSトランジスタMN6、MN7のソースに接続されている。NMOSトランジスタMN4、MN5のドレインは、更に、差動トランジスタ対を構成するPMOSトランジスタMP1、MP2のドレインにそれぞれに接続されている。NMOSトランジスタMN4、MN5のゲートは共通に接続されており、更にNMOSトランジスタMN6のドレインに接続されている。NMOSトランジスタMN6、MN7は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧BN2が当該ゲートに供給されている。
PMOSトランジスタMP8とNMOSトランジスタMN8とは、一方のソースが他方のドレインに接続されており、これにより、「浮遊電流源」として動作する。一般的なトランジスタで構成される電流源は、一端が電源端子か接地端子に接続されるが、この浮遊電流源は、電流源の両端がフローティングであり任意の位置に接続可能である。PMOSトランジスタMP8とNMOSトランジスタMN8の接続ノードにはローカル的にゲインが「1」である電流帰還がかかっており、PMOSトランジスタMP8のソースとNMOSトランジスタMN8のドレインの共通接続ノード、及びPMOSトランジスタMP8のドレインとNMOSトランジスタMN8のソースの共通接続ノードは、この帰還の効果で高いインピーダンスを有する。このことからも、PMOSトランジスタMP8とNMOSトランジスタMN8とにより浮遊電流源が構成されていることが理解される。PMOSトランジスタMP8とNMOSトランジスタMN8とで構成される浮遊電流源は、PMOSトランジスタMP6のドレインとNMOSトランジスタMP6の間に接続されている。PMOSトランジスタMP8、NMOSトランジスタMN8のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧BP3L、BN3Lが供給されている。
上記の2つのカレントミラーと浮遊電流源によって、内部電流IIN +、IIN −が生成され、生成された内部電流IIN +が出力段12Aに供給される。NMOSトランジスタMN2、PMOSトランジスタMP2を流れる電流の和は、反転入力端子In−、非反転入力端子In+の電位差に対応しているから、結果として、反転入力端子In−と非反転入力端子In+との電位差に対応した内部電流IIN +が生成されることになる。
本実施形態では、入力段11は、電源電圧VDD及び接地電圧VSSの供給を受けて動作するように構成されている。入力段11はRail to rail構成をとっているから、入力段11の入力電圧範囲は、接地電圧VSS以上電源電圧VDD以下である。
出力段12Aは、入力段11から供給される内部電流IIN +に応答して出力端子Outを駆動する回路部分であり、PMOSトランジスタMP9、MP10と、NMOSトランジスタMN9、MN10と、キャパシタC1、C2とを備えている。
PMOSトランジスタMP9とNMOSトランジスタMN9とは、一方のソースが他方のドレインに接続されており、これにより、上述されたような「浮遊電流源」として動作する。PMOSトランジスタMP9とNMOSトランジスタMN9とで構成される浮遊電流源は、PMOSトランジスタMP7のドレインとNMOSトランジスタMP7の間に接続されている。PMOSトランジスタMP9、NMOSトランジスタMN9のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧BP3R、BN3Rが供給されている。
本実施形態では、NMOSトランジスタMN9としてディプレッショントランジスタが使用されている。これは、本実施形態におけるアンプ回路1Aの特徴の一つである。本実施形態では、ディプレッショントランジスタとして、ノンドープNMOSトランジスタが使用される。ノンドープNMOSトランジスタとは、図4に示されているように、Pウェル52を形成することなくP型基板51に形成されたNMOSトランジスタのことである。通常のNMOSトランジスタ50Bでは、P型基板51にPウェル52が形成され、更に、そのPウェル52に、LDD(lightly doped drain)53、ドレイン領域54、LDD55、及びソース領域56が形成される。更に、Pウェル52の上に、チャネル領域を被覆するゲート絶縁膜57とゲート電極58が形成される。一方、本実施形態においてディプレッショントランジスタとして使用されるノンドープNMOSトランジスタ50Bでは、Pウェル52が形成されず、P型基板51に、LDD53、ドレイン領域54、LDD55、及びソース領域56が形成される。後述されるように、NMOSトランジスタMN9としてディプレッショントランジスタが使用されることは、アンプ回路1Aの低電圧動作を実現するために重要である。
図3を再度に参照して、PMOSトランジスタMP10及びNMOSトランジスタMN10は、PMOSトランジスタMP9とNMOSトランジスタMN9で構成される浮遊電流源の両端(即ち、ノードN1、N2)の電位に応答して出力端子Outを駆動する出力トランジスタとして動作する。詳細には、PMOSトランジスタMP10は、そのソースが電源電圧VDDが供給されている電源線15に接続され、ドレインが出力端子Outに接続され、更に、ゲートがノードN1に接続されている。一方、NMOSトランジスタMN10は、そのソースが中間電源電圧VMHが供給されている電源線17Aに接続され、ドレインが出力端子Outに接続され、更に、ゲートがノードN2に接続されている。ここで、中間電源電圧VMHは、接地電圧VSSよりも高く電源電圧VDDよりも低い電圧であり、一実施形態では、電源電圧VDDの半分の電圧VDD/2である。このようなPMOSトランジスタMP10及びNMOSトランジスタMN10の接続によれば、出力端子Outの電位は、ノードN1、N2の電位によって決まる。
出力段12Aが、電源電圧VDDと(接地電圧VSSより高い)中間電源電圧VMHとの供給を受けて動作することに留意されたい。後述されるように、出力段12Aが電源電圧VDDと中間電源電圧VMHとの供給を受けて動作することは、消費電力の低減の上で重要である。
図3の回路では、アンプ回路1Aの出力端子Outが反転入力端子In−に接続されており、アンプ回路1Aは、非反転入力端子In+に入力された入力電圧と同一の出力電圧を出力する電圧フォロアとして動作する。
バイアス回路2Aは、アンプ回路1Aにバイアス電圧BP1、BP2、BP3R、BP3L、BN1、BN2、BN3R、BN3Lを供給する回路である。バイアス回路2Aは、PMOSトランジスタMP11〜MP16とNMOSトランジスタMN11〜MN16と、電流源21〜28とを備えている。PMOSトランジスタMP11〜MP16とNMOSトランジスタMN11〜MN16は、いずれも、ダイオード接続されている。PMOSトランジスタMP11、MP12、及び電流源21は、バイアス電圧BP3Rを生成する回路部分であり、PMOSトランジスタMP13、MP14、及び電流源22は、バイアス電圧VP3Lを生成する回路部分である。PMOSトランジスタMP15及び電流源23は、バイアス電圧BP2を生成する回路部分であり、PMOSトランジスタMP16及び電流源24は、バイアス電圧BP1を生成する回路部分である。また、NMOSトランジスタMN11、MN12、及び電流源25は、バイアス電圧BN3Rを生成する回路部分であり、NMOSトランジスタMN13、MN14、及び電流源26は、バイアス電圧VN3Lを生成する回路部分である。NMOSトランジスタMN15及び電流源27は、バイアス電圧BN2を生成する回路部分であり、NMOSトランジスタMN16及び電流源28は、バイアス電圧BN1を生成する回路部分である。
バイアス回路2Aのうち、バイアス電圧BN3Rを生成する回路部分は、電源電圧VDDと(接地電圧VSSより高い)中間電源電圧VMHの供給を受けて動作するように構成されている。即ち、NMOSトランジスタMN11、MN12及び電流源25は、中間電源電圧VMHが供給されている電源線18Aと電源電圧VDDが供給されている電源線19との間に接続されている。NMOSトランジスタMN11、MN12は、そのドレインがゲートに接続されており、NMOSトランジスタMN11のゲートからバイアス電圧BN3Rが出力される。後述されるように、NMOSトランジスタMN11、MN12及び電流源21が、電源電圧VDDと(接地電圧VSSよりも高い)中間電源電圧VMHの供給を受けて動作することは、消費電力の低減の上で重要である。
本実施形態では、NMOSトランジスタMN11としてディプレッショントランジスタが使用されている。後述されるように、これは、NMOSトランジスタMN11、MN12及び電流源25を電源電圧VDDと中間電源電圧VMHとで動作させるために重要である。
図3の演算増幅回路10Aの特徴の一つは、入力段11が電源電圧VDDと接地電圧VSSとの供給を受けて動作する一方、出力段12Aが電源電圧VDDと中間電源電圧VMHとの供給を受けて動作する点である。ここで、中間電源電圧VMHとは、電源電圧VDDよりも低く接地電圧VSSより高い電圧である。これにより、出力段12Aの消費電力を低減することができる。中間電源電圧VMHが電源電圧VDDの半分の電圧VDD/2であれば、接地電圧VSSが出力段12Aに供給される場合と比較して消費電力を半減させることができる。入力段11を流れる電流は小さいから、入力段11に供給される電源電圧が高くても、入力段11で消費される電力は、出力段12Aで消費するする電力に比べれば無視できるレベルのものである。入力段11で消費される電力の全体としての消費電力への影響度は低い。一方、出力段12Aに流れる電流は、入力段11で流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流の合計であり、出力段12Aに流れる電流は、全体の消費電流の約80%以上を占める。したがって、出力段12Aのみ電源電圧を下げて消費電力を低減することの効果は大きい。
電源電圧VDDと中間電源電圧VMHと出力段12Aを動作させることにより、出力段12Aの出力電圧範囲は、VMH+0.2V〜VDD−0.2Vに制約される。しかしながら、アプリケーションによっては、このことは問題にならない。例えば、図3の演算増幅回路を図1の正側アンプ101に適用する場合、出力段12Aの出力電力範囲がVDD/2+0.2V〜VDD−0.2Vであれば、実用上充分である。したがって、中間電源電圧VMHを電圧VDD/2に設定することにより、図3の演算増幅回路10Aを図1の正側アンプ101に適用可能である。
出力段12Aを電源電圧VDDと中間電源電圧VMHとで動作させることによる一つの問題は、出力段12Aの浮遊電流源(PMOSトランジスタMP9、NMOSトランジスタMN9)の動作に必要な電圧が確保しにくくなることである。この問題は、電源電圧VDDを低減させると一層に顕著になる。
浮遊電流源の動作電圧の問題に対処するために、本実施形態のアンプ回路1Aでは、NMOSトランジスタMN9としてディプレッショントランジスタが使用される。これにより、アンプ回路1Aを低電圧動作させることが可能になる。以下では、NMOSトランジスタMN9としてディプレッショントランジスタを使用することの有用性について議論する。
図3の演算増幅回路10Aの動作においては、バイアス電圧BN3Rを受け取るNMOSトランジスタMN9のゲートと中間電源電圧VMHが供給される電源線17Aとの間の電圧VBN3Rは、NMOSトランジスタMN10、MN9のゲート−ソース間電圧の和に等しいことから、下記のように表される:
VBN3R=VGS(MN10)+VGS(MN9). ・・・(1)
VGS(MN10):NMOSトランジスタMN10のゲート−ソース間電圧
VGS(MN9):NMOSトランジスタMN9のゲート−ソース間電圧
VBN3R=VGS(MN10)+VGS(MN9). ・・・(1)
VGS(MN10):NMOSトランジスタMN10のゲート−ソース間電圧
VGS(MN9):NMOSトランジスタMN9のゲート−ソース間電圧
図3の演算増幅回路10Aを動作させるためには、式(1)で表される電圧VBP3Rと電流源21の最低動作電圧(即ち、電流源21を構成するトランジスタのドレイン−ソース間飽和電圧VDS(sat))と中間電源電圧VMHの和が、電源電圧VDDよりも低くなくてはならない。即ち、下記条件が満足される必要がある:
VMH+VBN3R+VDS(sat)<VDD, ・・・(2)
式(2)から
VBN3R<(VDD−VMH)−VDS(sat), ・・・(2’)
が得られる。
VMH+VBN3R+VDS(sat)<VDD, ・・・(2)
式(2)から
VBN3R<(VDD−VMH)−VDS(sat), ・・・(2’)
が得られる。
ここで、MOSトランジスタのゲート−ソース間電圧VGSは、一般に、下記の式で表される:
ここで、
W:ゲート幅、L:ゲート長、μ:移動度、C0:単位面積当たりのゲート酸化膜容量
VT0:バックゲート−ソース間電圧が0Vの場合の閾値電圧、
VB:バックゲート−ソース間電圧
ε0:自由空間の誘電率(8.86×10−12F/cm)、
εs:半導体の比誘電率(3.9)、q:電子の電荷量(1.6×10−12C)
t0:ゲート酸化膜厚
NA:アクセプタ密度
γは、MOSトランジスタの製造プロセスによって変化し、γの平均的な値は約0.5である。
VT0:バックゲート−ソース間電圧が0Vの場合の閾値電圧、
VB:バックゲート−ソース間電圧
ε0:自由空間の誘電率(8.86×10−12F/cm)、
εs:半導体の比誘電率(3.9)、q:電子の電荷量(1.6×10−12C)
t0:ゲート酸化膜厚
NA:アクセプタ密度
γは、MOSトランジスタの製造プロセスによって変化し、γの平均的な値は約0.5である。
ここで、NMOSトランジスタMN9は、ディプレッショントランジスタであるから、その閾値電圧は負である。即ち、NMOSトランジスタMN9については、式(3)の第2項の値が負である。このため、本実施形態では、NMOSトランジスタMN9のゲート−ソース間電圧VGS(MN9)が低減され、よって、電源電圧VDDが低くなっても、上記式(2’)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
図3の演算増幅回路10Aの更にもう一つの特徴は、バイアス回路2Aにおいてバイアス電圧BN3Rを発生するために、電源電圧VDDと(接地電圧VSSよりも高い)中間電源電圧VMHが使用されていることである。これにより、NMOSトランジスタMN11、MN12、及び電流源25の消費電力を有効に低減することができる。
ここで、NMOSトランジスタMN11、MN12についても、上記と同様の議論が成立する。即ち、電源電圧VDDが低くなると、NMOSトランジスタMN11、MN12、及び電流源25の動作が困難になる。即ち、NMOSトランジスタMN11、MN12のゲート−ソース間電圧を、それぞれ、VGS(MN11)、VGS(MN12)としたときに、NMOSトランジスタMP11、MP12、及び電流源21を動作させるためには、下記の式(5)が成立しなくてはならない。
VGS(MN11)+VGS(MN12)+VDS(sat)+VMH<VDD, ・・・(5)
本実施形態では、NMOSトランジスタMN11としてディプレッショントランジスタが使用されていることにより、NMOSトランジスタMN11について式(3)の第2項の値が負になる。したがって、NMOSトランジスタMN11のゲート−ソース間電圧VGS(MN11)が低減され、よって、電源電圧VDDが低くなっても(即ち、低電圧動作時にも)、上記式(5)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
VGS(MN11)+VGS(MN12)+VDS(sat)+VMH<VDD, ・・・(5)
本実施形態では、NMOSトランジスタMN11としてディプレッショントランジスタが使用されていることにより、NMOSトランジスタMN11について式(3)の第2項の値が負になる。したがって、NMOSトランジスタMN11のゲート−ソース間電圧VGS(MN11)が低減され、よって、電源電圧VDDが低くなっても(即ち、低電圧動作時にも)、上記式(5)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
以上に説明されているように、本実施形態の演算増幅回路10Aでは、出力段12Aが電源電圧VDDと(接地電圧VSSよりも高い)中間電源電圧VMHの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段12Aの浮遊電流源のNMOSトランジスタMN9としてディプレッショントランジスタが使用され、これにより、低電圧動作が実現されている。また、バイアス電圧BN3Rを発生するために使用されるNMOSトランジスタMN11としてディプレッショントランジスタが使用され、これによって低電圧動作が実現されている。
上述の図3の演算増幅回路10Aの構成では、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。図3の演算増幅回路10Aにおけるオフセット電圧のほとんどは、下記の4つの要因により発生する:
(A)カレントミラーの能動負荷を構成するPMOSトランジスタMP4、MP5の閾値電圧のバラツキ
(B)カレントミラーの能動負荷を構成するNMOSトランジスタMN4、MN5の閾値電圧のバラツキ
(C)差動トランジスタ対を構成するNMOSトランジスタMN1、MN2の閾値電圧のバラツキ
(D)差動トランジスタ対を構成するPMOSトランジスタMP1、MP2の閾値電圧のバラツキ
これらの4つの要因に対処すれば、オフセット電圧の問題に対処できる。
(A)カレントミラーの能動負荷を構成するPMOSトランジスタMP4、MP5の閾値電圧のバラツキ
(B)カレントミラーの能動負荷を構成するNMOSトランジスタMN4、MN5の閾値電圧のバラツキ
(C)差動トランジスタ対を構成するNMOSトランジスタMN1、MN2の閾値電圧のバラツキ
(D)差動トランジスタ対を構成するPMOSトランジスタMP1、MP2の閾値電圧のバラツキ
これらの4つの要因に対処すれば、オフセット電圧の問題に対処できる。
オフセット電圧の発生に対処するための一つの手法は、アンプ回路1Aに、オフセットキャンセル回路を付加することである。図5は、オフセットキャンセル回路が付加されたアンプ回路1Aの構成を示す回路図である。図5においては、NMOSトランジスタMN3が電流源I1として図示され、PMOSトランジスタMP3が電流源I2として図示され、PMOSトランジスタMP8、NMOSトランジスタMN8で構成される浮遊電流源が、電流源I3として図示されていることに留意されたい。
図5のアンプ回路1Aでは、PMOSトランジスタMP4のドレインとPMOSトランジスタMP6、MP7のソースの間にスイッチSW1が挿入され、PMOSトランジスタMP5のドレインとPMOSトランジスタMP6、MP7のソースの間にスイッチSW2が挿入されている。スイッチSW1、SW2は、いずれもメークブレークスイッチであり、供給された制御信号が活性化されると共通端子とメーク端子が電気的に接続され、非活性化されると共通端子とブレーク端子が電気的に接続されるように構成されている。スイッチSW1は、その共通端子がPMOSトランジスタMP4のドレインに接続され、メーク端子がPMOSトランジスタMP7のソースに接続され、ブレーク端子がPMOSトランジスタMP6のソースに接続されている。一方、スイッチSW2は、その共通端子がPMOSトランジスタMP5のドレインに接続され、メーク端子がPMOSトランジスタMP6のソースに接続され、ブレーク端子がPMOSトランジスタMP7のソースに接続されている。
同様に、NMOSトランジスタMN4のドレインとNMOSトランジスタMN6、MN7のソースの間にスイッチSW3が挿入され、NMOSトランジスタMN5のドレインとPMOSトランジスタMN6、MN7のソースの間にスイッチSW4が挿入されている。スイッチSW3、SW4も、メークブレークスイッチである。スイッチSW3は、その共通端子がNMOSトランジスタMN4のドレインに接続され、メーク端子がNMOSトランジスタMN7のソースに接続され、ブレーク端子がPMOSトランジスタMN6のソースに接続されている。一方、スイッチSW4は、その共通端子がNMOSトランジスタMN5のドレインに接続され、メーク端子がNMOSトランジスタMN6のソースに接続され、ブレーク端子がNMOSトランジスタMN7のソースに接続されている。
更に、非反転入力端子In+と、入力段11の2つの差動トランジスタ対(即ち、NMOSトランジスタMN1、MN2とPMOSトランジスタMP1、MP2)の間にスイッチSW5が挿入され、反転入力端子In−と、2つの差動トランジスタ対の間にスイッチSW6が挿入されている。スイッチSW5、SW6も、メークブレークスイッチである。スイッチSW5は、その共通端子が非反転入力端子In+に接続され、メーク端子がNMOSトランジスタMN1及びPMOSトランジスタMP1のゲートに接続され、ブレーク端子がNMOSトランジスタMN2及びPMOSトランジスタMP2のゲートに接続されている。一方、スイッチSW6は、その共通端子が反転入力端子In−に接続され、メーク端子がNMOSトランジスタMN2及びPMOSトランジスタMP2のゲートに接続され、ブレーク端子がNMOSトランジスタMN1及びPMOSトランジスタMP1のゲートに接続されている。
スイッチSW1〜SW6は、全て連動で動作しており、アンプ回路1Aが取り得る状態は2つである。第1状態(以下、メーク状態という)では、スイッチSW1〜SW6それぞれの共通端子とメーク端子とが接続され、第2状態(以下、ブレーク状態という)では、スイッチSW1〜SW6それぞれの共通端子とブレーク端子とが接続される。
図5のスイッチSW1〜SW6の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が0になり、上記の4つの要因(A)〜(D)により発生するオフセット電圧の問題を実質的に解消することができる。詳細には、スイッチSW1、SW2の状態が切り換えられることにより、PMOSトランジスタMP4、MP5と、PMOSトランジスタMP6、MP7との間の接続関係が切り換えられ、PMOSトランジスタMP4、MP5の閾値電圧のバラツキによるオフセット電圧(要因(A)によるオフセット電圧)の極性が切り換えられる。また、スイッチSW3、SW4の状態が切り換えられることにより、NMOSトランジスタMN4、MN5と、NMOSトランジスタMN6、MN7との間の接続関係が切り換えられ、NMOSトランジスタMN4、MN5の閾値電圧のバラツキによるオフセット電圧(要因(B)によるオフセット電圧)の極性が切り換えられる。更に、スイッチSW5、SW6の状態が切り換えられることにより、非反転入力端子In+及び反転入力端子In−と、差動トランジスタ対を構成するNMOSトランジスタMN1、MN2、PMOSトランジスタMP1、MP2の間の接続関係が切り換えられ、NMOSトランジスタMN1、MN2の閾値電圧のバラツキ、及びPMOSトランジスタMP1、MP2の閾値電圧のバラツキによるオフセット電圧((要因(C)、(D)によるオフセット電圧)の極性が切り換えられる。従って、上記の4つの要因(A)〜(D)により発生するオフセット電圧をVOSとし、非反転入力端子In+に入力される入力電圧をVINとすると、出力端子Outから出力される電圧VOは、下記の式で表される。
VO=VIN±VOS, ・・・(6)
アンプ回路1Aがメーク状態とブレーク状態のうちの一方の状態にある場合には複号「±」の「+」が選択され、他方の状態にある場合は「−」が選択される。スイッチSW1〜SW6の状態を適宜の周期で切り換えることにより、時間平均としては電圧VOが電圧VINに一致し、オフセット電圧が解消される。
VO=VIN±VOS, ・・・(6)
アンプ回路1Aがメーク状態とブレーク状態のうちの一方の状態にある場合には複号「±」の「+」が選択され、他方の状態にある場合は「−」が選択される。スイッチSW1〜SW6の状態を適宜の周期で切り換えることにより、時間平均としては電圧VOが電圧VINに一致し、オフセット電圧が解消される。
例えば、図3のアンプ回路1Aを液晶表示パネルのデータ線を駆動するアンプとして使用する場合には、アンプのオフセット電圧は、縦すじ(データ線方向の縞模様)として人間の目に認識され得る。しかしながら、図5のアンプ回路1Aを採用してスイッチSW1〜SW6の状態を適宜の周期で(例えば、1水平期間毎に又は1フレーム期間毎に)切り換えることにより、アンプのオフセット電圧に起因する縦すじを解消することができる。
(第2の実施形態)
図6は、本発明の第2の実施形態の演算増幅回路10Bの構成を示す回路図である。図6の演算増幅回路10Bは、図3の演算増幅回路10Aと類似した構成を有している。相違点は、下記の通りである:第1に、図6の演算増幅回路10Bでは、アンプ回路1Bの出力段12Bが、電源電圧VDDより低い中間電源電圧VMLと接地電圧VSSの供給を受けて動作する。即ち、PMOSトランジスタMP10のソースが中間電源電圧VMLが供給される電源線17Bに接続される一方、NMOSトランジスタMN10のソースが接地電圧VSSが供給される接地線16に接続される。ここで、中間電源電圧VMLとは、電源電圧VDDよりも低く接地電圧VSSより高い電圧である。一実施形態では、中間電源電圧VMLは、電源電圧VDDの半分の電圧VDD/2に設定される。なお、入力段11は、第1の実施形態と同様に電源電圧VDDと接地電圧VSSとの供給を受けて動作する。第2に、出力段12Bの浮遊電流源のPMOSトランジスタMP9としてディプレッショントランジスタが使用される。なお、本実施形態では、NMOSトランジスタMN9としては通常のNMOSトランジスタが使用される。第3に、バイアス回路2Bにおいてバイアス電圧BP3Rを生成するPMOSトランジスタMP11、MP12及び電流源21は、中間電源電圧VMLと接地電圧VSSとの供給を受けて動作する。第4に、バイアス電圧BP3Rを生成するPMOSトランジスタMP11としてディプレッショントランジスタが使用される。NMOSトランジスタMN11としては通常のNMOSトランジスタが使用される。図6の演算増幅回路10Bの他の構成は、図3の演算増幅回路10Aと同じである。
図6は、本発明の第2の実施形態の演算増幅回路10Bの構成を示す回路図である。図6の演算増幅回路10Bは、図3の演算増幅回路10Aと類似した構成を有している。相違点は、下記の通りである:第1に、図6の演算増幅回路10Bでは、アンプ回路1Bの出力段12Bが、電源電圧VDDより低い中間電源電圧VMLと接地電圧VSSの供給を受けて動作する。即ち、PMOSトランジスタMP10のソースが中間電源電圧VMLが供給される電源線17Bに接続される一方、NMOSトランジスタMN10のソースが接地電圧VSSが供給される接地線16に接続される。ここで、中間電源電圧VMLとは、電源電圧VDDよりも低く接地電圧VSSより高い電圧である。一実施形態では、中間電源電圧VMLは、電源電圧VDDの半分の電圧VDD/2に設定される。なお、入力段11は、第1の実施形態と同様に電源電圧VDDと接地電圧VSSとの供給を受けて動作する。第2に、出力段12Bの浮遊電流源のPMOSトランジスタMP9としてディプレッショントランジスタが使用される。なお、本実施形態では、NMOSトランジスタMN9としては通常のNMOSトランジスタが使用される。第3に、バイアス回路2Bにおいてバイアス電圧BP3Rを生成するPMOSトランジスタMP11、MP12及び電流源21は、中間電源電圧VMLと接地電圧VSSとの供給を受けて動作する。第4に、バイアス電圧BP3Rを生成するPMOSトランジスタMP11としてディプレッショントランジスタが使用される。NMOSトランジスタMN11としては通常のNMOSトランジスタが使用される。図6の演算増幅回路10Bの他の構成は、図3の演算増幅回路10Aと同じである。
図6の演算増幅回路10Bにおいて、出力段12Bが接地電位VSSと中間電源電圧VMLの供給を受けて動作することは、出力段12Bの消費電力を低減するために有用である。中間電源電圧VMLが電源電圧VDDの半分の電圧VDD/2であれば、電源電圧VDDが出力段12Bに供給される場合と比較して消費電力を半減させることができる。電源電圧VDDよりも低い中間電源電圧VMLが供給されることにより、出力段12Bの出力電圧範囲は、VSS+0.2V〜VML−0.2Vに制約されるが、アプリケーションによっては、このことは問題にならない。
出力段12Bに電源電圧VDDよりも低い中間電源電圧VMLを供給して動作させることによる一つの問題は、出力段12Bの浮遊電流源(PMOSトランジスタMP9、NMOSトランジスタMN9)の動作に必要な電圧が確保しにくくなることである。本実施形態のアンプ回路1Bでは、PMOSトランジスタMP9のバックゲートがソースに接続されることより、この問題が回避されている。
図6の演算増幅回路10Bの動作においては、バイアス電圧BP3Rを受け取るPMOSトランジスタMP9のゲートと中間電源電圧VMLが供給される電源線17Bとの間の電圧VBP3Rは、PMOSトランジスタMP10、MP9のゲート−ソース間電圧の和に等しいことから、下記のように表される:
VBP3R=VGS(MP10)+VGS(MP9). ・・・(7)
VGS(MP10):PMOSトランジスタMP10のゲート−ソース間電圧
VGS(MP9):PMOSトランジスタMP9のゲート−ソース間電圧
図6の演算増幅回路10Bを動作させるためには、下記条件が満足される必要がある:
VBP3R+VDS(sat)<VML, ・・・(8)
式(8)から
VBP3R<VML−VDS(sat), ・・・(8’)
が得られる。
VBP3R=VGS(MP10)+VGS(MP9). ・・・(7)
VGS(MP10):PMOSトランジスタMP10のゲート−ソース間電圧
VGS(MP9):PMOSトランジスタMP9のゲート−ソース間電圧
図6の演算増幅回路10Bを動作させるためには、下記条件が満足される必要がある:
VBP3R+VDS(sat)<VML, ・・・(8)
式(8)から
VBP3R<VML−VDS(sat), ・・・(8’)
が得られる。
ここで、PMOSトランジスタMP9としてディプレッショントランジスタが使用されているから、式(3)の第2項の値が負である。従って、PMOSトランジスタMP9のゲート−ソース間電圧VGS(MP9)が低減され、よって、電源電圧VDDの低減に伴って中間電源電圧VMLが低くなっても、上記式(8’)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
加えて、図6の演算増幅回路10Bでは、バイアス回路2Bにおいてバイアス電圧BP3Rを発生するために、中間電源電圧VMLと接地電圧VSSとが使用される。即ち、PMOSトランジスタMP11、MN12、及び電流源21は、中間電源電圧VMLが供給される電源線18Bと接地電圧VSSが供給される接地線20との間に接続される。これにより、PMOSトランジスタMP11、MP12、及び電流源21の消費電力を有効に低減することができる。
ここで、PMOSトランジスタMP11、MP12についても、上記と同様の議論が成立する。即ち、電源電圧VDDの低減に伴い中間電源電圧VMLが低くなると、PMOSトランジスタMP11、MP12、及び電流源21の動作が困難になる。即ち、PMOSトランジスタMP11、MP12のゲート−ソース間電圧を、それぞれ、VGS(MP11)、VGS(MP12)としたときに、PMOSトランジスタMP11、MP12、及び電流源21を動作させるためには、下記の式(9)が成立しなくてはならない。
VGS(MP11)+VGS(MP12)+VDS(sat)<VML, ・・・(9)
本実施形態では、PMOSトランジスタMP11としてディプレッショントランジスタが使用されることにより、PMOSトランジスタMP11について式(3)の第2項の値が負になる。したがって、PMOSトランジスタMP11のゲート−ソース間電圧VGS(MP11)が低減され、よって、電源電圧VDDの低減に伴い中間電源電圧VMLが低くなっても(即ち、低電圧動作時にも)、上記式(9)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
VGS(MP11)+VGS(MP12)+VDS(sat)<VML, ・・・(9)
本実施形態では、PMOSトランジスタMP11としてディプレッショントランジスタが使用されることにより、PMOSトランジスタMP11について式(3)の第2項の値が負になる。したがって、PMOSトランジスタMP11のゲート−ソース間電圧VGS(MP11)が低減され、よって、電源電圧VDDの低減に伴い中間電源電圧VMLが低くなっても(即ち、低電圧動作時にも)、上記式(9)の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
以上に説明されているように、本実施形態の演算増幅回路10Bでは、出力段12Bが接地電圧VSSと(電源電圧VDDよりも低い)中間電源電圧VMLの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段12Bの浮遊電流源のPMOSトランジスタMP9としてディプレッショントランジスタが使用され、これにより、低電圧動作が実現されている。また、バイアス電圧BP3Rを発生するために使用されるPMOSトランジスタMP11のバックゲートがソースに接続され、これによって低電圧動作が実現されている。
上述の図6の演算増幅回路10Bの構成でも、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。本実施形態でも、アンプ回路1Bに、第1の実施形態と同様のオフセットキャンセル回路を付加することにより、オフセット電圧の問題に対処可能である。図7は、オフセットキャンセル回路が付加されたアンプ回路1Bの構成を示す回路図である。
図7のアンプ回路1Bの構成は、図6のアンプ回路1BにメークブレークスイッチSW1〜SW6が挿入された構成を有している。スイッチSW1〜SW6と他のMOSトランジスタとの接続関係は、図5のアンプ回路1Aと同一である。
詳細には、PMOSトランジスタMP4のドレインとPMOSトランジスタMP6、MP7のソースの間にスイッチSW1が挿入され、PMOSトランジスタMP5のドレインとPMOSトランジスタMP6、MP7のソースの間にスイッチSW2が挿入されている。スイッチSW1は、その共通端子がPMOSトランジスタMP4のドレインに接続され、メーク端子がPMOSトランジスタMP7のソースに接続され、ブレーク端子がPMOSトランジスタMP6のソースに接続されている。一方、スイッチSW2は、その共通端子がPMOSトランジスタMP5のドレインに接続され、メーク端子がPMOSトランジスタMP6のソースに接続され、ブレーク端子がPMOSトランジスタMP7のソースに接続されている。
同様に、NMOSトランジスタMN4のドレインとNMOSトランジスタMN6、MN7のソースの間にスイッチSW3が挿入され、NMOSトランジスタMN5のドレインとPMOSトランジスタMN6、MN7のソースの間にスイッチSW4が挿入されている。スイッチSW3は、その共通端子がNMOSトランジスタMN4のドレインに接続され、メーク端子がNMOSトランジスタMN7のソースに接続され、ブレーク端子がPMOSトランジスタMN6のソースに接続されている。一方、スイッチSW4は、その共通端子がNMOSトランジスタMN5のドレインに接続され、メーク端子がNMOSトランジスタMN6のソースに接続され、ブレーク端子がNMOSトランジスタMN7のソースに接続されている。
更に、非反転入力端子In+と、入力段11の2つの差動トランジスタ対(即ち、NMOSトランジスタMN1、MN2とPMOSトランジスタMP1、MP2)の間にスイッチSW5が挿入され、反転入力端子In−と、2つの差動トランジスタ対の間にスイッチSW6が挿入されている。スイッチSW5は、その共通端子が非反転入力端子In+に接続され、メーク端子がNMOSトランジスタMN1及びPMOSトランジスタMP1のゲートに接続され、ブレーク端子がNMOSトランジスタMN2及びPMOSトランジスタMP2のゲートに接続されている。一方、スイッチSW6は、その共通端子が反転入力端子In−に接続され、メーク端子がNMOSトランジスタMN2及びPMOSトランジスタMP2のゲートに接続され、ブレーク端子がNMOSトランジスタMN1及びPMOSトランジスタMP1のゲートに接続されている。
スイッチSW1〜SW6は、全て連動で動作しており、アンプ回路1Bは、スイッチSW1〜SW6それぞれの共通端子とメーク端子とが接続されるメーク状態と、共通端子とブレーク端子とが接続されるブレーク状態の2状態を取り得る。図4のアンプ回路1Aと同様に、スイッチSW1〜SW6の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が0になり、オフセット電圧の問題を実質的に解消することができる。
(第3の実施形態)
図8は、本発明の第3の実施形態の演算増幅回路10Cの構成を示す回路図である。図8の演算増幅回路10Cは、図3の演算増幅回路10Aと類似した構成を有しているが、下記の点で異なる。
図8は、本発明の第3の実施形態の演算増幅回路10Cの構成を示す回路図である。図8の演算増幅回路10Cは、図3の演算増幅回路10Aと類似した構成を有しているが、下記の点で異なる。
第1に、図8の演算増幅回路10Cでは、接地電圧VSSより高く電源電圧VDDより低い中間電源電圧は使用されない。即ち、アンプ回路1Cの出力段12Cは、電源電圧VDDと、接地電圧VSSとの供給を受けて動作する。詳細には、PMOSトランジスタMP10のソースが電源電圧VDDが供給される電源線15に接続される一方、NMOSトランジスタMN10のソースが接地電圧VSSが供給される接地線16に接続される。更に、バイアス回路2Cの全てのMOSトランジスタ及び電流源は、電源電圧VDDと接地電圧VSSとの供給を受けて動作する。
第2に、出力段12Cの浮遊電流源を構成するPMOSトランジスタMP9及びNMOSトランジスタMN9、及び、入力段11Cの浮遊電流源を構成するPMOSトランジスタMP8及びNMOSトランジスタMN8の全てに、ディプレッショントランジスタが使用される。これは、図8の演算増幅回路1Cの低電圧動作を可能にするために有効である。PMOSトランジスタMP8、MP9、NMOSトランジスタMN8、MN9としてディプレッショントランジスタを使用することにより、これらのMOSトランジスタのゲート−ソース間電圧が低減される。これは、PMOSトランジスタMP8、MP9、NMOSトランジスタMN8、MN9に供給されるバイアス電圧MP3L、MP3R、MN3L、MN3Rの電圧レベルを有効に低減し、低い電源電圧VDDでの動作を可能にする。
第3に、バイアス回路2CのPMOSトランジスタMP11、MP13、NMOSトランジスタMN11及びMN13の全てに、ディプレッショントランジスタが使用される。これも、図8の演算増幅回路1Cの低電圧動作を可能にするために有効である。PMOSトランジスタMP11、MP13、NMOSトランジスタMN11及びMN13としてディプレッショントランジスタを使用することにより、これらのMOSトランジスタのゲート−ソース間電圧が低減される。これは、低い電源電圧VDDが低くても、PMOSトランジスタMP11〜MP14、NMOSトランジスタMN11〜MN14、及び電流源21、22、25、26を動作させることを可能にする。即ち、バイアス回路2Cを低電圧動作させることを可能にする。
以上に説明されているように、本実施形態では、入力段11C及び出力段12Cの浮遊電流源のMOSトランジスタとしてディプレッショントランジスタが使用され、これにより、アンプ回路1Cの低電圧動作が可能になっている。加えて、これらの浮遊電流源にバイアス電圧を供給する回路部分のMOSトランジスタ(PMOSトランジスタMP11、MP13、NMOSトランジスタMN11及びMN13)としてディプレッショントランジスタが使用され、これにより、バイアス回路2Cの低電圧動作が可能になっている。
(液晶表示装置への応用)
以上に説明された増幅演算回路は、液晶表示パネルその他の表示パネルを駆動するドライバICのアンプとして好適に使用される。一つの有効な用途は、液晶表示パネルのデータ線を駆動するデータ線ドライバである。近年の液晶表示パネル用のデータ線ドライバは、その出力数が1000チャンネルを超えるものまで出現しており、このようなデータ線ドライバでは、電圧フォロア接続された演算増幅回路が1000個を超えて搭載される。これだけ出力数が多いとチップの消費電力が大きくなり、チップ温度がシリコン半導体デバイスの動作限界の150℃近くになることもある。上述された演算増幅回路(特に、第1及び第2の実施形態の演算増幅回路)を使用することにより、消費電力を劇的に削減させることが可能になる。
以上に説明された増幅演算回路は、液晶表示パネルその他の表示パネルを駆動するドライバICのアンプとして好適に使用される。一つの有効な用途は、液晶表示パネルのデータ線を駆動するデータ線ドライバである。近年の液晶表示パネル用のデータ線ドライバは、その出力数が1000チャンネルを超えるものまで出現しており、このようなデータ線ドライバでは、電圧フォロア接続された演算増幅回路が1000個を超えて搭載される。これだけ出力数が多いとチップの消費電力が大きくなり、チップ温度がシリコン半導体デバイスの動作限界の150℃近くになることもある。上述された演算増幅回路(特に、第1及び第2の実施形態の演算増幅回路)を使用することにより、消費電力を劇的に削減させることが可能になる。
図9は、一実施形態における液晶表示パネル駆動装置30の構成を示すブロック図である。液晶表示パネル駆動装置30は、ラッチ31p、31nと、レベルシフト回路32p、32nと、正側D/Aコンバータ(DAC)33pと、負側DAC33nと、正側アンプ34pと、負側アンプ34nと、スイッチ回路35と、出力端子36、37と、階調電圧生成回路38と、電源システム39とを備えている。液晶表示パネル駆動装置30は、ラッチ31p、31nに供給された画像データD1、D2に応答して、液晶表示パネルのデータ線を駆動する駆動電圧を出力端子36、37から出力するように構成されている。ここで画像データD1、D2とは、駆動されるべき画素の階調を示すデータであり、出力端子36、37に出力される駆動電圧の電圧レベルは、画像データD1、D2に応じて決定される。
ラッチ31p、レベルシフト回路32p、正側D/Aコンバータ(DAC)33p、及び正側アンプ34pは、画像データD1に応答して共通電位Vcomよりも高く電源電圧VDDよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位VCOMは、電源電圧VDDの半分の電圧VDD/2に等しく、したがって、正側アンプ34pから出力される駆動電圧は、電圧VDD/2よりも高く電源電圧VDDよりも低い。
詳細には、ラッチ31pは、画像データD1をラッチし、ラッチした画像データD1をレベルシフト回路32pを介して正側DAC33pに転送する。レベルシフト回路32pは、レベルシフトを行うことにより、ラッチ31pの出力レベルと正側DAC33pの入力レベルを整合させる。正側DAC33pは、画像データD1に対してデジタル−アナログ変換を行う。詳細には、正側DAC33pは、階調電圧生成回路38から階調電圧V1 +〜Vm +を受け取り、受け取った階調電圧V1 +〜Vm +のうちから画像データD1に対応する階調電圧を選択し、選択した階調電圧を正側アンプ34pに供給する。ここで、階調電圧V1 +〜Vm +は、いずれも、電圧VDD/2よりも高く電源電圧VDDよりも低い電圧である。正側アンプ34pは、電圧フォロアとして動作し、正側DAC33pから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、正側DAC33pは、電源電圧VDD及び接地電圧VSSに加え、中間電源電圧VDD/2が供給されて動作する。
一方、ラッチ31n、レベルシフト回路32n、負側DAC33n、及び負側アンプ34pは、画像データD2に応答して接地電圧VSSより高く共通電位Vcomよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位VCOMが電源電圧VDDの半分の電圧VDD/2に等しいから、負側アンプ34nから出力される駆動電圧は、接地電圧VSSより高く電圧VDD/2よりも低いことになる。
詳細には、ラッチ31nは、画像データD2をラッチし、ラッチした画像データD2をレベルシフト回路32nを介して負側DAC33nに転送する。レベルシフト回路32nは、レベルシフトを行うことにより、ラッチ31nの出力レベルと負側DAC33nの入力レベルを整合させる。負側DAC33nは、画像データD2に対してデジタル−アナログ変換を行う。詳細には、負側DAC33nは、階調電圧生成回路38から階調電圧V1 −〜Vm −を受け取り、受け取った階調電圧V1 −〜Vm −のうちから画像データD2に対応する階調電圧を選択し、選択した階調電圧を負側アンプ34nに供給する。ここで、階調電圧V1 −〜Vm −は、いずれも、電圧VDD/2よりも高く電源電圧VDDよりも低い電圧である。負側アンプ34nは、電圧フォロアとして動作し、負側DAC33nから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、負側DAC33nは、電源電圧VDD及び接地電圧VSSに加え、中間電源電圧VDD/2が供給されて動作する。
スイッチ回路35は、正側アンプ34p及び負側アンプ34nと、出力端子36、37との間の接続関係を切り換える回路である。共通電位Vcomよりも高く電源電圧VDDよりも低い駆動電圧を出力端子36から出力し、接地電圧VSSより高く共通電位Vcomよりも低く駆動電圧を出力端子37から出力する場合、スイッチ回路35は、スイッチ35a、35dをオン状態に、スイッチ35b、35cをオフ状態に設定する。これにより、正側アンプ34pが出力端子36に、負側アンプ34pが出力端子37に接続され、通電位Vcomよりも高く電源電圧VDDよりも低い駆動電圧が出力端子36から、接地電圧VSSより高く共通電位Vcomよりも低く駆動電圧が出力端子37から出力される。一方、接地電圧VSSよりも高く共通電位Vcomよりも低い駆動電圧を出力端子36から出力し、共通電位Vcomよりも高く電源電圧VDDよりも低い駆動電圧を出力端子37から出力する場合、スイッチ回路35は、スイッチ35b、35cをオン状態に、スイッチ35a、35dをオフ状態に設定する。
階調電圧生成回路38は、正側DAC33pに階調電圧V1 +〜Vm +を供給し、負側DAC33nに階調電圧V1 −〜Vm −を供給する。
電源システム39は、電源電圧VDD、中間電源電圧VDD/2、及び接地電圧VSSを生成し、液晶表示パネル駆動回路30の各回路部分に供給する。
図9の液晶表示パネル駆動回路30では、正側アンプ34pとして第1の実施形態の演算増幅回路10A(図3、図5の演算増幅回路)が使用され、負側アンプ34nとして第2の実施形態の演算増幅回路10B(図6、図7の演算増幅回路)が使用される。このとき、負側アンプ34nとして使用される演算増幅回路10Bに供給される中間電源電圧VML、及び正側アンプ34pとして使用される演算増幅回路10Aに供給される中間電源電圧VMHは、いずれも、電源電圧VDDの半分の電圧VDD/2に設定される。これにより、単一の電源線40により、正側アンプ34p及び負側アンプ34nに中間電源電圧を供給することが可能になる。
図10は、図9の液晶表示パネル駆動装置30の出力電圧範囲を示す概念図である。正側アンプ34pとして使用される演算増幅回路10Aは、その出力段11が電源電圧VDDと接地電圧VSSの供給を受けて動作する一方、出力段12Aが電源電圧VDDと中間電源電圧VDD/2の供給を受けて動作する。この場合、正側アンプ34pの出力電圧範囲は、VDD/2+0.2(V)〜VDD/2−0.2(V)になる。一方、負側アンプ34nとして使用される演算増幅回路10Bは、その出力段11が電源電圧VDDと接地電圧VSSの供給を受けて動作する一方、出力段12Bが接地電圧VSSと中間電源電圧VDD/2の供給を受けて動作する。この場合、負側アンプ34nの出力電圧範囲は、VSS/2+0.2(V)〜VDD/2−0.2(V)になる。図9の構成では、VDD/2−0.2(V)〜VDD/2+0.2(V)の範囲の駆動電圧を出力することはできないが、このことは、液晶表示パネルを駆動する上で問題にはならない。むしろ、演算増幅回路10A、10Bを使用することにより、消費電力を低減できる利点があることは、上述の通りである。
一層に液晶表示パネル駆動回路30の消費電力を低減するためには、階調電圧V1 +〜Vm +及び階調電圧V1 −〜Vm −を生成する階調電圧生成回路38に含まれるγアンプとして上述の演算増幅回路を使用することが好ましい。γアンプとは、階調電圧V1 +〜Vm +及び階調電圧V1 −〜Vm −が所望のガンマカーブに従って生成されるように、階調電圧V1 +〜Vm +及び階調電圧V1 −〜Vm −の生成に使用されるラダー抵抗にバイアス電圧を供給するアンプである。
図11は、第1及び第2の実施形態の演算増幅回路10A、10Bをγアンプとして使用する階調電圧生成回路38の例を示す回路図である。図11の階調電圧生成回路38は、正側γアンプ41−1〜41−nと、負側γアンプ42−1〜42−nと、ラダー抵抗43とを備えている。正側γアンプ41−1〜41−nは、中間電源電圧VDD/2よりも高く電源電圧VDDよりも低いバイアス電圧をラダー抵抗43に供給し、負側γアンプ42−1〜42−nは、接地電圧VSSよりも高く中間電源電圧VDD/2よりも高くバイアス電圧をラダー抵抗43に供給する。ラダー抵抗43は、電源電圧VDDを供給する電源線と、接地電圧VSSを供給する接地線の間に接続されており、階調電圧V1 +〜Vm +及び階調電圧V1 −〜Vm −を電圧分割によって生成する。生成された階調電圧V1 +〜Vm +は、信号線44−1〜44−mを介して正側アンプ34pに供給され、階調電圧V1 −〜Vm −は、信号線45−1〜45−mを介して負側アンプ34nに供給される。
図10の階調電圧生成回路38では、正側γアンプ41−1〜41−nとして第1の実施形態の演算増幅回路10Aが使用される。出力段12Aが電源電圧VDDと中間電源電圧VDD/2の供給を受けて動作する演算増幅回路10Aを使用することは、消費電力を低減するために有効である。同様に、負側γアンプ42−1〜42−nとして第2の実施形態の演算増幅回路10Bが使用される。出力段12Bが接地電圧VSSと中間電源電圧VDD/2の供給を受けて動作する演算増幅回路10Bを使用することは、消費電力を低減するために有効である。
なお、以上には本発明の具体的な実施形態が記述されているが、本発明は、様々な変形が可能であり、上述の実施形態に限定して解釈してはならない。特に、上記には演算増幅回路が液晶表示パネルを駆動する液晶表示パネル駆動装置に適用される実施形態が記述されているが、液晶表示パネル以外の表示パネルのデータ線を駆動する表示パネル駆動装置にも適用可能であることに留意されたい。また、本発明の演算増幅回路は、低電圧動作や低消費電圧動作が求められる他の様々な用途にも適用可能である。
10A、10B、10C:演算増幅回路
1A、1B、1C:アンプ回路
2A、2B、2C:バイアス回路
11、11C:入力段
12A、12B、12C:出力段
13、16:接地線
14、15:電源線
17A、17B:電源線
18A、18B:電源線
19:電源線
20:接地線
Out:出力端子
21、22、23、24、25、26、27、28:電流源
30:液晶表示パネル駆動回路
31p、31n:ラッチ
32p、32n:レベルシフト回路
33p:正側D/Aコンバータ
33n:負側D/Aコンバータ
34p:正側アンプ
34n:負側アンプ
35:スイッチ回路
35a、35b、35c、35d:スイッチ
36、37:出力端子
38:階調電圧生成回路
39:電源システム
41:正側γアンプ
42:負側γアンプ
43:ラダー抵抗
44、45:信号線
101:正側アンプ
102:負側アンプ
103、104:電源線
105:接地線
111:入力段
112:出力段
113:正側電源線
114:負側電源線
1A、1B、1C:アンプ回路
2A、2B、2C:バイアス回路
11、11C:入力段
12A、12B、12C:出力段
13、16:接地線
14、15:電源線
17A、17B:電源線
18A、18B:電源線
19:電源線
20:接地線
Out:出力端子
21、22、23、24、25、26、27、28:電流源
30:液晶表示パネル駆動回路
31p、31n:ラッチ
32p、32n:レベルシフト回路
33p:正側D/Aコンバータ
33n:負側D/Aコンバータ
34p:正側アンプ
34n:負側アンプ
35:スイッチ回路
35a、35b、35c、35d:スイッチ
36、37:出力端子
38:階調電圧生成回路
39:電源システム
41:正側γアンプ
42:負側γアンプ
43:ラダー抵抗
44、45:信号線
101:正側アンプ
102:負側アンプ
103、104:電源線
105:接地線
111:入力段
112:出力段
113:正側電源線
114:負側電源線
Claims (17)
- 反転入力端子と非反転入力端子の電位差に応答した第1内部電流を生成する入力段と、
前記第1内部電流に応答して出力端子を駆動する出力段
とを備え、
前記出力段は、
前記第1内部電流が流される第1浮遊電流源と、
前記第1浮遊電流源の第1端子の電位に応答して前記出力端子を駆動する第1出力トランジスタと、
前記第1浮遊電流源の第2端子の電位に応答して前記出力端子を駆動する第2出力トランジスタ
とを含み、
前記第1浮遊電流源は、
前記第1端子にソースが接続され、前記第2端子にドレインが接続された第1PMOSトランジスタと、
前記第1端子にドレインが接続され、前記第2端子にソースが接続された第1NMOSトランジスタ
とを含み、
前記第1PMOSトランジスタと前記第1NMOSトランジスタとの少なくとも一つは、ディプレッショントランジスタである
演算増幅回路。 - 請求項1に記載の演算増幅回路であって、
前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
前記第1出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第2出力トランジスタは、前記出力端子と、前記接地電圧が供給される接地線との間に接続され、
前記第1PMOSトランジスタがディプレッショントランジスタである
演算増幅回路。 - 請求項2に記載の演算増幅回路であって、
更に、
前記第1PMOSトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
前記バイアス回路は、前記中間電源電圧が供給される電源線と前記接地電圧が供給される接地線との間に直列に接続された、ダイオード接続PMOSトランジスタと電流源とを備え、
前記ダイオード接続PMOSトランジスタのゲートから前記第1PMOSトランジスタのゲートに前記バイアス電圧が出力され、
前記ダイオード接続PMOSトランジスタがディプレッショントランジスタである
演算増幅回路。 - 請求項1に記載の演算増幅回路であって、
前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
前記第1出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第2出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第1NMOSトランジスタがディプレッショントランジスタである
演算増幅回路。 - 請求項4に記載の演算増幅回路であって、
更に、前記第1NMOSトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
前記バイアス回路は、前記電源電圧が供給される第1電源線と前記中間電源電圧が供給される第2電源線との間に直列に接続された、ダイオード接続NMOSトランジスタと電流源とを備え、
前記ダイオード接続NMOSトランジスタのゲートから前記第1NMOSトランジスタのゲートに前記バイアス電圧が出力され、
前記ダイオード接続NMOSトランジスタがディプレッショントランジスタである
演算増幅回路。 - 請求項2乃至5のいずれに記載の演算増幅回路であって、
前記中間電源電圧は、前記電源電圧の半分の電圧である
演算増幅回路。 - 請求項1に記載の演算増幅回路であって、
前記入力段は、第3端子と第4端子の間に接続された第2浮遊電流源を含み、前記反転入力端子と前記非反転入力端子の電位差に応答した第2内部電流が前記第2浮遊電流源を流れるように構成され、
前記第2浮遊電流源は、
前記第3端子にソースが接続され、前記第4端子にドレインが接続された第2PMOSトランジスタと、
前記第3端子にドレインが接続され、前記第4端子にソースが接続された第2NMOSトランジスタ
とを含み、
前記第1PMOSトランジスタ、前記第1NMOSトランジスタ、前記第2PMOSトランジスタ、前記第2NMOSトランジスタの全てがディプレッショントランジスタである
演算増幅回路。 - 請求項2乃至7のいずれかに記載の演算増幅回路であって、
前記入力段は、
第3NMOSトランジスタと第4NMOSトランジスタとを含む第1差動トランジスタ対と、
前記第3NMOSトランジスタのゲートに接続されたゲートを有する第3PMOSトランジスタと、前記第4NMOSトランジスタのゲートに接続されたゲートを有する第4PMOSトランジスタとを含む第2差動トランジスタ対
とを含み、
前記前記反転入力端子と前記非反転入力端子の一方に前記第3NMOSトランジスタ及び前記第3PMOSトランジスタのゲートが接続され、他方に前記第4NMOSトランジスタ及び前記第4PMOSトランジスタのゲートが接続される
演算増幅回路。 - 請求項8に記載の演算増幅回路であって、
前記入力段は、更に、
前記反転入力端子と、前記第3NMOSトランジスタ及び前記第4NMOSトランジスタのゲート並びに前記第4NMOSトランジスタ及び前記第4NMOSトランジスタのゲートとの間の接続関係を切り換える第1スイッチと、
前記非反転入力端子と、前記第3NMOSトランジスタ及び前記第4NMOSトランジスタのゲート並びに前記第4NMOSトランジスタ及び前記第4NMOSトランジスタのゲートとの間の接続関係を切り換える第2スイッチ
とを備える
演算増幅回路。 - 請求項8又は9に記載の演算増幅回路であって、
前記第1差動トランジスタ対に接続され、前記第1内部電流を前記第1浮遊電流源に供給する第1カスコード型カレントミラーを備え、
前記第1カスコード型カレントミラーは、
ゲートに共通のバイアス電圧が印加される第5及び第6PMOSトランジスタと、
ゲートが前記第5PMOSトランジスタのドレインに共通に接続され、能動負荷として機能する第7及び第8PMOSトランジスタと、
前記第7PMOSトランジスタのドレインと、前記第5及び第6PMOSトランジスタのソースの間の接続関係を切り換える第3スイッチと、
前記第8PMOSトランジスタのドレインと、前記第5及び第6PMOSトランジスタのソースの間の接続関係を切り換える第4スイッチ
とを備える
演算増幅回路。 - 請求項8乃至10のいずれかに記載の演算増幅回路であって、
前記第2差動トランジスタ対に接続され、前記第1内部電流を前記第1浮遊電流源から受け取る第2カスコード型カレントミラーを備え、
前記第2カスコード型カレントミラーは、
ゲートに共通のバイアス電圧が印加される第5及び第6NMOSトランジスタと、
ゲートが前記第5NMOSトランジスタのドレインに共通に接続され、能動負荷として機能する第7及び第8NMOSトランジスタと、
前記第7NMOSトランジスタのドレインと、前記第5及び第6NMOSトランジスタのソースの間の接続関係を切り換える第5スイッチと、
前記第8NMOSトランジスタのドレインと、前記第5及び第6NMOSトランジスタのソースの間の接続関係を切り換える第6スイッチ
とを備える
演算増幅回路。 - 表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
電源電圧と前記電源電圧の半分の中間電源電圧の間の第1駆動電圧を生成する正側アンプと、
接地電圧と前記中間電源電圧の間の第2駆動電圧を生成する負側アンプ
とを備え、
前記正側アンプと前記負側アンプのそれぞれは、
入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
前記内部電流に応答して前記第1又は第2駆動電圧を前記出力端子から出力する出力段
とを備え、
前記出力段は、
前記内部電流が流される浮遊電流源と、
前記浮遊電流源の第1端子の電位に応答して前記出力端子を駆動する第1出力トランジスタと、
前記浮遊電流源の第2端子の電位に応答して前記出力端子を駆動する第2出力トランジスタ
とを含み、
前記浮遊電流源は、
前記第1端子にソースが接続され、前記第2端子にドレインが接続されたPMOSトランジスタと、
前記第1端子にドレインが接続され、前記第2端子にソースが接続されたNMOSトランジスタ
とを含み、
前記正側アンプの前記出力段の前記浮遊電流源の前記PMOSトランジスタと前記負側アンプの前記出力段の前記浮遊電流源の前記NMOSトランジスタとが、ディプレッショントランジスタである
表示パネル駆動装置。 - 請求項12に記載の表示パネル駆動装置であって、
前記正側アンプの前記第1出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第2出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
表示パネル駆動装置。 - 請求項12又は13に記載の表示パネル駆動装置であって、
前記負側アンプの前記第1出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第2出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
表示パネル駆動装置。 - 表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
複数の階調電圧を供給する階調電圧供給回路と、
前記複数の階調電圧のうちから画像データに応じて階調電圧を選択するD/Aコンバータと、
選択された前記階調電圧に対応した駆動電圧を生成するアンプ
とを備え、
前記階調電圧供給回路は、
電源電圧と前記電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、
前記中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、
前記正側バイアス電圧及び前記負側バイアス電圧の供給を受け、電圧分割により前記複数の階調電圧を生成するラダー抵抗とを備え、
前記正側γアンプ及び前記負側γアンプのそれぞれは、
入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
前記内部電流に応答して前記正側バイアス電圧又は前記負側バイアス電圧を前記出力端子から出力する出力段
とを備え、
前記出力段は、
前記内部電流が流される浮遊電流源と、
前記浮遊電流源の第1端子の電位に応答して前記出力端子を駆動する第1出力トランジスタと、
前記浮遊電流源の第2端子の電位に応答して前記出力端子を駆動する第2出力トランジスタ
とを含み、
前記浮遊電流源は、
前記第1端子にソースが接続され、前記第2端子にドレインが接続されたPMOSトランジスタと、
前記第1端子にドレインが接続され、前記第2端子にソースが接続されたNMOSトランジスタ
とを含み、
前記正側γアンプの前記出力段の前記浮遊電流源の前記PMOSトランジスタと前記負側γアンプの前記出力段の前記浮遊電流源の前記NMOSトランジスタとが、ディプレッショントランジスタである
表示パネル駆動装置。 - 請求項15に記載の表示パネル駆動装置であって、
前記正側アンプの前記第1出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第2出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
表示パネル駆動装置。 - 請求項15又は16に記載の表示パネル駆動装置であって、
前記負側アンプの前記第1出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第2出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
表示パネル駆動装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008201649A JP2010041370A (ja) | 2008-08-05 | 2008-08-05 | 演算増幅回路及び表示パネル駆動装置 |
US12/461,115 US20100033463A1 (en) | 2008-08-05 | 2009-07-31 | Operational amplifier circuit and display panel driving apparatus |
CN200910164986A CN101645695A (zh) | 2008-08-05 | 2009-08-05 | 运算放大器电路和显示面板驱动装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008201649A JP2010041370A (ja) | 2008-08-05 | 2008-08-05 | 演算増幅回路及び表示パネル駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010041370A true JP2010041370A (ja) | 2010-02-18 |
Family
ID=41652469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008201649A Pending JP2010041370A (ja) | 2008-08-05 | 2008-08-05 | 演算増幅回路及び表示パネル駆動装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20100033463A1 (ja) |
JP (1) | JP2010041370A (ja) |
CN (1) | CN101645695A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120139408A (ko) * | 2011-06-17 | 2012-12-27 | 삼성전자주식회사 | 반도체 집적회로 및 반도체 집적 회로의 전원 공급 방법 |
CN102956196A (zh) * | 2012-10-26 | 2013-03-06 | 上海大学 | 有机发光显示器的参考电压产生电路 |
KR101604380B1 (ko) * | 2010-04-22 | 2016-03-18 | 삼성전자 주식회사 | 반도체 집적 회로 장치 |
JP2017098689A (ja) * | 2015-11-20 | 2017-06-01 | ラピスセミコンダクタ株式会社 | アンプ及びアンプを含む表示ドライバ |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2011092768A1 (ja) * | 2010-02-01 | 2013-05-30 | パナソニック株式会社 | 演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法 |
KR101698570B1 (ko) * | 2010-03-25 | 2017-01-23 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
CN102355212A (zh) * | 2011-08-09 | 2012-02-15 | 复旦大学 | 一种带电流补偿的轨到轨输入级 |
JP5870546B2 (ja) | 2011-08-23 | 2016-03-01 | ソニー株式会社 | 表示装置及び電子機器 |
TWI521496B (zh) * | 2014-02-11 | 2016-02-11 | 聯詠科技股份有限公司 | 緩衝電路、面板模組及顯示驅動方法 |
US9960740B2 (en) * | 2015-06-18 | 2018-05-01 | Raytheon Company | Bias circuitry for depletion mode amplifiers |
WO2021056158A1 (zh) * | 2019-09-23 | 2021-04-01 | 京东方科技集团股份有限公司 | 源极驱动电路及驱动方法、显示装置 |
CN116346047A (zh) * | 2021-12-24 | 2023-06-27 | 圣邦微电子(北京)股份有限公司 | 轨到轨运算放大器及其输入级结构 |
CN115622548B (zh) * | 2022-12-21 | 2023-04-18 | 无锡明芯微电子有限公司 | 一种高边nmos浮地驱动电路 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102756A (ja) * | 1991-10-08 | 1993-04-23 | Nec Corp | 差動増幅回路 |
JP2002132221A (ja) * | 2000-10-19 | 2002-05-09 | Sharp Corp | データ信号線駆動回路およびそれを備える画像表示装置 |
JP2005124173A (ja) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Ab級レールトゥレール演算増幅器 |
JP2005136918A (ja) * | 2003-10-31 | 2005-05-26 | Nec Electronics Corp | 差動増幅回路 |
JP2005333624A (ja) * | 2004-04-19 | 2005-12-02 | Asahi Kasei Microsystems Kk | 演算増幅器 |
JP2006319921A (ja) * | 2005-05-16 | 2006-11-24 | Nec Electronics Corp | 演算増幅器 |
JP2007286526A (ja) * | 2006-04-20 | 2007-11-01 | Nec Electronics Corp | 表示装置および表示装置の駆動回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4464588A (en) * | 1982-04-01 | 1984-08-07 | National Semiconductor Corporation | Temperature stable CMOS voltage reference |
US5311145A (en) * | 1993-03-25 | 1994-05-10 | North American Philips Corporation | Combination driver-summing circuit for rail-to-rail differential amplifier |
JP3392271B2 (ja) * | 1995-11-02 | 2003-03-31 | シャープ株式会社 | 演算増幅回路 |
JP2001075536A (ja) * | 1999-09-03 | 2001-03-23 | Nec Corp | 昇圧回路、電源回路及び液晶駆動装置 |
US7262662B2 (en) * | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
JP2007202127A (ja) * | 2005-12-28 | 2007-08-09 | Nec Electronics Corp | 差動増幅器、及びそれを用いた表示装置 |
-
2008
- 2008-08-05 JP JP2008201649A patent/JP2010041370A/ja active Pending
-
2009
- 2009-07-31 US US12/461,115 patent/US20100033463A1/en not_active Abandoned
- 2009-08-05 CN CN200910164986A patent/CN101645695A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102756A (ja) * | 1991-10-08 | 1993-04-23 | Nec Corp | 差動増幅回路 |
JP2002132221A (ja) * | 2000-10-19 | 2002-05-09 | Sharp Corp | データ信号線駆動回路およびそれを備える画像表示装置 |
JP2005124173A (ja) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Ab級レールトゥレール演算増幅器 |
JP2005136918A (ja) * | 2003-10-31 | 2005-05-26 | Nec Electronics Corp | 差動増幅回路 |
JP2005333624A (ja) * | 2004-04-19 | 2005-12-02 | Asahi Kasei Microsystems Kk | 演算増幅器 |
JP2006319921A (ja) * | 2005-05-16 | 2006-11-24 | Nec Electronics Corp | 演算増幅器 |
JP2007286526A (ja) * | 2006-04-20 | 2007-11-01 | Nec Electronics Corp | 表示装置および表示装置の駆動回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101604380B1 (ko) * | 2010-04-22 | 2016-03-18 | 삼성전자 주식회사 | 반도체 집적 회로 장치 |
KR20120139408A (ko) * | 2011-06-17 | 2012-12-27 | 삼성전자주식회사 | 반도체 집적회로 및 반도체 집적 회로의 전원 공급 방법 |
KR101938700B1 (ko) * | 2011-06-17 | 2019-01-16 | 삼성전자주식회사 | 반도체 집적회로 및 반도체 집적 회로의 전원 공급 방법 |
CN102956196A (zh) * | 2012-10-26 | 2013-03-06 | 上海大学 | 有机发光显示器的参考电压产生电路 |
JP2017098689A (ja) * | 2015-11-20 | 2017-06-01 | ラピスセミコンダクタ株式会社 | アンプ及びアンプを含む表示ドライバ |
Also Published As
Publication number | Publication date |
---|---|
CN101645695A (zh) | 2010-02-10 |
US20100033463A1 (en) | 2010-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010041368A (ja) | 演算増幅回路及び表示パネル駆動装置 | |
JP2010041370A (ja) | 演算増幅回路及び表示パネル駆動装置 | |
KR101916224B1 (ko) | 출력 버퍼용 증폭기 및 이를 이용한 신호 처리 장치 | |
US8310422B2 (en) | Operational amplifier circuit and display apparatus using the same | |
JP5623883B2 (ja) | 差動増幅器及びデータドライバ | |
US7683714B2 (en) | Differential amplifier and display device using the same | |
JP4861791B2 (ja) | 演算増幅器及び表示装置 | |
JP5143431B2 (ja) | 出力偏差の改善された出力バッファ及びこれを備えた平板表示装置用のソースドライバ | |
US8237693B2 (en) | Operational amplifier, drive circuit, and method for driving liquid crystal display device | |
JP5273807B2 (ja) | 差動増幅器回路 | |
JP5328461B2 (ja) | 演算増幅器 | |
JP5075051B2 (ja) | Ab級増幅回路、及び表示装置 | |
JP4564285B2 (ja) | 半導体集積回路 | |
JP2011050040A (ja) | 演算増幅器及びそれを用いた半導体装置 | |
US20110205193A1 (en) | Operational amplifier with decreased through current, and display panel driver and display device incorporating the same | |
US8476977B2 (en) | LCD driving circuit using operational amplifier and LCD display apparatus using the same | |
US20110007058A1 (en) | Differential class ab amplifier circuit, driver circuit and display device | |
JP2008078987A (ja) | 演算増幅器及び液晶表示装置の駆動方法 | |
KR20070070818A (ko) | 출력신호의 슬루 레이트를 조절할 수 있는 데이터 라인드라이버와 그 방법, 상기 데이터 라인 드라이버를구비하는 디스플레이 장치 | |
JP4412027B2 (ja) | 増幅回路及び表示装置 | |
JP4408715B2 (ja) | 駆動回路および処理回路 | |
US6483384B1 (en) | High speed amplifier | |
JP2013207602A (ja) | バイアス回路、半導体集積回路、及び表示装置 | |
KR102441180B1 (ko) | 버퍼 증폭기 | |
JP2011130070A (ja) | プッシュプル増幅器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110407 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120229 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120302 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120709 |