JP2017098689A - アンプ及びアンプを含む表示ドライバ - Google Patents

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Abstract

【目的】回路規模及び消費電力の増大を招くことなく、リンギングを抑制した増幅階調電圧を生成することが可能なアンプ、及び当該アンプを含む表示ドライバを提供することを目的とする。【構成】映像信号の輝度レベルに対応した階調電圧とこの階調電圧を増幅して得た増幅階調電圧との差分に対応した電流をカレントミラー回路の出力電流ラインに流し、当該出力電流ライン上の電圧を駆動ラインを介して出力部に供給する。出力部は、かかる駆動ラインの電圧に応じた電流を出力ラインに流すことにより当該出力ラインに上記した増幅階調電圧を生成する。【選択図】図６

Description

本発明は、映像信号に基づく画素の輝度レベルに対応した階調電圧を増幅するアンプ、及びこのアンプを含む表示ドライバに関する。
表示装置としての例えば液晶表示装置には、液晶表示パネルと、映像信号に基づく電圧を当該液晶表示パネルに形成されている複数のデータ線に供給する表示ドライバとが設けられている。表示ドライバ内には、映像信号に基づく電圧を増幅する出力アンプが形成されている（例えば特許文献１参照）。
当該出力アンプは、入力された信号を受ける差動入力段と、この差動入力段で生成された信号に対応した電流を生成するカレントミラー回路と、当該カレントミラー回路で生成された電流に基づく出力電圧を生成する出力段と、を有する。かかる出力アンプで生成された出力電圧は、差動入力段に帰還供給されている。
上記した出力アンプには、入力信号のレベルが急峻に変化する際に生じる出力電圧のリンギングを防止する為に、入力信号のレベルが変化するタイミングで、出力アンプ内に流れるバイアス電流を増加させるバイアス制御回路が設けられている。
特開２０１２−２７１２７号公報
ところで、上記したバイアス制御回路は、出力アンプと同一構成のダミーアンプと、ダミーアンプの出力に基づき入力信号のレベル遷移時点を検出するコンパレータとを含む為、回路規模及び消費電力の増大を招くという問題があった。
そこで、本発明は、回路規模及び消費電力の増大を招くことなく、出力電圧の電圧遷移区間でのリンギングを抑制した増幅を行うことが可能なアンプ、及び当該アンプを含む表示ドライバを提供することを目的とする。
本発明に係るアンプは、映像信号に基づく画素の輝度レベルに対応した階調電圧を増幅して増幅階調電圧を生成するアンプであって、基準電流ラインに流れる電流に応じた電流量の電流を出力電流ラインに送出するカレントミラー回路と、前記増幅階調電圧に対応した電流を前記基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記出力電流ラインから引き抜く差動入力部と、第１のバイアス電圧がゲート端に印加されており、前記出力電流ラインがソース端に接続されており且つ正側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、前記正側駆動ラインの電圧に基づく電流を出力ラインに送出する第１の出力トランジスタを含み、前記出力ラインの電圧を前記増幅階調電圧として得る出力部と、前記出力電流ラインに一端が接続されており前記正側駆動ラインに他端が接続されているコンデンサと、を有する。
また、本発明に係るアンプは、映像信号に基づく画素の輝度レベルに対応した階調電圧を増幅して増幅階調電圧を生成するアンプであって、基準電流ラインに流れる電流に応じた電流量の電流を出力電流ラインに送出するカレントミラー回路と、前記増幅階調電圧に対応した電流を前記基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記出力電流ラインに送出する差動入力部と、第１のバイアス電圧がゲート端に印加されており、前記出力電流ラインがソース端に接続されており且つ負側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、前記負側駆動ラインの電圧に基づく電流を出力ラインから引き抜く第１の出力トランジスタを含み、前記出力ラインの電圧を前記増幅階調電圧として得る出力部と、前記出力電流ラインに一端が接続されており前記負側駆動ラインに他端が接続されているコンデンサと、を有する。
本発明に係る表示ドライバは、映像信号に基づく各画素の輝度レベルに対応した階調電圧の各々を個別に増幅する複数のアンプを有する表示ドライバであって、前記複数のアンプを第１アンプ群及び第２アンプ群に区分けした際の前記第１アンプ群に属する前記アンプの各々は、第１の基準電流ラインに流れる電流に応じた電流量の電流を第１の出力電流ラインに送出する第１のカレントミラー回路と、前記増幅階調電圧に対応した電流を前記第１の基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記第１の出力電流ラインから引き抜く第１の差動入力部と、第１のバイアス電圧がゲート端に印加されており、前記第１の出力電流ラインがソース端に接続されており且つ第１の正側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、前記第１の正側駆動ラインの電圧に基づく電流を第１の出力ラインに送出する第１の出力トランジスタを含み、前記第１の出力ラインの電圧を前記増幅階調電圧として得る第１の出力部と、前記第１の出力電流ラインに一端が接続されており前記第１の正側駆動ラインに他端が接続されている第１のコンデンサと、を有し、前記第２アンプ群に属する前記アンプの各々は、第２の基準電流ラインに流れる電流に応じた電流量の電流を第２の出力電流ラインに送出する第２のカレントミラー回路と、前記増幅階調電圧に対応した電流を前記第２の基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記第２の出力電流ラインに送出する第２の差動入力部と、第２のバイアス電圧がゲート端に印加されており、前記第２の出力電流ラインがソース端に接続されており且つ第１の負側駆動ラインがドレイン端に接続されている第２のバイアストランジスタと、前記第１の負側駆動ラインの電圧に基づく電流を第２の出力ラインから引き抜く第２の出力トランジスタを含み、前記第２の出力ラインの電圧を前記増幅階調電圧として得る第２の出力部と、前記第２の出力電流ラインに一端が接続されており前記第１の負側駆動ラインに他端が接続されている第２のコンデンサと、を有する。
本発明に係るアンプは、映像信号の輝度レベルに対応した階調電圧とこの階調電圧を増幅して得た増幅階調電圧との差分に対応した電流をカレントミラー回路の出力電流ラインに流すことによって駆動電圧を生成し、当該駆動電圧を駆動ラインを介して出力部に供給する。出力部は、かかる駆動電圧に応じた電流を出力ラインに流すことにより当該出力ラインに上記した増幅階調電圧を生成する。
ここで、本発明に係るアンプでは、コンデンサを介して上記した駆動ラインとカレントミラー回路の出力電流ラインとを接続することにより、増幅階調電圧の電圧値の遷移時に生じるリンギングを防止している。よって、当該リンギング防止の為に追加される回路素子は単一のコンデンサだけなので、回路規模及び消費電力の増大を招くことなく、リンギングを抑制した増幅階調電圧を生成することが可能となる。
本発明に係るアンプを搭載した表示ドライバを含む表示装置１００の概略構成を示す図である。 データドライバ１３の内部構成を示すブロック図である。 出力アンプ部１３３の内部構成を示すブロック図である。 正極側アンプＡＰの内部構成を示す回路図である。 増幅階調電圧ＰＡの波形の一例を示す図である。 負極側アンプＡＮの内部構成を示す回路図である。 増幅階調電圧ＰＡの波形の一例を示す図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示ドライバを含む表示装置１００の概略構成を示す図である。図１において、表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の偶数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部には、画素を担う表示セルが形成されている。
駆動制御部１１は、映像信号ＶＤ中から水平同期信号を検出して走査ドライバ１２に供給する。また、駆動制御部１１は、映像信号ＶＤに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データＰＤの系列を含む画像データ信号ＰＤを生成し、これをデータドライバ１３に供給する。
走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期したタイミングで、水平走査パルスを表示デバイス２０の水平走査ラインＳ1〜Ｓmの各々に順次印加する。
データドライバ１３は、半導体ＩＣ（integrated circuit）チップに形成されている。データドライバ１３は、画像データ信号中の画素データＰＤを１水平走査ライン分ずつ、つまりｎ個毎に取り込む。そして、データドライバ１３は、取り込んだｎ個の画素データ片にて表される輝度階調に対応した階調電圧を夫々が有する画素駆動電圧Ｇ1〜Ｇnを生成し、表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
図２は、本発明に係る表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。図２において、データ取込部１３１は、駆動制御部１１から供給された画像データ信号中から画素データＰＤの系列を取り込む。そして、１水平走査ライン分のｎ個の画素データＰＤ、つまり画素データＰＤ1〜ＰＤnを取り込む度に、これらｎ個の画素データＰＤ1〜ＰＤnを１水平走査ライン期間に亘り、画素データＱ1〜Ｑnとして階調電圧変換部１３２に供給する。
尚、データ取込部１３１は、画素データＱ1〜Ｑnを階調電圧変換部１３２に供給するにあたり、以下の第１出力モードと第２出力モードとを１水平走査期間毎に交互に切り替える。つまり、第１出力モードでは、データ取込部１３１は、画素データＰＤ1〜ＰＤnをそのまま画素データＱ1〜Ｑnとして階調電圧変換部１３２に供給する。一方、第２出力モードでは、データ取込部１３１は、画素データＰＤ1〜ＰＤnのうちの奇数番目の画素データＰＤ(2k-1)（ｋは正の整数）を、偶数番目の画素データＱ(2k)とし、偶数番目の画素データＰＤ(2k) を奇数番目の画素データＱ(2k-1)として階調電圧変換部１３２に供給する。例えば、第２出力モードでは、データ取込部１３１は、画素データＰＤ1、ＰＤ3、ＰＤ5、ＰＤ7を夫々画素データＱ2、Ｑ4、Ｑ6、Ｑ8として階調電圧変換部１３２に供給すると共に、画素データＰＤ2、ＰＤ4、ＰＤ6、ＰＤ8を夫々画素データＱ1、Ｑ3、Ｑ5、Ｑ7として階調電圧変換部１３２に供給する。
階調電圧変換部１３２は、データ取込部１３１から供給された画素データＱ1〜Ｑnのうちの奇数番目の画素データＱ(2k-1)の各々を、その画素データＱによって表される輝度階調に対応した正極性の電圧値を有する階調電圧Ｐ(2k-1)に変換する。更に、階調電圧変換部１３２は、上記した画素データＱ1〜Ｑnのうちの偶数番目の画素データＱ(2k)の各々を、その画素データＱによって表される輝度階調に対応した負極性の電圧値を有する階調電圧Ｐ(2k)に変換する。尚、本実施例では、電源電圧の１／２の電圧値を基準電圧とし、当該基準電圧よりも高い電圧を正極性の電圧と定義し、この基準電圧以下の電圧を負極性の電圧と定義する。
階調電圧変換部１３２は、これら階調電圧Ｐ1〜Ｐnを出力アンプ部１３３に供給する。
図３は、出力アンプ部１３３の内部構成の一部を示すブロック図である。図３に示すように、出力アンプ部１３３は、アンプ部ＡＭＰ1〜ＡＭＰ(n/2)、出力切替回路ＣＨＧ及びバイアス生成部ＢＳＧを含む。アンプ部ＡＭＰ1〜ＡＭＰ(n/2)は、互いに同一の内部構成、つまり夫々がオペアンプからなる正極側アンプＡＰ及び負極側アンプＡＮを含む。正極側アンプＡＰ及び負極側アンプＡＮは共に、自身の出力端が自身の反転入力端子に接続されている、いわゆるボルテージフォロワである。
アンプ部ＡＭＰ1〜ＡＭＰ(n/2)の各々は、正極側アンプＡＰ及び負極側アンプＡＮにより、正極性を有する奇数番目の階調電圧Ｐ(2k-1)及び負極性を有する偶数番目の階調電圧Ｐ(2k)を夫々個別に利得１で増幅して、増幅階調電圧ＰＡ1〜ＰＡnを生成する。アンプ部ＡＭＰ1〜ＡＭＰnは、増幅階調電圧ＰＡ1〜ＰＡnを出力切替回路ＣＨＧに供給する。
例えば、アンプ部ＡＭＰ1の正極側アンプＡＰは、正極性の階調電圧Ｐ1を利得１で増幅して得られた増幅階調電圧ＰＡ1を出力切替回路ＣＨＧに供給する。当該アンプ部ＡＭＰ1の負極側アンプＡＮは、負極性の階調電圧Ｐ2を利得１で増幅して得られた増幅階調電圧ＰＡ2を出力切替回路ＣＨＧに供給する。また、アンプ部ＡＭＰ2の正極側アンプＡＰは、正極性の階調電圧Ｐ3を利得１で増幅して得られた増幅階調電圧ＰＡ3を出力切替回路ＣＨＧに供給する。当該アンプ部ＡＭＰ2の負極側アンプＡＮは、負極性の階調電圧Ｐ4を利得１で増幅して得られた増幅階調電圧ＰＡ4を出力切替回路ＣＨＧに供給する。
出力切替回路ＣＨＧは、上記した第１出力モードでは増幅階調電圧ＰＡ1〜ＰＡnを画素駆動電圧Ｇ1〜Ｇnとして表示デバイス２０のデータラインＤ1〜Ｄnに供給する。一方、上記した第２出力モードでは、出力切替回路ＣＨＧは、増幅階調電圧ＰＡ1〜ＰＡnのうちの奇数番目の増幅階調電圧ＰＡ(2k-1)を、偶数番目の画素駆動電圧Ｇ(2k)とし、偶数番目の増幅階調電圧ＰＡ(2k)を奇数番目の画素駆動電圧Ｇ(2k-1)として表示デバイス２０のデータラインＤ1〜Ｄnに供給する。例えば、第２出力モードでは、出力切替回路ＣＨＧは、増幅階調電圧ＰＡ1、ＰＡ3、ＰＡ5、ＰＡ7を夫々画素駆動電圧Ｇ2、Ｇ4、Ｇ6、Ｇ8とし、増幅階調電圧ＰＡ2、ＰＡ4、ＰＡ6、ＰＡ8を夫々画素駆動電圧Ｇ1、Ｇ3、Ｇ5、Ｇ7として当該画素駆動電圧Ｇ1〜Ｇ8を、表示デバイス２０のデータラインＤ1〜Ｄ8に夫々供給する。
バイアス生成部ＢＳＧは、アンプ部ＡＭＰ1〜ＡＭＰn各々に含まれる正極側アンプＡＰ及び負極側アンプＡＮ内の動作設定を行う為のバイアス電圧ＢＳ１〜ＢＳ６を生成する。
つまり、バイアス生成部ＢＳＧは、正極側アンプＡＰに含まれるカレントミラー回路内に流す電流量を設定する為のバイアス電圧ＢＳ１を生成する。更に、バイアス生成部ＢＳＧは、正極側アンプＡＰに含まれる高電圧側の出力トランジスタの出力電流量を設定する為のバイアス電圧ＢＳ２、及び正極側アンプＡＰの低電圧側の出力トランジスタによる引き込み電流量を設定する為のバイアス電圧ＢＳ３を生成する。
また、バイアス生成部ＢＳＧは、負極側アンプＡＮに含まれるカレントミラー回路内に流す電流量を設定する為のバイアス電圧ＢＳ４を生成する。更に、バイアス生成部ＢＳＧは、負極側アンプＡＮに含まれる低電圧側の出力トランジスタによる引き込み電流量を設定する為のバイアス電圧ＢＳ５、及び負極側アンプＡＮに含まれる高電圧側の出力トランジスタの出力電流量を設定する為のバイアス電圧ＢＳ６を生成する。
バイアス生成部ＢＳＧは、バイアス電圧ＢＳ１〜ＢＳ３をアンプ部ＡＭＰ1〜ＡＭＰn各々に含まれる正極側アンプＡＰに供給すると共に、バイアス電圧ＢＳ４〜ＢＳ６を、アンプ部ＡＭＰ1〜ＡＭＰn各々に含まれる負極側アンプＡＮに供給する。
以下に、上記した正極側アンプＡＰ及び負極側アンプＡＮの構成について説明する。
図４は、正極側アンプＡＰの内部構成の一例を示す回路図である。図４に示すように、正極側アンプＡＰは、差動入力部ＩＮＰ、カレントミラー部ＭＲＰ、及び出力部ＯＵＰを有する。
差動入力部ＩＮＰは、ｐチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＴ１、Ｔ２、ｎチャネルＭＯＳ型のトランジスタＴ３、Ｔ４、電流源ＣＧ１及びＣＧ２を含む。
電流源ＣＧ１は、電源ラインＬＶを介して電源電圧ＶＤＤの供給を受ける。電流源ＣＧ１は当該電源電圧ＶＤＤの供給を受けて所定の一定電流Ｉ0を生成し、当該一定電流Ｉ0を分割してトランジスタＴ１及びＴ２各々のソース端に供給する。
トランジスタＴ１のゲート端には、階調電圧変換部１３２から供給された階調電圧Ｐ1〜Ｐnのうちの奇数番目の階調電圧、つまり正極性の階調電圧Ｐ(2k-1)が供給される。トランジスタＴ１のドレイン端はカレントミラー部ＭＲＰのラインＬ４に接続されている。トランジスタＴ１は、ゲート端に供給された階調電圧Ｐ(2k-1)に応じた電流Ｉ1をラインＬ４に供給する。
トランジスタＴ２のゲート端は出力ラインＬＯに接続されており、そのドレイン端はカレントミラー部ＭＲＰのラインＬ２に接続されている。トランジスタＴ２は、出力ラインＬＯの電圧に応じた電流Ｉ2をラインＬ２に供給する。
尚、上記した電流Ｉ1と電流Ｉ2とを加算した電流値は、上記した一定電流Ｉ0と等しくなる。
電流源ＣＧ２の一端には接地ラインＬＧが接続されており、その他端はトランジスタＴ３及びＴ４各々のソース端に接続されている。電流源ＣＧ２は、所定の一定電流Ｉｃを生成してこれを接地ラインＬＧに供給する。尚、接地ラインＬＧには接地電圧ＶＳＳが印加されている。
トランジスタＴ３のゲート端には正極性の階調電圧Ｐ(2k-1)が供給されており、そのドレイン端はカレントミラー部ＭＲＰのラインＬ３に接続されている。トランジスタＴ３は、階調電圧Ｐ(2k-1)に応じた電流ＩａをラインＬ３から引き抜きこれを電流源ＣＧ２に流す。
トランジスタＴ４のゲート端は出力ラインＬＯに接続されており、そのドレイン端はカレントミラー部ＭＲＰのラインＬ１に接続されている。トランジスタＴ４は、出力ラインＬＯの電圧に応じた電流ＩｂをラインＬ１から引き抜きこれを電流源ＣＧ２に流す。
尚、上記した電流Ｉａと電流Ｉｂとを加算した電流値は、上記した一定電流Ｉｃと等しくなる。
カレントミラー部ＭＲＰは、ｐチャネルＭＯＳ型のトランジスタＴ５〜Ｔ８、ｎチャネルＭＯＳ型のトランジスタＴ９〜Ｔ１３、及びコンデンサＣＰを含む。
トランジスタＴ５及びＴ６各々のソース端は電源ラインＬＶに接続されている。また、トランジスタＴ５及びＴ６各々のゲート端同士は互いに接続されている。トランジスタＴ５のゲート端及びドレイン端は第１の基準電流ラインとしてのラインＬ１に接続されている。トランジスタＴ６のドレイン端は第１の出力電流ラインとしてのラインＬ３に接続されている。
上記したトランジスタＴ５及びＴ６により、高電圧側のカレントミラー回路が形成されている。よって、トランジスタＴ５のソース及びドレイン間に流れる電流と同一電流量の電流が、トランジスタＴ６のソース及びドレイン間に流れる。
トランジスタＴ７及びＴ８各々のゲート端には、バイアス生成部ＢＳＧにて生成されたバイアス電圧ＢＳ２が供給されている。トランジスタＴ７のソース端はラインＬ１に接続されており、そのドレイン端は第２の基準電流ラインとしてのラインＬ２に接続されている。トランジスタＴ８のソース端はラインＬ３に接続されており、そのドレイン端は、負側駆動ラインＬＬに接続されている。尚、ラインＬ３には正側駆動ラインＬＨが接続されている。
トランジスタＴ９のドレイン端はラインＬ１に接続されており、ソース端はラインＬ２に接続されている。トランジスタＴ９及びＴ１０各々のゲート端には、バイアス生成部ＢＳＧにて生成されたバイアス電圧ＢＳ１が供給されている。トランジスタＴ１０のソース端は第２の出力電流ラインとしてのラインＬ４に接続されており、そのドレイン端は負側駆動ラインＬＬに接続されている。
トランジスタＴ１１のドレイン端及びゲート端は共にラインＬ２に接続されており、そのソース端は接地ラインＬＧに接続されている。トランジスタＴ１１及びＴ１２各々のゲート端は互いに接続されている。トランジスタＴ１２のドレイン端はラインＬ４に接続されており、ソース端は接地ラインＬＧに接続されている。
上記したトランジスタＴ１１及びＴ１２により、低電圧側のカレントミラー回路が形成されている。よって、トランジスタＴ１１のドレイン及びソース間に流れる電流と同一電流量の電流が、トランジスタＴ１２のドレイン及びソース間に流れる。
トランジスタＴ１３のドレイン端は正側駆動ラインＬＨに接続されており、ソース端は負側駆動ラインＬＬに接続されている。トランジスタＴ１３のゲート端には、バイアス生成部ＢＳＧにて生成されたバイアス電圧ＢＳ３が供給されている。
負側駆動ラインＬＬ及びラインＬ４間にはコンデンサＣＰが設けられている。つまり、コンデンサＣＰの一端が負側駆動ラインＬＬに接続されており、コンデンサＣＰの他端がラインＬ４に接続されている。
上記した構成により、正極性の階調電圧Ｐ(2k-1)と、出力ラインＬＯの電圧との差分に対応した正駆動電圧ＰＧがラインＬ３上に生成され、当該正駆動電圧ＰＧが正側駆動ラインＬＨを介して出力部ＯＵＰに供給される。また、正極性の階調電圧Ｐ(2k-1)と、出力ラインＬＯの電圧との差分に対応した負駆動電圧ＮＧが負側駆動ラインＬＬ上に生成され、当該負駆動電圧ＮＧが負側駆動ラインＬＬを介して出力部ＯＵＰに供給される。
出力部ＯＵＰは、ｐチャネルＭＯＳ型のトランジスタＴ１４、ｎチャネルＭＯＳ型のトランジスタＴ１５、位相補償用のコンデンサＣ１及びＣ２を有する。
トランジスタＴ１４のソース端は、電源ラインＬＶに接続されており、そのゲート端は正側駆動ラインＬＨに接続されている。トランジスタＴ１４のドレイン端は出力ラインＬＯ及びトランジスタＴ１５のドレイン端に接続されている。トランジスタＴ１５のソース端には、電源電圧ＶＤＤの１／２の電圧値が印加されており、そのゲート端は負側駆動ラインＬＬに接続されている。コンデンサＣ１の一端は正側駆動ラインＬＨに接続されており、その他端は出力ラインＬＯに接続されている。コンデンサＣ２の一端は負側駆動ラインＬＬに接続されており、その他端は出力ラインＬＯに接続されている。
かかる構成により出力部ＯＵＰは、正駆動電圧ＰＧ及び負駆動電圧ＮＧに基づき、正極性の階調電圧Ｐ(2k-1)に対応した電圧値を有する正極性の増幅階調電圧ＰＡ(2k-1)を生成し、これを出力ラインＬＯを介して出力する。
尚、正極側アンプＡＰのカレントミラー部ＭＲＰ内には、各種の動作設定を行うバイアストランジスタとして、上記したトランジスタＴ７〜Ｔ１０及びＴ１３が設けられている。
つまり、カレントミラー部ＭＲＰのトランジスタＴ９及びＴ１０は、夫々のゲート端に供給されたバイアス電圧ＢＳ１に基づきラインＬ２及びＬ４に流れる電流を調整する。これにより、ラインＬ２及びラインＬ４各々の電圧を等しくさせる。カレントミラー部ＭＲＰのトランジスタＴ７及びＴ８は、夫々のゲート端に印加されたバイアス電圧ＢＳ２に基づき正駆動電圧ＰＧの電圧値を設定する。これにより、出力部ＯＵＰに含まれる出力トランジスタとしてのトランジスタＴ１４の出力電流量が設定される。カレントミラー部ＭＲＰのトランジスタＴ１３は、そのゲート端に印加されたバイアス電圧ＢＳ３に基づき負駆動電圧ＮＧの電圧値を設定する。これにより、出力部ＯＵＰに含まれる出力トランジスタとしてのトランジスタＴ１５の出力電流量が設定される。
以下に、正極側アンプＡＰの動作について、図５に示す増幅階調電圧ＰＡの波形を参照しつつ概略的に説明する。
先ず、入力された正極性の階調電圧Ｐ(2k-1)が低電圧値の状態、例えばＶＤＤ／２の電圧値の状態からその電圧値が増加する、いわゆる電圧の立ち上がり時には、差動入力部ＩＮＰのトランジスタＴ３がオン状態となる。これにより、正側駆動ラインＬＨから、トランジスタＴ３を介して電流Ｉａが引き抜かれ、正側駆動ラインＬＨ上の電圧、つまり正駆動電圧ＰＧの電圧値が低下する。よって、出力部ＯＵＰの高電圧側の出力トランジスタであるトランジスタＴ１４がオン状態となり、出力ラインＬＯ上の電圧、つまり増幅階調電圧ＰＡ(2k-1)の電圧値が時間経過につれ図５の実線に示すように増加する。その後、増幅階調電圧ＰＡ(2k-1)の電圧値は、入力された階調電圧Ｐ(2k-1)の電圧値と等しくなり、その電圧値を維持する。
一方、入力された正極性の階調電圧Ｐ(2k-1)の電圧の立ち下がり時には、差動入力部ＩＮＰのトランジスタＴ１及びＴ４がオン状態となる。よって、ラインＬ１からトランジスタＴ４に向けて電流Ｉｂが流れると共に、トランジスタＴ１から送出された電流Ｉ1がラインＬ４に流れ込む。更に、高電圧側のカレントミラー回路（Ｔ５、Ｔ６）によるカレントミラー動作により、ラインＬ１に流れる電流Ｉｂと等しい電流量の電流がラインＬ３及びトランジスタＴ８を介して負側駆動ラインＬＬに流れ込む。よって、当該ラインＬ４上の電圧ＮＣＭが増加し、トランジスタＴ１０がオフ状態に遷移する。この際、負側駆動ラインＬＬに流れ込む電流によって負駆動電圧ＮＧが増加し、出力部ＯＵＰの低電圧側の出力トランジスタであるトランジスタＴ１５がオン状態に遷移する。これにより、出力ラインＬＯ上の電圧、つまり増幅階調電圧ＰＡ(2k-1)の電圧値が図５の実線に示すように低下する。
ところで、正極側アンプＡＰでは、入力された階調電圧Ｐ(2k-1)の立ち下がり時には、当該階調電圧Ｐ(2k-1)に対応したラインＬ４上の電圧ＮＣＭに基づくトランジスタＴ１０のスイッチング動作を経て、負駆動電圧ＮＧの増加が為されている。よって、入力された階調電圧Ｐ(2k-1)に対応した電圧ＮＣＭと負駆動電圧ＮＧとの間には、トランジスタＴ１０のスイッチング動作に費やされる時間分の位相差が生じることになる。従って、正極側アンプＡＰに図４に示すコンデンサＣＰが設けられていないと、上記した位相差に伴い、増幅階調電圧ＰＡ(2k-1)の立ち下がり時に、その電圧値が目標電圧値に到った直後に、図５の破線にて示すようなリンギングが生じてしまう。
そこで、上記したような位相差を抑えてリンギング防止を図る為に、正極側アンプＡＰでは、図４に示すように、リンギング防止用のコンデンサＣＰにてラインＬ４と負側駆動ラインＬＬとを接続している。これにより、入力された階調電圧Ｐ(2k-1)に応じて電圧ＮＣＭの電圧値が変化した時点においてトランジスタＴ１０を介すことなく、電圧ＮＣＭの電圧値を負駆動電圧ＮＧに反映させることが可能となる。
よって、電圧ＮＣＭ及び負駆動電圧ＮＧ間の位相差が低減されるので、図５の実線に示すように、電圧の立ち下がり時において、その電圧値が低下して目標の電圧値に到った後もリンギングが生じない増幅階調電圧ＰＡ(2k-1)を出力することが可能となる。
従って、図４に示す正極側アンプＡＰによれば、リンギング防止の為に追加される回路素子は、単一のコンデンサＣＰだけであるので、回路規模及び消費電力の増大を招くことなく、電圧の立ち下がり区間でのリンギングを防止した増幅階調電圧を生成することが可能となる。
尚、正極側アンプＡＰにおける階調電圧Ｐ(2k-1)の立ち上がり時の動作では、差動入力部ＩＮＰのトランジスタＴ３の動作によって直接、正駆動電圧ＰＧの電圧値を設定しているので、増幅階調電圧ＰＡ(2k-1)の立ち上がり時にはリンギングは生じない。よって、正極側アンプＡＰの正側駆動ライン（Ｌ３）には、リンギング防止用のコンデンサは設けられていない。
図６は、負極側アンプＡＮの内部構成の一例を示す回路図である。図６に示すように、負極側アンプＡＮは、差動入力部ＩＮＰ、カレントミラー部ＭＲＮ、及び出力部ＯＵＮを有する。
尚、負極側アンプＡＮの差動入力部ＩＮＰは、図４に示す正極側アンプＡＰの差動入力部ＩＮＰと同一であるので、その内部回路の説明については省略する。ただし、負極側アンプＡＮの差動入力部ＩＮＰは、階調電圧変換部１３２から供給された階調電圧Ｐ1〜Ｐnのうちの偶数番目の階調電圧、つまり負極性の階調電圧Ｐ(2k)を入力対象とする。すなわち、図６に示すように、負極側アンプＡＮに含まれる差動入力部ＩＮＰのトランジスタＴ１及びＴ３各々のゲート端には、負極性の階調電圧Ｐ(2k)が供給される。
図６において、カレントミラー部ＭＲＮは、図４に示すカレントミラー部ＭＲＰと同様に、トランジスタＴ５〜Ｔ１２、ラインＬ１〜Ｌ４を含む。ただし、カレントミラー部ＭＲＮでは、図６に示すように、トランジスタＴ７及びＴ８各々のゲート端には、バイアス電圧ＢＳ２に代えてバイアス電圧ＢＳ４が供給されている。また、トランジスタＴ９及びＴ１０各々のゲート端には、バイアス電圧ＢＳ１に代えてバイアス電圧ＢＳ５が供給されている。また、カレントミラー部ＭＲＮでは、トランジスタＴ８のドレイン端及びＴ１０のドレイン端には負側駆動ラインＬＬに代えて正側駆動ラインＬＨが接続されており、当該正側駆動ラインＬＨを介して正駆動電圧ＰＧが出力部ＯＵＮに供給される。また、カレントミラー部ＭＲＮでは、ラインＬ４が負側駆動ラインＬＬに接続されており、当該負側駆動ラインＬＬを介して負駆動電圧ＮＧが出力部ＯＵＮに供給する。
更に、カレントミラー部ＭＲＮでは、ｎチャネルＭＯＳ型のトランジスタＴ１３に代えてｐチャネルＭＯＳ型のトランジスタＴ２３を設けている。トランジスタＴ２３のソース端は正側駆動ラインＬＨに接続されており、そのドレイン端は負側駆動ラインＬＬに接続されている。トランジスタＴ２３のゲート端には、バイアス生成部ＢＳＧにて生成されたバイアス電圧ＢＳ６が供給されている。
また、図６に示すように、負極側アンプＡＮでは、コンデンサＣＰに代えて、コンデンサＣＮがラインＬ３及び正側駆動ラインＬＨ間に設けられている。つまり、コンデンサＣＮの一端が正側駆動ラインＬＨに接続されており、コンデンサＣＮの他端がラインＬ３に接続されている。
出力部ＯＵＮは、図４に示す出力部ＯＵＰと同様に、トランジスタＴ１４及びＴ１５、位相補償用のコンデンサＣ１及びＣ２を含む。ただし、出力部ＯＵＮのトランジスタＴ１４のソース端には、電源電圧ＶＤＤの１／２の電圧値が印加されており、トランジスタＴ１５のソース端には接地電圧ＶＳＳが印加されている。
出力部ＯＵＮは、カレントミラー部ＭＲＮから供給された正駆動電圧ＰＧ及び負駆動電圧ＮＧに基づき、負極性の階調電圧Ｐ(2k)と同一電圧値を有する負極性の増幅階調電圧ＰＡ(2k)を生成し、これを出力ラインＬＯを介して出力する。
また、負極側アンプＡＮのカレントミラー部ＭＲＮ内では、各種動作設定を行うバイアストランジスタとしてのトランジスタＴ７〜Ｔ１０及びＴ１３が、以下の調整を行う。
つまり、カレントミラー部ＭＲＮのトランジスタＴ７及びＴ８は、夫々のゲート端に供給されたバイアス電圧ＢＳ４に基づきラインＬ１及びＬ３に流れる電流を調整する。これにより、ラインＬ１及びＬ３各々の電圧を等しくさせる。カレントミラー部ＭＲＮのトランジスタＴ９及びＴ１０は、夫々のゲート端に印加されたバイアス電圧ＢＳ５に基づき正駆動電圧ＰＧの電圧値を設定する。これにより、出力部ＯＵＮに含まれる出力トランジスタとしてのトランジスタＴ１４の出力電流量が設定される。カレントミラー部ＭＲＮのトランジスタＴ２３は、そのゲート端に印加されたバイアス電圧ＢＳ６に基づき負駆動電圧ＮＧの電圧値を設定する。これにより、出力部ＯＵＮに含まれる出力トランジスタとしてのトランジスタＴ１５の出力電流量が設定される。
以下に、負極側アンプＡＮの動作について、図７に示す増幅階調電圧ＰＡの波形を参照しつつ概略的に説明する。
先ず、入力された負極性の階調電圧Ｐ(2k)が低電圧値の状態、例えば接地電圧ＶＳＳの状態からその電圧値が増加する、いわゆる電圧の立ち上がり時には、差動入力部ＩＮＰのトランジスタＴ２及びＴ３がオン状態となる。これにより、ラインＬ３からトランジスタＴ３を介して電流Ｉａが引き抜かれ、ラインＬ３上の電圧ＰＣＭが低下する。これにより、図６に示すトランジスタＴ８がオフ状態となる。更に、この間、トランジスタＴ２を介してカレントミラー部ＭＲＮのラインＬ２に電流Ｉ2が流れ込む。よって、低電圧側のカレントミラー回路（Ｔ１１、Ｔ１２）によるカレントミラー動作により、ラインＬ２に流れる電流Ｉ2と等しい電流量の電流が、トランジスタＴ１０及びラインＬ４を介して正側駆動ラインＬＨから引き抜かれる。これにより、正側駆動ラインＬＨ上の電圧、つまり正駆動電圧ＰＧの電圧値が低下する。よって、出力部ＯＵＮの高電圧側の出力トランジスタであるトランジスタＴ１４がオン状態となり、出力ラインＬＯ上の電圧、つまり増幅階調電圧ＰＡ(2k)の電圧値が図７の実線に示すように増加する。
一方、入力された負極性の階調電圧Ｐ(2k)の電圧の立ち下がり時には、差動入力部ＩＮＰのトランジスタＴ１及びＴ４がオン状態となる。これにより、トランジスタＴ１を介して負側駆動ラインＬＨに電流Ｉ1が流れ込み、負駆動電圧ＮＧの電圧値が増加する。よって、出力部ＯＵＰの低電圧側の出力トランジスタであるトランジスタＴ１５がオン状態となり、出力ラインＬＯ上の電圧、つまり増幅階調電圧ＰＡ(2k)の電圧値が時間経過につれ図７の実線に示すように増加する。その後、増幅階調電圧ＰＡ(2k)の電圧値は、入力された階調電圧Ｐ(2k)の電圧値と等しくなり、その電圧値を維持する。
ところで、負極側アンプＡＮでは、入力された階調電圧Ｐ(2k)の立ち上がり時には、その階調電圧Ｐ(2k)に対応したラインＬ３上の電圧ＰＣＭによってトランジスタＴ８をオフ状態に設定するというスイッチング動作が終了してから、正駆動電圧ＰＧの電圧値の低下が生じる。よって、入力された階調電圧Ｐ(2k-1)に対応した電圧ＰＣＭと正駆動電圧ＰＧとの間には、トランジスタＴ８のスイッチング動作に費やされる時間分の位相差が生じることになる。従って、負極側アンプＡＮに図６に示すコンデンサＣＮが設けられていないと、上記した位相差に伴い、増幅階調電圧ＰＡ(2k)の立ち上がり区間において、図７の破線にて示すようなリンギングが生じる。
そこで、上記したような位相差を抑えてリンギング防止を図る為に、負極側アンプＡＮでは、図６に示すように、リンギング防止用のコンデンサＣＮにてラインＬ３と正側駆動ラインＬＨとを接続している。これにより、入力された階調電圧Ｐ(2k)の立ち上がり時において、トランジスタＴ８のスイッチング動作を待つこと無く、この階調電圧Ｐ(2k)の増加に追従して低下したラインＬ３上の電圧ＰＣＭを、直接、正駆動電圧ＰＧに反映させることが可能となる。
よって、電圧ＰＣＭ及び正駆動電圧ＰＧ間の位相差が低減されるので、図７の実線に示すように、電圧の立ち上がり時において、リンギングを生じさせることなく、その電圧値が増加して目標の電圧値に到る増幅階調電圧ＰＡ(2k)を出力することが可能となる。
従って、図６に示す負極側アンプＡＮによれば、リンギング防止の為に追加される回路素子は、単一のコンデンサＣＮだけであるので、回路規模及び消費電力の増大を招くことなく、電圧の立ち上がり区間でのリンギングを防止した増幅階調電圧を生成することが可能となる。
尚、負極側アンプＡＮにおける階調電圧Ｐ(2k)の立ち下がり時の動作では、差動入力部ＩＮＰのトランジスタＴ１の動作によって直接、負駆動電圧ＮＧの電圧値を設定しているので、増幅階調電圧ＰＡ(2k)の立ち下がり時にはリンギングは生じない。よって、負極側アンプＡＮの負側駆動ライン（Ｌ４）には、リンギング防止用のコンデンサは設けられていない。
また、出力アンプ部（ＯＵＮ、ＯＵＰ）に含まれるｐチャネルＭＯＳ型のトランジスタＴ１４の静電容量は、ｎチャネルＭＯＳ型のトランジスタＴ１５の静電容量よりも大である。これにより、トランジスタＴ１４の動作によって生成される増幅階調電圧ＰＡの立ち上がり区間で生じるリンギングは、トランジスタＴ１５の動作によって生成される増幅階調電圧ＰＡの立ち下がり区間で生じるリンギングよりも大となる。そこで、負極側アンプＡＮ内においてリンギング防止用に設けたコンデンサＣＮの静電容量は、正極側アンプＡＰ内においてリンギング防止用に設けたコンデンサＣＰの静電容量よりも大、例えば２倍の静電容量にするのが好ましい。
以上のように、本発明の第１の特徴による負極側アンプＡＮは、以下のカレントミラー回路、差動入力部、バイアストランジスタ、出力部及びコンデンサを有する構成により、回路規模及び消費電力の増大を招くことなく、増幅階調電圧の立ち上がり区間でのリンギングを抑制させる。
すなわち、カレントミラー回路（Ｔ５、Ｔ６、Ｔ１１、Ｔ１２）は、基準電流ライン（Ｌ１、Ｌ２）に流れる電流に応じた電流量の電流を出力電流ライン（Ｌ３、Ｌ４）に送出する。差動入力部（ＩＮＰ）は、増幅階調電圧（ＰＡ）に対応した電流を基準電流ラインに流すと共に、階調電圧（Ｐ）に対応した電流を出力電流ラインから引き抜く。バイアストランジスタ（図６のＴ８）は、そのゲート端に第１のバイアス電圧（ＢＳ４）が印加されており、ソース端に出力電流ラインが接続されており且つドレイン端に正側駆動ライン（ＬＨ）が接続されている。出力部（ＯＵＮ）は、正側駆動ラインの電圧に基づく電流を出力ライン（ＬＯ）に送出する出力トランジスタ（Ｔ１４）を含み、当該出力ラインの電圧を増幅階調電圧として得る。コンデンサ（ＣＮ）は、その一端がカレントミラー回路の出力電流ラインに接続されており、他端が正側駆動ラインに接続されている。
また、本発明の第２の特徴による正極側アンプＡＰは、以下のカレントミラー回路、差動入力部、バイアストランジスタ、出力部及びコンデンサなる構成により、回路規模及び消費電力の増大を招くことなく、増幅階調電圧の立ち下がり区間でのリンギングを抑制させる。
すなわち、カレントミラー回路（Ｔ５、Ｔ６、Ｔ１１、Ｔ１２）は、基準電流ライン（Ｌ１、Ｌ２）に流れる電流に応じた電流量の電流を出力電流ライン（Ｌ３、Ｌ４）に送出する。差動入力部（ＩＮＰ）は、増幅階調電圧（ＰＡ）に対応した電流を基準電流ラインに流すと共に、階調電圧（Ｐ）に対応した電流を出力電流ラインに送出する。バイアストランジスタ（図４のＴ８）は、そのゲート端に第１のバイアス電圧（ＢＳ１）が印加されており、ソース端に出力電流ラインが接続されており且つドレイン端に負側駆動ライン（ＬＬ）が接続されている。出力部（ＯＵＰ）は、負側駆動ラインの電圧に基づく電流を出力ライン（ＬＯ）に送出する出力トランジスタ（Ｔ１５）を含み、当該出力ラインの電圧を増幅階調電圧として得る。コンデンサ（ＣＰ）は、その一端がカレントミラー回路の出力電流ラインに接続されており、他端が負側駆動ラインに接続されている。
１３ データドライバ
１３３ 出力アンプ部
ＡＰ 正極側アンプ
ＡＮ 負極側アンプ
ＣＰ、ＣＮ コンデンサ
ＩＮＰ 差動入力部
ＭＲＰ、ＭＲＮ カレントミラー部
ＯＵＰ、ＯＵＮ 出力部

Claims (9)

  1. 映像信号に基づく画素の輝度レベルに対応した階調電圧を増幅して増幅階調電圧を生成するアンプであって、
    基準電流ラインに流れる電流に応じた電流量の電流を出力電流ラインに送出するカレントミラー回路と、
    前記増幅階調電圧に対応した電流を前記基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記出力電流ラインから引き抜く差動入力部と、
    第１のバイアス電圧がゲート端に印加されており、前記出力電流ラインがソース端に接続されており且つ正側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、
    前記正側駆動ラインの電圧に基づく電流を出力ラインに送出する第１の出力トランジスタを含み、前記出力ラインの電圧を前記増幅階調電圧として得る出力部と、
    前記出力電流ラインに一端が接続されており前記正側駆動ラインに他端が接続されているコンデンサと、を有することを特徴とするアンプ。
  2. 前記第１の出力トランジスタは、電源電圧よりも低く且つ接地電圧よりも高い電圧がソース端に印加されており、前記正側駆動ラインがゲート端に接続されており、且つ前記出力ラインがドレイン端に接続されているｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項１記載のアンプ。
  3. 前記カレントミラー回路は、第２のバイアス電圧がゲート端に印加されており、前記正側駆動ラインがドレイン端に接続されており、且つ負側駆動ラインがソース端に接続されている第２のバイアストランジスタを含み、
    前記出力部は、接地電圧がソース端に印加されており、前記負側駆動ラインがゲート端に接続されており且つ前記出力ラインがドレイン端に接続されているｎチャネルＭＯＳ型の第２の出力トランジスタを含むことを特徴とする請求項１又は２記載のアンプ。
  4. 映像信号に基づく画素の輝度レベルに対応した階調電圧を増幅して増幅階調電圧を生成するアンプであって、
    基準電流ラインに流れる電流に応じた電流量の電流を出力電流ラインに送出するカレントミラー回路と、
    前記増幅階調電圧に対応した電流を前記基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記出力電流ラインに送出する差動入力部と、
    第１のバイアス電圧がゲート端に印加されており、前記出力電流ラインがソース端に接続されており且つ負側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、
    前記負側駆動ラインの電圧に基づく電流を出力ラインから引き抜く第１の出力トランジスタを含み、前記出力ラインの電圧を前記増幅階調電圧として得る出力部と、
    前記出力電流ラインに一端が接続されており前記負側駆動ラインに他端が接続されているコンデンサと、を有することを特徴とするアンプ。
  5. 前記第１の出力トランジスタは、電源電圧よりも低く且つ接地電圧よりも高い電圧がソース端に印加されており、前記負側駆動ラインがゲート端に接続されており且つ前記出力ラインがドレイン端に接続されているｎチャネルＭＯＳ型のトランジスタであることを特徴とする請求項４記載のアンプ。
  6. 前記カレントミラー回路は、第２のバイアス電圧がゲート端に印加されており、前記負側駆動ラインがドレイン端に接続されており、且つ正側駆動ラインがソース端に接続されている第２のバイアストランジスタを含み、
    前記出力部は、接地電圧がソース端に印加されており、前記正側駆動ラインがゲート端に接続されており且つ前記出力ラインがドレイン端に接続されているｐチャネルＭＯＳ型の第２の出力トランジスタを含むことを特徴とする請求項４又は５記載のアンプ。
  7. 映像信号に基づく各画素の輝度レベルに対応した階調電圧の各々を個別に増幅する複数のアンプを有する表示ドライバであって、
    前記複数のアンプを第１アンプ群及び第２アンプ群に区分けした際の前記第１アンプ群に属する前記アンプの各々は、
    第１の基準電流ラインに流れる電流に応じた電流量の電流を第１の出力電流ラインに送出する第１のカレントミラー回路と、
    前記増幅階調電圧に対応した電流を前記第１の基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記第１の出力電流ラインから引き抜く第１の差動入力部と、
    第１のバイアス電圧がゲート端に印加されており、前記第１の出力電流ラインがソース端に接続されており且つ第１の正側駆動ラインがドレイン端に接続されている第１のバイアストランジスタと、
    前記第１の正側駆動ラインの電圧に基づく電流を第１の出力ラインに送出する第１の出力トランジスタを含み、前記第１の出力ラインの電圧を前記増幅階調電圧として得る第１の出力部と、
    前記第１の出力電流ラインに一端が接続されており前記第１の正側駆動ラインに他端が接続されている第１のコンデンサと、を有し、
    前記第２アンプ群に属する前記アンプの各々は、
    第２の基準電流ラインに流れる電流に応じた電流量の電流を第２の出力電流ラインに送出する第２のカレントミラー回路と、
    前記増幅階調電圧に対応した電流を前記第２の基準電流ラインに流すと共に、前記階調電圧に対応した電流を前記第２の出力電流ラインに送出する第２の差動入力部と、
    第２のバイアス電圧がゲート端に印加されており、前記第２の出力電流ラインがソース端に接続されており且つ第１の負側駆動ラインがドレイン端に接続されている第２のバイアストランジスタと、
    前記第１の負側駆動ラインの電圧に基づく電流を第２の出力ラインから引き抜く第２の出力トランジスタを含み、前記第２の出力ラインの電圧を前記増幅階調電圧として得る第２の出力部と、
    前記第２の出力電流ラインに一端が接続されており前記第１の負側駆動ラインに他端が接続されている第２のコンデンサと、を有することを特徴とする表示ドライバ。
  8. 前記第１の出力トランジスタは、電源電圧よりも低く且つ接地電圧よりも高い電圧がソース端に印加されており、前記第１の正側駆動ラインがゲート端に接続されており且つ前記第１の出力ラインがドレイン端に接続されているｐチャネルＭＯＳ型のトランジスタであり、
    前記第２の出力トランジスタは、電源電圧よりも低く且つ接地電圧よりも高い電圧がソース端に印加されており、前記第１の負側駆動ラインがゲート端に接続されており且つ前記第２の出力ラインがドレイン端に接続されているｎチャネルＭＯＳ型のトランジスタであり、
    前記第１のコンデンサの静電容量が前記第２のコンデンサの静電容量よりも大きいことを特徴とする請求項７記載の表示ドライバ。
  9. 前記第１及び第２の出力トランジスタ各々のソース端に印加されている電圧は、前記電源電圧の１／２の電圧値を有することを特徴とする請求項８記載の表示ドライバ。
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