JP2021012327A

JP2021012327A - 表示ドライバ及び半導体装置

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Publication number: JP2021012327A
Application number: JP2019127448A
Authority: JP
Inventors: 兼一椎林; Kenichi Shiibayashi
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-07-09
Filing date: 2019-07-09
Publication date: 2021-02-04
Anticipated expiration: 2039-07-09
Also published as: US20210012731A1; CN112216247B; JP7271348B2; CN112216247A; US11094272B2

Abstract

【目的】製品寿命を短くすることなく回路規模の縮小化を図ることが可能な表示ドライバ、及び当該表示ドライバが形成されている半導体装置を提供することを目的とする。【構成】本発明に係る表示ドライバは、表示デバイスに供給する駆動信号の極性を正極性の電位（第１電位〜第３電位）から負極性の電位（第３電位〜第２電位）、又はその逆に切り替える極性切替スイッチ回路の出力ノードを、その極性切替の直前に第３電位にプリチャージする耐圧保護部を含む。【選択図】図６

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ、及び当該表示ドライバが形成されている半導体装置に関する。

表示デバイスとしての例えばアクティブマトリクス型の液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲート線と、２次元画面の垂直方向に伸張する複数のデータ線とが交叉して配置されている。複数のデータ線各々と複数のゲート線各々との交叉部には、液晶電極と共に、データ線の電圧を当該液晶電極に印加するトランジスタを含む表示セルが形成されている。

更に、当該液晶表示パネルには、入力映像信号によって表される画素毎の輝度レベルに対応した電圧を生成して各データ線に印加する液晶駆動回路が表示ドライバとして搭載されている（例えば、特許文献１の図１参照）。当該液晶駆動回路では、各データ線に対応して設けられたデコーダによりそのデータ線に対応した画像データをアナログの階調電位に変換する。そして、かかる階調電位を、各データ線に対応して設けられている演算増幅器で増幅して得た駆動信号を液晶表示パネルのデータ線に出力する。

ところで、かかる液晶駆動回路では、液晶表示パネルにおける液晶材料の特性劣化を防止するために、液晶電極に印加する駆動信号各々の極性（正極性、負極性）を交互に反転させている。

かかる駆動を実施するために、当該液晶駆動回路では、各データ線に対応して設けられている複数の演算増幅器における互いに隣接する一対の演算増幅器毎にその前段に両者の極性を切り替える切替スイッチ回路を設け、更に以下の複数のデコーダを採用している。

つまり、複数のデコーダのうちの奇数番目のデコーダは、電位Ｖｃｏｍ以下の電位を２＾ｎ段階で表す２＾ｎ個の電位をマイナス階調電位として受け、２＾ｎ個のマイナス階調電位のうちから奇数番目の画像データに対応したマイナス階調電位を選択して出力する。一方、偶数番目のデコーダは、電位Ｖｃｏｍ以上の電位を２＾ｎ段階で表す２＾ｎ個の電位をプラス階調電位として受け、当該２＾ｎ個のプラス階調電位のうちから偶数番目の画像データに対応したプラス階調電位を選択して出力する。

切替スイッチ回路は、極性反転信号に応じて、先ず、奇数番目のデコーダから出力されたマイナス階調電位を奇数番目の演算増幅器に供給すると共に、偶数番目のデコーダから出力されたプラス階調電位を偶数番目の演算増幅器に供給する。次に、切替スイッチ回路は、極性反転信号に応じて、奇数番目のデコーダから出力されたマイナス階調電位を偶数番目の演算増幅器に供給すると共に、偶数番目のデコーダから出力されたプラス階調電位を奇数番目の演算増幅器に供給する状態に切り換える。

特開平１０−１４３１１６号公報

ところで、上記したデコーダに供給する２＾ｎ個のマイナス階調電位及び２＾ｎ個のプラス階調電位は、例えば１系統の電源電位ＶＤＤ及び接地電位ＶＳＳ（０ボルト）間をラダー抵抗等によって抵抗分割することで生成される。つまり、上記した電位ＶｃｏｍはＶＤＤ／２であり、ＶＤＤ／２（＝Ｖｃｏｍ）〜ＶＤＤの範囲の電位をｎ段階に区切った２＾ｎ個の電位がプラス階調電位として偶数番目のデコーダに供給される。更に、ＶＳＳ（０ボルト）〜ＶＤＤ／２（＝Ｖｃｏｍ）の範囲の電位をｎ段階に区切った２＾ｎ個の電位がマイナス階調電位として奇数番目のデコーダに供給されることになる。

これにより、奇数番目及び偶数番目のデコーダ各々に印加される電圧は最大でもＶＤＤ／２となる。よって、回路規模の小規模化の観点から、各デコーダを構成するトランジスタとして、そのドレイン・ソース間の最大電圧、つまり耐圧をＶＤＤ／２に規定したものを採用するのが望ましい。

しかしながら、デコーダが出力する階調電位によっては、その極性の切り替え時に上記したＶＤＤ／２の耐圧を超える電圧がデコーダに印加される場合がある。

例えば、先ず、偶数番目のデコーダが階調電位としてＶＤＤを出力し、奇数番目のデコーダが階調電位としてＶＤＤ／２を出力しているものとする。

ここで、切替スイッチ回路が、先ず、偶数番目のデコーダから出力されたＶＤＤを偶数番目の演算増幅器の入力端子に供給し、奇数番目のデコーダから出力されたＶＤＤ／２を奇数番目の演算増幅器の入力端子に供給する。

これにより、偶数番目の演算増幅器の入力端子にＶＤＤの電荷が充電され、奇数番目の演算増幅器の入力端子にＶＤＤ／２の電荷が充電される。その状態から、切替スイッチ回路が、極性反転信号に応じて、偶数番目のデコーダから出力されたＶＤＤを奇数番目の演算増幅器の入力端子に供給し、奇数番目のデコーダから出力されたＶＤＤ／２を偶数番目の演算増幅器の入力端子に供給する状態に切換える。

この際、奇数番目のデコーダから出力されたＶＤＤ／２が偶数番目の演算増幅器の入力端子に供給されるものの、その直前までこの偶数番目の演算増幅器の入力端子はＶＤＤに維持されているので、奇数番目のデコーダの出力端子はＶＤＤ／２の状態から当該ＶＤＤに引っ張られて増加する。

よって、奇数番目のデコーダでは、ＶＳＳ（０ボルト）〜ＶＤＤ／２の範囲の２＾ｎ個の階調電位を夫々受ける２＾ｎ個の入力端子のうちでＶＳＳ（０ボルト）の階調電位を受ける入力端子と、この奇数番目のデコーダの出力端子との間に印加される電圧が、トランジスタの耐圧であるＶＤＤ／２を超えてしまう。したがって、デコーダの寿命が短くなる虞があった。

そこで、本発明は、製品寿命を短くすることなく回路規模の縮小化を図ることが可能な表示ドライバ、及び当該表示ドライバが形成されている半導体装置を提供することを目的とする。

本発明に係る表示ドライバは、映像信号に基づく各画素の輝度レベルを夫々示す複数の画素データ片に応じて表示デバイスを駆動する表示ドライバであって、夫々が、前記複数の画素データ片のうちの一対の画素データ片を受け、前記一対の画素データ片にて示される輝度レベルに夫々対応した電位を有する一対の駆動信号を生成して前記表示デバイスに出力する複数の駆動ブロックを含み、前記駆動ブロックの各々は、互いに異なる第１及び第２電位の間の第３電位から前記第１電位までの範囲内の電位を夫々が有する複数の正階調電圧を受け、前記複数の正階調電圧のうちから前記一対の画素データ片の一方に対応した正階調電圧を選択して第１入力ノードに出力する第１デコーダと、前記第３電位から前記第２電位の範囲内の電位を夫々が有する複数の負階調電圧を受け、前記複数の負階調電圧のうちから前記一対の画素データ片の他方に対応した負階調電圧を選択して第２入力ノードに出力する第２デコーダと、前記第１入力ノードの電位を第１出力ノードに供給すると共に前記第２入力ノードの電位を第２出力ノードに供給する状態と、前記第１入力ノードの電位を前記第２出力ノードに供給すると共に前記第２入力ノードの電位を前記第１出力ノードに供給する状態と、を切り替える極性切替処理を行う極性切替スイッチ回路と、前記極性切替スイッチ回路による前記極性切替処理毎に、その極性切替処理の直前に、前記第３電位で前記第１及び第２出力ノードをプリチャージするプリチャージ回路と、前記第１及び第２出力ノードの各電位を個別に増幅することで前記一対の駆動信号を生成する第１及び第２アンプと、を含む。

本発明に係る半導体装置は、映像信号に基づく各画素の輝度レベルを夫々示す複数の画素データ片に応じて表示デバイスを駆動する表示ドライバが形成されている半導体装置であって、前記表示ドライバは、夫々が、前記複数の画素データ片のうちの一対の画素データ片を受け、前記一対の画素データ片にて示される輝度レベルに夫々対応した電位を有する一対の駆動信号を生成して前記表示デバイスに出力する複数の駆動ブロックを含み、前記駆動ブロックの各々は、互いに異なる第１及び第２電位の間の第３電位から前記第１電位までの範囲内の電位を夫々が有する複数の正階調電圧を受け、前記複数の正階調電圧のうちから前記一対の画素データ片の一方に対応した正階調電圧を選択して第１入力ノードに出力する第１デコーダと、前記第３電位から前記第２電位の範囲内の電位を夫々が有する複数の負階調電圧を受け、前記複数の負階調電圧のうちから前記一対の画素データ片の他方に対応した負階調電圧を選択して第２入力ノードに出力する第２デコーダと、前記第１入力ノードの電位を第１出力ノードに供給すると共に前記第２入力ノードの電位を第２出力ノードに供給する状態と、前記第１入力ノードの電位を前記第２出力ノードに供給すると共に前記第２入力ノードの電位を前記第１出力ノードに供給する状態と、を切り替える極性切替処理を行う極性切替スイッチ回路と、前記極性切替スイッチ回路による前記極性切替処理毎に、その極性切替処理の直前に、前記第３電位で前記第１及び第２出力ノードをプリチャージするプリチャージ回路と、前記第１及び第２出力ノードの各電位を個別に増幅することで前記一対の駆動信号を生成する第１及び第２アンプと、を含む。

本発明に係る表示ドライバでは、表示デバイスに供給する駆動信号の極性を正極性の電位（第１電位〜第１及び第２電位の間の第３電位）から負極性の電位（第３電位〜第２電位）、又はその逆に切り替える極性切替スイッチ回路の出力ノードを、その極性切替直前に、中間電位にプリチャージする。これにより、当該出力ノード及び極性切替スイッチ回路を介して、この極性切替スイッチ回路の入力ノードに接続されているデコーダに、このデコーダを構成するトランジスタの耐圧（第３電位）を超えるような電圧が印加されることを防止する。

よって、デコーダを構成するトランジスタのサイズを小型化する為にその耐圧を上記した中間電位に規定しても、極性切替時にその耐圧を超える電圧がこのトランジスタに印加されることは無い。

したがって、本発明によれば、トランジスタの耐圧違反に起因する製品寿命の低下を招くことなく、回路規模の縮小化を図ることが可能となる。

本発明に係る表示ドライバを含む表示装置の構成を示すブロック図である。ソースドライバの内部構成を示すブロック図である。階調電圧生成部における最終段の回路の一例を表す回路図である。制御部の内部構成の一例を示すブロック図である。制御部で生成される各種信号、極性反転部の内部の電位波形、及び画素駆動信号の波形の一例を表すタイムチャートである。駆動ブロックにおけるデコーダ部、極性反転部、耐圧保護部及び出力アンプ部各々の内部回路の一例を示す回路図である。第１のデコーダの内部構成の一例を示す回路図である。第２のデコーダの内部構成の一例を示す回路図である。駆動ブロックから耐圧保護部を省いた構成における、極性切替前の各ノードの電位状態の一例を示す図である。駆動ブロックから耐圧保護部を省いた構成における、極性切替直後の各ノードの電位状態の一例を示す図である。駆動ブロックにおける極性切替前の各ノードの電位状態の一例を示す図である。駆動ブロックにおけるプリチャージ時の各ノードの電位状態の一例を示す図である。駆動ブロックにおける極性切替直後の各ノードの電位状態の一例を示す図である。本発明に係る表示ドライバを含む表示装置の他の構成を示すブロック図である。デコーダ部、極性反転部、耐圧保護部及び出力アンプ部を８０個に区分けするグループＣＧ１〜ＣＧ８０を表す図である。クロック生成部の内部構成を示す回路図である。制御部の内部構成を示すブロック図である。グループＣＧ１及びＣＧ８０に対して、夫々供給される各種信号のタイミング及び画素駆動信号の出力タイミングを対比して表すタイムチャートである。グループＣＧ１及びＣＧ８０各々の極性反転部での電位波形、及び画素駆動信号の波形の一例を表すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。図１に示すように、表示装置１００は、駆動制御部１１、ゲートドライバ１２、ソースドライバ１３、及び例えば液晶表示パネル等からなる表示デバイス２０を有する。

表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の整数）の水平走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の整数）のソースラインＤ１〜Ｄｎとが形成されている。更に、水平走査ラインＳ及びソースラインＤの各交叉部の領域（破線にて囲まれた領域）には、画素を担う表示セルＰＣが形成されている。

駆動制御部１１は、入力映像信号ＶＳを受け、当該入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列、及び水平同期信号を生成する。駆動制御部１１は、当該水平同期信号をゲートドライバ１２に供給すると共に、上記した画素データＰＤの系列及び水平同期信号に対応したクロック情報を含む映像データ信号ＶＰＤを生成しこれをソースドライバ１３に供給する。

ゲートドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させてゲートパルスを生成し、これを表示デバイス２０の水平走査ラインＳ１〜Ｓｍの各々に順に印加する。

ソースドライバ１３は、映像データ信号ＶＰＤに基づき表示デバイス２０のソースラインＤ１〜Ｄｎに夫々対応した画素駆動信号Ｇ１〜Ｇｎを生成し、対応するソースラインＤ１〜Ｄｎに個別に出力する。尚、ソースドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。

図２は、ソースドライバ１３の内部構成を示すブロック図である。

図２に示すように、ソースドライバ１３は、階調電圧生成部１３０、クロック生成部１３１、制御部１３２、データラッチ部１４１、デコーダ部１４２、耐圧保護部１４３、極性反転部１４４、及び出力アンプ部１４５を含む。

階調電圧生成部１３０は、表示デバイス２０で表示する輝度レベルを例えば２５６階調で表す正極性の２５６個の電圧として正階調電圧Ｘ１〜Ｘ２５６を生成すると共に、負極性の２５６個の電圧として負階調電圧Ｙ１〜Ｙ２５６を生成する。

図３は、当該階調電圧生成部１３０における最終段の回路の一例を表す回路図である。

図３に示すように、階調電圧生成部１３０はラダー抵抗ＬＤを含む。

ラダー抵抗ＬＤは、正階調電圧Ｘ１〜Ｘ２５６のうちで最大の輝度レベルに対応したＸ２５６の電位となる電源電位ＶＤＤと、負階調電圧Ｙ１〜Ｙ２５６のうちで最低の輝度レベルに対応したＹ２５６の電位となる接地電位ＶＳＳ（＝０ボルト）と、を受ける。

ラダー抵抗ＬＤは、電源電位ＶＤＤと接地電位ＶＳＳ（＝０ボルト）との間を複数に抵抗分圧する。この際、分圧された複数の電位のうちで、ＶＤＤ／２以上の電位を正極性の階調電圧とし、ＶＤＤ／２以下の電位を負極性の階調電圧とする。すなわち、ラダー抵抗ＬＤで分圧された複数の電位のうちで、ＶＤＤ／２以上の２５６個の電位が正階調電圧Ｘ１〜Ｘ２５６となり、ＶＤＤ／２以下の２５６個の電圧が負階調電圧Ｙ１〜Ｙ２５６となる。この際、正階調電圧Ｘ１〜Ｘ２５６のうちの最低の正階調電圧Ｘ１、及び負階調電圧Ｙ１〜Ｙ２５６のうちの最大の負階調電圧Ｙ１は、共にＶＤＤ／２を有する。

階調電圧生成部１３０は、ラダー抵抗ＬＤで生成された上記した正階調電圧Ｘ１〜Ｘ２５６、及び負階調電圧Ｙ１〜Ｙ２５６をデコーダ部１４２に供給する。

クロック生成部１３１は、映像データ信号ＶＰＤに含まれるクロック情報に基づき、所定周期毎に１つのパルスが表れるクロック信号ＣＬＫ１を生成し、これをデータラッチ部１４１及び制御部１３２に供給する。

制御部１３２は、クロック信号ＣＬＫ１に応じて、画素駆動信号Ｇ１〜Ｇｎ各々の極性を反転させる２値（論理レベル１又は０）の極性反転信号ＰＯＬを生成し、これを極性反転部１４４に供給する。更に、制御部１３２は、クロック信号ＣＬＫ１に応じて２値のプリチャージ信号ＰＣ、及び当該プリチャージ信号ＰＣの位相を反転した反転プリチャージ信号ＰＣＸを生成して、夫々を耐圧保護部１４３に供給する。

図４は、制御部１３２の内部構成の一例を示すブロック図であり、図５は、制御部１３２で生成される以下の各種信号、極性反転部１４４の内部の電位波形、画素駆動信号Ｇの波形の一例を表すタイムチャートである。

図４に示すように、制御部１３２は、パルス生成部ＰＳＧ、インバータＩＶ１、極性反転信号生成部ＰＲＧ及びラッチＬＴを含む。

パルス生成部ＰＳＧは、クロック信号ＣＬＫ１に応じて、図５に示すように、所定のパルス幅Ｔｃを有する単一のパルス（例えば論理レベル１）が表れる２値（論理レベル１又は０）の信号をプリチャージ信号ＰＣとして生成する。インバータＩＶ１は、当該プリチャージ信号ＰＣの論理レベルを反転させた信号を反転プリチャージ信号ＰＣＸとして生成する。尚、パルス生成部ＰＳＧで生成されたプリチャージ信号ＰＣの振幅は、クロック信号ＣＬＫ１の振幅を増加する方向にシフトしたものである。

極性反転信号生成部ＰＲＧは、図５に示すように、クロック信号ＣＬＫ１の例えば立ち上がりエッジのタイミングで論理レベルが反転する２値の信号を基本極性反転信号ＰＯＬＣとして生成し、これをラッチＬＴに供給する。ラッチＬＴは、図５に示すように、反転プリチャージ信号ＰＣＸの立ち上がりエッジのタイミングで基本極性反転信号ＰＯＬＣを取り込み、これを保持しつつ上記した極性反転信号ＰＯＬとして出力する。尚、ラッチＬＴで生成された極性反転信号ＰＯＬの振幅は、基本極性反転信号ＰＯＬＣの振幅を増加する方向にシフトしたものである。

データラッチ部１４１は、映像データ信号ＶＰＤに含まれる画素データＰＤの系列を順次取り込む。この際、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、データラッチ部１４１は、クロック信号ＣＬＫ１に同期したタイミングでｎ個の画素データＰＤを画素データＰ１〜Ｐｎとして、デコーダ部１４２に供給する。

デコーダ部１４２は、例えば、画素データＰ１〜Ｐｎのうちの奇数番目の画素データＰ１、Ｐ３、Ｐ５、Ｐ７、・・・の各々に対しては、正階調電圧Ｘ１〜Ｘ２５６のうちから、画素データＰにて示される輝度レベルに対応した少なくとも１つの階調電圧を選択する。また、デコーダ部１４２は、偶数番目の画素データＰ２、Ｐ４、Ｐ６、Ｐ８、・・・の各々に対しては、負階調電圧Ｙ１〜Ｙ２５６のうちから、画素データＰにて示される輝度レベルに対応した少なくとも１つの階調電圧を選択する。デコーダ部１４２は、上記したように、画素データＰ１〜Ｐｎの各々毎に選択した階調電圧を、夫々階調電圧ｄ１〜ｄｎとして耐圧保護部１４３に供給する。

耐圧保護部１４３は、階調電圧ｄ１〜ｄｎを次段の極性反転部１４４に伝送する各ライン上のノードを、プリチャージ信号ＰＣ及び反転プリチャージ信号ＰＣＸに応じて、図５に示すパルス幅Ｔｃの間だけＶＤＤ／２でプリチャージする。尚、耐圧保護部１４３による耐圧保護動作の詳細については後述する。

極性反転部１４４は、極性反転信号ＰＯＬの例えば立ち上がりエッジのタイミング毎に、階調電圧ｄ１〜ｄｎにおける奇数番目の階調電圧と偶数番目の階調電圧とを隣接するもの同士で入れ換えたものを階調電圧ｅ１〜ｅｎとして得る。例えば極性反転部１４４により奇数番目の階調電圧ｄ１、ｄ３、ｄ５、ｄ７が偶数番目の階調電圧ｅ２、ｅ４、ｅ６、ｅ８として出力され、偶数番目の階調電圧ｄ２、ｄ４、ｄ６、ｄ８が奇数番目の階調電圧ｅ１、ｅ３、ｅ５、ｅ７として出力される。

すなわち、極性反転部１４４は、極性反転信号ＰＯＬの例えば立ち上がりエッジのタイミング毎に、階調電圧ｅ１〜ｅｎ各々の極性を正極性（ＶＤＤ〜ＶＤＤ／２）から負極性（ＶＤＤ／２〜ＶＳＳ）、又は負極性から正極性に切り替える極性切替処理を行う。

極性反転部１４４は、上記した極性切替処理によって得られた階調電圧ｅ１〜ｅｎを出力アンプ部１４５に供給する。

出力アンプ部１４５は、階調電圧ｅ１〜ｅｎを夫々個別に増幅して得られた信号を画素駆動信号Ｇ１〜Ｇｎとして、半導体チップの各外部端子を介して表示デバイス２０のソースラインＳ１〜Ｓｎに出力する。

ここで、上記したデコーダ部１４２、耐圧保護部１４３、極性反転部１４４、及び出力アンプ部１４５は、画素データＰ１〜Ｐｎを夫々個別に受け、各画素データＰにて示される輝度レベルに対応した電圧を有する画素駆動信号Ｇ１〜Ｇｎを夫々生成するｎ個のチャネルに区分けされる。尚、デコーダ部１４２、耐圧保護部１４３、極性反転部１４４、及び出力アンプ部１４５において、図２に示すように、互いに隣接する一対のチャネル毎にその一対のチャネルの動作を担う駆動ブロックＣＢ（破線にて囲まれた領域）の各々が同一の回路構成からなる。

以下に、画素データＰ１を受ける第１チャネル及び画素データＰ２を受ける第２チャネルからなる一対のチャネルに対応した駆動ブロックＣＢを抜粋して、その内部構成について詳細に説明する。

図６は、かかる駆動ブロックＣＢにおける、デコーダ部１４２、耐圧保護部１４３、極性反転部１４４、及び出力アンプ部１４５各々の内部回路の一例を示す回路図である。

図６に示すように、駆動ブロックＣＢ内において、デコーダ部１４２は第１のデコーダＤＥ１及び第２のデコーダＤＥ２を含み、耐圧保護部１４３はプリチャージ回路ＰＲＯを含む。更に、当該駆動ブロックＣＢ内において、極性反転部１４４は極性切替スイッチ回路ＳＷを含み、出力アンプ部１４５はボルテージフォロワのオペアンプＡＭ１及びＡＭ２を含む。

デコーダＤＥ１は、正階調電圧Ｘ１〜Ｘ２５６を受け、これら正階調電圧Ｘ１〜Ｘ２５６のうちから、画素データＰ１にて示される輝度レベルに対応した１つを選択し、これを階調電圧ｄ１として、入力ノードＤＰを介して耐圧保護部１４３に供給する。

デコーダＤＥ２は、負階調電圧Ｙ１〜Ｙ２５６を受け、これら負階調電圧Ｙ１〜Ｙ２５６のうちから、画素データＰ２にて示される輝度レベルに対応した１つを選択し、これを階調電圧ｄ２として、入力ノードＤＮを介して耐圧保護部１４３に供給する。

図７は、画素データＰ１を８ビットデータ［０：７］としてデコーダＤＥ１の内部構成の一例を示す回路図である。図７に示すように、デコーダＤＥ１は、正階調電圧Ｘ１〜Ｘ２５６を夫々個別に受けるｐチャネルＭＯＳトランジスタを含む複数のｐチャネルＭＯＳトランジスタを、トーナメント方式にて画素データＰ１のビット数の段数分だけ縦続に接続した構成を有する。

図８は、画素データＰ２を８ビットデータ［０：７］としてデコーダＤＥ２の内部構成の一例を示す回路図である。図８に示すように、デコーダＤＥ２は、負階調電圧Ｙ１〜Ｙ２５６を夫々個別に受けるｎチャネルＭＯＳトランジスタを含む複数のｎチャネルＭＯＳトランジスタを、トーナメント方式にて画素データＰ２のビット数の段数分だけ縦続に接続した構成を有する。

尚、デコーダＤＥ１が受ける正階調電圧Ｘ１〜Ｘ２５６のうちで最低の正階調電圧Ｘ１がＶＤＤ／２であり、最大の正階調電圧Ｘ２５６が電源電位ＶＤＤである。よって、当該デコーダＤＥ１に印加される最大の電圧は（ＶＤＤ−ＶＤＤ／２）、つまりＶＤＤ／２である。一方、デコーダＤＥ２が受ける負階調電圧Ｙ１〜Ｙ２５６のうちで最低の負階調電圧Ｙ２５６が接地電位ＶＳＳ（０ボルト）であり、最大の負階調電圧Ｙ１がＶＤＤ／２である。よって、デコーダＤＥ２に印加される最大の電圧もＶＤＤ／２となる。

そこで、回路規模の小型化を考慮して、デコーダＤＥ１を構成する各ｐチャネルＭＯＳトランジスタ、及びデコーダＤＥ２を構成する各ｎチャネルＭＯＳトランジスタのドレイン・ソース間の限度電圧、つまり耐圧がＶＤＤ／２に規定されている。

プリチャージ回路ＰＲＯは、ｐチャネルＭＯＳ型のトランジスタＱ１及びＱ２と、ｎチャネルＭＯＳ型のトランジスタＪ１及びＪ２と、を含む。尚、トランジスタＱ１は、極性切替スイッチ回路ＳＷに接続されている中継ノードＬＰと、入力ノードＤＰとの間を接続又は遮断するスイッチ素子である。トランジスタＪ１は、極性切替スイッチ回路ＳＷに接続されている中継ノードＬＮと、入力ノードＤＮとの間を接続又は遮断するスイッチ素子である。トランジスタＱ２及びＪ２は、ＶＤＤ／２を中継ノードＬＰ及びＬＮに夫々印加することでプリチャージするプリチャージ用のトランジスタである。

トランジスタＱ１のソースは入力ノードＤＰに接続されており、そのドレインは中継ノードＬＰに接続されている。トランジスタＱ１は、自身のゲートでプリチャー信号ＰＣを受け、当該プリチャー信号ＰＣが論理レベル０である場合にオン状態、論理レベル１である場合にオフ状態となる。トランジスタＱ１は、オン状態にある場合にだけ入力ノードＤＰと中継ノードＬＰとを接続することで、入力ノードＤＰを介して受けた階調電圧ｄ１を、中継ノードＬＰを介して極性切替スイッチ回路ＳＷに供給する。

トランジスタＱ２のソースにはＶＤＤ／２が印加されており、ドレインは中継ノードＬＰに接続されている。トランジスタＱ２は、自身のゲートで反転プリチャー信号ＰＣＸを受け、当該反転プリチャー信号ＰＣＸが論理レベル０である場合にオン状態、論理レベル１である場合にオフ状態となる。トランジスタＱ２は、オン状態にある場合にだけＶＤＤ／２を中継ノードＬＰに印加することで、当該中継ノードＬＰをＶＤＤ／２でプリチャージする。

トランジスタＪ１のドレインは入力ノードＤＮに接続されており、そのソースは中継ノードＬＮに接続されている。トランジスタＪ１は、自身のゲートで反転プリチャー信号ＰＣＸを受け、当該反転プリチャー信号ＰＣＸが論理レベル１である場合にオン状態、論理レベル０である場合にオフ状態となる。トランジスタＪ１は、オン状態にある場合にだけ入力ノードＤＮと中継ノードＬＮとを接続することで、入力ノードＤＮを介して受けた階調電圧ｄ２を、中継ノードＬＮを介して極性切替スイッチ回路ＳＷに供給する。

トランジスタＪ２のソースにはＶＤＤ／２が印加されており、ドレインは中継ノードＬＮに接続されている。トランジスタＪ２は、自身のゲートでプリチャー信号ＰＣを受け、当該プリチャー信号ＰＣが論理レベル１ある場合にオン状態、論理レベル０ある場合にオフ状態となる。トランジスタＪ２は、オン状態にある場合にだけＶＤＤ／２を中継ノードＬＮに印加することで、当該中継ノードＬＮをＶＤＤ／２でプリチャージする。

図６に示す極性切替スイッチ回路ＳＷには、入力側のノードとして上記した中継ノードＬＰ及びＬＮ、並びに出力側のノードとして出力ノードＩＰ及びＩＮが接続されている。

極性切替スイッチ回路ＳＷは、極性反転信号ＰＯＬを受け、当該極性反転信号ＰＯＬが例えば論理レベル０である間は、中継ノードＬＰと出力ノードＩＰとを電気的に接続すると共に、中継ノードＬＮと出力ノードＩＮとを電気的に接続する。すなわち、この間、極性切替スイッチ回路ＳＷは、デコーダＤＥ１から出力された階調電圧ｄ１を階調電圧ｅ１として出力ノードＩＰを介してオペアンプＡＭ１の非反転入力端子に供給する。更に、この間、極性切替スイッチ回路ＳＷは、デコーダＤＥ２から出力された階調電圧ｄ２を階調電圧ｅ２として出力ノードＩＮを介してオペアンプＡＭ２の非反転入力端子に供給する。

一方、極性反転信号ＰＯＬが例えば論理レベル１である間は、極性切替スイッチ回路ＳＷは、中継ノードＬＰと出力ノードＩＮとを電気的に接続すると共に、中継ノードＬＮと出力ノードＩＰとを電気的に接続する。すなわち、この間、極性切替スイッチ回路ＳＷは、デコーダＤＥ１から出力された階調電圧ｄ１を階調電圧ｅ２として出力ノードＩＮを介してオペアンプＡＭ２の非反転入力端子に供給する。更に、この間、極性切替スイッチ回路ＳＷは、デコーダＤＥ２から出力された階調電圧ｄ２を階調電圧ｅ１として出力ノードＩＰを介してオペアンプＡＭ１の非反転入力端子に供給する。

オペアンプＡＭ１は、自身の出力端子と反転入力端子とが接続されている、いわゆるボルテージフォロワであり、出力ノードＩＰを介して自身の非反転入力端子で受けた階調電圧ｅ１を利得１で増幅して得た信号を画素駆動信号Ｇ１として外部端子ＴＭから出力する。オペアンプＡＭ２は、自身の出力端子と反転入力端子とが接続されている、いわゆるボルテージフォロワであり、出力ノードＩＮを介して自身の非反転入力端子で受けた階調電圧ｅ２を利得１で増幅して得た信号を画素駆動信号Ｇ２として外部端子ＴＭから出力する。

以下に、上記したプリチャージ回路ＰＲＯを含む耐圧保護部１４３による耐圧保護動作について説明する。

かかる説明を行うにあたり、先ず、耐圧保護部１４３を設けなかった場合に生じる問題点について述べる。尚、耐圧保護部１４３を設けていない場合には、図４に示す制御部１３２内には、パルス生成部ＰＳＧ、インバータＩＶ１、及びラッチＬＴも含まれていない。よって、極性反転信号生成部ＰＲＧで生成された基本極性反転信号ＰＯＬＣがそのまま極性反転信号ＰＯＬとして極性反転部１４４に供給される。

図９Ａ及び図９Ｂは、図６に示す駆動ブロックＣＢから耐圧保護部１４３（プリチャージ回路ＰＲＯ）を省いた構成における、極性切替前後での駆動ブロックＣＢ内の各ノードの電位の状態を示す図である。尚、図９Ａは、極性切替直前の状態を表し、図９Ｂは、極性切替直後の状態を表している。

図９Ａでは、デコーダＤＥ１は、自身で扱う最大の電位、つまり正階調電圧Ｘ２５６の電位であるＶＤＤを入力ノードＤＰに出力し、デコーダＤＥ２は、自身で扱う最大の電位、つまり負階調電圧Ｙ１の電位であるＶＤＤ／２を入力ノードＤＮに出力している。この際、極性切替スイッチ回路ＳＷは、図９Ａに示すように、入力ノードＤＰを出力ノードＩＰと接続し、入力ノードＤＮを出力ノードＩＮと接続している。これにより、図９Ａに示すように、出力ノードＩＰがＶＤＤの状態となり、出力ノードＩＮがＶＤＤ／２の状態となる。

その後、極性切替スイッチ回路ＳＷが、図９Ｂに示すように、入力ノードＤＰを出力ノードＩＮと接続し、入力ノードＤＮを出力ノードＩＰと接続する状態に切り換える極性切替を行う。尚、この極性切替の直後においても、オペアンプＡＭ１の入力容量により出力ノードＩＰの電位はＶＤＤに維持されており、同様にオペアンプＡＭ２の入力容量により出力ノードＩＮの電位はＶＤＤ／２に維持されている。

よって、上記した極性切替スイッチ回路ＳＷによる極性切換直後は、図９Ｂに示すように、入力ノードＤＰの電位であるＶＤＤが、ＶＤＤ／２の状態にある出力ノードＩＮに印加され、入力ノードＤＮの電位であるＶＤＤ／２が、ＶＤＤの状態にある出力ノードＩＰに印加される。

この際、入力ノードＤＰの電位は、デコーダＤＥ１が扱う最大の電位であるＶＤＤを超えることは無いが、入力ノードＤＮの電位は、出力ノードＩＰと接続されることにより、デコーダＤＥ２が扱う最大の電位であるＶＤＤ／２よりも一時的に増加する。

したがって、極性切替スイッチ回路ＳＷによる極性切換直後に、デコーダＤＥ２には、当該デコーダＤＥ２を構成するｎチャネルＭＯＳトランジスタの耐圧（ＶＤＤ／２）を超える電圧が印加され、製品寿命の低下を招くことになる。

また、デコーダＤＥ１が自身で扱う最低の電位である正階調電圧Ｘ１に対応した電位であるＶＤＤ／２を入力ノードＤＰに出力し、デコーダＤＥ２が自身で扱う最低の電位である負階調電圧Ｙ２５６の電位ＶＳＳ（０ボルト）を入力ノードＤＮに出力している状態から、極性切替を行った場合にも、デコーダＤＥ１側で上記したような耐圧違反が生じる。すなわち、極性切替スイッチ回路ＳＷによる極性切換直後に、デコーダＤＥ１には、当該デコーダＤＥ１を構成するｐチャネルＭＯＳトランジスタの耐圧（ＶＤＤ／２）を超える電圧が印加され、製品寿命の低下を招く。

そこで、ソースドライバ１３では、図６に示すプリチャージ回路ＰＲＯを含む耐圧保護部１４３により、上記したような問題点を解決している。

以下に、プリチャージ回路ＰＲＯによる耐圧保護動作について、図５及び図１０Ａ〜図１０Ｃを参照しつつ説明する。

尚、図５は、極性切替前後での各種制御信号（ＰＯＬ、ＰＯＬＣ、ＰＣ、ＰＣＸ）に対応した、図６に示す駆動ブロックＣＢ内の各ノード（ＤＰ、ＤＮ、ＩＰ、ＩＮ）及び出力（Ｇ１、Ｇ２）の電位波形を表している。図１０Ａ〜図１０Ｃは、当該駆動ブロックＣＢ内の各ノードの電位の状態、及び極性切替スイッチ回路ＳＷ及びプリチャージ回路ＰＲＯ内の動作状態を、極性切替前後の各段階毎に視覚的に表す図である。

先ず、図５における極性切替前の段階（行程ＣＹ１）では、図１０Ａに示すように、デコーダＤＥ１が、自身で扱う最大の電位である正階調電圧Ｘ２５６に対応した電位であるＶＤＤを入力ノードＤＰに出力する。更に、デコーダＤＥ２が自身で扱う最大の電位、つまり負階調電圧Ｙ１の電位であるＶＤＤ／２を入力ノードＤＮに出力する。また、かかる行程ＣＹ１では、図５に示す論理レベル０の極性反転信号ＰＯＬに応じて、極性切替スイッチ回路ＳＷは、図１０Ａに示すように、中継ノードＬＰを出力ノードＩＰに接続し、中継ノードＬＮを出力ノードＩＮに接続する。更に、行程ＣＹ１では、論理レベル０のプリチャージ信号ＰＣ及び論理レベル１の反転プリチャージ信号ＰＣＸに応じて、図１０Ａに示すようにトランジスタＱ１及びＪ１がオン状態となり、プリチャージ用のトランジスタＱ２及びＪ２はオフ状態となる。

これにより、行程ＣＹ１では、図５に示すように、入力ノードＤＰ及び出力ノードＩＰがＶＤＤの状態となり、このＶＤＤを有する画素駆動信号Ｇ１が出力される。更に、行程ＣＹ１では、図５に示すように、入力ノードＤＮ及び出力ノードＩＮがＶＤＤ／２の状態となり、このＶＤＤ／２を有する画素駆動信号Ｇ２が出力される。

その後、図５に示すように、クロック信号ＣＬＫ１に応じて、その立ち上がりエッジのタイミングで基本極性反転信号ＰＯＬＣが論理レベル０から論理レベル１に遷移する。更に、当該クロック信号ＣＬＫ１に応じて、図５に示すように、パルス幅Ｔｃの間だけプリチャージ信号ＰＣが論理レベル１の状態となり、反転プリチャージ信号ＰＣＸが論理レベル０の状態となる（行程ＣＹ２）。これら論理レベル１のプリチャージ信号ＰＣ及び論理レベル０の反転プリチャージ信号ＰＣＸに応じて、図１０Ｂに示すようにトランジスタＱ１及びＪ１がオフ状態に遷移し、プリチャージ用のトランジスタＱ２及びＪ２はオン状態となる。尚、かかる行程ＣＹ２の間、極性反転信号ＰＯＬは、図５に示すように論理レベル０の状態を維持している。

これにより、行程ＣＹ２では、図１０Ｂに示すように、プリチャージ用のトランジスタＱ２及びＪ２が中間電位としてのＶＤＤ／２を極性切替スイッチ回路ＳＷを介して出力ノードＩＰ及びＩＮに夫々印加することで、これら出力ノードＩＰ及びＩＮをプリチャージする。よって、行程ＣＹ２では、その直前までＶＤＤの状態にあった出力ノードＩＰの電位が図５に示すように徐々に低下し、プリチャージされた電位であるＶＤＤ／２に到る。尚、出力ノードＩＮは、元々ＶＤＤ／２の状態であったので、図５に示すようにその状態を維持する。

その後、プリチャージ信号ＰＣが論理レベル１から論理レベル０の状態に遷移し、反転プリチャージ信号ＰＣＸが論理レベル０から論理レベル１の状態に遷移する（行程ＣＹ３）。論理レベル０のプリチャージ信号ＰＣ及び論理レベル１の反転プリチャージ信号ＰＣＸに応じて、図１０Ｃに示すようにトランジスタＱ１及びＪ１がオン状態となり、プリチャージ用のトランジスタＱ２及びＪ２はオフ状態となる。

更に、反転プリチャージ信号ＰＣＸが論理レベル１に遷移する、いわゆる立ち上がりエッジのタイミングで、図５に示すように極性反転信号ＰＯＬが論理レベル０から論理レベル１に遷移する。よって、論理レベル１の極性反転信号ＰＯＬに応じて、極性切替スイッチ回路ＳＷは、図１０Ｃに示すように、中継ノードＬＰを出力ノードＩＮに接続し、中継ノードＬＮを出力ノードＩＰに接続するという極性切替を行う。

これにより、行程ＣＹ３では、図１０Ｃに示すように、中継ノードＬＰ及びＬＮの電位は共に、上記したプリチャージ後の出力ノードＩＰ及びＩＮの電位であるＶＤＤ／２となる。つまり、極性切替が行われる度に、その極性切替の直前にプリチャージ回路ＰＲＯが上記したプリチャージを実施することで、極性切替スイッチ回路ＳＷによる極性切替直後、中継ノードＬＰ及びＬＮ、出力ノードＩＰ及びＩＮの電位は必ず共にＶＤＤ／２となる。

ここで、デコーダＤＥ１の入力端に印加される最低電位は正階調電圧Ｘ１の電位であるＶＤＤ／２であり、最大電位は正階調電圧Ｘ２５６の電位ＶＤＤである。よって、極性切替直後にデコーダＤＥ１の出力端に、上記したプリチャージによる出力ノードＩＰ又はＩＮの電位であるＶＤＤ／２が印加されても、デコーダＤＥ１の入出力間の電位差は最大でもＶＤＤ／２である。したがって、極性切替直後においても、デコーダＤＥ１を構成する各トランジスタの耐圧（ＶＤＤ／２）を超える電圧がデコーダＤＥ１に印加されることはない。

同様に、デコーダＤＥ２の入力端に印加される最低の電位は負階調電圧Ｙ２５６の電位ＶＳＳ（０ボルト）であり、最大の電位は負階調電圧Ｙ１のＶＤＤ／２である。よって、極性切替直後にデコーダＤＥ２の出力端に、上記したプリチャージによる出力ノードＩＰ又はＩＮの電位であるＶＤＤ／２が印加されても、デコーダＤＥ２の入出力間の電位差は最大でもＶＤＤ／２である。したがって、極性切替直後においても、デコーダＤＥ２を構成する各トランジスタの耐圧（ＶＤＤ／２）を超える電圧がデコーダＤＥ２に印加されることはない。

このように、プリチャージ回路ＰＲＯによれば、極性切替直後に、０ボルト〜ＶＤＤの範囲の電圧を受ける一対のデコーダ（ＤＥ１、ＤＥ２）を夫々構成するトランジスタのドレイン・ソース間電圧を、規定の耐圧（ＶＤＤ／２）以下に抑えることが可能となる。

これにより、デコーダを構成する各トランジスタのサイズを小型化する為に耐圧をＶＤＤ／２に規定しても、極性切替時にその耐圧を超える電圧がこのトランジスタに印加されることは無いので、耐圧違反に起因する製品寿命の低下を抑えることができる。つまり、本発明によれば、製品寿命を短くすることなく、ソースドライバ１３の回路規模を縮小化することが可能となる。

尚、上記実施例では、デコーダＤＥ１が受ける正階調電圧Ｘ１〜Ｘ２５６のうちの最大の正階調電圧Ｘ２５６の電位を電源電位ＶＤＤとし、デコーダＤＥ２が受ける負階調電圧Ｙ１〜Ｙ２５６のうちの最低の負階調電圧Ｙ２５６の電位を接地電位ＶＳＳとしている。更に、上記実施例では、上記した中間電位をＶＤＤ／２としている。

しかしながら、中間電位については電源電位ＶＤＤ及び接地電位ＶＳＳ間の電位であれば必ずしもＶＤＤ／２である必要はなく、電源電位ＶＤＤ及び接地電位ＶＳＳについても夫々他の電位であっても良い。

要するに、図２に示すソースドライバ１３、つまり、映像信号（ＶＰＤ）に基づく各画素の輝度レベルを夫々示す複数の画素データ片（Ｐ１〜Ｐｎ）に応じて表示デバイス（２０）を駆動する表示ドライバとしては、以下の駆動ブロックを複数含むものであれば良い。

すなわち、駆動ブロック（ＣＢ）の各々は、複数の画素データ片（Ｐ１〜Ｐｎ）のうちの一対の画素データ片（例えばＰ１及びＰ２）を受け、当該一対の画素データ片にて示される輝度レベルに夫々対応した電位を有する一対の駆動信号（例えばＧ１、Ｇ２）を生成して表示デバイス（２０）に出力する。尚、駆動ブロック（ＣＢ）の各々は、以下の第１及び第２デコーダ、極性切替スイッチ回路、プリチャージ回路、第１及び第２アンプを含む。

第１デコーダ（ＤＥ１）は、互いに異なる第１及び第２電位（例えばＶＤＤ、ＶＳＳ）の間の第３電位（例えばＶＤＤ／２）〜第１電位（例えばＶＤＤ）までの範囲内の電位を夫々が有する複数の正階調電圧（例えばＸ１〜Ｘ２５６）を受ける。そして、これら複数の正階調電圧のうちから一対の画素データ片（例えばＰ１及びＰ２）の一方（例えばＰ１）に対応した正階調電圧を選択して第１入力ノード（ＤＰ）に出力する。

第２デコーダ（ＤＥ２）は、上記第３電位（例えばＶＤＤ／２）〜第２電位（例えばＶＳＳ）の範囲内の電位を夫々が有する複数の負階調電圧（例えばＹ１〜Ｙ２５６）を受ける。そして、これら複数の負階調電圧のうちから上記した一対の画素データ片の他方（例えばＰ２）に対応した負階調電圧を選択して第２入力ノード（ＤＮ）に出力する。

極性切替スイッチ回路（ＳＷ）は、第１入力ノードの電位（例えばｄ１）を第１出力ノード（ＩＰ）に供給すると共に第２入力ノードの電位（例えばｄ２）を第２出力ノード（ＩＮ）に供給する状態と、第１入力ノードの電位を第２出力ノードに供給すると共に第２入力ノードの電位を第１出力ノードに供給する状態と、を切り替える極性切替処理を行う。

プリチャージ回路（ＰＲＯ）は、極性切替スイッチ回路による極性切替処理毎に、その極性切替処理を開始する時点の直前に、第３電位（例えばＶＤＤ／２）で第１及び第２出力ノードをプリチャージする。第１及び第２アンプ（例えば、ＡＭ１、ＡＭ２）は、第１及び第２出力ノードの各電位を個別に増幅することで一対の駆動信号（例えばＧ１、Ｇ２）を生成する。

また、上記実施例では、ソースドライバ１３は、１水平走査期間毎に全チャネルの出力、つまり画素駆動信号Ｇ１〜Ｇｎを同時に表示デバイス２０に印加している。

しかしながら、表示デバイス２０の大型化に伴い、ゲートドライバ１２から表示デバイス２０の水平走査ラインＳにゲートパルスが出力されてから、そのゲートパルスが全てのソースラインＤ１〜Ｄｎの位置に到達するまでには遅延が生じる。この際、その遅延時間は、ゲートドライバ１２から遠い位置に配置されているソースラインＤほど大きくなる。

そこで、ゲートドライバ１２からゲートパルスが出力されてから各ソースラインＤ１〜Ｄｎの位置に到達するまでの各遅延時間に対応させて、ソースドライバ１３が、画素駆動信号Ｇ１〜Ｇｎの各々を極性反転及び出力するタイミングをずらす駆動を行う。

例えば、図１に示す構成では、ソースラインＤ１〜ＤｎのうちでＤ１が最もゲートドライバ１２に近い位置に配置されており、Ｄｎが最もゲートドライバ１２から遠い位置に配置されている。よって、例えば、ソースドライバ１３は、第１チャネルに対応した画素駆動信号Ｇ１を出力してから所定時間遅延後に、第２チャネルに対応した画素駆動信号Ｇ２を出力し、引き続き所定時間遅延後に、第３チャネルに対応した画素駆動信号Ｇ３を出する。

ところが、このような駆動を実施しつつ、図５に示すようなプリチャージ信号ＰＣに応じて全チャネル一斉にプリチャージを行うと、極性反転及び出力のタイミングが遅いチャネルの出力ノードＩＰ（ＩＮ）には、プリチャージの終了後、再びデコーダＤＥ１（ＤＥ２）の出力電位が印加されてしまい、その電位が増加してしまう。

よって、この際、当該チャネルの入力ノードＤＰ及びＤＮ、出力ノードＩＰ及びＩＮは図９Ａ及び図９Ｂと同様な状態となる虞があり、デコーダを構成するトランジスタの耐圧（ＶＤＤ／２）を超える電圧が印加されるという不具合が生じる。

図１１は、かかる不具合を解消するように構成されたソースドライバ１３の他の内部構成を示すブロック図である。

尚、図１１に示す構成では、クロック生成部１３１に代えてクロック生成部１３１Ａを採用し、制御部１３２に代えて制御部１３２Ａを採用した点を除く他のモジュール（１３０、１４１〜１４５）の内部構成は、図２に示すものと同一である。また、図１１に示す構成では、ソースドライバ１３のチャネル数を９６０としている。つまり、図１１に示す構成は、画素データＰ１〜Ｐ９６０の各々に前述した処理を個別に施すことで画素駆動信号Ｇ１〜Ｇ９６０を生成する９６０チャネル分の駆動を担う４８０個の駆動ブロックＣＢから構成されている。

更に、図１１に示す構成では、９６０チャネルを、夫々がＫ（Ｋは２以上の偶数）個、例えば１２チャネル分の６個の駆動ブロックＣＢからなる、図１２に示すようなグループＣＧ１〜ＣＧ８０に区分けしている。そして、グループＣＧ毎に、画素駆動信号Ｇの出力遅延、プリチャージ及び極性反転の実行タイミングを制御している。

図１３は、クロック生成部１３０Ａの内部構成の一例を示すブロック図である。図１３に示すように、クロック生成部１３０Ａは、発振回路ＯＳＣ、遅延回路ＤＬ１〜ＤＬ７９を含む。

発振回路ＯＳＣは、クロック生成部１３０と同様に映像データ信号ＶＰＤに含まれるクロック情報に基づき、所定周期毎に１つのパルスが表れるクロック信号ＣＬＫ１を生成する。遅延回路ＤＬ１〜ＤＬ７９は、図１３に示すように縦続に接続されている。先頭の遅延回路ＤＬ１は、当該クロック信号ＣＬＫ１を所定期間だけ遅延したものをクロック信号ＣＬＫ２とし、これを次段の遅延回路ＤＬ２に供給する。遅延回路ＤＬ２は、当該クロック信号ＣＬＫ２を所定期間だけ遅延したものをクロック信号ＣＬＫ３とし、これを次段の遅延回路ＤＬ３に供給する。同様に、遅延回路ＤＬ３〜ＤＬ７８の各々は、前段の遅延回路から供給されたクロック信号ＣＬＫを所定期間だけ遅延したものを次段の遅延回路ＤＬに供給する。最終段の遅延回路ＤＬ７９は、前段の遅延回路ＤＬ７８から供給されたクロック信号ＣＬＫ７９を所定期間だけ遅延したものをクロック信号ＣＬＫ８０として出力する。

クロック生成部１３０Ａは、上記したように生成したクロック信号ＣＬＫ１〜ＣＬＫ８０を制御部１３２Ａ及びデータラッチ部１４１に供給する。

図１４は、制御部１３２Ａの内部構成の一例を示すブロック図である。

図１４に示すように、制御部１３２Ａは、夫々が図４に示す制御部１３２と同様に、インバータＩＶ１、極性反転信号生成部ＰＲＧ及びラッチＬＴを有する制御ブロックＢＫ１〜ＢＫ８０を含む。尚、制御ブロックＢＫ１〜ＢＫ８０の各々には、図４に示すパルス生成部ＰＳＧに代えてバッファＢＦが含まれている。制御ブロックＢＫ１〜ＢＫ８０はクロック信号ＣＬＫ１〜ＣＬＫ８０を受ける。

この際、制御ブロックＢＫ１は、図４に示す制御部１３２と同様に、クロック信号ＣＬＫ１に応じて生成された極性反転信号ＰＯＬをＰＯＬ１として出力する。また、制御ブロックＢＫ１では、バッファＢＦがクロック信号ＣＬＫ１を受けこれをプリチャージ信号ＰＣ１として出力し、インバータＩＶ１が当該クロック信号ＣＬＫ１の論理レベルを反転させた信号を反転プリチャージ信号ＰＣＸ１として出力する。同様に、制御ブロックＢＫｊ（ｊは２〜８０の整数）は、クロック信号ＣＬＫｊに応じて生成された極性反転信号ＰＯＬをＰＯＬｊ、クロック信号ＣＬＫｊをプリチャージ信号ＰＣｊ、クロック信号ＣＬＫｊの論理レベルを反転させた信号を反転プリチャージ信号ＰＣＸｊとして出力する。

すなわち、制御部１３２Ａは、前述した処理により、図１２に示すグループＣＧ１〜ＣＧ８０に対応した極性反転信号ＰＯＬ１〜ＰＯＬ８０、プリチャージ信号ＰＣ１〜ＰＣ８０及び反転プリチャージ信号ＰＣＸ１〜ＰＣＸ８０を生成する。

制御部１３２Ａは、極性反転信号ＰＯＬ１〜ＰＯＬ８０を極性反転部１４４に供給する。つまり、制御部１３２Ａは、図１２に示すように、極性反転信号ＰＯＬ１〜ＰＯＬ８０を、夫々に対応したグループＣＧ１〜ＣＧ８０に供給する。

更に、制御部１３２Ａは、プリチャージ信号ＰＣ１〜ＰＣ８０及び反転プリチャージ信号ＰＣＸ１〜ＰＣＸ８０を耐圧保護部１４３に供給する。つまり、制御部１３２Ａは、図１２に示すように、プリチャージ信号ＰＣ１〜ＰＣ８０及び反転プリチャージ信号ＰＣＸ１〜ＰＣＸ８０を、夫々に対応したグループＣＧ１〜ＣＧ８０に供給する。

これにより、例えばグループＣＧ１では、図１５に示すクロック信号ＣＬＫ１に同期したタイミングで、画素データＰ１〜Ｐ１２に対応した画素駆動信号Ｇ１〜Ｇ１２を出力する。

更に、当該グループＣＧ１に属する第１〜第１２チャネルに対応した各駆動ブロックＣＢのプリチャージ回路ＰＲＯが、図１５に示すプリチャージ信号ＰＣ１及び反転プリチャージ信号ＰＣＸ１に応じて、前述したプリチャージを行う。そして、かかるプリチャージの終了直後、連続して当該グループＣＧ１に属する第１〜第１２チャネルに対応した各駆動ブロックの極性切替スイッチ回路ＳＷが、図１５に示す極性反転信号ＰＯＬ１に応じて極性切替処理を行う。

また、例えばグループＣＧ８０では、図１５に示すように、クロック信号ＣＬＫ１よりも遅れたクロック信号ＣＬＫ８０のタイミングで、当該ＣＧ８０に属する第９４９〜第９６０チャネルに対応した駆動ブロックが、画素データＰ９４９〜Ｐ９６０に対応した画素駆動信号Ｇ９４９〜Ｇ９６０を出力する。

更に、当該グループＣＧ８０に属する第９４９〜第９６０チャネルに対応した各駆動ブロックＣＢのプリチャージ回路ＰＲＯが、図１５に示すプリチャージ信号ＰＣ８０及び反転プリチャージ信号ＰＣＸ８０に応じて、前述したようなプリチャージを行う。そして、かかるプリチャージの終了直後、当該グループＣＧ８０に属する第９４９〜第９６０チャネルに対応した各駆動ブロックＣＢの極性切替スイッチ回路ＳＷが、図１５に示す極性反転信号ＰＯＬ８０に応じて極性切替処理を行う。

よって、図１６に示すように、グループＣＧ１に属する第１〜第１２チャネルに対応した駆動ブロックでは、先ず、プリチャージ信号ＰＣ１及びＰＣＸ１に応じたプリチャージによって出力ノードＩＰ及びＩＮがＶＤＤ／２に設定される（ＣＹ２）。そして、当該グループＣＧ１では、このプリチャージ動作が終了した直後に、極性反転信号ＰＯＬ１に応じて極性切替が行われる（ＣＹ３）。これにより、図５に示される場合と同様に、極性切替直後に、デコーダ（ＤＥ１、ＤＥ２）を構成する各トランジスタの耐圧（ＶＤＤ／２）を超える電圧がデコーダに印加されることが防止される。

また、図１５に示すようにグループＣＧ１よりも遅いタイミングで画素駆動信号Ｇ９４９〜Ｇ９６０を出力するグループＣＧ８０では、図１６に示すように、プリチャージ信号ＰＣ８０及びＰＣＸ８０に応じたプリチャージによって出力ノードＩＰ及びＩＮがＶＤＤ／２に設定される（ＣＹ２）。そして、当該グループＣＧ１では、このプリチャージ動作が終了した直後に、極性反転信号ＰＯＬ８０に応じて極性切替が行われる（ＣＹ３）。

このように、図１１に示す構成では、夫々が１２チャネル分の６個の駆動ブロックＣＢを含むグループＣＧ毎に夫々異なる遅延時間をもって各画素駆動信号Ｇを出力させるにあたり、各グループＣＧ毎の画素駆動信号Ｇの出力タイミングに合わせて、前述したプリチャージ及び極性切替を連続して実行させるようにしている。つまり、極性切替を行う度に、その極性切替の直前に前述したプリチャージを行うのである。これにより、グループＣＧ毎に画素駆動信号Ｇの出力タイミングが異なっていても、デコーダに含まれるトランジスタに印加される電圧を規定の耐圧より低く抑えることが可能となる。

尚、図１１に示す構成では、１２チャネル分の６個の駆動ブロックＣＢにて１つのグループＣＧを構成しているが、各グループＣＧに含まれる駆動ブロックＣＢの数は６個に限定されない。

要するに、図１１に示す構成では、１水平走査ライン分の駆動を担うｎ／２個の駆動ブロックＣＢを、夫々がＫ個（Ｋは２以上の整数）の駆動ブロックＣＢからなる複数のグループＣＧに区分けしたものであれば良い。この際、複数の駆動ブロックは、グループＣＧ毎に異なる出力タイミングで夫々の画素駆動信号Ｇを表示デバイス２０に出力する。更に、グループＣＧ毎の出力タイミングに追従させて、グループＣＧ毎にそのグループに属するプリチャージ回路ＰＲＯ及び極性切替スイッチ回路ＳＷがプリチャージ及び極性切替処理を連続して実行すれば良いのである。

１３ソースドライバ
１３２制御部
１４３耐圧保護部
１４４極性反転部
ＤＥ１、ＤＥ２デコーダ
ＰＲＯプリチャージ回路
ＳＷ極性切替スイッチ回路

Claims

映像信号に基づく各画素の輝度レベルを夫々示す複数の画素データ片に応じて表示デバイスを駆動する表示ドライバであって、
夫々が、前記複数の画素データ片のうちの一対の画素データ片を受け、前記一対の画素データ片にて示される輝度レベルに夫々対応した電位を有する一対の駆動信号を生成して前記表示デバイスに出力する複数の駆動ブロックを含み、
前記駆動ブロックの各々は、
互いに異なる第１及び第２電位の間の第３電位から前記第１電位までの範囲内の電位を夫々が有する複数の正階調電圧を受け、前記複数の正階調電圧のうちから前記一対の画素データ片の一方に対応した正階調電圧を選択して第１入力ノードに出力する第１デコーダと、
前記第３電位から前記第２電位の範囲内の電位を夫々が有する複数の負階調電圧を受け、前記複数の負階調電圧のうちから前記一対の画素データ片の他方に対応した負階調電圧を選択して第２入力ノードに出力する第２デコーダと、
前記第１入力ノードの電位を第１出力ノードに供給すると共に前記第２入力ノードの電位を第２出力ノードに供給する状態と、前記第１入力ノードの電位を前記第２出力ノードに供給すると共に前記第２入力ノードの電位を前記第１出力ノードに供給する状態と、を切り替える極性切替処理を行う極性切替スイッチ回路と、
前記極性切替スイッチ回路による前記極性切替処理の前に、前記第３電位で前記第１及び第２出力ノードをプリチャージするプリチャージ回路と、
前記第１及び第２出力ノードの各電位を個別に増幅することで前記一対の駆動信号を生成する第１及び第２アンプと、を含むことを特徴とする表示ドライバ。
前記プリチャージ回路は、前記第１入力ノード及び前記第２入力ノードと、前記極性切替スイッチ回路との間に接続され、
前記極性切替スイッチ回路は、前記プリチャージ回路と、前記第１出力ノード及び前記第２出力ノードとの間に接続される請求項１に記載の表示ドライバ。
前記複数の駆動ブロックを、夫々がＫ個（Ｋは２以上の整数）の前記駆動ブロックからなる複数のグループに区分けし、
前記複数の駆動ブロックは前記グループ毎に異なる出力タイミングで前記駆動信号を前記表示デバイスに出力し、
前記グループ毎の出力タイミングに追従させて、前記グループ毎にそのグループに属する前記プリチャージ回路による前記プリチャージ及び前記極性切替スイッチ回路による前記極性切替処理を連続して実行することを特徴とする請求項１又は２に記載の表示ドライバ。
前記第１及び第２デコーダは、夫々のドレイン・ソース間の耐圧が前記第３電位に規定されている複数のＭＯＳトランジスタで構成されていることを特徴とする請求項１〜３のいずれか１に記載の表示ドライバ。
前記プリチャージ回路は、前記極性切替処理の直前において、所定期間の間に亘り前記第１及び第２入力ノードと、前記極性切替スイッチ回路との間の電気的接続を遮断した状態で、前記極性切替スイッチ回路を介して前記第３電位を前記第１及び第２出力ノードに印加することで前記第１及び第２出力ノードをプリチャージすることを特徴とする請求項１〜４のいずれか１に記載の表示ドライバ。
前記第１電位は前記第２電位よりも高電位であり、
前記プリチャージの実行を促す論理レベル１又は非実行を促す論理レベル０を有するプリチャージ信号、及び前記プリチャージ信号の論理レベルを反転させた反転プリチャージ信号を生成する制御部を含み、
前記プリチャージ回路は、
前記プリチャージ信号をゲートで受け、ソース及びドレインが夫々前記第１入力ノード及び前記極性切替スイッチ回路に接続されている第１のｐチャネルＭＯＳトランジスタと、
前記反転プリチャージ信号をゲートで受け、ソースに前記第３電位が印加されており、ドレインが前記極性切替スイッチ回路に接続されている第２のｐチャネルＭＯＳトランジスタと、
前記反転プリチャージ信号をゲートで受け、ドレイン及びソースが夫々前記第２入力ノード及び前記極性切替スイッチ回路に接続されている第１のｎチャネルＭＯＳトランジスタと、
前記プリチャージ信号をゲートで受け、ソースに前記第３電位が印加されており、ドレインが前記極性切替スイッチ回路に接続されている第２のｎチャネルＭＯＳトランジスタと、を有することを特徴とする請求項１〜５のいずれか１に記載の表示ドライバ。
映像信号に基づく各画素の輝度レベルを夫々示す複数の画素データ片に応じて表示デバイスを駆動する表示ドライバが形成されている半導体装置であって、
前記表示ドライバは、夫々が、前記複数の画素データ片のうちの一対の画素データ片を受け、前記一対の画素データ片にて示される輝度レベルに夫々対応した電位を有する一対の駆動信号を生成して前記表示デバイスに出力する複数の駆動ブロックを含み、
前記駆動ブロックの各々は、
互いに異なる第１及び第２電位の間の第３電位から前記第１電位までの範囲内の電位を夫々が有する複数の正階調電圧を受け、前記複数の正階調電圧のうちから前記一対の画素データ片の一方に対応した正階調電圧を選択して第１入力ノードに出力する第１デコーダと、
前記第３電位から前記第２電位の範囲内の電位を夫々が有する複数の負階調電圧を受け、前記複数の負階調電圧のうちから前記一対の画素データ片の他方に対応した負階調電圧を選択して第２入力ノードに出力する第２デコーダと、
前記第１入力ノードの電位を第１出力ノードに供給すると共に前記第２入力ノードの電位を第２出力ノードに供給する状態と、前記第１入力ノードの電位を前記第２出力ノードに供給すると共に前記第２入力ノードの電位を前記第１出力ノードに供給する状態と、を交互に切り替える極性切替処理を行う極性切替スイッチ回路と、
前記極性切替スイッチ回路による前記極性切替処理の前に、前記第３電位で前記第１及び第２出力ノードをプリチャージするプリチャージ回路と、
前記第１及び第２出力ノードの各電位を個別に増幅することで前記一対の駆動信号を生成する第１及び第２アンプと、を含むことを特徴とする半導体装置。