JP2009128603A - 表示駆動回路 - Google Patents

Abstract

【課題】表示駆動回路のレイアウトスペースを削減する。
【解決手段】データ線駆動回路５には、制御部１１、グラフィックメモリアレイ（ＲＡＭ）１２、アドレスデコーダ１３、プリチャージ回路１４、ライトマスク回路１５、ライト回路１６、リード回路１７、アドレスデコーダ１８、ＲＧＢシフトレジスタ１９、セレクタ回路２０、ラインメモリ２１、データセレクタ２２、出力部２３、及びマルチバス３１が設けられる。マルチバス３１は、動画データ（ＲＧＢデータ）、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータに対応する共用データバスとして使用される。ＲＧＢシフトレジスタ１９は、グラフィックメモリを介さずに直接パネルに動画データ（ＲＧＢデータ）を転送し、グラフィックメモリへのデータ書き込み動作及びグラフィックメモリからのデータ読み出し動作にも対応する。
【選択図】図２

Description

本発明は、表示装置に使用される表示駆動回路に関する。

近年、液晶表示装置に表示される静止画及び動画からなる画像データ量が増加している。静止画データは、処理負荷が軽く、液晶表示装置の全体を統括制御するＣＰＵ（Central Processing Unit）により生成される。生成された静止画データは、グラフィックメモリ（ＲＡＭ）に転送され、フレーム同期されて、例えば１走査ライン分のデータ単位で読み出される。一方、動画データは、処理量が多く、且つリアルタイム性が要求される。このため、動画データは、静止画データなどの送受信処理などを実行するＣＰＵとは別個に設けられたＤＳＰ（Digital Signal Processor）などの専用のコントローラにより生成される（例えば、特許文献１参照。）。

特許文献１などに記載される表示データを表示駆動するデータ線駆動回路では、静止画データなどの読み出し及び書き込みに対応する回路とグラフィックメモリを介さず直接動画データを表示装置に転送する回路とが別個に設けられ、信号本数やデータバス本数が増大する。このため配線が増加しレイアウトスペースが増大するという問題点がある。レイアウトスペースが増大するとデータ線駆動回路のチップサイズが増大するという問題点がある。
特開２００２−３２３８８１号公報（頁１１、図３）

本発明は、配線を少なくしてレイアウトスペースを削減した表示駆動回路を提供する。

本発明の一態様の表示駆動回路は、表示パネルに動画を表示するときに動画データを取り込み、グラフィックメモリに静止画データを書き込むときにアドレスデコーダから出力されるデコード結果、及びライトマスクデータをラッチし、前記グラフィックメモリに書き込まれた静止画データを読み出すときにアドレスデコーダから出力されるデコード結果をラッチするＲＧＢシフトレジスタと、前記グラフィックメモリに書き込まれた静止画データ、前記ＲＧＢシフトレジスタに取り込まれた動画データ、及び選択信号が入力され、前記選択信号に基づいて前記静止画データ或いは前記動画データのいずれかを選択し、表示データとして出力するセレクタ回路とを具備することを特徴とする。

更に、本発明の他態様の表示駆動回路は、静止画データと１フレーム分の動画データを格納するグラフィックメモリと、表示パネルに動画を表示するときに動画データを取り込み、前記グラフィックメモリに静止画データを書き込むときにアドレスデコーダから出力されるデコード結果、及びライトマスクデータをラッチし、前記グラフィックメモリに書き込まれた静止画データを読み出すときにアドレスデコーダから出力されるデコード結果をラッチするＲＧＢシフトレジスタと、前記グラフィックメモリに書き込まれた静止画データ、前記ＲＧＢシフトレジスタに取り込まれた動画データ、及び選択信号が入力され、前記選択信号に基づいて前記静止画データ或いは前記動画データのいずれかを選択し、表示データとして出力するセレクタ回路と、前記セレクタから出力される前記表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリとを具備することを特徴とする。

本発明によれば、配線を少なくしてレイアウトスペースを削減した表示駆動回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る表示駆動回路について、図面を参照して説明する。図１は液晶表示装置を示す概略ブロック図、図２は表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、動画データ（ＲＧＢデータ）を直接表示装置に転送処理するＲＧＢシフトレジスタをグラフィックメモリへのデータ書き込み動作及びグラフィックメモリからのデータ読み出し動作にも対応できる構造にしている。また、複数のデータバスを共有化したマルチバスを用いている。

図１に示すように、液晶表示装置７０には、ＬＣＤコントローラ１、ＣＰＵ２、ＤＣ−ＤＣコンバータ３、表示パネル４、データ線駆動回路５、及び走査線駆動回路６が設けられる。液晶表示装置７０は、例えばＱＶＧＡ携帯端末用表示装置に用いられる。

ここで、表示駆動回路としてのデータ線駆動回路５は、Ｘドライバ、ソースドライバ、データ線ドライバ、或いは表示ドライバとも呼称される。表示駆動回路としての走査線駆動回路６は、Ｙドライバあるいはゲートドライバとも呼称される。ＬＣＤコントローラ１にはＤＳＰ（Digital Signal Processor）などのプロセッサが用いられる。ＬＣＤコントローラ１とＣＰＵ２が一体化されたメディアプロセッサなどが用いられる場合がある。

ＬＣＤコントローラ１は、ＲＧＢ表示データが入力され、ＲＧＢ Ｉ／Ｆ（インターフェース）を介して動画データ及び制御信号をデータ線駆動回路５に出力する。

ＣＰＵ（Central Processing Unit）２は、液晶表示装置７０の全体を統括制御（例えばＬＣＤコントローラ１、ＤＣ−ＤＣコンバータ３などを制御）し、静止画データ及び制御信号をデータ線駆動回路５に出力する。また、データ線駆動回路５から返送されるデータ及び信号を入力する。

ＤＣ−ＤＣコンバータ３は、外部電源が入力され、データ線駆動回路５及び走査線駆動回路６の動作に必要な、例えば昇圧した電源を生成して、データ線駆動回路５及び走査線駆動回路６に供給する。

データ線駆動回路５には、ＬＣＤコントローラ１から出力される動画データ（ＲＧＢデータ）及び制御信号と、ＣＰＵ２から出力される静止画データ及び制御信号と、ＤＣ−ＤＣコントローラ３から供給される電源とが入力される。データ線駆動回路５は、表示パネル４を表示駆動させるために必要な表示データ（例えば、Ｍが２４０ＣＨ本数の表示データ）を表示パネルに出力する。データ線駆動回路５は、表示データと同期された制御信号を走査線駆動回路６に出力する。

走査線駆動回路６には、データ線駆動回路５から出力される制御信号と、ＤＣ−ＤＣコントローラ３から供給される電源とが入力される。走査線駆動回路６は、表示パネル４を表示駆動させるために必要な制御電圧情報（例えば、Ｎが３２０CH本数の制御電圧情報）を表示パネル４のＴＦＴ（Thin Film Transistor）のゲートに出力する。ここで、走査線駆動回路６は、制御信号をデータ線駆動回路５から入力しているが、ＬＣＤコントローラ１及びＣＰＵ２から制御信号を入力する場合もある。

表示パネル４には、図示しないＴＦＴ、保持容量、画素電極（液晶セル）、走査線負荷が設けられる。表示パネル４には、データ線駆動回路５から出力される静止画データ及び動画データ（ＲＧＢデータ）からなる表示データと、走査線駆動回路６から出力されるＴＦＴの制御電圧とが入力される。表示パネル４は、静止画データに基づいて表示駆動された静止画と、動画データ（ＲＧＢデータ）に基づいて表示駆動された動画を同時に表示することができる。

図２に示すように、データ線駆動回路５には、制御部１１、グラフィックメモリアレイ（ＲＡＭ）１２、アドレスデコーダ１３、プリチャージ回路１４、ライトマスク回路１５、ライト回路１６、リード回路１７、アドレスデコーダ１８、ＲＧＢシフトレジスタ１９、セレクタ回路２０、ラインメモリ２１、データセレクタ２２、出力部２３、及びマルチバス３１が設けられる。

データ線駆動回路５には、ＲＧＢ Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号などが入力される。データ線駆動回路５には、ＣＰＵ Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、ライトマスク信号、リード信号、及びその他の制御信号が入力される。

制御部１１は、マルチバス３１に接続され、信号処理に必要となる制御信号をデータ線駆動回路５内の回路に出力する。マルチバス３１は、動画データ（ＲＧＢデータ）、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータに対応するデータバスとして使用され、複数本のデータバスを共有化したマルチバスである。

グラフィックメモリアレイ（ＲＡＭ）１２は、例えばデータの高速書き込み及び高速読み出しが可能なＳＲＡＭで構成され、マルチバス３１及びライト回路１６を介して入力される静止画データを格納する。なお、ここでは、図示していないが１フレーム分の動画データ（ＲＧＢデータ）もグラフィックメモリアレイ（ＲＡＭ）１２に格納される。グラフィックメモリアレイ（ＲＡＭ）１２に格納された動画データ（ＲＧＢデータ）は、随時読み出され表示パネル４に表示される。

動画データ（ＲＧＢデータ）は、マルチバス３１を介してＲＧＢシフトレジスタ１９に転送される。カラムアドレスデータは、マルチバス３１を介してカラムアドレスデコーダとしてのアドレスデコーダ１８に入力される。また、制御部１１から出力されるローアドレス信号Ｓ１９が、ローアドレスデコーダとしてのアドレスデコーダ１３に入力される。ライトデータは、マルチバス３１を介してライト回路１６に転送される。ライトマスクデータは、マルチバス３１とＲＧＢシフトレジスタ１９を介してライトマスク回路１５に転送される。リードデータは、リード回路１７を介して出力されるグラフィックメモリアレイ（ＲＡＭ）１２に書き込まれた表示データをマルチバス３１を介して制御部１１に出力される。

プリチャージ回路１４には、制御部１１から出力されるプリチャージ信号Ｓ１８が入力される。ライト回路１６には、制御部１１から出力されるライト信号Ｓ１７が入力される。リード回路１７には、制御部１１から出力されるリード信号Ｓ１６が入力される。アドレスデコーダ１８は、グラフィックメモリアレイ（ＲＡＭ）１２に書き込む静止画データのカラムアドレスを指定する。

ＲＧＢシフトレジスタ１９には、マルチバス３１を介して入力される動画データ（ＲＧＢデータ）と、アドレスデコーダ１８から出力されるアドレス情報と、制御部１１から出力される制御信号Ｓ１５とが入力され、制御信号Ｓ１５に基づいて動画データ（ＲＧＢデータ）をラッチする。また、ＲＧＢシフトレジスタ１９は、グラフィックメモリへのデータ書き込み動作及びグラフィックメモリからのデータ読み出し動作にも対応できる構造となっている（詳細は後述する。）。

セレクタ回路２０には、ＲＧＢシフトレジスタ１９で取り込まれた動画データ（ＲＧＢデータ）と、グラフィックメモリ（ＲＡＭ）１４に書き込まれた静止画データと、ＲＧＢシフトレジスタ１９から出力されるＲＡＭ／ＲＧＢ選択信号Ｓ１４とが入力され、ＲＡＭ／ＲＧＢ選択信号Ｓ１４に基づいていずれかのデータを選択し、表示データとして出力する。

ラインメモリ２１には、セレクタ回路２０から出力される表示データと、制御部１１から出力されるラッチ信号Ｓ１３とが入力され、ラッチ信号Ｓ１３に基づいて１ラインラッチし、そのデータをデータセレクタ２２に出力する。

データセレクタ２２は、３ｔｏ１セレクタである。データセレクタ２２には、例えば１ラインラッチされた表示データ（１走査ライン分の表示データ）と、制御部１１から出力されるＲＧＢ選択信号Ｓ１２とが入力され、ＲＧＢ選択信号Ｓ１２に基づいて１ラインラッチされた表示データをＲ（赤）、Ｇ（緑）、Ｂ（青）毎に時分割し、その分割した表示データを出力部２３に出力する。

出力部２３には、図示しないレベルシフト回路、ＤＡＣ（Digital to Analog Converter）、出力回路などが設けられる。出力部２３には、１ラインラッチされ、Ｒ（赤）、Ｇ（緑）、Ｂ（青）にセレクトされた表示データと、制御部１１から出力される出力部制御信号Ｓ１１とが入力され、出力部制御信号Ｓ１１に基づいて、データセレクタ２２から出力されるデジタル表示データをレベルシフト及びデジタルアナログ変換した表示データを表示パネル４に出力する。

次に、データ線駆動回路５を構成するＲＧＢシフトレジスタ１９、セレクタ回路２０、リード回路／ライト回路／ライトマスク回路／プリチャージ回路部２４などの回路構成について図３及び図４を参照して説明する。図３はデータ線駆動回路のＲＧＢシフトレジスタ及びセレクタ回路を示す回路図、図４はデータ線駆動回路のリード回路／ライト回路／ライトマスク回路／プリチャージ回路部を示す回路図である。

図３に示すように、セレクタ回路２０には、セレクタ４１及び２入力ＮＡＮＤ回路４８がグラフィックメモリアレイ１２のメモリセルアレイ毎に配置される。ＲＧＢシフトレジスタ１９には、ラッチ回路４２、ラッチ回路４３、２入力ＯＲ回路４４、２入力ＯＲ回路４５、セレクタ４６、及びフリップフロップ４７がグラフィックメモリアレイ１２のメモリセルアレイ毎に配置される。メモリセルアレイは、グラフィックメモリアレイ１２に図中横方向に複数並列配置され、各々のメモリセルアレイには、複数のアドレスラインが接続される。

セレクタ回路２０の２入力ＮＡＮＤ回路４８には、選択信号ＥＮ１を反転した信号と、ラッチ回路４３のＱポートから出力される信号とが入力され、論理演算した信号を２入力ＮＡＮＤ回路４９の入力側に出力する。選択信号ＥＮ１が“Ｌｏｗ”レベルである“０（ゼロ）”、ラッチ回路４３のＱポートから出力される信号が“Ｈｉｇｈ”レベルレベルである“１”のとき出力が“０（ゼロ）”レベルとなる。セレクタ回路２０のセレクタ４１には、Ｓポートにラッチ回路４３のＱポートから出力される信号と、０ポートにグラフィックメモリアレイ１２から出力される書き込まれた静止画データと、１ポートにラッチ回路４２でラッチされた表示データとが入力され、選択された表示データがラインメモリ２１に出力される。

２入力ＮＡＮＤ回路４９には、２入力ＮＡＮＤ回路４８から出力される信号と、選択信号ＥＮ２とが入力され、論理演算した信号をイネーブル信号として、リード回路／ライト回路／ライトマスク回路／プリチャージ回路部２４に出力する。２入力ＮＡＮＤ回路４９は、入力信号のどちらか一方が“０（ゼロ）”のときに出力が“１”のイネーブルとなり、選択信号ＥＮ２が“０（ゼロ）”のときに全ページ一括リードとなる。

ＲＧＢシフトレジスタ１９のフリップフロップ４７は、イネーブル信号ＳＴＨをＤポートに入力し、クロック信号ＣＬＫＡの立ち上がりエッジで取り込み、取り込まれたデータをＱポートから出力する。フリップフロップ４７は、リセット信号ＲＳＴをＲポートに入力し、リセット信号ＲＳＴに基づいて取り込まれたデータをリセットする。イネーブル信号ＳＴＨは１ラインデータのスタート位置を示す信号で、フリップフロップ４７のＱポートから出力される信号がＲＧＢシフトレジスタ１９のシフト信号（イネーブル信号）となる。

２入力ＯＲ回路４４には、ラッチ信号ＬＥ１と、フリップフロップ４７のＱポートから出力される信号とが入力され、論理演算した信号をラッチ回路４３のＥポートに出力する。２入力ＯＲ回路４５には、ラッチ信号ＬＥ２と、フリップフロップ４７のＱポートから出力される信号とが入力され、論理演算した信号をラッチ回路４２のＥポートに出力する。

セレクタ４６には、１ポートにアドレスデコーダ１８でアドレスデコードされた信号と、０ポートにセレクト信号ＳＥＬＡと、ラッチ信号ＬＥ１とが入力され、ラッチ信号ＬＥ１に基づいて１ポート或いは０ポートの信号を選択してラッチ回路４３のＤポートに出力する。

ラッチ回路４３には、Ｅポートに２入力ＯＲ回路４４から出力される信号と、Ｄポートにセレクタ４６から出力される信号とが入力され、Ｄポートのデータをラッチし、Ｑポートからラッチした信号を２入力ＮＡＮＤ回路４８とセレクタ４１のＳポートに出力する。ラッチ回路４２には、Ｅポートに２入力ＯＲ回路４５から出力される信号と、マルチバス３１或いはグラフィックメモリアレイ１２から出力される信号とが入力され、ラッチした信号をセレクタ４１の１ポートに出力する。

ここで、ラッチ回路４３はリセット機能を有さないラッチ回路である。マルチバス３１を介して転送されるアドレス情報には、表示パネルに表示される画像データに使用される以外、余分な使用されないアドレスが存在する。この本来使用されないアドレスをアドレスデコーダ１８の図示しないデコーダ回路のデコードされないコードとして用いることにより、ラッチ回路４３をリセットさせることができる。このため、ラッチ回路４３の回路規模の増加を抑制でき、かつ信号本数を削減できる。

図４に示すように、リード回路／ライト回路／ライトマスク回路／プリチャージ回路部２４には、インバータ５１、クロックドインバータ５２、２入力クロックドＮＡＮＤ回路５３、２入力クロックドＮＡＮＤ回路５４、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＰｃｈ ＭＯＳトランジスタＰＴ１乃至４が設けられる。

ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＰｃｈ ＭＯＳトランジスタＰＴ１乃至４がプリチャージ回路１４に対応する。リード回路、ライト回路、及びライトマスク回路がインバータ５１、クロックドインバータ５２、クロックドＮＡＮＤ回路５３、及びクロックドＮＡＮＤ回路５４に対応する。

Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースが電源に接続され、ドレインがノードＮ４に接続され、ゲートにプリチャージ信号が入力され、プリチャージ信号が“Ｌｏｗ”レベルのときに“ＯＮ”してノードＮ４に電荷を供給する。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースが電源に接続され、ドレインがノードＮ５に接続され、ゲートにプリチャージ信号が入力され、プリチャージ信号が“Ｌｏｗ”レベルのときに“ＯＮ”してノードＮ５に電荷を供給する。Ｐｃｈ ＭＯＳトランジスタＰＴ３は、ソースが電源に接続され、ドレインがノードＮ６に接続され、ゲートにプリチャージ信号が入力され、プリチャージ信号が“Ｌｏｗ”レベルのときに“ＯＮ”してノードＮ６に電荷を供給する。Ｐｃｈ ＭＯＳトランジスタＰＴ４は、ソースが電源に接続され、ドレインがノードＮ７に接続され、ゲートにプリチャージ信号が入力され、プリチャージ信号が“Ｌｏｗ”レベルのときに“ＯＮ”してノードＮ７に電荷を供給する。

Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ４に接続され、ソースがノードＮ６に接続され、ゲートにイネーブル信号が入力され、イネーブル信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”してノードＮ４とノードＮ６の間を接続する。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ５に接続され、ソースがノードＮ７に接続され、ゲートにイネーブル信号が入力され、イネーブル信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”してノードＮ５とノードＮ７の間を接続する。

インバータ５１とクロックドインバータ５２はノードＮ２とノードＮ１の間に設けられる。インバータ５１は、ノードＮ２の信号を反転し、その信号をクロックドインバータ５２に出力する。クロックドインバータ５２は、インバータ５１から出力される信号を図示しないクロック信号に基づいて反転し、その信号をノードＮ１に出力する。

２入力クロックドＮＡＮＤ回路５３には、ノードＮ１の信号と、ノードＮ３の信号とが入力され、図示しないクロック信号に基づいて論理演算し、その信号をノードＮ５に出力する。２入力クロックドＮＡＮＤ回路５４には、ノードＮ５の信号と、ノードＮ３の信号とが入力され、図示しないクロック信号に基づいて論理演算し、その信号をノードＮ４に出力する。

ノードＮ２、ノードＮ４、及びノードＮ６は、メモリセルアレイのデータ線（正転側）とセレクタ４１の０ポートの間に配置される。ノードＮ１、ノードＮ５、及びノードＮ７は、メモリセルアレイのデータ線（反転側）とラッチ回路４２の間に配置される。ノードＮ３のデータはＭＡＳＫとなり、ノードＮ３はセレクタ４１の１ポートに接続される。

ここで、静止画データの書き込み及び読み出しを実行する回路と、グラフィックメモリを介さずに動画データ（ＲＧＢデータ）を直接表示パネル４に転送する回路とを別個に設けた場合、グラフィックメモリの静止画データの書き込み及び読み出しを実行する回路側と、動画データ（ＲＧＢデータ）を直接表示装置に転送する回路側とにそれぞれ、例えば２つのＮｃｈ ＭＯＳトランジスタと４つのＰｃｈ ＭＯＳトランジスタを有するプリチャージ回路を設ける必要がある（プリチャージ回路が２つ必要）。それに対して、本実施例では兼用しているのでプリチャージ回路が１個ですみ、例えば２つのＮｃｈ ＭＯＳトランジスタと４つのＰｃｈ ＭＯＳトランジスタ分のレイアウトスペース及び信号本数を削減でき、データ線駆動回路５のレイアウトスペースを縮小することができる。

次に、データ線駆動回路での画像データ処理について図５乃至７を参照して説明する。図５は、グラフィックメモリへのデータ書き込みを示すタイミングチャート、図６はグラフィックメモリからデータ読み出しを示すタイミングチャート、図７はＲＧＢデータ書き込みを示すタイミングチャートである。

図５に示すように、グラフィックメモリアレイ（ＲＡＭ）１２への、例えば静止画データの書き込みでは、まず、リセット信号ＲＳＴが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。 “Ｌｏｗ”レベルのリセット信号がフリップフロップ４７のＲポートに入力された場合、フリップフロップ４７のＱポートから出力されるデータは全てリセットされ“Ｌｏｗ”レベルとなり、ラッチ信号ＬＥ１及びＬＥ２が有効となる。

次に、マルチバス３１にアドレスデータが転送され、ラッチ信号ＬＥ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、アドレスデコーダ１８、２入力ＯＲ回路４４、セレクタ４６、及びラッチ回路４３により、マルチバス３１上に出力されたアドレスデータのデコード結果がラッチされる。

続いて、マルチバス３１にライトマスクデータが転送され、ラッチ信号ＬＥ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、２入力ＯＲ回路４５及びラッチ回路４２により、マルチバス３１上に出力されたライトマスクデータがラッチされる。

そして、マルチバス３１にライトデータが転送され、選択信号ＥＮ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、２入力ＮＡＮＤ回路４９から出力される信号がイネーブルになり（イネーブル信号）、ライト信号Ｓ１７が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してマルチバス３１上に出力されたライトデータが書き込みＯＫ状態となる。メモリセルアレイの選択されたアドレスラインが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると選択されたメモリセルアレイにデータが書き込まれる。このとき、ラッチ回路４２側にはライトマスクデータがラッチされているのでライトデータが“Ｌｏｗ”レベルのメモリセルアレイにはデータが書き込まれない。

図６に示すように、グラフィックメモリアレイ（ＲＡＭ）１２から、例えば静止画データの読み出しでは、まず、リセット信号ＲＳＴが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。“Ｌｏｗ”レベルのリセット信号がフリップフロップ４７のＲポートに入力された場合、フリップフロップ４７のＱポートから出力されるデータは全てリセットされ“Ｌｏｗ”レベルとなり、ラッチ信号ＬＥ１が有効となる。

次に、マルチバス３１にアドレスデータが転送され、ラッチ信号ＬＥ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、アドレスデコーダ１８、２入力ＯＲ回路４４、セレクタ４６、及びラッチ回路４３により、マルチバス３１上に出力されたアドレスデータのデコード結果がラッチされる。

続いて、選択されたアドレスラインが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなり、選択信号ＥＮ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、２入力ＮＡＮＤ回路４９から出力される信号がイネーブルになり（イネーブル信号）、リード信号Ｓ１６が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してマルチバス３１へのグラフィックメモリアレイ１２に格納されているリードデータの読み出しが実行される。

図７に示すように、グラフィックメモリを介さずに実行される動画データ（ＲＧＢデータ）の表示パネル４への出力では、まず、１ライン分のスタート位置を示すイネーブル信号ＳＴＨが、例えば“Ｌｏｗ”レベルから“Ｈｉｇｈ”変化し、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、これ以降ＲＧＢシフトレジスタ１９のラッチ回路４２にマルチバス３１上の動画データ（ＲＧＢデータ）がラッチされる。

このとき、セレクト信号ＳＥＬＡが“Ｈｉｇｈ”レベルであれば、セレクタ回路２０のセレクタ４１がラッチ回路４２でラッチされている動画データ（ＲＧＢデータ）を１ポートから取り込み（ＲＧＢデータ選択）、取り込まれた動画データ（ＲＧＢデータ）をラインメモリ２１に出力する。また、セレクト信号ＳＥＬＡが“Ｌｏｗ”レベルであれば、グラフィックメモリアレイ１２からのデータが選択される（セレクタ回路２０のセレクタ４１の０ポートの選択）。

即ち、セレクト信号ＳＥＬＡが“Ｈｉｇｈ”レベルの期間、動画データ（ＲＧＢデータ）が選択され、表示パネル４に動画データ（ＲＧＢデータ）が転送される。

そして、セレクト信号ＳＥＬＡが“Ｌｏｗ”レベルの期間ではグラフィックメモリアレイ１２からのデータが選択される（セレクタ回路２０のセレクタ４１の０ポートの選択）。

上述したように、本実施例の表示駆動回路では、データ線駆動回路５に、制御部１１、グラフィックメモリアレイ（ＲＡＭ）１２、アドレスデコーダ１３、プリチャージ回路１４、ライトマスク回路１５、ライト回路１６、リード回路１７、アドレスデコーダ１８、ＲＧＢシフトレジスタ１９、セレクタ回路２０、ラインメモリ２１、データセレクタ２２、出力部２３、及びマルチバス３１が設けられる。マルチバス３１は、動画データ（ＲＧＢデータ）、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータに対応する共用データバスとして使用される。ＲＧＢシフトレジスタ１９は、グラフィックメモリを介さずに直接パネルに動画データ（ＲＧＢデータ）を転送し、グラフィックメモリへのデータ書き込み動作及びグラフィックメモリからのデータ読み出し動作にも対応する。プリチャージ回路１４は、グラフィックメモリを介さず、直接動画データ（ＲＧＢデータ）の表示パネル４への転送と、静止画データの書き込み及び読み出しとにおけるプリチャージ動作を実行する。ＲＧＢシフトレジスタ１９のラッチ回路４３は、リセット機能を有さず、アドレスデコーダ１８のデコーダ回路のデコードされないコードを用いてリセットされる。

このため、回路規模を抑制でき、信号本数やデータバス本数を抑制することができる。したがって配線本数を抑制し、レイアウトスペースを抑制できるので、従来よりもデータ線駆動回路５のチップサイズが縮小することがする。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、本実施例では、データ線駆動回路を液晶表示装置に使用しているが、ＯＬＥＤ（Organic Light Emitting Diode）やＰＤＰ（Plasma Display Panel）などのＦＰＤ（Flat Panel Display）に設けられるデータ線駆動回路にも適用することができる。また、ラインメモリ２１の出力側に３ｔｏ１のデータセレクタ２２を設けて、Ｒ（赤）、Ｇ（緑）、Ｂ（青）毎に時分割し、その分割した表示データを出力部２３に出力しているが、データセレクタ２２を設けずに、時分割しない表示データを直接出力部２３に出力してもよい。また、ラインメモリを静止画データと動画データ（ＲＧＢデータ）に別個に対応するように２個設けてもよい。更に、動画データ（ＲＧＢデータ）、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータに対応するマルチバス３１を設けているが、これに限定されるものではなく、データバスの共有本数を適宜変更してもよい。

本発明の実施例１に係る液晶表示装置を示す概略ブロック図。 本発明の実施例１に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。 本発明の実施例１に係るデータ線駆動回路のＲＧＢシフトレジスタ及びセレクタ回路を示す回路図。 本発明の実施例１に係るデータ線駆動回路のリード回路／ライト回路／ライトマスク回路／プリチャージ回路部を示す回路図。 本発明の実施例１に係るグラフィックメモリへのデータ書き込みを示すタイミングチャート。 本発明の実施例１に係るグラフィックメモリからデータ読み出しを示すタイミングチャート。 本発明の実施例１に係るＲＧＢデータ書き込みを示すタイミングチャート。

符号の説明

１ ＬＣＤコントローラ
２ ＣＰＵ
３ ＤＣ−ＤＣコンバータ
４ 表示パネル
５ データ線駆動回路
６ 走査線駆動回路
１１ 制御部
１２ グラフィックメモリアレイ（ＲＡＭ）
１３、１８ アドレスデコーダ
１４ プリチャージ回路
１５ ライトマスク回路
１６ ライト回路
１７ リード回路
１８ アドレスデコーダ
１９ ＲＧＢシフトレジスタ
２０ セレクタ回路
２１ ラインメモリ
２２ データセレクタ
２３ 出力部
２４ リード回路／ライト回路／ライトマスク回路／プリチャージ回路部
３１ マルチバス
４１、４６ セレクタ
４２、４３ ラッチ回路
４４、４５ ＯＲ回路
４７ フリップフロップ
４８、４９ ＮＡＮＤ回路
５１ インバータ
５２ クロックドインバータ
５３、５４ クロックドＮＡＮＤ回路
ＣＬＫＡ クロック信号
ＥＮ１、ＥＮ２ 選択信号
ＬＥ１、ＬＥ２、Ｓ１３ ラッチ信号
Ｎ１〜７ ノード
ＮＴ１、ＮＴ２ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１〜４ Ｐｃｈ ＭＯＳトランジスタ
ＲＳＴ リセット信号
ＳＥＬＡ セレクト信号
ＳＴＨ イネーブル信号
Ｓ１１ 出力部制御信号
Ｓ１２ ＲＧＢ選択信号
Ｓ１４ ＲＡＭ／ＲＧＢ選択信号
Ｓ１５ 制御信号
Ｓ１６ リード信号
Ｓ１７ ライト信号
Ｓ１８ プリチャージ信号
Ｓ１９ ローアドレス信号

Claims (5)

1. 表示パネルに動画を表示するときに動画データを取り込み、グラフィックメモリに静止画データを書き込むときにアドレスデコーダから出力されるデコード結果、及びライトマスクデータをラッチし、前記グラフィックメモリに書き込まれた静止画データを読み出すときにアドレスデコーダから出力されるデコード結果をラッチするＲＧＢシフトレジスタと、
   前記グラフィックメモリに書き込まれた静止画データ、前記ＲＧＢシフトレジスタに取り込まれた動画データ、及び選択信号が入力され、前記選択信号に基づいて前記静止画データ或いは前記動画データのいずれかを選択し、表示データとして出力するセレクタ回路と、
   を具備することを特徴とする表示駆動回路。
2. 前記グラフィックメモリに静止画データを書き込み或いは前記グラフィックメモリに書き込まれた静止画データを読み出すときに用いられるプリチャージ回路を有することを特徴とする請求項１に記載の表示駆動回路。
3. 動画データ、アドレスデータ、ライトデータ、ライトマスクデータ、及びリードデータを転送するマルチバスを有することを特徴とする請求項１又は２に記載の表示駆動回路。
4. 前記ＲＧＢシフトレジスタに設けられるラッチ回路は、前記アドレスデコーダのデコーダ回路のデコードされないコードによりリセットされることを特徴とする請求項１乃至３のいずれか１項に記載の表示駆動回路。
5. 静止画データと１フレーム分の動画データを格納するグラフィックメモリと、
   表示パネルに動画を表示するときに動画データを取り込み、前記グラフィックメモリに静止画データを書き込むときにアドレスデコーダから出力されるデコード結果、及びライトマスクデータをラッチし、前記グラフィックメモリに書き込まれた静止画データを読み出すときにアドレスデコーダから出力されるデコード結果をラッチするＲＧＢシフトレジスタと、
   前記グラフィックメモリに書き込まれた静止画データ、前記ＲＧＢシフトレジスタに取り込まれた動画データ、及び選択信号が入力され、前記選択信号に基づいて前記静止画データ或いは前記動画データのいずれかを選択し、表示データとして出力するセレクタ回路と、
   前記セレクタから出力される前記表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリと、
   を具備することを特徴とする表示駆動回路。

Images