JP3627408B2 - 表示体の駆動回路，半導体集積回路装置，表示装置および電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示体の駆動回路，半導体集積回路装置，表示装置および電子機器に関し、特に、走査線のうちのｈ本（ｈは２以上の自然数）を同時に選択して表示を行う、いわゆるマルチライン駆動法を用いた表示技術に関する。
【０００２】
【背景技術】
単純マトリクス型の液晶表示装置は、アクティブマトリクス型液晶表示装置に比べ、基板に高価なスイッチング素子を用いる必要がなく安価であることから、携帯型パーソナルコピュータのモニタ等に広く用いられている。
【０００３】
そのような単純マトリクス型液晶表示装置の駆動電圧を低くしつつ、さらにその表示品質を向上させることを目的として、いわゆるマルチライン駆動法が提案されている。
【０００４】
マルチライン駆動法に関する文献としては、例えば、以下のようなものがある。
【０００５】
▲１▼「Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ，１９８８ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳＥＡＲＣＨ ＣＯＮＦＥＲＥＮＣＥ Ｐ８０〜Ｐ８５」
▲２▼「日本国特許公開公報、平成５年第４６１２７号公報」
▲３▼「日本国特許公開公報、平成５年第１００６４２号公報」
▲４▼「日本国特許公開公報、平成６年第４０４９号公報」
【発明が解決しようとする課題】
マルチライン駆動は特殊駆動方式であるため、この駆動法を実行する場合には、液晶パネルの駆動回路の他に、専用のインタフェース回路を必要とする場合が多い。
【０００６】
例えば、表示装置が搭載される電子機器に内蔵されている汎用のＭＰＵと、液晶パネルのマルチライン駆動を実行する特殊なドライバＩＣとの間で表示データの転送を行う場合、転送タイミングの制御用に専用のインタフェースが必要となる場合がある。
【０００７】
しかし、これでは専用のインタフェースを設ける分だけ実装スペースが増大し、表示装置を組み込んだ電子機器の小型化の妨げとなり、また、電子機器のコスト上昇の一因ともなる。
【０００８】
そこで、本発明の目的の一つは、電子機器に内蔵されているＭＰＵに何ら負担をかけることなく、ＭＰＵと液晶パネル等の駆動回路との間の専用インタフェースをなくすことを可能とする、新規な液晶パネル等の駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決する本発明は、以下のような構成をしている。
【００１０】
（１）本発明の一態様は、表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線およびデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
前記表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で前記表示データメモリへと転送され、
前記表示データメモリは、メモリセルがビット線方向に（Ｘ／ｍ）個、ワード線方向に（Ｙ×ｍ）個配置されてなり、
前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビット（ｍはｈの倍数）の表示データを単位として、前記ｍビットの表示データをワード線方向に配置されるｍ個のメモリセルに対応させるようにして書き込まれ、
前記表示データメモリからの表示データの読み出しは、ワード線方向に配置されるｍ個のメモリセルからｈ個の表示データを選択的に読み出すようにして、（Ｙ×ｈ）個の表示データを一括で読み出し、前記デコーダに供給してなることを特徴とする。
【００１１】
ＭＰＵの並列データの処理単位（ｍビット）を、マルチライン駆動用の処理の単位としても採用し、データ転送の単位（データのビット数）を統一する。つまり、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビットの表示データを表示データメモリへのアクセス単位とする。
【００１２】
これにより、ＭＰＵは、内部バスに接続された自己が管理するメモリにデータ転送をするのと同様に、マルチライン駆動用の表示データメモリにもデータを転送することができる。マルチライン駆動のための処理もマイクロコンピュータの内部と同様に行われるため、データ転送のタイミング制御に関する整合性もよく、ＭＰＵに特別な負担がかからない。
さらに、表示データメモリへの、ｍビットの表示データの一括した入出力を可能とするために、表示データメモリの構成を工夫した。一本のワード線に接続されたメモリセル群を、同時に入出力処理されるｍビットデータの蓄積に使用する。
よって、そのワード線の電位をアクティブとすることによって、ｍビットデータの並列の書き込み，読出しを行うことができる。
【００１３】
（２）本発明の一態様において、前記「ｍ」は前記「ｈ」の倍数であることを特徴とする。
【００１４】
データの同時転送単位ならびに表示データＲＡＭへの書き込み単位である「ｍ」と、マルチライン選択数である「ｈ」との整合性がよいため、データの転送，ＲＡＭへの書き込み，読出しのタイミング制御が容易である。したがって、データ処理のパイプライン化も可能である。
【００１５】
（３）本発明の一態様において、
駆動回路はさらに、
前記ＭＰＵからの命令を解読するコマンド解読回路と、
そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備することを特徴とする。
【００１６】
駆動回路の内部に、ＭＰＵからの命令を解読するコマンド解読回路と、その命令に基づいて表示データメモリの入出力等を制御する制御回路とを設けたことにより、駆動回路は、ＭＰＵとは独立に動作可能となり、しかも、ＭＰＵには何ら負担をかけない。
【００２０】
（４）本発明の他の態様は、表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
表示データは、ＭＰＵ（ Microcomputer Processing Unit ）のバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備し、
前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビットの表示データを単位として行われることを特徴とする。
【００２１】
本請求項の発明では、表示データメモリを複数のブロックに分割する。これにより、ワード線も分割されてワード線の長さが短くなり、１本のワード線当たりの負荷が減少する。これにより信号遅延が軽減され、アクセスタイムの増大を防止できる。
【００２２】
（５）本発明のさらに他の態様は、表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、
ＭＰＵ（ Microcomputer Processing Unit ）からの命令を解読するコマンド解読回路と、
そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備し、
表示データは、前記ＭＰＵのバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備しており、
前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビットの表示データを単位として行われ、
前記分割された各ブロックの間には、前記コマンド解読回路と、前記第１の制御回路と、前記第２の制御回路とが設けられていることを特徴とする。
【００２３】
駆動回路の内部に設けられた、ＭＰＵからの命令を解読するコマンド解読回路と、その命令に基づいて表示データメモリの入出力等を制御する制御回路とは、かなり大きなロジック回路となる。これらのロジック回路を、分割された表示データメモリの各ブロック間に配置することによって、レイアウト的にスペースの有効利用を図れる。
【００２４】
また、ロジック回路（制御回路等）の左右に表示データメモリの分割ブロックがあることにより、各ブロックとロジック回路（制御回路等）との距離が同じとなり、信号遅延量を均一化できる。
【００２５】
（６）本発明のさらに他の態様は、上述のいずれかに記載の駆動回路を半導体基板に集積してなる半導体集積回路装置である。
【００２６】
電子機器に搭載されているＭＰＵと整合性がよい、安価かつ低消費電力の半導体集積回路装置（液晶パネル等のドライバＩＣ）が得られる。
【００２７】
（７）本発明のさらに他の態様は、上述のいずれかに記載の駆動回路と、その駆動回路によりデータ線が駆動される表示体とを含む表示装置である。
【００２８】
携帯機器等への搭載に適した、安価かつ小型の表示装置が実現される。
【００２９】
（８）本発明のさらに他の態様は、上述の表示装置を搭載した電子機器である。
【００３０】
高性能な表示を行える、安価かつ小型の電子機器を実現できる。
【００３１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３２】
本発明は、マルチライン駆動法（以下、ＭＬＳ駆動法という）の特徴に着目して回路構成を工夫したものである。本発明の理解のためには、ＭＬＳ駆動法の内容を知ることが重要であるため、まず、ＭＬＳ駆動法の概要を説明する。
【００３３】
（１）ＭＬＳ駆動法の概要
Ａ．ＭＬＳ駆動法の利点
ＭＬＳ駆動法は、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶パネルなどの、単純マトリクス方式の液晶パネルにおいて、複数の走査線を同時に選択する技術である。これにより、走査線の駆動電圧を低くすることができる。
【００３４】
また、図７の上側に示すように、従来の線順次駆動法では、１フレーム期間に１回しか１つの画素を駆動しないために選択パルスの間隔が広く、液晶の透過率が時間経過とともに下がり、画像表示のコントラストや液晶がオンした時の輝度が低下してしまう。
【００３５】
これに対し、図７の下側に示すように、ＭＬＳ駆動法によれば、１フレーム期間中に複数の選択期間を設け、複数の選択期間にそれぞれ電圧を印加して１画素を駆動するため、各選択期間に電圧を印加した後の透過率の減少が少なく、平均値として高い透過率を得ることができる。従って、コントラストを向上させることができる。
【００３６】
Ｂ．ＭＬＳ駆動法の原理
図８に示されるような単純マトリクス型の液晶表示装置をＭＬＳ駆動する場合について考察する。
【００３７】
図８において、走査線（Ｘ１〜Ｘｎ）とデータ線（Ｙ１〜Ｙｍ）は、２枚の透明なガラス基板上に電極によって形成されており、２枚の基板間に液晶が挟まれている。
【００３８】
データ線はデータ線駆動回路（Ｙドライバ）２０００に、走査線は走査線駆動回路（Ｘドライバ）３０００に接続されている。なお、図中、記載の簡略化のために、データ線駆動回路を「Ｙドライバ」と記載し、走査線駆動回路を「Ｘドライバ」と記載している。
【００３９】
各走査線および各データ線の交差部には画素が形成され、各走査線および各データ線に供給される走査信号およびデータ信号により、その表示要素が駆動される。
【００４０】
ここで、図９に示すように、２本の走査線Ｘ１，Ｘ２を同時に駆動し、それらの走査線とデータ線Ｙ１とが交差する位置の画素をオン／オフさせる場合を考える。
【００４１】
オン画素を「−１」とし、オフ画素を「＋１」と記すことにする。このオン／オフを示すデータはフレームメモリ内に格納されている。また、選択パルスは「＋１」，「−１」の２値で表す。また、データ線Ｙ１の駆動電圧は、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」の３値である。
【００４２】
データ線Ｙ１に、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」のいずれの電圧を与えるかは、表示データベクトルｄと、選択行列βとの積により決定される。
【００４３】
図９の（ａ）の場合は、ｄ・β＝−２であり、（ｂ）の場合は、ｄ・β＝＋２であり、（ｃ）の場合は、ｄ・β＝＋２であり、（ｄ）の場合は、ｄ・β＝０となる。
【００４４】
そして、表示データベクトルｄと、選択行列βとの積が「−２」のときにデータ線駆動電圧として「−Ｖ２」が選択され、「＋２」のときに「＋Ｖ２」が選択され、「０」のときに「Ｖ１」が選択される。
【００４５】
表示データベクトルｄと選択行列βとの積の演算を電子回路で行う場合には、表示データベクトルｄと選択行列βの、対応するデータの不一致数を判定する回路を設ければよい。
【００４６】
つまり、不一致数が「２」の場合には、データ線駆動電圧として「−Ｖ２」を選択する。不一致数が「０」の場合には、データ線駆動電圧として「＋Ｖ２」を選択する。また、不一致数が「１」の場合には、データ線駆動電圧として「Ｖ１」を選択する。
【００４７】
２ラインを同時に選択するＭＬＳ駆動では、上述のようにしてデータ線駆動電圧を決定し、１フレーム期間内で２回の選択期間を設け、その選択期間にそれぞれ電圧を印加して画素の表示状態を決定している。このような駆動法を採用することによって駆動電圧を低くすることができ、また、複数の選択期間に電圧を印加しているため透過率の低下が少なく、コントラストが向上する。
【００４８】
このように、ＭＬＳ駆動を実現するためには、１選択期間毎に、表示画像のデータ（すなわち表示パターン）と選択パルスのパターン、すなわち、走査電圧パターン（選択電圧パターンという場合もある）との不一致判定が必要となる。
【００４９】
この比較を実現するためには、「同時に選択される走査ライン数（ｈ）×１ワード線に接続されるメモリセル数（ｋ）」分の表示データが一度に必要となる。したがって、表示データメモリから必要なデータ群を一括して読み出すために、表示データメモリの構成を工夫する必要がある。
【００５０】
（２）本実施の形態にかかる液晶パネルのデータ線駆動回路の全体構成
図１に液晶パネルのデータ線駆動回路（図中、Ｙドライバと表記しており、以下、この用語を用いて説明する）の全体構成が示される。
【００５１】
Ｙドライバ２００は、液晶パネル４００のＭＬＳ駆動のための専用のＩＣである。このＹドライバ２００は、液晶パネル４００が搭載される電子機器に内蔵されるマイクロコンピュータ１００と接続されて使用される。このマイクロコンピュータ１００も半導体集積回路化されている。
【００５２】
マイクロコンピュータ１００は、８ビットのＭＰＵ（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０２，内部データバス１０４，ＶＲＡＭ１０５等を有する。
【００５３】
Ｙドライバ２００は、ＭＰＵ１０２との間の情報の授受を行うＭＰＵインタフェース回路２０２と、マイクロコンピュータ１００の内部データバス１０４に直結され、表示データの授受を行う入出力バッファ２０４と、データの一時的な蓄積を行うバスホールダ２３０と、コマンドの解読を行うコマンドデコーダ２０６と、ＭＰＵからの指示に基づき、主に表示データＲＡＭ２２０への表示データのライトアクセスを制御するＭＰＵ系制御回路２０８と、表示データＲＡＭ２２０からの表示データの読出しやデータ先に印加する電圧の決定動作のタイミング等を制御するＬＣＤ系制御回路と、カラ ムアドレス制御回路２１２と、ロウアドレス制御回路２１８と、データバッファ２１４と、カラムスイッチ２１６と、表示データＲＡＭ２２０と、出力選択回路２２２と、ラッチ２２４と、選択電圧パターンと表示データとの不一致を検出してデータ線に印加するべき電圧を決定するマルチラインデコーダ２２６と、決定された電圧を選択して出力する電圧セレクタ２２８とを具備する。
【００５４】
ここで注目すべき点は、Ｙドライバ２００は、マイクロコンピュータ１００の内部データバス１０４に直結しており、８ビットのＭＰＵ１ー２から表示データＲＡＭ２２０へのデータ転送は、マイクロコンピュータ１００内におけるデータ転送と同じように、８ビット単位（ＭＰＵ１０２がデータを並列処理できる単位）で行われることである。つまり、図１中、マイクロコンピュータ１００内の内部データバス１０４から表示データＲＡＭ２２０に至るまでのデータ転送ラインＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４，ＤＢ５は、８ビット（１バイト）単位で並列にデータを転送するラインである。
【００５５】
つまり、外部のマイクロコンピュータ１００とＸドライバ２００との間にデータ転送のパイプラインを構築する。データ転送に際し、バスホールダ２３０を適宜に用いて転送タイミングを微調整することができる。
【００５６】
つまり、ＭＰＵ１０２は、マイクロコンピュータの内部と外部を特に意識することなく、表示データの転送処理を命令を出すことができる。
【００５７】
ＭＰＵインタフェース回路２０２に入力されたＭＰＵ１０２からのデータ転送命令は、コマンドデコーダ（コマンド解読回路）２０６で解読され、その内容や必要な制御データ等がＭＰＵ系制御回路（第１の制御回路）２０８，ＬＣＤ系制御回路（第２の制御回路）２１０に送られる。
【００５８】
必要な情報が与えられたＭＰＵ系制御回路２０８は、入力バッファ２０４，カラムアドレス制御回路２１２を制御して、入出力バッファ２０４から表示データＲＡＭ２２０へのデータ転送，データの書き込みを実行する。
【００５９】
ＬＣＤ系制御回路２１０は、上述のＭＰＵ系制御回路の動作とは独立に、表示データＲＡＭ２２０からデータを読み出させる。
【００６０】
出力選択回路２２２は、ＭＬＳ駆動に必要な表示データを選択して読出す。表示データは、ラッチ２２４に一時的に保持された後、マルチラインデコーダ２２６に送られる。マルチラインデコーダ２２６の一致・不一致判定の結果、決定された電圧情報は電圧セレクタ２２８に伝達され、電圧セレクタ２２８はその電圧を選択して、液晶パネル４００のデータ線（Ｙドライバ２００が担当する表示領域のデータ線）に供給する。
【００６１】
なお、図１中、Ｙドライバ２００，Ｘドライバ３００は、一つのＩＣとして描かれているが、同じ機能をもつ複数のＩＣをカスケード接続して用いてもよい。
【００６２】
複数のＩＣをカスケード接続して一つのＸドライバとする場合、各ＩＣにおける表示データＲＡＭのメモリ容量は、その１個のＩＣが担当する表示領域分の容量であり、電圧セレクタ２２８から出力されるデータ線駆動電圧は、一つのＩＣが担当する表示領域のデータ線についての駆動電圧となる。
【００６３】
（３）表示データＲＡＭ２２０の構成およびデータの書き込み，読出し動作の概要
図２（ａ）は液晶パネル４００の１画素に１データを対応させたビットマップ形式のメモリ構成を示し、同図（ｂ）は図１で採用されている表示データＲＡＭ２２０のメモリ構成を示す。図（ａ）の縦方向の１〜２４０，横方向の１〜３２０，図（ｂ）の縦方向の１〜３０，横方向の１〜２５６０はそれぞれメモリの物理的アドレスを示し、（ｂ）における［１］〜［３０］，［１］〜［３２０］は、ＭＰＵ１０２側から見たアドレス空間におけるアドレスを示す。
【００６４】
通常の画像メモリ（フレームメモリ）なら、図２（ａ）のような構成となるはずであるが、上述のとおり、ＭＬＳ駆動を行う場合には、同時に選択する走査線数（ｈ）分の全データを並列に一度にマルチラインデコーダに供給する必要があり、このような特殊な読出しを可能とするべく、図２（ｂ）のような特殊な構成を採用したものである。
【００６５】
つまり、図２（ａ）では、２４０個（ビット線方向）×３２０個（ワード線方向）のメモリセルを配置してメモリを構成しているが、図２（ｂ）では、３０個（ビット線方向）×２５６０個（ワード線方向）のメモリセルを配置してメモリを構成している。つまり、（ｂ）では、ビット線方向のメモリセル数が１／８に圧縮され（２４０÷８＝３０）、一方、ワード線方向のメモリセル数が８倍になっている（３２０×８＝２５６０）。
【００６６】
これは、一度に読み出すべき図２（ａ）の領域（ア）の全データ、すなわち、図２（ａ）中の（ａ１，ｂ１，ｃ１，ｄ１）から（ａ３２０，ｂ３２０，ｃ３２０，ｄ３２０）までの全データを１本のワード線に接続されるメモリセル群に記憶させ、そのワード線をアクティブにすることで、各データの同時の並列読出しを可能とするためであり、また、データ転送との整合をとるためである。
【００６７】
前述のとおり、データ転送は全て８ビットで行われるため、パイプライン的な処理を確保するためには、表示データＲＡＭ２２０に対するデータの書き込みも８ビットで行う必要があり、よって、８ビットのデータの同時書き込みを行うべく、図２（ｂ）のように縦を１／８に圧縮し、横を８倍に伸張したメモリ構成としたものである。
【００６８】
そして、表示データＲＡＭ２２０への１回の書き込みでは、同時に選択される走査線に対応したデータ（例えば、ａ１，ｂ１，ｃ１，ｄ１）の他に、次のサイクルで同時に選択される走査線に対応したデータ（例えば、ｅ１，ｆ１，ｇ１，ｈ１）を一組の単位（８ビット）として、一括の書き込みを行う。
【００６９】
ＭＰＵ１０２側からみた表示データＲＡＭ２２０のカラムアドレスは、［１］〜［３０］であり、ロウアドレスは［１］〜［３２０］である。したがって、図１のカラムアドレス制御回路２１２とロウアドレス制御回路２１８は、カラムアドレスを固定しておき、ロウアドレスを１づつインクリメントしながら８ビット単位の書き込みを実行していく。
【００７０】
このように、表示データメモリ２２０への表示データの書き込みは、同時に選択される走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビット（ｍはデータ転送のビット数）の表示データを単位として行われる。これにより、ＭＰＵ１０２は、内部バス１０４に接続された自己が管理するメモリ（１０５等）にデータ転送をするのと同様に、マルチライン駆動用の表示データＲＡＭにもデータを転送することができる。よって、マルチライン駆動のための処理もマイクロコンピュータの内部と同様に行われるため、データ転送のタイミング制御に関する整合性もよく、ＭＰＵに特別な負担がかからない。
【００７１】
また、表示データメモリ２２０からのデータの読出しに際しては、図２（ｂ）の下側に矢印で示すように、まず、奇数番目の物理アドレスのメモリセルから、図２（ａ）の領域（ア）の表示データを一括して読出す。そして、次のサイクルで、偶数番目の物理アドレスのメモリセルから、図２（ａ）の領域（イ）の表示データを一括して読出す。このような読出しデータの選択は、図１の出力選択回路２２２が実行する。
【００７２】
このように、本実施の形態では、データ転送ならびにＲＡＭへの書き込み単位（「８」ビット）は、マルチライン選択数（「４」）の倍数であり、よって、ＲＡＭへの書き込み，読出しの整合性がよく、タイミング制御が容易である。よって、データのパイプライン的な処理に適する。
【００７３】
（４）表示データＲＡＭ２２０周辺の回路の具体例
図３に表示データＲＡＭ２２０周辺の回路の具体例が示される。
【００７４】
表示データＲＡＭ２２０としては、ＳＲＡＭを用いている。メモリセルＭ１，Ｍ２・・・は、ワード線Ｗ１，Ｗ２・・・がアクティブとなると選択状態となり、各メモリセルへの書き込み，読出しが可能となる。
【００７５】
一方、データバッファ２１４は、ＭＰＵ１０２の内部バス１０４を介して送られてくる８ビットのデータＤ０〜Ｄ７を一時的にストアするもので、各データに対応した段数のフリップフロップ２１５ａ〜２１５ｈを有する。
【００７６】
各段のフリップフロップ２１５ａ〜２１５ｈには、１対の信号ラインＤＬ１，ｘＤＬ１、ＤＬ２，ｘＤＬ２・・・がそれぞれ接続されている。なお、ｘは電圧レベルが反転されていることを示す記号である。
【００７７】
この信号ラインＤＬ１，ｘＤＬ１、ＤＬ２，ｘＤＬ２・・・にカラムスイッチを構成する８組のＮＭＯＳトランジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１６の一端（ソース，ドレイン）が接続され、８組のＮＭＯＳトランジスタＳ１，Ｓ２・・・のゲートには、カラムアドレス制御回路２１２から出力される共通のカラムスイッチ制御信号ＡＤＲ１（ＡＤＲ２）が供給される。
【００７８】
つまり、例えば、カラムスイッチ制御信号ＡＤＲ１がアクティブとなると、８組のＮＭＯＳトランジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１６が全部オンして、８個のメモリセル（例えば、メモリセルＭ１〜Ｍ８）へのデータの同時書き込みが可能となる。
【００７９】
また、メモリセルからのデータの読出しにおいて、相補ビット線対ＢＬ１，ｘＢＬ１等を介して読み出された表示データは、出力選択回路２２２で選別された後にラッチ２２４へと送られる。
【００８０】
出力選択回路２２２は、選択信号ＳＥＬ１，ＳＥＬ２によって選択的にオンするＭＯＳトランジスタからなるスイッチＳ３０〜Ｓ３７を具備し、選択信号ＳＥＬ１がアクティブとなると偶数番目のメモリセルからのデータを通過させ、選択信号ＳＥＬ２がアクティブとなると奇数番目のメモリセルからのデータを通過させる。
【００８１】
ラッチ２２４はインバータＩＮＶ１，ＩＮＶ２を組み合わせたフリップフロップを有する。
【００８２】
ラッチ２２４で保持された表示データは、マルチラインデコーダ２２６に供給される。マルチラインデコーダ２２６は、液晶パネルの１本のデータ線を駆動するための電圧を決定する不一致判定回路２２７ａ，２２７ｂ・・を有する。
【００８３】
図５は、１個の不一致判定回路の構成を示したブロック図である。
【００８４】
不一致数判定回路は、第１のＲＯＭ回路１、第２のＲＯＭ回路２、第３のＲＯＭ回路３、第４のＲＯＭ回路４、第５のＲＯＭ回路５と、プリチャージ（ＰＣ）回路６〜１０を有している。ＰＣ回路６，７，９，１０は同じ構成であるが、ＰＣ回路８は構成が少し異なり、入出力端子の数が１つになっている。
【００８５】
不一致数判定回路への入力信号は、液晶パネルの走査線駆動のパターン（選択電圧パターン）を判別するためのパターン識別信号（ＰＤ０，ＰＤ１）と、フレームメモリから読み出したデータ信号ｄａｔａ１からｄａｔａ４と、プリチャージ信号ＰＣ、表示のオン、オフを反転する信号ＦＲである。
【００８６】
これら入力信号は、各々インバータを介して、正転信号と反転信号の両方がＲＯＭ１〜５回路１〜５に共通に入力される。ただし、ＦＲ端子には、正転信号だけが入力される。
【００８７】
ＰＣ１〜５回路６〜１０の出力信号ｓｗ１〜ｓｗ５は、図２０のレベルシフタ２５９を介し、電圧セレクタ２６０の制御端子に接続されている。出力信号ｓｗ１〜ｓｗ５のいずれか１つがＨｉｇｈの時、電圧セレクタ内で対応する電圧レベルＶＹ１〜ＶＹ５の１つが選択され、データ線に印加される。
【００８８】
図６は、図５のＲＯＭ５回路５を模式的に表した図であり、Ｎチャンネル・トランジスタ（以降Ｎｃｈ・Ｔｒ）を白丸（○）で示している。
【００８９】
図６の左側において、通常のＣＭＯＳトランジスタ記号と対応して示しているように、ゲートは（ａ，ｃ）と表記され、ドレインは（ｂ）と表記され、ソースは（ｄ）と表記され、サブストレート（Ｖｓｓ＝ＧＮＤ）と表記されている。
【００９０】
次に、入力信号からデコード演算により出力信号が生成される過程を説明する。
【００９１】
不一致判定回路の出力線（縦の線）は、あらかじめプリチャージ（ＰＣ信号）によりＨｉｇｈになっている。入力線（横の線）から入力される入力信号によって、一本の縦の線に直列接続されている全てのＮｃｈ・Ｔｒがオンすると、その縦の線の電位はＶｓｓとなり、出力はＬｏｗに変化する。
【００９２】
例えば、走査電圧パターン（選択電圧パターン）として図１０のパターンを採用しているとする。
【００９３】
ＸＰＣがＨｉｇｈで、ｄａｔａ１〜ｄａｔａ４がすべてＨｉｇｈならば、ＲＯＭ５回路の１列目のＮｃｈ・Ｔｒがすべてオンし、ＶｓｓにつながりＬｏｗを出力する。他の列は、オンしていないＮｃｈ・Ｔｒがあり、Ｖｓｓにはつながらず、Ｈｉｇｈのままである。
【００９４】
このように、Ｎｃｈ・Ｔｒをどこに置くかによって、出力を選択することができる。つまり、Ｎｃｈ・Ｔｒの配置によって、入力信号をデコードし、選択電圧データへと変換することが可能である。
【００９５】
マルチラインデコーダ２２６から出力される選択電圧データは、電圧セレクタ２２８に入力され、そのデータに対応した電圧が選択されて液晶パネル４００に供給される。なお、参照番号２２９ａ，２２９ｂはそれぞれ、１出力当たりの電圧選択回路を示す。
【００９６】
（５）第２の実施の形態
図２の表示データＲＡＭ２２０は、同時に駆動される走査線の数に対応する表示データを、１本のワード線をアクティブとすることにより一挙に読み出す必要上、通常のＲＡＭに比べて、横方向に極めて長い（つまり、１本の走査線が極めて長い）という特殊な形態をしている。
【００９７】
一方、上述のとおり、電子機器に内蔵されるマイクロコンピュータ１００におけるＭＰＵ１０２（図１）は、液晶パネルのＭＬＳ駆動を何ら意識することなく、通常どおり高速のデータ転送処理を実行する。
【００９８】
したがって、表示データＲＡＭ２２０へのデータの入出力の際、長いワード線の駆動により信号遅延が生じてアクセスタイムが増大すると、ＭＰＵ１０２側からの高速なデータ転送との整合性がとれずに、ＭＰＵ１０２のバスと直結したパイプライン的なデータ転送が困難になる場合も想定される。
【００９９】
そこで、本実施の形態では、図４に示すように、表示データＲＡＭ２２０を例えば２つのブロック２２１ａ，２２１ｂに分割して１本のワード線長を短縮し、駆動遅延を軽減する。
【０１００】
図４においては、図１と同じ箇所には同じ参照番号を付してある。
【０１０１】
各ブロック２２１ａ，２２１ｂにはワード線ドライバ２４０，２４２が設けられ、各ワード線ドライバ２４０，２４２はそれぞれ、分割されたワード線Ｗ１ａ〜Ｗｎａ，Ｗ１ｂ〜Ｗｎｂを駆動する。また、カラムアドレス制御回路２１２ａ，２１２ｂ，データバッファ２１４ａ，２１４ｂ，マルチラインデコーダ２２６ａ，２２６ｂも分割して設けている。
【０１０２】
さらに、本実施の形態では、分割されたブロック２２１ａ，２２１ｂの間に、ロジック回路２１１を配置している。
【０１０３】
ここで、「ロジック回路２１１」は、図１におけるＭＰＵインタフェース２０２，バスホールダ２３０，コマンドデコーダ２０６，ＭＰＵ制御回路２０８，ＬＣＤ系制御回路２１０を総括的に表現する名称である。特に、ＭＰＵ制御回路２０８，ＬＣＤ系制御回路２１０はかなり大きなロジック回路であり、その配置が問題となる。
【０１０４】
そこで、本実施の形態では、ＭＰＵ制御回路２０８やＬＣＤ系制御回路２１０を含む「ロジック回路２１１」を、分割された表示データＲＡＭの各ブロック２２１ａ，２２１ｂ間に配置し、スペースの有効利用を図っている。
【０１０５】
また、ロジック回路２１１の左右に分割されたブロック２２１ａ，２２１ｂがあることにより、ロジック回路２１１から各ブロック２２１ａ，２２１ｂまでの距離が同じとなり、信号遅延量を均一化できる。
【０１０６】
なお、本実施の形態では表示データＲＡＭを２分割しているが、これに限定されるものではなく、適切な分割を行うことができる。
【０１０７】
本実施の形態の駆動回路が担当する表示体の領域のサイズが、縦（データ線の延在方向）にＸ個，横（走査線の延在方向）にＹ個配列されてなる合計で（Ｘ×Ｙ）個の表示要素からなる領域であり、表示データメモリをｎ個（ｎは２以上の自然数）に分割する場合、分割された１つのブロックは、メモリセルが縦（ビット線の延在方向）に（Ｘ／ｍ）個，横（ワード線の延在方向）に｛（Ｙ×ｍ）／ｎ｝個配置されてなる合計で｛（Ｘ×Ｙ）／ｎ｝個のメモリセルを、具備することになる。ここで、ｍは上述のとおり、ＭＰＵの並列データ処理単位（転送の処理単位）である。
【０１０８】
（６）第３の実施の形態
次に、上述の表示装置（液晶表示装置）を搭載した電子機器の例について説明する。
【０１０９】
本実施の形態にかかる電子機器は、図１１に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０１１０】
このような構成の電子機器として、図１２に示す液晶プロジェクタ、図１３に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１４，図１５に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１１１】
図１２に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。 図１２において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１１２】
図１３に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１１３】
図１４に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１１４】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図２０に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図２３の場合には回路基板１３０８に搭載できる。
【０１１５】
図１４はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。
【０１１６】
なお、これらに代えて、図１５に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１１７】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１１８】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシステムの全体構成を示す図である。
【図２】表示データＲＡＭのメモリ構成を説明するための図であり、（ａ）は液晶パネルの１画素に１データを対応させたビットマップ形式の一般的なメモリ構成を示し、（ｂ）は図１で採用されている本発明にかかる表示データＲＡＭのメモリ構成を示す。
【図３】表示データＲＡＭならびにその周辺回路の具体的構成例を示す図である。
【図４】本発明の第２の実施の形態にかかるシステムの要部の構成を示すブロック図である。
【図５】図２のマルチラインデコーダを構成する不一致判定回路の具体的構成を示す図である。
【図６】図５の不一致判定回路に使用されているＲＯＭの構成を示す図である。
【図７】単純マトリクス型の液晶パネルにおけるフレーム応答性ならびにマルチライン駆動の原理を説明するための図である。
【図８】単純マトリクス型の液晶パネルにおける電極の配置を示す図である。
【図９】マルチライン駆動の内容を説明するための図である。
【図１０】マルチライン駆動における走査電圧パターン（選択電圧パターン）の一例を示す図である。
【図１１】本発明が適用される電子機器のブロック図である。
【図１２】本発明が適用されるプロジェクタの概略を説明するための図である。
【図１３】本発明が適用されるパーソナルコンピュータの外観を示す図である。
【図１４】本発明が適用されるページャの分解斜視図である。
【図１５】外付け回路を備えた画像表示装置の一例を示す斜視図である。
【符号の説明】
１００ マイクロコンピュータ
１０２ ＭＰＵ
１０４ 内部データバス
１０５ ＶＲＡＭ
２００ Ｙドライバ
２０２ ＭＰＵインタフェース
２０４ 入出力バッファ
２０６ コマンドデコーダ
２０８ ＭＰＵ系制御回路
２１０ ＬＣＤ系制御回路
２１２ カラムアドレス制御回路
２１４ データバッファ回路
２１６ カラムスイッチ
２１８ ロウアドレス制御回路
２２０ 表示データＲＡＭ
２２２ 出力選択回路
２２４ ラッチ
２２６ マルチラインデコーダ
２２８ 電圧セレクタ
３００ Ｘドライバ
４００ 液晶パネル

Claims (8)

1. 表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線およびデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
   この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
   前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
   前記表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で前記表示データメモリへと転送され、
   前記表示データメモリは、メモリセルがビット線方向に（Ｘ／ｍ）個、ワード線方向に（Ｙ×ｍ）個配置されてなり、
   前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビット（ｍはｈの倍数）の表示データを単位として、前記ｍビットの表示データをワード線方向に配置されるｍ個のメモリセルに対応させるようにして書き込まれ、
   前記表示データメモリからの表示データの読み出しは、ワード線方向に配置されるｍ個のメモリセルからｈ個の表示データを選択的に読み出すようにして、（Ｙ×ｈ）個の表示データを一括で読み出し、前記デコーダに供給してなることを特徴とする表示体の駆動回路。
2. 請求項１において、
   前記「ｍ」は前記「ｈ」の倍数であることを特徴とする表示体の駆動回路。
3. 請求項１または請求項２において、
   駆動回路はさらに、
   前記ＭＰＵからの命令を解読するコマンド解読回路と、
   そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
   前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備することを特徴とする表示体の駆動回路。
4. 表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
   この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
   前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
   表示データは、ＭＰＵ（ Microcomputer Processing Unit ）のバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
   前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備し、
   前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに 必要なｈ個の表示データを含むｍビットの表示データを単位として行われることを特徴とする表示体の駆動回路。
5. 表示要素が列方向にＸ個、行方向にＹ個のマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
   この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
   前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、
   ＭＰＵ（ Microcomputer Processing Unit ）からの命令を解読するコマンド解読回路と、
   そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
   前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備し、
   表示データは、前記ＭＰＵのバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
   前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備しており、
   前記表示データメモリへの表示データの書き込みは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビットの表示データを単位として行われ、
   前記分割された各ブロックの間には、前記コマンド解読回路と、前記第１の制御回路と、前記第２の制御回路とが設けられていることを特徴とする表示体の駆動回路。
6. 請求項１〜請求項５のいずれかに記載の駆動回路を半導体基板に集積してなる半導体集積回路装置。
7. 請求項１〜請求項５のいずれかに記載の駆動回路と、その駆動回路によりデータ線が駆動される表示体とを含む表示装置。
8. 請求項７に記載の表示装置を搭載した電子機器。

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