JPH10124016A - 表示体の駆動回路,半導体集積回路装置,表示装置および電子機器 - Google Patents
表示体の駆動回路,半導体集積回路装置,表示装置および電子機器Info
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- JPH10124016A JPH10124016A JP8299550A JP29955096A JPH10124016A JP H10124016 A JPH10124016 A JP H10124016A JP 8299550 A JP8299550 A JP 8299550A JP 29955096 A JP29955096 A JP 29955096A JP H10124016 A JPH10124016 A JP H10124016A
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Abstract
を高めた液晶パネル等のマルチライン駆動回路を提供す
ることにある。 【解決手段】 MPU(102)の並列データの処理単
位(mビット)を、マルチライン駆動用の処理の単位と
しても採用し、データ転送の単位(データのビット数)
を統一する。つまり、1本のデータ線に印加する電圧を
決定するのに必要なh個の表示データを含むmビットの
表示データを、表示データRAM(220)へのアクセ
ス単位とする。これにより、MPUは、内部バスに接続
された自己が管理するメモリにデータ転送をするのと同
様に、マルチライン駆動用の表示データRAM(22
0)にもデータを転送することができ、MPUに特別な
負担がかからない。
Description
路,半導体集積回路装置,表示装置および電子機器に関
し、特に、走査線のうちのh本(hは2以上の自然数)
を同時に選択して表示を行う、いわゆるマルチライン駆
動法を用いた表示技術に関する。
ティブマトリクス型液晶表示装置に比べ、基板に高価な
スイッチング素子を用いる必要がなく安価であることか
ら、携帯型パーソナルコピュータのモニタ等に広く用い
られている。
の駆動電圧を低くしつつ、さらにその表示品質を向上さ
せることを目的として、いわゆるマルチライン駆動法が
提案されている。
は、例えば、以下のようなものがある。
RESSING TECHNIQUE FOR RMS
RESPONDING MATRIX LCDS,1
988 INTERNATIONAL DISPLAY
RESEARCH CONFERENCE P80〜
P85」 「日本国特許公開公報、平成5年第46127号公
報」 「日本国特許公開公報、平成5年第100642号公
報」 「日本国特許公開公報、平成6年第4049号公報」
殊駆動方式であるため、この駆動法を実行する場合に
は、液晶パネルの駆動回路の他に、専用のインタフェー
ス回路を必要とする場合が多い。
内蔵されている汎用のMPUと、液晶パネルのマルチラ
イン駆動を実行する特殊なドライバICとの間で表示デ
ータの転送を行う場合、転送タイミングの制御用に専用
のインタフェースが必要となる場合がある。
設ける分だけ実装スペースが増大し、表示装置を組み込
んだ電子機器の小型化の妨げとなり、また、電子機器の
コスト上昇の一因ともなる。
に内蔵されているMPUに何ら負担をかけることなく、
MPUと液晶パネル等の駆動回路との間の専用インタフ
ェースをなくすことを可能とする、新規な液晶パネル等
の駆動回路を提供することにある。
本発明は、以下のような構成をしている。
素がマトリクス状に配置され、かつ走査線ならびにデー
タ線の電圧により表示要素の表示状態が制御される表示
体の、前記データ線を駆動するための回路であって、こ
の回路が担当する表示領域における表示データを蓄積す
るための表示データメモリと、前記走査線を複数本同時
に選択するための選択電圧パターンと、前記表示データ
メモリから読み出された前記表示データとの比較に基づ
き前記データ線に印加する電圧を決定するデコーダと、
を具備し、表示データは、MPU(Microcomputer Proc
essing Unit)のバスを介してmビット(mはMPUが
一度に処理可能なビット数)単位で表示データメモリへ
と転送され、前記表示データメモリへの表示データの書
き込みは、前記同時に選択する走査線の数をh本(hは
2以上の自然数)とした場合、1本のデータ線に印加す
る電圧を決定するのに必要なh個の表示データを含むm
ビットの表示データを単位として行われることを特徴と
する。
ト)を、マルチライン駆動用の処理の単位としても採用
し、データ転送の単位(データのビット数)を統一す
る。つまり、1本のデータ線に印加する電圧を決定する
のに必要なh個の表示データを含むmビットの表示デー
タを表示データメモリへのアクセス単位とする。
れた自己が管理するメモリにデータ転送をするのと同様
に、マルチライン駆動用の表示データメモリにもデータ
を転送することができる。マルチライン駆動のための処
理もマイクロコンピュータの内部と同様に行われるた
め、データ転送のタイミング制御に関する整合性もよ
く、MPUに特別な負担がかからない。
1において、前記「m」は前記「h」の倍数であること
を特徴とする。
RAMへの書き込み単位である「m」と、マルチライン
選択数である「h」との整合性がよいため、データの転
送,RAMへの書き込み,読出しのタイミング制御が容
易である。したがって、データ処理のパイプライン化も
可能である。
1または請求項2において、駆動回路はさらに、前記M
PUからの命令を解読するコマンド解読回路と、そのコ
マンド解読回路によって解読された命令に基づいて、M
PUのバスを介して転送されてくる前記mビットの表示
データの前記表示データメモリへの書き込みを制御する
第1の制御回路と、前記コマンド解読回路によって解読
された命令に基づいて、前記表示データメモリからの表
示データの読出し、ならびに読み出した表示データの前
記デコーダへの転送を制御する第2の制御回路と、を具
備することを特徴とする。
読するコマンド解読回路と、その命令に基づいて表示デ
ータメモリの入出力等を制御する制御回路とを設けたこ
とにより、駆動回路は、MPUとは独立に動作可能とな
り、しかも、MPUには何ら負担をかけない。
1〜請求項3のいずれかにおいて、表示要素がマトリク
ス状に配置され前記表示体は、列方向(データ線の延在
方向)にX個,行方向(走査線の延在方向)にY個配列
されてなる(X×Y)個の表示要素を具備しており、前
記表示データメモリは、メモリセルが列方向(ビット線
の延在方向)に(X/m)個,行方向(ワード線の延在
方向)に(Y×m)個配置されてなる(X×Y)個のメ
モリセルを具備する、ランダムアクセスメモリであるこ
とを特徴とする。
ータの一括した入出力を可能とするために、表示データ
メモリの構成を工夫したものである。一本のワード線に
接続されたメモリセル群を、同時に入出力処理されるm
ビットデータの蓄積に使用する。
とすることによって、mビットデータの並列の書き込
み,読出しを行うことができる。
1〜請求項3のいずれかにおいて、表示要素がマトリク
ス状に配置され前記表示体は、列方向(データ線の延在
方向)にX個,行方向(走査線の延在方向)にY個配列
されてなる(X×Y)個の表示要素を具備しており、前
記表示データメモリは、n個(nは2以上の自然数)の
分割されたブロックからなるランダムアクセスメモリで
あり、分割された1つのブロックは、メモリセルが列方
向(ビット線の延在方向)に(X/m)個,行方向(ワ
ード線の延在方向)に{(Y×m)/n}個配置されてな
る{(X×Y)/n}個のメモリセルを具備することを特
徴とする。
複数のブロックに分割する。これにより、ワード線も分
割されてワード線の長さが短くなり、1本のワード線当
たりの負荷が減少する。これにより信号遅延が軽減さ
れ、アクセスタイムの増大を防止できる。
3において、表示要素がマトリクス状に配置され前記表
示体は、列方向(データ線の延在方向)にX個,行方向
(走査線の延在方向)にY個配列されてなる(X×Y)
個の表示要素を具備しており、前記表示データメモリ
は、n個(nは2以上の自然数)の分割されたブロック
からなるランダムアクセスメモリであり、分割された1
つのブロックは、メモリセルが列方向(ビット線の延在
方向)に(X/m)個,行方向(ワード線の延在方向)
に{(Y×m)/n}個配置されてなる{(X×Y)/n}
個のメモリセルを具備しており、前記分割された各ブロ
ックの間には、前記コマンド解読回路と、前記第1の制
御回路と、前記第2の制御回路とが設けられていること
を特徴とする。
の命令を解読するコマンド解読回路と、その命令に基づ
いて表示データメモリの入出力等を制御する制御回路と
は、かなり大きなロジック回路となる。これらのロジッ
ク回路を、分割された表示データメモリの各ブロック間
に配置することによって、レイアウト的にスペースの有
効利用を図れる。
に表示データメモリの分割ブロックがあることにより、
各ブロックとロジック回路(制御回路等)との距離が同
じとなり、信号遅延量を均一化できる。
1〜請求項6のいずれかに記載の駆動回路を半導体基板
に集積してなる半導体集積回路装置である。
がよい、安価かつ低消費電力の半導体集積回路装置(液
晶パネル等のドライバIC)が得られる。
1〜請求項7のいずれかに記載の駆動回路と、その駆動
回路によりデータ線が駆動される表示体とを含む表示装
置である。
型の表示装置が実現される。
8に記載の表示装置を搭載した電子機器である。
子機器を実現できる。
て図面を参照して説明する。
LS駆動法という)の特徴に着目して回路構成を工夫し
たものである。本発明の理解のためには、MLS駆動法
の内容を知ることが重要であるため、まず、MLS駆動
法の概要を説明する。
Nematic)液晶パネルなどの、単純マトリクス
方式の液晶パネルにおいて、複数の走査線を同時に選択
する技術である。これにより、走査線の駆動電圧を低く
することができる。
順次駆動法では、1フレーム期間に1回しか1つの画素
を駆動しないために選択パルスの間隔が広く、液晶の透
過率が時間経過とともに下がり、画像表示のコントラス
トや液晶がオンした時の輝度が低下してしまう。
LS駆動法によれば、1フレーム期間中に複数の選択期
間を設け、複数の選択期間にそれぞれ電圧を印加して1
画素を駆動するため、各選択期間に電圧を印加した後の
透過率の減少が少なく、平均値として高い透過率を得る
ことができる。従って、コントラストを向上させること
ができる。
をMLS駆動する場合について考察する。
タ線(Y1〜Ym)は、2枚の透明なガラス基板上に電極
によって形成されており、2枚の基板間に液晶が挟まれ
ている。
バ)2000に、走査線は走査線駆動回路(Xドライ
バ)3000に接続されている。なお、図中、記載の簡
略化のために、データ線駆動回路を「Yドライバ」と記
載し、走査線駆動回路を「Xドライバ」と記載してい
る。
素が形成され、各走査線および各データ線に供給される
走査信号およびデータ信号により、その表示要素が駆動
される。
X1,X2を同時に駆動し、それらの走査線とデータ線
Y1とが交差する位置の画素をオン/オフさせる場合を
考える。
1」と記すことにする。このオン/オフを示すデータは
フレームメモリ内に格納されている。また、選択パルス
は「+1」,「−1」の2値で表す。また、データ線Y
1の駆動電圧は、「−V2」,「+V2」,「V1」の
3値である。
2」,「V1」のいずれの電圧を与えるかは、表示デー
タベクトルdと、選択行列βとの積により決定される。
り、(b)の場合は、d・β=+2であり、(c)の場
合は、d・β=+2であり、(d)の場合は、d・β=
0となる。
列βとの積が「−2」のときにデータ線駆動電圧として
「−V2」が選択され、「+2」のときに「+V2」が
選択され、「0」のときに「V1」が選択される。
の演算を電子回路で行う場合には、表示データベクトル
dと選択行列βの、対応するデータの不一致数を判定す
る回路を設ければよい。
ータ線駆動電圧として「−V2」を選択する。不一致数
が「0」の場合には、データ線駆動電圧として「+V
2」を選択する。また、不一致数が「1」の場合には、
データ線駆動電圧として「V1」を選択する。
は、上述のようにしてデータ線駆動電圧を決定し、1フ
レーム期間内で2回の選択期間を設け、その選択期間に
それぞれ電圧を印加して画素の表示状態を決定してい
る。このような駆動法を採用することによって駆動電圧
を低くすることができ、また、複数の選択期間に電圧を
印加しているため透過率の低下が少なく、コントラスト
が向上する。
は、1選択期間毎に、表示画像のデータ(すなわち表示
パターン)と選択パルスのパターン、すなわち、走査電
圧パターン(選択電圧パターンという場合もある)との
不一致判定が必要となる。
択される走査ライン数(h)×1ワード線に接続される
メモリセル数(k)」分の表示データが一度に必要とな
る。したがって、表示データメモリから必要なデータ群
を一括して読み出すために、表示データメモリの構成を
工夫する必要がある。
データ線駆動回路の全体構成 図1に液晶パネルのデータ線駆動回路(図中、Yドライ
バと表記しており、以下、この用語を用いて説明する)
の全体構成が示される。
MLS駆動のための専用のICである。このYドライバ
200は、液晶パネル400が搭載される電子機器に内
蔵されるマイクロコンピュータ100と接続されて使用
される。このマイクロコンピュータ100も半導体集積
回路化されている。
のMPU(Microcomputer Processing Unit)102,内
部データバス104,VRAM105等を有する。
の情報の授受を行うMPUインタフェース回路202
と、マイクロコンピュータ100の内部データバス10
4に直結され、表示データの授受を行う入出力バッファ
204と、データの一時的な蓄積を行うバスホールダ2
30と、コマンドの解読を行うコマンドデコーダ206
と、MPUからの指示に基づき、主に表示データRAM
220への表示データのライトアクセスを制御するMP
U系制御回路208と、表示データRAM220からの
表示データの読出しやデータ先に印加する電圧の決定動
作のタイミング等を制御するLCD系制御回路と、カラ
ムアドレス制御回路212と、ロウアドレス制御回路
218と、データバッファ214と、カラムスイッチ2
16と、表示データRAM220と、出力選択回路22
2と、ラッチ224と、選択電圧パターンと表示データ
との不一致を検出してデータ線に印加するべき電圧を決
定するマルチラインデコーダ226と、決定された電圧
を選択して出力する電圧セレクタ228とを具備する。
は、マイクロコンピュータ100の内部データバス10
4に直結しており、8ビットのMPU1ー2から表示デ
ータRAM220へのデータ転送は、マイクロコンピュ
ータ100内におけるデータ転送と同じように、8ビッ
ト単位(MPU102がデータを並列処理できる単位)
で行われることである。つまり、図1中、マイクロコン
ピュータ100内の内部データバス104から表示デー
タRAM220に至るまでのデータ転送ラインDB1,
DB2,DB3,DB4,DB5は、8ビット(1バイ
ト)単位で並列にデータを転送するラインである。
0とXドライバ200との間にデータ転送のパイプライ
ンを構築する。データ転送に際し、バスホールダ230
を適宜に用いて転送タイミングを微調整することができ
る。
ュータの内部と外部を特に意識することなく、表示デー
タの転送処理を命令を出すことができる。
れたMPU102からのデータ転送命令は、コマンドデ
コーダ(コマンド解読回路)206で解読され、その内
容や必要な制御データ等がMPU系制御回路(第1の制
御回路)208,LCD系制御回路(第2の制御回路)
210に送られる。
208は、入力バッファ204,カラムアドレス制御回
路212を制御して、入出力バッファ204から表示デ
ータRAM220へのデータ転送,データの書き込みを
実行する。
系制御回路の動作とは独立に、表示データRAM220
からデータを読み出させる。
な表示データを選択して読出す。表示データは、ラッチ
224に一時的に保持された後、マルチラインデコーダ
226に送られる。マルチラインデコーダ226の一致
・不一致判定の結果、決定された電圧情報は電圧セレク
タ228に伝達され、電圧セレクタ228はその電圧を
選択して、液晶パネル400のデータ線(Yドライバ2
00が担当する表示領域のデータ線)に供給する。
イバ300は、一つのICとして描かれているが、同じ
機能をもつ複数のICをカスケード接続して用いてもよ
い。
ドライバとする場合、各ICにおける表示データRAM
のメモリ容量は、その1個のICが担当する表示領域分
の容量であり、電圧セレクタ228から出力されるデー
タ線駆動電圧は、一つのICが担当する表示領域のデー
タ線についての駆動電圧となる。
びデータの書き込み,読出し動作の概要 図2(a)は液晶パネル400の1画素に1データを対
応させたビットマップ形式のメモリ構成を示し、同図
(b)は図1で採用されている表示データRAM220
のメモリ構成を示す。図(a)の縦方向の1〜240,
横方向の1〜320,図(b)の縦方向の1〜30,横
方向の1〜2560はそれぞれメモリの物理的アドレス
を示し、(b)における[1]〜[30],[1]〜[320]
は、MPU102側から見たアドレス空間におけるアド
レスを示す。
ら、図2(a)のような構成となるはずであるが、上述
のとおり、MLS駆動を行う場合には、同時に選択する
走査線数(h)分の全データを並列に一度にマルチライ
ンデコーダに供給する必要があり、このような特殊な読
出しを可能とするべく、図2(b)のような特殊な構成
を採用したものである。
ト線方向)×320個(ワード線方向)のメモリセルを
配置してメモリを構成しているが、図2(b)では、3
0個(ビット線方向)×2560個(ワード線方向)の
メモリセルを配置してメモリを構成している。つまり、
(b)では、ビット線方向のメモリセル数が1/8に圧
縮され(240÷8=30)、一方、ワード線方向のメ
モリセル数が8倍になっている(320×8=256
0)。
領域(ア)の全データ、すなわち、図2(a)中の(a
1,b1,c1,d1)から(a320,b320,c
320,d320)までの全データを1本のワード線に
接続されるメモリセル群に記憶させ、そのワード線をア
クティブにすることで、各データの同時の並列読出しを
可能とするためであり、また、データ転送との整合をと
るためである。
で行われるため、パイプライン的な処理を確保するため
には、表示データRAM220に対するデータの書き込
みも8ビットで行う必要があり、よって、8ビットのデ
ータの同時書き込みを行うべく、図2(b)のように縦
を1/8に圧縮し、横を8倍に伸張したメモリ構成とし
たものである。
の書き込みでは、同時に選択される走査線に対応したデ
ータ(例えば、a1,b1,c1,d1)の他に、次の
サイクルで同時に選択される走査線に対応したデータ
(例えば、e1,f1,g1,h1)を一組の単位(8
ビット)として、一括の書き込みを行う。
220のカラムアドレスは、[1]〜[30]であり、ロウ
アドレスは[1]〜[320]である。したがって、図1の
カラムアドレス制御回路212とロウアドレス制御回路
218は、カラムアドレスを固定しておき、ロウアドレ
スを1づつインクリメントしながら8ビット単位の書き
込みを実行していく。
表示データの書き込みは、同時に選択される走査線の数
をh本(hは2以上の自然数)とした場合、1本のデー
タ線に印加する電圧を決定するのに必要なh個の表示デ
ータを含むmビット(mはデータ転送のビット数)の表
示データを単位として行われる。これにより、MPU1
02は、内部バス104に接続された自己が管理するメ
モリ(105等)にデータ転送をするのと同様に、マル
チライン駆動用の表示データRAMにもデータを転送す
ることができる。よって、マルチライン駆動のための処
理もマイクロコンピュータの内部と同様に行われるた
め、データ転送のタイミング制御に関する整合性もよ
く、MPUに特別な負担がかからない。
タの読出しに際しては、図2(b)の下側に矢印で示す
ように、まず、奇数番目の物理アドレスのメモリセルか
ら、図2(a)の領域(ア)の表示データを一括して読
出す。そして、次のサイクルで、偶数番目の物理アドレ
スのメモリセルから、図2(a)の領域(イ)の表示デ
ータを一括して読出す。このような読出しデータの選択
は、図1の出力選択回路222が実行する。
送ならびにRAMへの書き込み単位(「8」ビット)
は、マルチライン選択数(「4」)の倍数であり、よっ
て、RAMへの書き込み,読出しの整合性がよく、タイ
ミング制御が容易である。よって、データのパイプライ
ン的な処理に適する。
の具体例 図3に表示データRAM220周辺の回路の具体例が示
される。
Mを用いている。メモリセルM1,M2・・・は、ワー
ド線W1,W2・・・がアクティブとなると選択状態と
なり、各メモリセルへの書き込み,読出しが可能とな
る。
02の内部バス104を介して送られてくる8ビットの
データD0〜D7を一時的にストアするもので、各デー
タに対応した段数のフリップフロップ215a〜215
hを有する。
hには、1対の信号ラインDL1,xDL1、DL2,
xDL2・・・がそれぞれ接続されている。なお、xは
電圧レベルが反転されていることを示す記号である。
2,xDL2・・・にカラムスイッチを構成する8組の
NMOSトランジスタS1,S2、・・・S15,S1
6の一端(ソース,ドレイン)が接続され、8組のNM
OSトランジスタS1,S2・・・のゲートには、カラ
ムアドレス制御回路212から出力される共通のカラム
スイッチ制御信号ADR1(ADR2)が供給される。
ADR1がアクティブとなると、8組のNMOSトラン
ジスタS1,S2、・・・S15,S16が全部オンし
て、8個のメモリセル(例えば、メモリセルM1〜M
8)へのデータの同時書き込みが可能となる。
おいて、相補ビット線対BL1,xBL1等を介して読
み出された表示データは、出力選択回路222で選別さ
れた後にラッチ224へと送られる。
1,SEL2によって選択的にオンするMOSトランジ
スタからなるスイッチS30〜S37を具備し、選択信
号SEL1がアクティブとなると偶数番目のメモリセル
からのデータを通過させ、選択信号SEL2がアクティ
ブとなると奇数番目のメモリセルからのデータを通過さ
せる。
V2を組み合わせたフリップフロップを有する。
マルチラインデコーダ226に供給される。マルチライ
ンデコーダ226は、液晶パネルの1本のデータ線を駆
動するための電圧を決定する不一致判定回路227a,
227b・・を有する。
したブロック図である。
1、第2のROM回路2、第3のROM回路3、第4の
ROM回路4、第5のROM回路5と、プリチャージ
(PC)回路6〜10を有している。PC回路6,7,
9,10は同じ構成であるが、PC回路8は構成が少し
異なり、入出力端子の数が1つになっている。
ネルの走査線駆動のパターン(選択電圧パターン)を判
別するためのパターン識別信号(PD0,PD1)と、
フレームメモリから読み出したデータ信号data1か
らdata4と、プリチャージ信号PC、表示のオン、
オフを反転する信号FRである。
て、正転信号と反転信号の両方がROM1〜5回路1〜
5に共通に入力される。ただし、FR端子には、正転信
号だけが入力される。
〜sw5は、図20のレベルシフタ259を介し、電圧
セレクタ260の制御端子に接続されている。出力信号
sw1〜sw5のいずれか1つがHighの時、電圧セ
レクタ内で対応する電圧レベルVY1〜VY5の1つが選択
され、データ線に印加される。
表した図であり、Nチャンネル・トランジスタ(以降N
ch・Tr)を白丸(○)で示している。
ンジスタ記号と対応して示しているように、ゲートは
(a,c)と表記され、ドレインは(b)と表記され、
ソースは(d)と表記され、サブストレート(Vss=
GND)と表記されている。
力信号が生成される過程を説明する。
らかじめプリチャージ(PC信号)によりHighにな
っている。入力線(横の線)から入力される入力信号に
よって、一本の縦の線に直列接続されている全てのNc
h・Trがオンすると、その縦の線の電位はVssとな
り、出力はLowに変化する。
ーン)として図10のパターンを採用しているとする。
a4がすべてHighならば、ROM5回路の1列目の
Nch・Trがすべてオンし、VssにつながりLow
を出力する。他の列は、オンしていないNch・Trが
あり、Vssにはつながらず、Highのままである。
によって、出力を選択することができる。つまり、Nc
h・Trの配置によって、入力信号をデコードし、選択
電圧データへと変換することが可能である。
る選択電圧データは、電圧セレクタ228に入力され、
そのデータに対応した電圧が選択されて液晶パネル40
0に供給される。なお、参照番号229a,229bは
それぞれ、1出力当たりの電圧選択回路を示す。
査線の数に対応する表示データを、1本のワード線をア
クティブとすることにより一挙に読み出す必要上、通常
のRAMに比べて、横方向に極めて長い(つまり、1本
の走査線が極めて長い)という特殊な形態をしている。
るマイクロコンピュータ100におけるMPU102
(図1)は、液晶パネルのMLS駆動を何ら意識するこ
となく、通常どおり高速のデータ転送処理を実行する。
データの入出力の際、長いワード線の駆動により信号遅
延が生じてアクセスタイムが増大すると、MPU102
側からの高速なデータ転送との整合性がとれずに、MP
U102のバスと直結したパイプライン的なデータ転送
が困難になる場合も想定される。
うに、表示データRAM220を例えば2つのブロック
221a,221bに分割して1本のワード線長を短縮
し、駆動遅延を軽減する。
参照番号を付してある。
線ドライバ240,242が設けられ、各ワード線ドラ
イバ240,242はそれぞれ、分割されたワード線W
1a〜Wna,W1b〜Wnbを駆動する。また、カラ
ムアドレス制御回路212a,212b,データバッフ
ァ214a,214b,マルチラインデコーダ226
a,226bも分割して設けている。
ロック221a,221bの間に、ロジック回路211
を配置している。
におけるMPUインタフェース202,バスホールダ2
30,コマンドデコーダ206,MPU制御回路20
8,LCD系制御回路210を総括的に表現する名称で
ある。特に、MPU制御回路208,LCD系制御回路
210はかなり大きなロジック回路であり、その配置が
問題となる。
路208やLCD系制御回路210を含む「ロジック回
路211」を、分割された表示データRAMの各ブロッ
ク221a,221b間に配置し、スペースの有効利用
を図っている。
れたブロック221a,221bがあることにより、ロ
ジック回路211から各ブロック221a,221bま
での距離が同じとなり、信号遅延量を均一化できる。
を2分割しているが、これに限定されるものではなく、
適切な分割を行うことができる。
の領域のサイズが、縦(データ線の延在方向)にX個,
横(走査線の延在方向)にY個配列されてなる合計で
(X×Y)個の表示要素からなる領域であり、表示デー
タメモリをn個(nは2以上の自然数)に分割する場
合、分割された1つのブロックは、メモリセルが縦(ビ
ット線の延在方向)に(X/m)個,横(ワード線の延
在方向)に{(Y×m)/n}個配置されてなる合計で
{(X×Y)/n}個のメモリセルを、具備することにな
る。ここで、mは上述のとおり、MPUの並列データ処
理単位(転送の処理単位)である。
機器の例について説明する。
に示す表示情報出力源1000、表示情報処理回路10
02、表示駆動回路1004、液晶パネルなどの表示パ
ネル1006、クロック発生回路1008及び電源回路
1010を含んで構成される。表示情報出力源1000
は、ROM、RAMなどのメモリ、テレビ信号を同調し
て出力する同調回路などを含んで構成され、クロック発
生回路1008からのクロックに基づいて、ビデオ信号
などの表示情報を出力する。表示情報処理回路1002
は、クロック発生回路1008からのクロックに基づい
て表示情報を処理して出力する。この表示情報処理回路
1002は、例えば増幅・極性反転回路、相展開回路、
ローテーション回路、ガンマ補正回路あるいはクランプ
回路等を含むことができる。表示駆動回路1004は、
走査側駆動回路及びデータ側駆動回路を含んで構成さ
れ、液晶パネル1006を表示駆動する。電源回路10
10は、上述の各回路に電力を供給する。
に示す液晶プロジェクタ、図13に示すマルチメディア
対応のパーソナルコンピュータ(PC)及びエンジニア
リング・ワークステーション(EWS)、図14,図1
5に示すページャ、あるいは携帯電話、ワードプロセッ
サ、テレビ、ビューファインダ型又はモニタ直視型のビ
デオテープレコーダ、電子手帳、電子卓上計算機、カー
ナビゲーション装置、POS端末、タッチパネルを備え
た装置などを挙げることができる。
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば3板プリズム方式の光学系を用いて
いる。 図12において、プロジェクタ1100では、
白色光源のランプユニット1102から射出された投写
光がライトガイド1104の内部で、複数のミラー11
06および2枚のダイクロイックミラー1108によっ
てR、G、Bの3原色に分けられ、それぞれの色の画像
を表示する3枚の液晶パネル1110R、1110Gお
よび1110Bに導かれる。そして、それぞれの液晶パ
ネル1110R、1110Gおよび1110Bによって
変調された光は、ダイクロイックプリズム1112に3
方向から入射される。ダイクロイックプリズム1112
では、レッドRおよびブルーBの光が90°曲げられ、
グリーンGの光が直進するので各色の画像が合成され、
投写レンズ1114を通してスクリーンなどにカラー画
像が投写される。
00は、キーボード1202を備えた本体部1204
と、液晶表示画面1206とを有する。
フレーム1302内に、液晶表示基板1304、バック
ライト1306aを備えたライトガイド1306、回路
基板1308、第1,第2のシールド板1310,13
12、2つの弾性導電体1314,1316、及びフィ
ルムキャリアテープ1318を有する。2つの弾性導電
体1314,1316及びフィルムキャリアテープ13
18は、液晶表示基板1304と回路基板1308とを
接続するものである。
透明基板1304a,1304bの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図20
に示す駆動回路1004、あるいはこれに加えて表示情
報処理回路1002を形成することができる。液晶表示
基板1304に搭載されない回路は、液晶表示基板の外
付け回路とされ、図23の場合には回路基板1308に
搭載できる。
から、液晶表示基板1304以外に回路基板1308が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に表示駆動回路な
どが搭載される場合には、その液晶表示装置の最小単位
は液晶表示基板1304である。あるいは、液晶表示基
板1304を筺体としての金属フレーム1302に固定
したものを、電子機器用の一部品である液晶表示装置と
して使用することもできる。さらに、バックライト式の
場合には、金属製フレーム1302内に、液晶表示基板
1304と、バックライト1306aを備えたライトガ
イド1306とを組み込んで、液晶表示装置を構成する
ことができる。
に、液晶表示基板1304を構成する2枚の透明基板1
304a,1304bの一方に、金属の導電膜が形成さ
れたポリイミドテープ1322にICチップ1324を
実装したTCP(TapeCarrier Packa
ge)1320を接続して、電子機器用の一部品である
液晶表示装置として使用することもできる。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。例えば、本発明は上述の各種の液晶パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズマディスプレー装置にも適用可能であ
る。
全体構成を示す図である。
の図であり、(a)は液晶パネルの1画素に1データを
対応させたビットマップ形式の一般的なメモリ構成を示
し、(b)は図1で採用されている本発明にかかる表示
データRAMのメモリ構成を示す。
的構成例を示す図である。
要部の構成を示すブロック図である。
判定回路の具体的構成を示す図である。
の構成を示す図である。
ム応答性ならびにマルチライン駆動の原理を説明するた
めの図である。
配置を示す図である。
ある。
(選択電圧パターン)の一例を示す図である。
ある。
明するための図である。
の外観を示す図である。
ある。
す斜視図である。
Claims (9)
- 【請求項1】 表示要素がマトリクス状に配置され、か
つ走査線ならびにデータ線の電圧により表示要素の表示
状態が制御される表示体の、前記データ線を駆動するた
めの回路であって、 この回路が担当する表示領域における表示データを蓄積
するための表示データメモリと、 前記走査線を複数本同時に選択するための選択電圧パタ
ーンと、前記表示データメモリから読み出された前記表
示データとの比較に基づき前記データ線に印加する電圧
を決定するデコーダと、を具備し、 表示データは、MPU(Microcomputer Processing Uni
t)のバスを介してmビット(mはMPUが一度に処理
可能なビット数)単位で表示データメモリへと転送さ
れ、 前記表示データメモリへの表示データの書き込みは、前
記同時に選択する走査線の数をh本(hは2以上の自然
数)とした場合、1本のデータ線に印加する電圧を決定
するのに必要なh個の表示データを含むmビットの表示
データを単位として行われることを特徴とする表示体の
駆動回路。 - 【請求項2】 請求項1において、 前記「m」は前記「h」の倍数であることを特徴とする
表示体の駆動回路。 - 【請求項3】 請求項1または請求項2において、 駆動回路はさらに、 前記MPUからの命令を解読するコマンド解読回路と、 そのコマンド解読回路によって解読された命令に基づい
て、MPUのバスを介して転送されてくる前記mビット
の表示データの前記表示データメモリへの書き込みを制
御する第1の制御回路と、 前記コマンド解読回路によって解読された命令に基づい
て、前記表示データメモリからの表示データの読出し、
ならびに読み出した表示データの前記デコーダへの転送
を制御する第2の制御回路と、を具備することを特徴と
する表示体の駆動回路。 - 【請求項4】 請求項1〜請求項3のいずれかにおい
て、 表示要素がマトリクス状に配置され前記表示体は、列方
向(データ線の延在方向)にX個,行方向(走査線の延
在方向)にY個配列されてなる(X×Y)個の表示要素
を具備しており、 前記表示データメモリは、メモリセルが列方向(ビット
線の延在方向)に(X/m)個,行方向(ワード線の延
在方向)に(Y×m)個配置されてなる(X×Y)個の
メモリセルを具備するランダムアクセスメモリであるこ
とを特徴とする表示体の駆動回路。 - 【請求項5】 請求項1〜請求項3のいずれかにおい
て、 表示要素がマトリクス状に配置され前記表示体は、列方
向(データ線の延在方向)にX個,行方向(走査線の延
在方向)にY個配列されてなる(X×Y)個の表示要素
を具備しており、 前記表示データメモリは、n個(nは2以上の自然数)
の分割されたブロックからなるランダムアクセスメモリ
であり、分割された1つのブロックは、メモリセルが列
方向(ビット線の延在方向)に(X/m)個,行方向
(ワード線の延在方向)に{(Y×m)/n}個配置され
てなる{(X×Y)/n}個のメモリセルを具備すること
を特徴とする表示体の駆動回路。 - 【請求項6】 請求項3において、 表示要素がマトリクス状に配置され前記表示体は、列方
向(データ線の延在方向)にX個,行方向(走査線の延
在方向)にY個配列されてなる(X×Y)個の表示要素
を具備しており、 前記表示データメモリは、n個(nは2以上の自然数)
の分割されたブロックからなるランダムアクセスメモリ
であり、分割された1つのブロックは、メモリセルが列
方向(ビット線の延在方向)に(X/m)個,行方向
(ワード線の延在方向)に{(Y×m)/n}個配置され
てなる{(X×Y)/n}個のメモリセルを具備してお
り、 前記分割された各ブロックの間には、前記コマンド解読
回路と、前記第1の制御回路と、前記第2の制御回路と
が設けられていることを特徴とする表示体の駆動回路。 - 【請求項7】請求項1〜請求項6のいずれかに記載の駆
動回路を半導体基板に集積してなる半導体集積回路装
置。 - 【請求項8】 請求項1〜請求項7のいずれかに記載の
駆動回路と、その駆動回路によりデータ線が駆動される
表示体とを含む表示装置。 - 【請求項9】 請求項8に記載の表示装置を搭載した電
子機器。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29955096A JP3627408B2 (ja) | 1996-10-23 | 1996-10-23 | 表示体の駆動回路,半導体集積回路装置,表示装置および電子機器 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002072972A (ja) * | 2000-08-28 | 2002-03-12 | Kawasaki Microelectronics Kk | Lcdドライバ |
US7129936B2 (en) | 1999-08-12 | 2006-10-31 | Seiko Epson Corporation | Display unit and electronic device including the same |
-
1996
- 1996-10-23 JP JP29955096A patent/JP3627408B2/ja not_active Expired - Fee Related
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USRE42569E1 (en) | 1999-08-12 | 2011-07-26 | Seiko Epson Corporation | Display unit, electronic device using the same, and method of inspecting the display unit |
JP2002072972A (ja) * | 2000-08-28 | 2002-03-12 | Kawasaki Microelectronics Kk | Lcdドライバ |
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