JP2000131670A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、表示不良モードを抑制し、高性能
化、大型高精細化及び小型高精細化、低コスト化が可能
な液晶表示装置を提供することを課題とする。 【解決手段】ブロック線順次駆動を行なう液晶表示装置
１０が有する表示部１８は、ｎ個のブロックに分割され
ている。ブロック制御線ＢＬ１〜ＢＬｎを介して与えら
れるブロック制御信号ＢＬが入力するアナログスイッチ
１４は順次オンとされる。そして、オンとされたアナロ
グスイッチ１４に対応するブロックのセル２４に線順次
ドライバＬＳＩ１２から共通信号線Ｄ１〜Ｄｎを介して
表示信号が与えられて液晶表示が行なわれる。セル２４
は、ｐ−ＳｉＴＦＴである画素ＴＦＴ２６と液晶２８と
蓄積容量３０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、ブロック選択順次方式で液晶表示を行なう周
辺回路一体型の液晶表示装置に関する。近年、液晶表示
装置に対する大型高精細化及び小型高精細化の要請に伴
い、周辺回路と液晶表示部を一体化できるｐ−ＳｉＴＦ
Ｔ（poly-Silicone Thin FilmTransistor＝ポリシリコ
ン薄膜トランジスタ）を用いた液晶表示装置が注目され
ている。

【０００２】

【従来の技術】ｐ−ＳｉＴＦＴの電子電界効果移動度
は、数十〜２００ｃｍ² ／Ｖｓであり、これは、単結晶
シリコンＭＯＳＦＥＴの電子電界効果移動度の１／１０
〜１／４程度である。このため、ｐ−ＳｉＴＦＴを用い
て数十ＭＨｚで動作する高速動作回路を液晶表示装置内
に構築することは困難である。また、液晶表示装置が有
するガラス基板に適用される比較的大きなデザインルー
ル（通常、３〜５μｍ）の制限により、ｐ−ＳｉＴＦＴ
を用いて複雑な回路を液晶表示装置内に構築することも
困難である。

【０００３】そこで、従来のｐ−ＳｉＴＦＴを用いた液
晶表示装置では、分割点順次駆動方式により液晶表示が
行なわれている。このような液晶表示装置では、上記ｐ
−ＳｉＴＦＴの性能上の制限によりデータドライバが数
十ＭＨｚの高周波動作ができないため、表示部の外部に
設けられた制御回路によって、データドライバからの表
示データを分割し、その周波数を低減させた後に表示部
に供給している。

【０００４】そして、表示データは、表示部内でオン状
態のスイッチに接続するデータ信号線に書き込まれ、更
に、当該データ信号線におけるオン状態のＴＦＴに入力
する。そして、ＴＦＴから画素電極に表示データが供給
され、画素電極上の液晶が動作することにより液晶表示
が行なわれる。

【０００５】

【発明が解決しようとする課題】しかし、ｐ−ＳｉＴＦ
Ｔを用いた液晶表示装置では、短時間でデータの書き込
みを行なうためにはデータドライバとデータ信号線とを
接続するアナログスイッチＴＦＴが数ｍｍ程度の広いチ
ャネル幅を必要とし、そのため液晶表示装置の周辺回路
のサイズが大きくなってしまう。

【０００６】また、ｐ−ＳｉＴＦＴを用いた液晶表示装
置では、液晶表示パネルの外部の制御回路によって表示
データを分割するので、元々各１チャネルであったＲＧ
Ｂ信号を分割数に応じた複数チャネルに変換する必要が
ある。例えば、表示データを１６分割する場合は、ＲＧ
Ｂ信号がそれぞれ１６チャネルになるので、合計１６×
３＝４８チャネルに変換する必要がある。更に、ｐ−Ｓ
ｉＴＦＴを用いた液晶表示装置では、デジタル信号を液
晶対応用のアナログ表示データに変換する必要もある。
このため、液晶表示装置内にｐ−ＳｉＴＦＴ専用制御Ｉ
Ｃチップが必要となり、液晶装置の製造コストが高くな
ってしまう。また、従来の液晶表示装置は、表示部の外
部に設けた制御回路の動作によって消費電力が増加して
しまい、かつ、デジタルインタフェースにも対応が困難
であった。

【０００７】また、液晶表示装置にプロセス温度が約６
００°以下のエキシマレーザ結晶化法を用いて形成され
た低温ｐ−ＳｉＴＦＴを用いた場合、スキャン縞模様、
縦縞模様、ゴースト表示及び水平表示と垂直表示の不均
一性等の表示不良モードが発生する場合がある。これ
は、それぞれ低温ｐ−ＳｉＴＦＴの周期的特性のばらつ
き、アナログスイッチＴＦＴの特性ばらつき、及び、デ
ータドライバを構成するシフトレジスタ又はバッファ回
路での信号遅延等が原因である。

【０００８】例えば、低温ｐ−ＳｉＴＦＴの周期的特性
のばらつきの要因としては、エキシマレーザ発振器の不
安定性が挙げられる。エキシマレーザの各パルス間に
は、エネルギーばらつきΔＥ（＝Ｅ_max −Ｅ _min ）が
必ず存在し、レーザパルスの周波数が５０〜３００Ｈｚ
の範囲にある場合は、ΔＥはＥ_max の１０％を超える。
一方、ｐ−ＳｉＴＦＴの結晶性が保証されるレーザパル
スの照射エネルギー範囲は、最適照射エネルギー値Ｅ_op
の±３〜５％程度である。このように、エキシマレーザ
のエネルギーの最大値Ｅ_max と最小値Ｅ _minは、ｐ−Ｓ
ｉＴＦＴの結晶性が保証されるレーザパルスの照射エネ
ルギー範囲の範囲外に存在するので、エキシマレーザ結
晶化法を用いて形成された低温ｐ−ＳｉＴＦＴには特性
ばらつきが発生してしまう。

【０００９】また、エキシマレーザによる低温ｐ−Ｓｉ
ＴＦＴの結晶性のばらつきの問題もある。これはレーザ
で基板をスキャンする際にレーザビームの重なり境界部
でｐ−Ｓｉ膜の結晶性が異なってしまうからである。こ
のため、電子電界効果移動度、しきい値等の低温ｐ−Ｓ
ｉＴＦＴの特性が異なってくる。また、シフトレジスタ
における信号遅延の原因としては、分割点順次駆動方式
を用いる液晶表示装置におけるデータドライバの動作周
波数が高く、かつ、シフトレジスタの段数が多いことが
挙げられる。

【００１０】上記の点に鑑みて、本発明は、表示不良モ
ードを抑制し、高性能化、大型高精細化及び小型高精細
化、低コスト化が可能な液晶表示装置を提供することを
課題とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、以下の各手段を講じたことを特徴とす
るものである。請求項１記載の発明では、複数のブロッ
クに分割された表示部と、前記表示部内の複数の走査線
を順次走査するゲートドライバと、ブロック制御線を介
して与えられるブロック制御信号によって、順次活性化
される前記複数のブロック内において、前記ゲートドラ
イバにより走査される走査線に接続する画素に対して、
共通信号線を介して表示信号を与えて液晶表示を行わせ
るデータドライバとを有することを特徴とするものであ
る。

【００１２】このような液晶表示装置では、液晶表示装
置のブロック数が少ない程、１ブロック当たりのデータ
書き込み時間をより長くすることができる。そして、各
ブロックへのデータの書き込み時間が十分に確保される
と、信号書き込みばらつきによる液晶表示装置の表示不
良モードが防止される。また、共通信号線を用いること
により、表示部の周辺回路を小型化することができる。

【００１３】また、請求項２記載の発明では、請求項１
記載の液晶表示装置において、更に、前記ブロック制御
信号を生成するブロック制御信号生成部を有することを
特徴とするものである。また、請求項３記載の発明で
は、請求項１又は２記載の液晶表示装置において、前記
複数のブロックに対応して設けられたアナログスイッチ
を有し、前記複数のブロックのうち、前記ブロック制御
信号が与えられたアナログスイッチに対応するブロック
が活性化されることを特徴とするものである。

【００１４】また、請求項４記載の発明では、請求項３
記載の液晶表示装置において、前記アナログスイッチ
は、２つで１組とされ、該２つのアナログスイッチに対
して、１本の共用の前記共通信号線及び２本の共用の前
記ブロック制御線が接続されており、前記２つのアナロ
グスイッチのうち、前記２本のブロック制御線を介して
与えられるブロック制御信号で選択される方のアナログ
スイッチを介して前記共通信号線から対応する画素に前
記表示信号が供給されることを特徴とするものである。

【００１５】このような液晶表示装置では、アナログス
イッチへの信号入力部の共通信号線の数が半分になるの
で、アナログスイッチを狭ピッチで配列することができ
る。また、アナログスイッチへの信号入力部の共通信号
線の数が半分になるので、データドライバ部の信号線の
配線交差が非常に少なくなる。また、請求項５記載の発
明では、請求項３又は４記載の液晶表示装置において、
前記アナログスイッチは、ＯＰアンプで構成されている
ことを特徴とするものである。

【００１６】また、請求項６記載の発明では、請求項１
〜５いずれか１項記載の液晶表示装置において、前記デ
ータドライバは、入力されるデジタル信号に基づき前記
表示信号を生成し、該表示信号を時分割で前記共通信号
線を介して活性化されたブロックに与える表示信号生成
部を有することを特徴とするものである。また、請求項
７記載の発明では、請求項６記載の液晶表示装置におい
て、前記表示信号生成部は、ＴＡＢ−ＩＣであり、該Ｔ
ＡＢ−ＩＣは、前記共通信号線と垂直に交差する配線を
介して前記共通信号線に接続されていることを特徴とす
るものである。

【００１７】また、請求項８記載の発明では、請求項７
記載の液晶表示装置において、前記ＴＡＢ−ＩＣは、前
記ゲートドライバの制御用信号線及び前記データドライ
バの制御用信号線の少なくとも一方を含むことを特徴と
するものである。また、請求項９記載の発明では、請求
項１〜８いずれか１項記載の液晶表示装置において、前
記共通信号線は、ブロック数よりも多く設けられている
ことを特徴とするものである。

【００１８】また、請求項１０記載の発明では、請求項
１〜９いずれか１項記載の液晶表示装置において、 前
記ブロック制御信号によって１つのブロックが活性化さ
れるブロック制御期間は、前記表示部内において前記表
示信号が伝達される信号線の時定数よりも大きいことを
特徴とするものである。また、請求項１１記載の発明で
は、請求項１〜１０いずれか１項記載の液晶表示装置に
おいて、前記データドライバからいずれのブロックに対
しても前記表示信号が与えられないブランキング期間
は、前記ブロック制御期間よりも長いことを特徴とする
ものである。

【００１９】また、請求項１２記載の発明では、請求項
６〜１１いずれか１項記載の液晶表示装置において、前
記ゲートドライバと、前記データドライバと、前記表示
信号生成部のうちの少なくとも１つは、複数設けられて
いることを特徴とするものである。また、請求項１３記
載の発明では、請求項３記載の液晶表示装置において、
前記ブロック制御信号は、同時に全てのアナログスイッ
チに与えられることを特徴とするものである。

【００２０】また、請求項１４記載の発明では、請求項
１〜１３いずれか１項記載の液晶表示装置において、前
記表示部内の画素数は、１ブロックのビット数の整数倍
であることを特徴とするものである。また、請求項１５
記載の発明では、請求項１４記載の液晶表示装置におい
て、前記１ブロックのビット数は、整数２００、２４
０、３００、３８４のうち、何れかの整数倍であること
を特徴するものである。

【００２１】更に、請求項１６記載の発明では、請求項
１〜１５いずれか１項記載の液晶表示装置において、前
記表示部はアレイ基板上に設けられ、前記ゲートドライ
バ及び前記データドライバはプリント基板上に設けら
れ、該アレイ基板と該プリント基板の少なくとも一方
は、ヒートシンクに固定されていることを特徴とするも
のである。

【００２２】

【発明の実施の形態】図１は、本発明の基本原理を説明
するための液晶表示装置１０の回路構成図である。図１
に示すように、液晶表示装置１０は、線順次ドライバＬ
ＳＩ１２、共通信号線Ｄ１〜Ｄｎ、ＴＦＴで構成される
複数のアナログスイッチ１４、ブロック制御線ＢＬ１〜
ＢＬｎ、ゲート側周辺駆動回路１６、表示部１８等を有
する。また、表示部１８は、ｎ個のブロックＢ１〜Ｂｎ
に分割されており、各ブロックには、マトリクス状に走
査線２０と信号線２２が配列されている。そして、走査
線２０と信号線２２の各交点には、セル２４が設けられ
ている。セル２４は、画素ＴＦＴ２６、液晶２８、蓄積
容量３０等から構成される。また、ｐ−ＳｉＴＦＴであ
る画素ＴＦＴ２６のゲート電極は走査線２０に接続さ
れ、ドレイン電極は信号線２２に接続され、ソース電極
は液晶２８及び蓄積容量３０に接続されている。

【００２３】複数のアナログスイッチ１４は、各ブロッ
クＢ１〜Ｂｎ毎にｎ個ずつ配置されている。共通信号線
Ｄ１〜Ｄｎは、各ブロック毎にそれぞれ対応して配置さ
れたアナログスイッチ１４を介して表示部１８内の信号
線２２に接続されている。線順次ドライバＬＳＩ１２
は、図示しない外部の半導体ＬＳＩチップである外部デ
ータドライバからデジタル信号を受け取る部分と、入力
されたデジタル信号をシリアル方式からパラレル方式に
変換する部分と、パラレル方式のデジタル信号をアナロ
グ信号に変換するＤ／Ａコンバータ部分と、液晶表示
（レベル調整、階調発生及び極性反転）信号を発生する
部分と、液晶表示信号を出力する部分とを有する。

【００２４】上記構成の線順次ドライバＬＳＩ１２は、
与えられたデジタル信号をアナログの表示信号Ｄに変換
する。そして、線順次ドライバＬＳＩ１２は、時分割で
各ブロック毎に共通信号線Ｄ１〜Ｄｎを介して表示部１
８側へ表示信号Ｄを送信する。アナログスイッチ１４に
は、ブロック制御線ＢＬ１〜ＢＬｎを介してアナログス
イッチ１４をオン状態とするブロック制御信号ＢＬが与
えられる。

【００２５】液晶表示装置１０の駆動時には、まず、ゲ
ート側周辺回路１６から走査線２０にゲート走査信号Ｇ
が与えられる。そして、ゲート走査信号Ｇが画素ＴＦＴ
２６のゲート電極に入力することで画素ＴＦＴ２６のオ
ン／オフ制御が行なわれる。一方、信号線２２には、ブ
ロック制御信号ＢＬによってオン状態とされたアナログ
スイッチ１４を介して共通信号線Ｄ１〜Ｄｎから表示信
号Ｄが与えられる。そして、表示信号Ｄがオン状態の画
素ＴＦＴ２６に入力することで、液晶表示が行なわれ
る。

【００２６】図２（ａ）〜（ｆ）は、それぞれ液晶表示
装置１０に与えられる表示信号Ｄ、ゲート走査信号Ｇ及
びブロック制御信号ＢＬのタイミング図である。図２
（ａ）〜（ｆ）に示すように、ゲート側周辺駆動回路１
６から表示部１８にハイレベルのゲート走査信号Ｇが与
えられると、先ず、１ブロック制御期間Ｔｂ分だけハイ
レベルのブロック制御信号ＢＬがブロックＢ１のアナロ
グスイッチ１４に与えられてアナログスイッチ１４をオ
ン状態とする。この時、ブロックＢ１に時間Ｔｂだけ共
通信号線Ｄ１〜Ｄｎから表示信号Ｄが与えられる。ここ
で、ブロック制御期間Ｔｂと信号線２２の時定数Ｔｓと
の関係は、Ｔｂ＞Ｔｓとする。

【００２７】ブロックＢ１に表示信号Ｄが与えられる
と、次に、時間Ｔｂだけハイレベルのブロック制御信号
ＢＬがブロックＢ２のアナログスイッチ１４に与えられ
てブロックＢ２のアナログスイッチ１４をオン状態とす
る。この時、ブロックＢ２に時間Ｔｂだけ共通信号線Ｄ
１〜Ｄｎから表示信号Ｄが与えられる。このような動作
が繰り返され、ブロックＢｎにも表示信号Ｄが与えられ
ると、次に、ブランキング期間Ｔｂｋとなる。このブラ
ンキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、
表示部１８に入力するゲート走査信号Ｇはロウレベルと
される。そして、ブランキング期間Ｔｂｋが終了する
と、１水平走査期間Ｔｈが終了となる。そして、再び、
ブロックＢ１から順次表示信号Ｄが与えられて次の走査
線の走査が行なわれていく。

【００２８】ここで、図２に示すＴｏｎ及びＴｏｆｆ
は、それぞれゲート走査信号Ｇの立ち上がり時間と立ち
下がり時間を示す。また、ブランキング期間Ｔｂｋは、
ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋
Ｔｏｎ＋Ｔｏｆｆとする。なお、液晶表示装置１０にお
いて、水平走査期間Ｔｈ中にブロックＢ１〜Ｂｎのアナ
ログスイッチ１４が全て同時にオン状態とするように、
ブロック制御信号ＢＬがアナログスイッチ１４に与えら
れる構成としてもよい。

【００２９】上記のように、本発明の液晶表示装置１０
では、ブロック選択順次駆動が行なわれる。図２より、
ブロック選択順次駆動を行なう液晶表示装置１０の１ブ
ロック当たりのデータ書き込み時間Ｔｂは、Ｔｂ＝（Ｔ
ｈ−Ｔｂｋ）／ｎである。従って、液晶表示装置１０の
ブロック数ｎが少ない程、１ブロック当たりのデータ書
き込み時間Ｔｂをより長くすることができる。そして、
１ブロック当たりのデータ書き込み時間Ｔｂが長くなる
と、画素ＴＦＴ２６の特性のばらつきに起因するゲート
走査信号Ｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間
Ｔｏｆｆの変動分がデータ書き込み時間Ｔｂに占める割
合が小さくなる。このため、各ブロックへのデータの書
き込み時間Ｔｂが十分に確保され、信号書き込みばらつ
きによるレーザスキャン縞模様及び縦縞模様のような表
示不良モードが防止される。

【００３０】図３は、液晶表示装置１０の等価回路４６
の構成を示す図である。図３に示す等価回路４６におい
て、出力抵抗Ｒ_IC及び容量Ｃ_ICは、図１の線順次ドライ
バＬＳＩ１２に対応する。また、抵抗Ｒ_L 及び容量Ｃ_L
は、共通信号線Ｄ１〜Ｄｎに対応し、容量Ｃ_L 、Ｎチャ
ネルトランジスタ３２及びＰチャネルトランジスタ３４
は、アナログスイッチ１４に対応する。また、抵抗Ｒ_SL
及び容量Ｃ_SLは、信号線２２に対応し、Ｎチャネルトラ
ンジスタ３６、容量Ｃ_LC及びＣ_Sは、それぞれ画素ＴＦ
Ｔ２６、液晶２８、蓄積容量３０に対応する。

【００３１】次に、本発明の具体的な実施例を説明す
る。図４は、本発明の第１実施例である低温ｐ−ＳｉＴ
ＦＴを用いた，ＳＸＧＡ周辺回路一体型の液晶表示装置
４０の回路構成図である。なお、上述の液晶表示装置１
０と同一部には、同一の符号を付し、その説明を省略す
る。図４に示すように、液晶表示装置４０は、線順次ド
ライバＬＳＩ１２、共通信号線Ｄ１〜Ｄ３８４、ＣＭＯ
Ｓ型ＴＦＴアナログスイッチ１４、ブロック制御ＢＬ１
〜ＢＬ１０、ゲート側周辺駆動回路１６、表示部１８、
シフトレジスタ回路４２、バッファ回路４４等を有す
る。シフトレジスタ回路４２及びバッファ回路４４は、
ブロック信号ＢＬの発生回路である。また、シフトレジ
スタ回路４２には、スタートパルスＳＰ及びクロック信
号ＣＬ、／ＣＬが入力する。ここで、シフトレジスタ回
路４２の動作周波数は、例えば、０．５ＭＨｚ程度であ
る。

【００３２】表示部１８は、１０個のブロックＢ１〜Ｂ
１０に分割されており、各ブロックには、マトリクス状
に１２０４本の走査線２０と３８４０本（＝１２８０×
ＲＧＢ）の信号線２２が配列されている。そして、走査
線２０と信号線２２の各交点には、セル２４が設けられ
ている。セル２４は、画素ＴＦＴ２６、液晶２８、蓄積
容量３０等から構成される。また、ｐ−ＳｉＴＦＴであ
る画素ＴＦＴ２６のゲート電極は走査線２０に接続さ
れ、ドレイン電極は信号線２２に接続され、ソース電極
は液晶２８及び蓄積容量３０に接続されている。

【００３３】アナログスイッチ１４は、各ブロックＢ１
〜Ｂ１０毎に３８４個ずつ配置されている。共通信号線
Ｄ１〜Ｄ３８４は、各ブロック毎に設けられたアナログ
スイッチ１４を介して信号線２２に接続可能とされてい
る。線順次ドライバＬＳＩ１２は、図示しない外部の半
導体ＬＳＩチップである外部データドライバからデジタ
ル信号を受け取る部分と、入力されたデジタル信号をシ
リアル方式からパラレル方式に変換する部分と、パラレ
ル方式のデジタル信号をアナログ信号に変換するＤ／Ａ
コンバータ部分と、液晶表示（レベル調整、階調発生及
び極性反転）信号を発生する部分と、液晶表示信号を出
力する部分とを有する。また、線順次ドライバＬＳＩ１
２は、入力部に６ビットと８ビットのデータが選択でき
る６ポートと、出力部にＯＰアンプバッファ回路付きの
３８４本の出力端子を設けており、最大３８４ビットの
ブロック幅に対応することができる。また、線順次ドラ
イバＬＳＩ１２は、データ幅が広い、即ち、共通信号線
が長い表示ブロックを駆動できるように、動作時の最大
出力抵抗を約５ｋΩ以下に設計されている。このため、
線順次ドライバＬＳＩ１２は、表示部１８のトータル信
号線時定数Ｔｓの改善が図られている。

【００３４】上記構成の線順次ドライバＬＳＩ１２は、
生成した表示信号Ｄを共通信号線Ｄ１〜Ｄ３８４を介し
てアナログスイッチ１４に与える。一方、１０段のシフ
トレジスタ回路４２とバッファ回路４４からは、ブロッ
ク制御線ＢＬ１〜ＢＬ１０を介して、アナログスイッチ
１４をオン状態とするブロック制御信号ＢＬが与えられ
る。

【００３５】液晶表示装置４０の駆動時には、まず、ゲ
ート側周辺回路１６から走査線２０にゲート走査信号Ｇ
が与えられる。そして、ゲート走査信号Ｇが対応する画
素ＴＦＴ２６のゲート電極に入力することで画素ＴＦＴ
２６のオン／オフ制御が行なわれる。一方、信号線２２
には、共通信号線Ｄ１〜Ｄ３８４からブロック制御信号
ＢＬによってオン状態とされたアナログスイッチ１４を
介して表示信号Ｄが与えられる。そして、表示信号Ｄが
オン状態の画素ＴＦＴ２６に入力して、液晶表示が行な
われる。

【００３６】なお、アナログスイッチ１４は、Ｎチャネ
ルトランジスタのみ、又は、Ｐチャネルトランジスタの
みで構成してもよい。また、画素ＴＦＴ２６は、Ｐチャ
ネルトランジスタのみ、又は、ＣＭＯＳトランジスタで
構成してもよい。図５（ａ）〜（ｆ）は、それぞれ本発
明の液晶表示装置４０に与えられる表示信号Ｄ、ゲート
走査信号Ｇ、ブロック制御信号ＢＬのタイミング図であ
る。

【００３７】図５（ａ）〜（ｆ）に示すように、ゲート
側周辺駆動回路１６から表示部１８にハイレベルのゲー
ト走査信号Ｇが与えられると、先ず、時間Ｔｂ（例え
ば、２．０μｓ）だけハイレベルのブロック制御信号Ｂ
ＬがブロックＢ１のアナログスイッチ１４に与えられ
て、そのアナログスイッチ１４をオン状態とする。この
時、ブロックＢ１に時間Ｔｂだけ共通信号線Ｄ１〜Ｄ３
８４から表示信号Ｄが与えられ、対応するセル２０にデ
ータが書き込まれる。

【００３８】次に、時間Ｔｂだけハイレベルのブロック
制御信号ＢＬがブロックＢ２のアナログスイッチ１４に
与えられて、ブロックＢ２のアナログスイッチ１４をオ
ン状態とする。この時、ブロックＢ２に時間Ｔｂだけ共
通信号線Ｄ１〜Ｄ３８４から表示信号Ｄが与えられ、対
応するセル２０にデータが書き込まれる。このような動
作が繰り返され、ブロックＢ１０にも表示信号Ｄが与え
られ、対応するセル２０にデータが書き込まれると、次
に、ブランキング期間Ｔｂｋになる。このブランキング
期間Ｔｂｋは、例えば、５．０μｓだけ継続する。

【００３９】このブランキング期間Ｔｂｋの開始後、時
間Ｔｂが経過すると、ゲート走査信号Ｇはロウレベルと
される。そして、ブランキング期間Ｔｂｋが終了する
と、１水平走査期間Ｔｈが終了となる。この１水平走査
期間Ｔｈの長さは、例えば、２５μｓ（２．０μｓ×１
０ブロック＋５．０μｓ）である。そして、再び、ブロ
ックＢ１から順次ブロック毎に表示信号Ｄが与えられて
次の走査が行なわれていく。ここで、図５に示すＴｎｏ
及びＴｏｆｆは、それぞれゲート走査信号Ｇの立ち上が
り時間と立ち下がり時間を示す。

【００４０】上記のように、本発明の液晶表示装置４０
では、ブロック選択順次駆動が行なわれる。液晶表示装
置４０では、表示部１８を１０ブロックに分割して、１
ブロック当たりのデータ書き込み時間Ｔｂを分割点順次
駆動方式よりも長くすることで、画素ＴＦＴ２６の特性
のばらつきに起因するゲート走査信号Ｇの立ち上がり時
間Ｔｎｏ及び立ち下がり時間Ｔｏｆｆの変動分がデータ
書き込み時間Ｔｂに占める割合を小さくしている。従っ
て、各ブロックへのデータの書き込み時間Ｔｂが十分に
確保され、信号書き込みばらつきによるレーザスキャン
縞模様及び縦縞模様のような表示不良モードが防止され
る。

【００４１】また、１ブロック当たりのデータ書き込み
時間Ｔｂが分割点順次駆動方式よりも長くなるため、表
示信号Ｄとブロック制御信号ＢＬの周波数を大幅に低減
することが可能である。このため、画素ＴＦＴ２６の性
能に対する要求を低くでき、液晶表示装置４０の製造マ
ージンと歩留りを大幅に向上させることができる。ま
た、液晶表示装置４０が有するシフトレジスタ回路４２
の段数は１０段であり、従来の分割点順次駆動方式の液
晶表示装置内のシフトレジスタ回路の段数よりも遥かに
少ない。また、シフトレジスタ回路４２の動作周波数も
低い為、信号遅延に起因する表示不良モードが防止され
る。

【００４２】更に、液晶表示装置４０内は、デジタル信
号を液晶用アナログ信号に変換して、時分割で複数ブロ
ックに表示信号Ｄを転送する線順次ドライバＬＳＩ１２
を有するため、従来のｐ−ＳｉＴＦＴを用いた液晶表示
装置に必要であったｐ−ＳｉＴＦＴ専用制御ＩＣチップ
及び外部の制御回路が不要である。従って、液晶表示装
置４０は低コストであり、省電力化も達成できる。

【００４３】更に、この線順次ドライバＬＳＩ１２をｐ
−Ｓｉパネルとａ−Ｓｉパネルの両方に使用可能に標準
化した構成のドライバＩＣチップとすると、更なる液晶
表示装置の高性能化、大型高精細化及び小型高精細化、
低コスト化に貢献することができる。ここで、図３に示
す等価回路４６の各部の時定数を解析したところ、ブロ
ック制御期間Ｔｂを少なくとも表示部１８の信号線２２
の時定数Ｔｓ（Ｃ_SL×Ｒ_SL）よりも大きく設定しない
と、レーザ結晶化プロセスによる画素ＴＦＴ２６の特性
のばらつきを緩和することができないことが分かった。
また、一般的にブロックビット数は、ブロック分割数よ
りも大きくすることが要求される。また、ブロックビッ
ト数は表示部１８の水平画素数の平方根よりも大きいこ
とが要求される。これを本実施例のＳＸＧＡパネルに当
てはめると、ブロックビット数Ｄｎ＞３８４０^1/2 ＝約
６２となる。この条件からブロック制御期間Ｔｂを求め
ると、最小ブロック制御期間Ｔｂ_min は、１水平期間２
５μｓの約１／６２である約０．４μｓになる。そこ
で、本液晶表示装置４０では、ブロック制御期間Ｔｂを
２μｓとし、ブロック数（３８４ビット／ブロック）を
１０ブロックにした。このブロック制御期間（データ書
き込み時間）Ｔｂ＝２μｓは、周知の１６分割点順次駆
動方式のデータ書き込み時間Ｔｂ＝約１６０ｎｓよりも
１２．５倍程度長い。

【００４４】また、最後のブロックＢ１０のデータの書
き込みを他のブロックと同様にするために、ブランキン
グ期間Ｔｂｋは、少なくともブロック制御期間Ｔｂより
も、大きくする必要がある。望ましくは、ブランキング
期間Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆである。そこで、
本実施例のブランキング期間Ｔｂｋを５μｓに設定し
た。

【００４５】なお、ブロック分割数やブロック制御期間
Ｔｂ等は、上記例に限らず、本発明の原理を満たす範囲
で可能である。例えば、１水平走査期間Ｔｈを２５μｓ
に設定しているが、フレーム周波数によって水平走査期
間Ｔｈを変えてもよい。例えば、フレーム周波数が６０
Ｈｚの場合、１水平走査期間Ｔｈは、約１６μｓとされ
る。このように、本発明では、ＴＦＴ性能に合わせて最
適なブロック期間Ｔｂとブロック数等が設定される。

【００４６】ここで、液晶表示装置４０の各種表示フォ
ーマット毎のブロック幅及びブロック分割数等の設定例
を表１に示す。表１に示すように、各表示フォーマット
の水平画素数は、それぞれのブロック（ビット）幅の整
数倍とされ、各ブロック幅は、整数２００、２４０、２
５６、３００、３８４のいずれかの整数倍とされてい
る。また、各表示フォーマットのブロック数は、ブロッ
ク幅の拡張性を考慮して、偶数に設定するのが望まし
い。更に、ブロック書き込み時間の確保のために各表示
フォーマットのブロック書き込み時間は、１μｓよりも
大きな値になるようにブロック数を設定するのが望まし
い。

【００４７】

【表１】

【００４８】図６は、液晶表示装置４０内のゲート側周
辺駆動回路１６の回路構成例を示す図である。図６に示
すように、ゲート側周辺駆動回路１６は、双方向スイッ
チ部５０、シフトレジスタ部５２、マルチプレクサ部５
４及び出力バッファ部５６を有する。双方向スイッチ部
５０は、トランジスタ５８、６０、６２、６４を有す
る。また、シフトレジスタ部５２は、トランジスタ６
６、６８、７０、７２、７４、７６、７８、８０、イン
バータ８２、８３及びＮＡＮＤ回路８４等を有する。ま
た、マルチプレクサ部５４は、４ビットであり、ＮＡＮ
Ｄ回路８６、８８、９０、９２を有する。ＮＡＮＤ回路
８６、８８、９０、９２の一方の端子は、それぞれシフ
トレジスタ部５２のＮＡＮＤ回路８４に接続されてい
る。また、出力バッファ部５６は、インバータ９４、９
６、９８、１００、１０２、１０４、１０６、１０８、
１１０、１１２、１１４、１１６を有する。インバータ
９４、１００、１０６、１１２は、それぞれマルチプレ
クサ部５４のＮＡＮＤ回路８６、８８、９０、９２に接
続され、インバータ９８、１０４、１１０、１１６は、
それぞれ表示部１８に接続されている。

【００４９】ゲート側周辺駆動回路１６は、４ビットの
マルチプレクサ部５４を採用しているため、従来１０２
４段であったシフトレジスタ段数が１／４の２５６段に
なる。このため、液晶表示装置４０の省電力化と歩留り
の改善が図られる。図７は、液晶表示装置４０のシフト
レジスタ回路４２及びバッファ回路４４の回路構成例を
示す図である。

【００５０】図７に示すように、シフトレジスタ回路４
２は、１０個のＤフリップフロップ（Ｄ−ＦＦ）１２
０、１２１、・・・、１２９で構成され、バッファ回路
４４は、インバータ１３０、１３１、・・・、１５３で
構成される。そして、例えば、Ｄフリップフロップ１２
０及びバッファ１３０、１３１、・・・１３５は、表示
部１８のブロックＢ１に対応するブロック制御信号ＢＬ
の発生回路を構成する。ここで、Ｄフリップフロップ１
２０、１２１、・・・、１２９は、互いに同一の回路構
成である。

【００５１】図８は、図７に示したＤフリップフロップ
１２０の具体的構成例を示す図である。また、図９は、
図７に示したバッファ回路４４のブロックＢ１に対応す
るインバータ１３０、１３１、・・・、１３５の具体的
回路構成図である。図８に示すように、Ｄフリップフロ
ップ１２０は、トランジスタ１５４、１５５、・・・、
１６３で構成される。また、図９に示すように、インバ
ータ１３０、１３１、・・・、１３５は、それぞれトラ
ンジスタ１７０、１７１、・・・、１８１で構成され
る。Ｄフリップフロップ１２０のトランジスタ１５５、
１５６のゲート端子には、スタートパルスＳＰが入力さ
れる。そして、Ｄフリップフロップ１２０からの出力信
号は、バッファ回路４４を構成するトランジスタ１７
０、１７１のゲート端子に入力する。更に、バッファ回
路４４のＰ出力端子１８２とＮ出力端子１８３からの出
力信号であるブロック制御信号ＢＬは、表示部１８のブ
ロックＢ１に対応するアナログスイッチ１４に入力す
る。

【００５２】図１０は、液晶表示装置４０の実装の様子
を示す図である。図１０に示すように、液晶表示装置４
０は、ＰＴ板（プリント基板）２００、コモン基板２０
２、コネクタ２０４、ＴＡＢ−ＩＣ２０６、制御回路２
０８、データドライバ２１０、２５６ビットのゲートド
ライバ２１２及び表示領域２１４を有する。図１０は、
ゲートドライバ２１２を液晶表示装置４０の両側に分け
て配置した実装例である。

【００５３】ＴＡＢ−ＩＣ２０６は、図４に示す線順次
ドライバＬＳＩ１２の機能を有するＩＣチップである。
また、データドライバ２１０は、図４に示すシフトレジ
スタ回路４２、バッファ回路４４及びアナログスイッチ
１４に対応し、ゲートドライバ２１２及び表示領域２１
４は、それぞれ図４に示すゲート側周辺駆動回路１６及
び表示部１８に対応する。

【００５４】ＰＴ板２００には、制御回路２０８が設け
られている。この制御回路２０８は、内部にゲートアレ
イ、ラインメモリ及びタイミング回路等を有し、液晶表
示装置４０内の各部を制御する。また、ＰＴ板２００
は、表示領域２１４と同一平面に設けられている。この
ため、液晶表示装置４０の薄型化が実現されている。図
１１は、ＴＡＢ−ＩＣ２０６の拡大図である。図１１に
示すように、ＴＡＢ−ＩＣ２０６は、入力端子部２１
６、出力端子部２１８、ドライバＩＣチップ２２０及び
直通端子部２２２を有する。直通端子部２２２は、図１
０に示すゲートドライバ２１２等に直接接続される。

【００５５】ドライバＩＣチップ２２０は、ＴＡＢ−Ｉ
Ｃ２０６上に実装されるが、必要に応じてＣＯＧ(Chip
On Glass) 実装にして、チップ２２０を直接コモン基板
２０２側に配置してもよい。ＴＡＢ−ＩＣ２０６では、
端子圧着工程を簡略化するために、例えば、データ側と
ゲート側のクロック信号線と制御線等、共通信号線以外
の引き出し配線が直通してＰＴ板２００に接続されてい
る。このため、液晶表示装置４０に他のフレキシブルプ
リント基板を設けて、配線端子を引き出すようにする必
要が無い。

【００５６】本液晶表示装置４０内の線順次ドライバＬ
ＳＩ１２のデジタル信号の入力振幅及びアナログ信号の
出力振幅は、それぞれ２．５〜３．８Ｖ、７．５〜１６
Ｖである。このようにアナログ信号のダイナミックレン
ジが広いため、線順次ドライバＬＳＩ１２は、ＴＮ型液
晶の他、低電圧駆動液晶、垂直配向液晶及びＩＰＳ（In
Plane Swiching ）パネル液晶等にも適用できる。

【００５７】図１２〜図１４は、液晶表示装置４０の他
の実装例を示す図である。ここで、図１０に示す液晶表
示装置４０の実装例と同一の構成部には、同一の符号を
付した。図１２に示す液晶表示装置４０は、対称型駆動
方式を採用した例であり、データドライバ２１０を２分
割して上下に配置したものである。このため、周辺回路
の額縁が小さくなっている。また、上下の額縁を小さく
するためにＰＴ板２００を左側に配置している。

【００５８】また、図１３及び図１４は、２つのＴＡＢ
−ＩＣ２０６を配置した実装例である。液晶表示装置４
０が大型の場合、このようにＴＡＢ−ＩＣ２０６を２つ
配置することで、ＴＡＢ−ＩＣ２０６の駆動能力不足や
共通信号線の負荷の軽減が図られる。特に、例えば、表
示パネルが画素数１６００×１２００のＵＳＧＡ型や画
素数２０４８×１５３６のＱＸＧＡパネルのような大型
超高詳細パネルの場合、２個以上の線順次ドライバＬＳ
Ｉ１２を採用することにより、ブロックビット数を増や
しての書き込み時間の長時間化、共通信号線の時定数の
改善及びパネル額縁の小型化等が実現できる。

【００５９】なお、図１２、図１３及び図１４に示す上
下のデータドライバ２１０にそれぞれ転送されるデータ
は、例えば、表２Ａ〜Ｄに示すような組み合わせとされ
る。

【００６０】

【表２】

【００６１】ここで、各線順次ドライバＬＳＩ１２に対
応する共通信号線を独立に構成してもよい。即ち、上下
（又は左右）側のブロック共通信号線を一緒に接続しな
くてもよい。また、ｐ−ＳｉＴＦＴアナログスイッチ１
４の代わりにＯＰアンプ等のスイッチング機能を有する
電子回路を用いるようにしてもよい。ところで、低温ｐ
−ＳｉＴＦＴを用いた液晶表示装置において、画素ピッ
チを狭くしてパネルサイズを小型化することができれ
ば、液晶表示装置の低コスト化や歩留りの向上に繋が
る。しかし、低温ｐ−ＳｉＴＦＴのデザインルールが大
きいため、狭画素ピッチにすることは困難である。ま
た、画素ピッチが狭いと周辺スペースに周辺回路を納め
ることが困難になってしまう。そこで、以下に説明する
液晶表示装置３４０では、共通入力端子を有する２ビッ
トのアナログスイッチ３１４を設け、ブロック選択順次
駆動を行なうことで、狭画素ピッチを可能とした。

【００６２】図１５は、本発明の第２実施例である液晶
表示装置３４０の構成図である。この液晶表示装置３４
０は、１．８型周辺回路一体化反射型、投射液晶表示装
置である。図１５に示すように、液晶表示装置３４０
は、線順次ドライバＬＳＩ３１２、、アナログスイッチ
３１４、ゲートドライバ３１６、３１７、表示部３１
８、コモン電極３３６、３３８及び静電防止部３４２等
を有する。

【００６３】また、図１５において左側のゲートドライ
バ３１６は、レベルシフタ３２０、２５６ビットのシフ
トレジスタ３２４、４ビットのマルチプレクサ３２８及
びバッファ３３２を有する。また、図１５において右側
のゲートドライバ３１７は、レベルシフタ３２２、２５
６ビットのシフトレジスタ３２６、４ビットのマルチプ
レクサ３３０及びバッファ３３４等を有する。

【００６４】表示部３１８の走査線数は１０２４本、信
号線数は１２８０本である。また、表示部３１８は、４
つのブロックＢ１〜Ｂ４に分割されている。アナログス
イッチ３１４は、ＮＭＯＳ型ＴＦＴであり、１２８０個
設けられている。１２８０個のアナログスイッチ３１４
は、３２０個ずつ４つに区分され、それぞれブロックＢ
１〜Ｂ４に対応付けられている。

【００６５】ブロックＢ１に対応する３２０個のアナロ
グスイッチ３１４は、表示部３１８の左半分に配列され
たＮｏ．１〜６４０の信号線のうち、奇数番の信号線に
それぞれ接続されている。また、ブロックＢ２に対応す
る３２０個のアナログスイッチ３１４は、表示部３１８
の右半分に配列されたＮｏ．６４１〜１２８０信号線の
うち、奇数番の信号線にそれぞれ接続されている。ま
た、ブロックＢ３に対応する３２０個のアナログスイッ
チ３１４は、表示部３１８の左半分に配列されたＮｏ．
１〜６４０の信号線のうち、偶数番の信号線にそれぞれ
接続されている。更に、ブロックＢ４に対応する３２０
個のアナログスイッチ３１４は、表示部３１８の右半分
に配列されたＮｏ．６４１〜１２８０信号線のうち、偶
数番の信号線にそれぞれ接続されている。アナログスイ
ッチ３１４には、各ブロック毎のブロック制御線ＢＬ１
〜ＢＬ４も接続されている。

【００６６】アナログスイッチ３１４は、図示しない外
部のブロック制御信号発生回路からのブロック制御線Ｂ
Ｌ１〜ＢＬ４を介したブロック制御信号ＢＬによって制
御される。なお、アナログスイッチ３１４は、ＰＭＯＳ
型ＴＦＴで構成してもよい。また、ブロック制御信号Ｂ
Ｌの発生回路は、例えば、４段シフトレジスタ回路とバ
ッファ回路で構成して液晶表示装置３４０の内部に設け
てもよい。

【００６７】３２０ビットの線順次ドライバＬＳＩ３１
２は、液晶表示装置３４０の端部に配置されており、共
通信号線Ｄ１〜Ｄ３２０と垂直に接続された信号線ｄを
介して共通信号線Ｄ１〜Ｄ３２０に接続されている。こ
の線順次ドライバＬＳＩ３１２の出力抵抗値Ｒ_ICは、デ
ータ書き込み時の表示信号Ｄの立ち上がり時間と立ち下
がり時間を短縮するために、例えば、Ｒ_IC＜１０ｋΩと
なるように設けられている。また、共通信号線Ｄ１〜Ｄ
３２０は、アナログスイッチ３１４に接続されている。

【００６８】図１６は、液晶表示装置３４０のアナログ
スイッチ３１４及び表示部３１８内の１つのセル３１０
を示す等価回路図である。図１６に示すように、ブロッ
クＢ１に対応するＮｏ．１の信号線３０１には、トラン
ジスタ３０２とサンプリング容量３０４からなるアナロ
グスイッチ３１４が接続されている。また、信号線３０
１には、セル３１０及び静電防止部３４２も接続されて
いる。トランジスタ３０２のゲート端子には、ブロック
制御線ＢＬ１からのブロック制御信号ＢＬが入力され
る。そして、トランジスタ３０２がオン状態となると、
共通信号線Ｄ１から表示信号Ｄがトランジスタ３０２を
介してセル３１０に与えられる。セル３１０は、低温ｐ
−ＳｉＴＦＴであるダブルゲートＴＦＴ３０６、液晶３
０８及び蓄積容量３０９を有する。走査線３０３からダ
ブルゲートＴＦＴ３０６のゲート端子にゲート走査信号
Ｇが入力されると、ダブルゲートＴＦＴ３０６がオン状
態となり、信号線３０１からセル３１０に表示信号Ｄが
入力して液晶表示される。

【００６９】図１７は、４μｍデザインルールを用いた
アナログスイッチ３１４のレイアウト構成図である。図
１７に示すように、アナログスイッチ３１４は、隣り合
う２つのアナログスイッチ３１４同士で一組とされてい
る。そして、２つのアナログスイッチ３１４の入力端子
が同一の１本の共通信号線に接続されている。また、２
つのアナログスイッチ３１４の出力端子は、互いに異な
る奇数番及び偶数番の信号線に接続される。更に、２つ
のアナログスイッチ３１４には、２組のブロック制御線
ＢＬ１、ＢＬ３又はブロック制御線ＢＬ２、ＢＬ４が接
続されている。この２組のブロック制御線で偶数番と奇
数番の信号線のいずれか一方に接続されたアナログスイ
ッチ３１４が選択され、選択されたアナログスイッチ３
１４を介して表示信号Ｄが表示部３１８に与えられる。

【００７０】このように２個のアナログスイッチを１組
として、各組毎に１本の表示信号入力端子を共用し、出
力端子を独立して設けて表示部３１８の信号線に接続す
ることにより、例えば、２８μｍという狭ピッチでアナ
ログスイッチ３１４を配列することができる。また、ア
ナログスイッチ３１４へ入力信号線の数が半分になるの
で、入力信号線の上下配線の交差が非常に少なくなる。
このため、アナログスイッチ３１４部の寄生容量による
信号遅延が減少すると共に、製造歩留りが向上する。

【００７１】図１８は、表示部３１８の左側半分におけ
る６４０ビット分のアナログスイッチ３１４と３２０本
の共通信号線の接続関係を示す図である。また、図１９
は、表示部３１８の右側半分におけるアナログスイッチ
３１４と３２０本の共通信号線の接続関係を示す図であ
る。図２０（ａ）〜（ｇ）は、それぞれ本発明の液晶表
示装置３４０に与えられる表示信号Ｄ、ゲート走査信号
Ｇ１、Ｇ２、ブロック制御信号ＢＬのタイミング図であ
る。

【００７２】図２０（ａ）〜（ｇ）に示すように、ゲー
ト側周辺駆動回路３１６から表示部３１８の第１ゲート
にハイレベルのゲート走査信号Ｇ１が与えられると、先
ず、時間Ｔｂ（例えば、２．５μｓ）だけハイレベルの
ブロック制御信号ＢＬがブロックＢ１のアナログスイッ
チ３１４に与えられて、そのアナログスイッチ３１４を
オン状態とする。この時、オン状態となったアナログス
イッチ３１４を介して、表示部３１８の左半分に配列さ
れたＮｏ．１〜６４０の信号線のうち、ブロックＢ１に
対応する奇数番の信号線に接続されたセル３１０に時間
Ｔｂだけ共通信号線Ｄ１〜Ｄ３２０から表示信号Ｄが与
えられ、データが書き込まれる。

【００７３】次に、時間Ｔｂだけハイレベルのブロック
制御信号ＢＬがブロックＢ２のアナログスイッチ３１４
に与えられて、ブロックＢ２のアナログスイッチ３１４
をオン状態とする。この時、オン状態となったアナログ
スイッチ３１４を介して、表示部３１８の右半分に配列
されたＮｏ．６４１〜１２８０の信号線のうち、ブロッ
クＢ２に対応する奇数番の信号線に接続されたセル３１
０に時間Ｔｂだけ共通信号線Ｄ１〜Ｄ３２０から表示信
号Ｄが与えられ、データが書き込まれる。

【００７４】次に、時間Ｔｂだけハイレベルのブロック
制御信号ＢＬがブロックＢ３のアナログスイッチ３１４
に与えられて、ブロックＢ３のアナログスイッチ３１４
をオン状態とする。この時、オン状態となったアナログ
スイッチ３１４を介して、表示部３１８の左半分に配列
されたＮｏ．１〜６４０の信号線のうち、ブロックＢ３
に対応する偶数番の信号線に接続されたセル３１０に時
間Ｔｂだけ共通信号線Ｄ１〜Ｄ３２０から表示信号Ｄが
与えられ、データが書き込まれる。

【００７５】更に、続いて、時間Ｔｂだけハイレベルの
ブロック制御信号ＢＬがブロックＢ４のアナログスイッ
チ３１４に与えられて、ブロックＢ４のアナログスイッ
チ３１４をオン状態とする。この時、オン状態となった
アナログスイッチ３１４を介して、表示部３１８の右半
分に配列されたＮｏ．６４１〜１２８０の信号線のう
ち、ブロックＢ４に対応する偶数番の信号線に接続され
たセル３１０に時間Ｔｂだけ共通信号線Ｄ１〜Ｄ３２０
から表示信号Ｄが与えられ、データが書き込まれる。

【００７６】ブロックＢ４に対応するセル３１０にデー
タが書き込まれると、次に、ブランキング期間Ｔｂｋに
なる。このブランキング期間Ｔｂｋは、例えば、６．０
μｓだけ継続する。このブランキング期間Ｔｂｋの開始
後、例えば２．５μｓ以上が経過すると、ゲート走査信
号Ｇ１はロウレベルとされる。そして、時間Ｔｂｋだけ
続いたブランキング期間Ｔｂｋが終了すると、１水平走
査期間Ｔｈが終了となる。この１水平走査期間Ｔｈの長
さは、例えば、１６μｓ程度である。

【００７７】そして、次に、ゲート側周辺駆動回路３１
６から表示部３１８の第２ゲートにハイレベルのゲート
走査信号Ｇ２が与えられ、上記と同様の動作により、表
示信号Ｄが与えられていく。ここで、図２０に示すＴｎ
ｏ及びＴｏｆｆは、それぞれゲート走査信号Ｇ１の立ち
上がり時間と立ち下がり時間を示す。このゲート走査信
号Ｇ１の立ち上がり時間Ｔｏｎと立ち下がり時間Ｔｏｆ
ｆは、１．５μｓより小さい。

【００７８】ここで、通常の線順次駆動方式では、ドラ
イバＬＳＩの全ビット数が表示部の水平画素数に等しい
ため、ドライバＬＳＩの出力端子ピッチと画素ピッチは
等しくなる。このため、ドライバＬＳＩの出力端子のピ
ッチ制限により、例えば、２０〜３０μｍの狭画素ピッ
チの液晶表示装置の実現は困難である。しかし、本発明
の液晶表示装置３４０は、１個の線順次ドライバＬＳＩ
３１２が共通信号線とブロック制御線ＢＬ１〜４との組
み合わせ選択を時分割で行い、表示信号Ｄを表示部３１
８に与える構成のため、線順次ドライバＬＳＩ３１２の
実装スペースを１／ブロック数にすることができる。従
って、表示部３１８の画素ピッチを狭くすることができ
る。また、液晶表示装置３４０は、図１５、１６に示す
ように、データ側の駆動回路を簡単な構成にすることが
できるため、液晶表示装置３４０の信頼性が向上し、か
つ、液晶表示装置３４０を低コストで製造することがで
きる。

【００７９】なお、ブロック制御期間Ｔｂ等は、上記例
に限らず、本発明の原理を満たす範囲で他の値でもよ
い。以下、液晶表示装置３４０の実装例について説明す
る。図２１及び図２２は、液晶表示装置３４０の実装例
を示す平面図と断面図である。図２１に示すように、液
晶表示装置３４０は、レベルシフタ３２０、３２２、ゲ
ートドライバ３１６、３１７、コモン電極３３６、３３
８、静電防止部３４２、ＴＡＢ−ＩＣ３７０、コネクタ
３７２、ＰＴ板３７４、シール３７６、コモン基板３７
８及び表示領域３８０等から構成される。また、図２２
に示すように、液晶表示装置３４０の断面は、表示領域
３８０、対向基板３８１、対向遮光部３８２、ＩＴＯ
（Indium Tin Oxide）３８４、反射電極３８６、端子３
８８、周辺回路部３９０、ＴＦＴ側遮光膜３９２、ショ
ートリング３９４及びＴＦＴ基板３９６等から構成され
る。

【００８０】ＴＡＢ−ＩＣ３７０は、図１５に示す線順
次ドライバＬＳＩ３１２に対応するＩＣチップである。
また、表示領域３８０は、図１５に示す表示部３１８に
対応する。本実施例では、ＴＡＢ実装の線順次ドライバ
ＬＳＩ３１２を採用し、ゲートドライバ３１６、３１
７、コモン電極３３６、３３８等のパネルの全ての引き
出し線をＴＡＢ−ＩＣ３７０上に設けた構成である。こ
のＴＡＢ−ＩＣ３７０の入力端子がＰＴ板３７４と接続
される。

【００８１】図２３は、ＣＯＧ（Chip On Glass ）実装
を採用した液晶表示装置３４０の実装断面図である。図
２３に示すように、線順次ドライバＬＳＩであるＩＣチ
ップ４０４が直接ＴＦＴ基板３９６に圧着されている。
これにより、液晶表示装置３４０の投射パネルがコンパ
クトに形成される。図２４は、図２１に示したＰＴ板３
７４周辺の断面図である。

【００８２】図２４に示すように、ＰＴ板３７４周辺に
は、ＴＡＢテープ４００、ＩＣチップ４０４、固定ネジ
４０６、電子部品４０８及びヒートシンク４１０等が設
けられいる。ＴＡＢテープ４００は折り曲げられて、パ
ネルの反対側にあたるＰＴ板３７４側に入力側端子が圧
着される。ＰＴ基板３７４及びＴＦＴ基板３９６がヒー
トシンク４１０に固定されている。

【００８３】なお、上記実施例において、線順次ドライ
バＬＳＩ１２、３１２、アナログスイッチ１４、３１
４、シフトレジスタ回路４２及びバッファ回路４４が特
許請求の範囲に記載のデータドライバに対応し、ゲート
側周辺駆動回路１６、レベルシフタ３２０、３２２、シ
フトレジスタ３２４、３２６、マルチプレクサ３２８、
３３０、バッファ３３２、３３４が特許請求の範囲に記
載のゲートドライバに対応し、線順次ドライバＬＳＩ１
２、３１２が特許請求の範囲に記載の表示信号生成部に
対応する。

【００８４】

【発明の効果】上記の如く、本発明によれば、表示不良
モードを抑制し、高性能化、大型高精細化及び小型高精
細化、低コスト化が可能な液晶表示装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の基本原理を説明するための液晶表示装
置の構成図である。

【図２】本発明の液晶表示装置に与えられる表示信号、
ゲート走査信号及びブロック制御信号のタイミング図で
ある。

【図３】本発明の液晶表示装置の等価回路の構成を示す
図である。

【図４】本発明の第１実施例である低温ｐ−ＳｉＴＦＴ
を用いた液晶表示装置の回路構成図である。

【図５】本発明の液晶表示装置に与えられる表示信号、
ゲート走査信号及びブロック制御信号のタイミング図で
ある。

【図６】液晶表示装置内のゲート側周辺駆動回路の回路
構成例を示す図である。

【図７】液晶表示装置内のシフトレジスタ回路及びバッ
ファ回路の回路構成例を示す図である。

【図８】Ｄフリップフロップの具体的な構成例を示す図
である。

【図９】バッファ回路内のインバータの具体的回路構成
図である。

【図１０】液晶表示装置の実装例を示す図である。

【図１１】ＴＡＢ−ＩＣの拡大図である。

【図１２】液晶表示装置の実装例を示す図である。

【図１３】液晶表示装置の実装例を示す図である。

【図１４】液晶表示装置の実装例を示す図である。

【図１５】本発明の第２実施例である液晶表示装置の構
成図である。

【図１６】液晶表示装置内のアナログスイッチ及び表示
部内の１つの画素セルの等価回路図である。

【図１７】アナログスイッチのレイアウト図である。

【図１８】表示部の左側半分に対応するアナログスイッ
チと共通信号線の接続関係を示す図である。

【図１９】表示部の右側半分に対応するアナログスイッ
チと共通信号線の接続関係を示す図である。

【図２０】液晶表示装置に与えられる表示信号、ゲート
走査信号及びブロック制御信号のタイミング図である。

【図２１】液晶表示装置の実装例の平面図である。

【図２２】液晶表示装置の実装例の断面図である。

【図２３】ＣＯＧ実装を採用した液晶表示装置の実装断
面図である。

【図２４】ＰＴ板周辺の断面図である。

【符号の説明】

１０、４０、３４０ 液晶表示装置 １２、３１２ 線順次ドライバ １４、３１４ アナログスイッチ １６ ゲート側周辺駆動回路 １８、３１８ 表示部 ２０ 走査線 ２２ 信号線 ２４ セル ２６ 画素ＴＦＴ ２８ 液晶 ３０ 蓄積容量 ４２ シフトレジスタ回路 ４４ バッファ回路 ３１６、３１７ ゲートドライバ ３２０、３２２ レベルシフタ ３２４、３２６ シフトレジスタ ３２８、３３０ マルチプレクサ ３３２、３３４ バッファ ３３６、３３８ コモン電極 ３４２ 静電防止部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA43 NC22 NC24 NC34 ND42 ND52 ND54 NE07 NF05 NG02 5C006 AA16 AA22 AC02 AF83 BB14 BB16 BC03 BC06 BC12 BC20 BC22 BC23 BF03 BF04 BF06 BF07 BF24 BF26 BF27 BF32 BF34 BF46 FA15 FA41 FA51 5C080 AA10 BB05 CC03 DD23 DD25 DD27 EE29 EE30 FF11 FF13

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数のブロックに分割された表示部と、 前記表示部内の複数の走査線を順次走査するゲートドラ
   イバと、 ブロック制御線を介して与えられるブロック制御信号に
   よって、順次活性化される前記複数のブロック内におい
   て、前記ゲートドライバにより走査される走査線に接続
   する画素に対して、共通信号線を介して表示信号を与え
   て液晶表示を行わせるデータドライバとを有することを
   特徴とする液晶表示装置。
2. 【請求項２】 請求項１記載の液晶表示装置において、
   更に、前記ブロック制御信号を生成するブロック制御信
   号生成部を有することを特徴とする液晶表示装置。
3. 【請求項３】 請求項１又は２記載の液晶表示装置にお
   いて、 前記複数のブロックに対応して設けられたアナログスイ
   ッチを有し、 前記複数のブロックのうち、前記ブロック制御信号が与
   えられたアナログスイッチに対応するブロックが活性化
   されることを特徴とする液晶表示装置。
4. 【請求項４】 請求項３記載の液晶表示装置において、 前記アナログスイッチは、２つで１組とされ、該２つの
   アナログスイッチに対して、１本の共用の前記共通信号
   線及び２本の共用の前記ブロック制御線が接続されてお
   り、 前記２つのアナログスイッチのうち、前記２本のブロッ
   ク制御線を介して与えられるブロック制御信号で選択さ
   れる方のアナログスイッチを介して前記共通信号線から
   対応する画素に前記表示信号が供給されることを特徴と
   する液晶表示装置。
5. 【請求項５】 請求項３又は４記載の液晶表示装置にお
   いて、前記アナログスイッチは、ＯＰアンプで構成され
   ていることを特徴とする液晶表示装置。
6. 【請求項６】 請求項１〜５いずれか１項記載の液晶表
   示装置において、 前記データドライバは、入力されるデジタル信号に基づ
   き前記表示信号を生成し、該表示信号を時分割で前記共
   通信号線を介して活性化されたブロックに与える表示信
   号生成部を有することを特徴とする液晶表示装置。
7. 【請求項７】 請求項６記載の液晶表示装置において、 前記表示信号生成部は、ＴＡＢ−ＩＣであり、該ＴＡＢ
   −ＩＣは、前記共通信号線と垂直に交差する配線を介し
   て前記共通信号線に接続されていることを特徴とする液
   晶表示装置。
8. 【請求項８】 請求項７記載の液晶表示装置において、 前記ＴＡＢ−ＩＣは、前記ゲートドライバの制御用信号
   線及び前記データドライバの制御用信号線の少なくとも
   一方を含むことを特徴とする液晶表示装置。
9. 【請求項９】 請求項１〜８いずれか１項記載の液晶表
   示装置において、前記共通信号線は、ブロック数よりも
   多く設けられていることを特徴とする液晶表示装置。
10. 【請求項１０】 請求項１〜９いずれか１項記載の液晶
    表示装置において、 前記ブロック制御信号によって１つのブロックが活性化
    されるブロック制御期間は、前記表示部内において前記
    表示信号が伝達される信号線の時定数よりも大きいこと
    を特徴とする液晶表示装置。
11. 【請求項１１】 請求項１〜１０いずれか１項記載の液
    晶表示装置において、前記データドライバからいずれの
    ブロックに対しても前記表示信号が与えられないブラン
    キング期間は、前記ブロック制御期間よりも長いことを
    特徴とする液晶表示装置。
12. 【請求項１２】 請求項６〜１１いずれか１項記載の液
    晶表示装置において、前記ゲートドライバと、前記デー
    タドライバと、前記表示信号生成部のうちの少なくとも
    １つは、複数設けられていることを特徴とする液晶表示
    装置。
13. 【請求項１３】 請求項３記載の液晶表示装置におい
    て、前記ブロック制御信号は、同時に全てのアナログス
    イッチに与えられることを特徴とする液晶表示装置。
14. 【請求項１４】 請求項１〜１３いずれか１項記載の液
    晶表示装置において、前記表示部内の画素数は、１ブロ
    ックのビット数の整数倍であることを特徴とする液晶表
    示装置。
15. 【請求項１５】 請求項１４記載の液晶表示装置におい
    て、前記１ブロックのビット数は、整数２００、２４
    ０、３００、３８４のうち、何れかの整数倍であること
    を特徴する液晶表示装置。
16. 【請求項１６】 請求項１〜１５いずれか１項記載の液
    晶表示装置において、前記表示部はアレイ基板上に設け
    られ、前記ゲートドライバ及び前記データドライバはプ
    リント基板上に設けられ、該アレイ基板と該プリント基
    板の少なくとも一方は、ヒートシンクに固定されている
    ことを特徴とする液晶表示装置。