JP2004503835A - アクティブマトリクスアレイデバイス - Google Patents

Abstract

【課題】駆動回路、特に、信号処理回路の性能のばらつきによってディスプレイ画面を横切って周期的に現れる階段状の輝度変化を回避すること。
【解決手段】アクティブマトリクスアレイデバイスが、ＡＭＬＣＤのように、アドレス導線の複数のセット（１４，１６）を介してアドレスされるマトリクス要素（１０）のアレイを備えている。１セット（１６）に接続される１個のアドレス回路（３５）に、マトリクス要素と同一の基板（２５）の上に集積された１個のマルチプレックス回路（３１）が含有され、かつ１セットのアドレス導線が、複数のグループとして構成され、１グループ中の各導線が、マルチプレックス回路中の複数の信号バスライン（３３）のたがいに異なる各１本に連結されている。各信号バスライン（３３）は、例えば、ＡＭＬＣＤの場合、回路ブロックとしてこれも基板上に集積されている信号処理回路（４２）、即ち、ＤＡＣのそれぞれに接続されている。これらの信号処理回路の性能のばらつきによって使用中に生じる問題を回避するために、隣接し合うグループでのアドレス導線とバスラインとのカップリングは、それらのグループ間の境界に関して鏡映関係となるように構成されている。
【選択図】図４

Description

【０００１】
【発明が属する技術分野】
本発明は、個別にアドレス可能なマトリクス要素のアレイであって、交差するアドレス導線の第１のセットと第２のセットが前記マトリクス要素に接続されていて、前記マトリクス要素の前記アレイおよび前記アドレス導線のセットが１つの基板上に保持されている、前記アレイと、
前記マトリクス要素をアドレスするために前記アドレス導線のセットに接続されているアドレシング回路であって、前記アドレシング回路が、前記第１のセットのアドレス導線に接続されていてかつｎ本の複数の信号バスラインを持つ、前記基板上に集積されたマルチプレックス回路を有し、前記第１のセットのアドレス導線が、各々が、ｎ本の連続するアドレス導線を有する一連のグループとして構成されていて、かつ前記マルチプレックス回路が、単一グループ内の各アドレス導線と前記バスラインのそれぞれ１本とを連結結合させて、アドレス導線の各グループを、前記信号バスラインに逐次結合させるように構成されていて、前記アドレシング回路が、さらに、各信号バスラインにそれぞれ接続される信号処理回路を含む、前記アドレシング回路とを、
有するアクティブマトリクスアレイデバイスに関する。
【０００２】
【従来の技術】
マトリクスアレイデバイスとして、例えば、アクティブマトリクス液晶ディスプレーデバイス（ＡＭＬＣＤ）がある。このようなデバイスは、通常、アレイ状の液晶画素を有し、各画素は、ゲート線（選択）信号およびデータ（ビデオ情報）信号が、それぞれ、複数の行導線および複数の列導線を介して供給される各ＴＦＴ（薄膜トランジスター）の出力に接続されている。アドレシング回路は、逐次的に各行導線にゲート線信号を印加し、それによって、それぞれの行アドレス期間に、各行の画素のＴＦＴを順番に導通状態にする、行導線に接続された行駆動回路と、行導線の走査に同期して列導線にデータ信号を印加し、それによって、選択されている行の画素を、それぞれのＴＦＴを介して、それぞれに結合されている列導線上のデータ信号の値に応じた値に帯電させて、所望のディスプレイ効果を生み出すように、列導線のセットに接続された列駆動回路と、を有する。ＴＦＴは、通常、非晶質シリコン（ａ−Ｓｉ）ＴＦＴもしくはポリシリコンＴＦＴよりなる。
【０００３】
行駆動回路部および／または列駆動回路部を、画素アレイのアクティブマトリクス回路作製に使用されるものと同じ大面積エレクトロニクス技術を用いて、画素アレイの周辺領域の基板上に集積することが可能であることは、有益である。このような目的のために、列駆動回路は、通常、単純なマルチプレックス回路として形成される。その動作は、ビデオ情報が一斉に印加される複数のビデオ入力バスラインから、ディスプレイの列導線の対応するグループあるいはブロックに、１つのグループ内の各列導線を互いに異なるビデオ入力バスラインに接続するマルチプレックススイッチを介して、ビデオ情報（データ）を逐次転送するマルチプレックス技術に基づいている。ポリシリコンＴＦＴ技術を用いるときには、この回路は、通常、例えば、ＴＦＴあるいはＣＭＯＳゲートであるマルチプレックススイッチの複数のグループと、マルチプレックススイッチの動作を制御する制御回路（標準的にはシフトレジスタからなる）とからなるアナログマルチプレックスタイプである。入力ビデオ信号から取り出された、データを構成するビデオサンプルのグループが、ビデオバスラインに印加され、次いで、そのデータは、行アドレス期間と同期して、ビデオライン期間の間にディスプレイアレイの列導線の関連するグループに転送される。
【０００４】
例えば、ＰＣ等の情報源からのデジタルビデオ情報を使用する場合には、このような情報は、ＤＡＣ（デジタル−アナログ変換器回路）によって画素に使用可能なアナログ電圧レベルに変換する必要がある。このような信号処理回路も、その出力をバスラインのそれぞれのラインに接続して、基板上に集積すれば、このようなアドレス回路の追加コンポーネントのさらなる集積化により、製造はさらに単純化され、それによってコストは低下し、また、必要な外部接続の数が減少し、よりコンパクトな構成が実現される。
【０００５】
【発明が解決しようとする課題】
しかしながら、アドレシング回路の集積化、特に、このような処理回路の集積化により、極めて顕著な不均一性がディスプレイ出力に発生すると言うディスプレイ問題が生じることが、経験的に、知られている。
【０００６】
【課題を解決するための手段】
本発明の１つの目的は、この点において改良されたアクテイブマトリクスアレイデバイスを提供することである。
【０００７】
本発明によれば、冒頭のパラグラフに記載の種類のアクティブマトリクスアレイデバイスにおいて、アドレス導線が信号バスラインに結合される順序が、隣接し合うグループにおいて互いに鏡映の関係になるように構成されていることを特徴とするアクティブマトリクスアレイデバイスが提供される。したがって、例えば、ある１つのグループの先頭およびｎ番目のアドレス導線が、それぞれ、（それぞれのマルチプレックススイッチを介して）先頭およびｎ番目の信号バスラインに結合されると、（両）隣接グループの先頭およびｎ番目のアドレス導線は、それぞれ、ｎ番目および先頭の信号バスラインに結合される。
【０００８】
アドレス導線と信号バスラインとのカップリングの物理的な構成が、隣接し合うグループにおいて鏡映関係にあるということは、１つのグループの最後尾のアドレス導線と次のグループの先頭のアドレス導線とが、同一の信号バスライン、したがって、同一の信号処理回路を共有するということを意味する。このことは、信号バスラインの特性（例えば、物理的な構成、および隣接するライン間の寄生容量結合効果による好ましくない信号カップリングの可能性などで、その信号バスラインによって、その連結されているアドレス導線に供給されるデータ信号に影響を与える特性）同士の如何なるばらつきによって生じる問題の回避にも有益である。とりわけ、バスラインに連結される信号処理回路も同一の基板上に集積され、かつそれが薄膜回路素子から形成されている場合に、特に、ディスプレイが不均一である状況での前述の問題を解決することも、重要である。このような目的にＴＦＴやキャパシタのような薄膜回路コンポーネントを使用すると、このようなディスプレイ問題が、回路素子の動作特性の欠陥により生じる可能性があることが知られている。大面積薄膜技術デバイスにおいては、ＴＦＴのような薄膜コンポーネントの個々の動作特性は、それらのコンポーネントが、物理的に互いに近接して形成されているところでは通常互いに類似したものになるが、それらのコンポーネントが、互いに離れて形成される場合には、例えば、デバイス全面に渡る個々の堆積層の膜厚や特性のわずかのばらつきによって、著しく変化する場合がある。したがって、例えば、ｎ個の信号処理回路が、基板上に物理的に直線状に並置されて、ｎ個の信号バスラインに連結されていると、先頭の処理回路と最後尾の処理回路との動作特性は、著しく異なるものになる場合がある。したがって、例えば、連続する信号処理回路が、信号バスラインに対応する態様で単純に接続されていて、かつ各々のグループのアドレス導線が、バスラインに、同じように、反復して、かつ対称的に同一に接続されていれば、２つの隣接するグループの隣接する最後尾のアドレス導線と先頭のアドレス導線とが、それぞれ、最後尾の信号処理回路と先頭の信号処理回路とに連結されているということが、理解されるであろう。この結果、これら２個（最後尾と先頭）の処理回路が大きく離れているという事実によって、これら２個の処理回路の性能に如何なる差も、これらが接続されているマトリクス要素同士が互いに直接隣接し合っているので、非常に目立つことになる。例えば、ＡＭＬＣＤにおける、アクティブマトリクスディスプレイデバイスと、並列配置されたＤＡＣ回路を備えた信号処理回路とを有するデバイスの場合には、（同一グループ内の先頭の列導線と最後尾の列導線に連結されている）それぞれのバスラインに対する先頭の変換器と最後尾の変換器とによって供給されるアナログ出力電圧の差は、それら２つの変換器間が最も離れているために、恐らく最も大きくなるであろう。（先頭の変換器と最後尾の変換器）からそれぞれ生成されるこれらの出力電圧信号が、アレイ全面に渡って、グループ間隔に一致する一定の間隔を持って存在する隣接する２つの列導線上に現れ、そして、隣接する列導線の各々に印加される電圧の差が、ディスプレイの左から右へ、周期的に、非常に目立つ階段状の輝度変化を与える表示の不均一を生み出す。本発明によれば、アドレス導線と信号バスラインとのカップリング構成を、隣接し合うグループにおいて鏡映関係になるようにすることによって、隣接アドレス導線間に連結されるデータ信号に関して生じる、このような不一致の可能性が回避される。
【０００９】
簡単化のために、同一グループ内で連続するアドレス導線を、同じように連続する信号バスラインに連結させ、かつそれに隣接するグループ内で連続するアドレス導線を、逆の順で信号バスラインに連結することが、好ましい。したがって、１≦ｍ≦ｎとして、ある１つのグループで、ｍ番目のアドレス導線が、ｍ番目の信号バスラインに連結されたとすると、次の隣接するグループでは、ｍ番目のアドレス導線が、（１＋（ｎ−ｍ））番目の信号バスラインに連結される。連続して隣接するアドレス導線において、信号バスラインに接続する延長部を考慮に入れた全体としての長さは暫次わずかしか変化（増加もしくは減少）しないので、この構成においては、アドレス導線の抵抗成分による効果も、少なくなるであろう。しかしながら、隣接し合うグループにおいてアドレス導線と信号バスラインとのカップリングを鏡映関係にするという要求を満足させつつ、他の構成を採用することも、もちろん可能である。
【００１０】
デジタルイメージ情報信号が印加されるアクティブマトリクスディスプレイ装置の場合のように、入力データ信号が信号処理回路に供給される場合には、これらの信号を供給する順番は、通常の場合のようにデータストリームとして供給するのではなく、アドレス導線と信号バスラインとの間のカップリング構成の性質を考慮にいれて適切に変更する必要があるであろう。しかしながら、このことは、例えば、シグナルマルチプレクサとラッチ回路とを有し、各データ信号を、そのデータ信号を順番に関連する信号バスラインに供給する適切な処理回路（ＤＡＣ）に割り当てるように作動する入力分配回路によって容易に遂行することができる。
【００１１】
ＡＭＬＣＤ以外にも、本発明は、ＡＭＬＥＤのような他のアクティブマトリクスディスプレイ装置に使用することも出来る。
【００１２】
本発明は、また、アクティブマトリクス表示デバイスと同様に、他の種類のアクティブマトリクスアレイデバイスにも、好都合に適用することが出来る。例えば、本発明は、公開欧州特許出願ＥＰ−Ａ−０５６９０９０号に記載のイメージセンシングデバイスや米国特許第５３２５４４２号に記載の指紋センシングデバイス等のようなアクティブマトリクスセンシングアレイデバイスに使用することが出来るであろう。これらのデバイスは、同様に、行アドレス導線と列アドレス導線とのセットを介してアドレスされるマトリクス素子アレイを有する。このようなデバイス中の素子には、その作動時に、各素子が、それに連結された、センスアンプの接続されている１セットのアドレス導線の全体に渡って、例えば、電荷の形で出力信号を供給する光検出素子あるいは容量型検出素子等が含まれる。１セットの導線は、好ましくは、マルチプレックス回路を介して１セットのセンスアンプに接続される。したがって、本発明によれば、マルチプレックス回路と、好ましくは、さらに、上述の信号処理回路を構成するセンスアンプ回路とを、検出素子アレイと同じ基板上に、薄膜技術を同様に使用し、かつ、とりわけ基板上に距離を置いて集積されているときに、それらの回路中の薄膜素子の動作特性のばらつきによって引き起こされる個々のセンスアンプ回路の電圧変化などの影響を軽減するために、隣接グループのアドレス導線を上述したようにマルチプレックス回路中の信号バスラインに連結させて、集積することが可能であ。
【００１３】
【発明の実施の形態】
本発明によるアクティブマトリクスアレイデバイスは、以下の本発明の実施例の説明と図面の参照とにより明らかとなる。
【００１４】
図は、単に線図的なものであり、一定の率で縮尺されたものではないことは理解されるであろう。全ての図において、同一もしくは同様の要素には、同じ参照符号が使用されている。
【００１５】
図１に示されるように、アクティブマトリクスアレイデバイスは、個々に動作可能な液晶画素１０の行アレイおよび列アレイを持つＡＭＬＣＤを有する。これらの画素は、各々、スイッチデバイスとして働く連結されたＴＦＴ １２を有し、かつ行アドレス導線１４と列アドレス導線１６のセットを介して、その行導線および列導線のセットにそれぞれ接続された行駆動回路３０と列駆動回路３５を有する周辺部アドレシング回路によってアドレスされる。図示の簡単化のために少数の代表的な画素しか示されていないが、実際には、通常、このような画素の少なくとも数百の行および数百の列が存在する。ＴＦＴ １２の１つの端子（例えば、ドレイン）が、行アドレス導線と列アドレス導線との各交差点近傍に位置する各画素電極１８に接続されていて、一方、画素１０のそれぞれの行に連結されたＴＦＴ全てのゲートが、同じ行の行アドレス導線１４に接続されていて、そして、画素のそれぞれの列に連結されたＴＦＴ全ての残りの端子であるソースが、同じ列の列アドレス導線１６に接続されている。行アドレス導線１４および列アドレス導線１６のセット、ＴＦＴ １２、画素電極１８は全てが、例えば、ガラスよりなる同一の絶縁基板２５上に、さまざまな種類の導電層、絶縁層、半導体層の堆積ならびにフォトリソグラフィーによるパターニングなどを含む公知の薄膜技術を用いて、通常の方法で、形成される。アレイ中の全画素に共通の連続透明電極を保持する第２のガラス基板（図示せず）が、基板２５から一定間隔を置いて配置されていて、かつそれら２つの基板は、画素アレイの周辺部を取り囲んで封止されていて、かつ液晶材料が封入されている密閉空間を定めるようにスペーサーによって分離されている。各画素電極１８と、それに重なり合う共通電極の部分と、その間の液晶材料とにより、光を変調する容量性画素が規定される。
【００１６】
画素アレイの一般的な構造およびその動作は、いずれも、例えば、米国特許第５１３０８２９号に記載の従来のものであり、詳しくはそれを参照されたい。簡単に説明すると、走査（ゲート線）信号が、行駆動回路３０によって各行アドレス導線１４に順番に印加され、かつデータ信号が、ゲート線信号に同期して、列駆動回路３５によって列導線１６に印加される。各行導線にゲート線信号が供給されると、その行導線に接続されているＴＦＴ １２が、導通状態になり、ＴＦＴ １２に連結されている列導線上にその時に存在するデータ信号のレベルに応じて、それぞれの画素が帯電する。例えば、印加ビデオ信号のライン期間に相当する各行アドレス期間が終わってゲート線信号が終了すると、その行に連結されていたＴＦＴは、そのフィールド期間の残りの期間中、非導通状態に置かれる。これによって、画素は電気的に分離され、そしてそれらのＴＦＴが次のフィールド期間に再びアドレスされるまで、印加された電荷のＬＣキャパシタンス上の蓄積は保持され、これによって、ディスプレイ出力が維持される。
【００１７】
ここで、行駆動回路３０と列駆動回路３５は、その回路要素を、同一の薄膜技術を用い、かつ、同様にＴＦＴ（好ましくは、ポリシリコンＴＦＴ）、導線ライン、キャパシタなどを有するアクティブマトリクスアレイと同時に作製して、基板２５上に集積される。行駆動回路３０は、例えば、適切な信号源からデジタルビデオ信号が供給される外部タイミング／制御回路４５により供給されるタイミング信号によってその動作が制御される、簡単なデジタルシフトレジスタ回路を有している通常の構造を有する。
【００１８】
デジタルビデオ情報（データ）信号が、タイミング／制御回路により、列駆動回路３５に供給される。この列駆動回路３５は、供給されたデータにしたがって各行の画素から所望のディスプレイ効果が生じるように、画素の各行毎に並列に、このデータから導出されたアナログ電圧信号を導線１６のセットに順番に印加するように動作する。
【００１９】
その一部に列駆動回路が集積されたＡＭＬＣＤ（特に、ポリシリコンＴＦＴを用いたデバイス）に共通するように、列駆動回路３５は、アナログマルチプレックス型であり、かつ各列導線１６にそれぞれの出力を供給する、集積化されたマルチプレックス回路を有する。本実施例の列駆動回路は、後に、詳細に説明される。しかしながら、この回路の理解の助けのために、まず、列駆動回路の公知の形態を説明する。
【００２０】
図２には、簡単な公知の形態のマルチプレックス回路３１の例が、部分的に図示されている。このような回路の全体の動作は、アナログ・ビデオ情報が、ビデオデータと共に並列供給される複数のビデオ入力信号バスラインから、ディスプレイデバイス中の列アドレス導線の対応するグループに、逐次転送されるというマルチプレックス技術に基づく。ビデオ情報は、ＮＭＯＳ ＴＦＴ、ＰＭＯＳ ＴＦＴまたはＣＭＯＳトランスミッションゲートにより構成することが出来るマルチプレックススイッチ３２により転送される。その１つ１つが各列導線に連結されている回路の出力を構成するスイッチは、グループで動作し、かつ１グループのスイッチが導通状態になると、対応する列は、それぞれに連結されているビデオバスライン上にその時に存在するデータ信号電圧レベルに応じて、帯電する。スイッチが非導通状態になると、列導線上の電圧が、列導線の容量、および列導線に並列に接続することが出来る如何なる付加的な蓄積キャパシタの容量にも、蓄積される。それぞれのビデオライン（列アドレス）の期間、マルチプレックススイッチの各グループは、画素の全ての列が、最終的に、適応するビデオ情報により帯電されるまで、逐次、導通状態にされる。
【００２１】
図２の例では、並列ビデオ入力信号バスラインＶ１−Ｖ９よりなる９本のバスライン３３が、物理的に並行に、かつ入力ビデオ信号が並列に印加されるそれらの番号順に配置されていて、かつマルチプレックススイッチ３２が、９個ずつのグループ別に構成されていて、それらの出力は、列アドレス導線１６（Ｃ１−Ｃ９、Ｃ１０−Ｃ１８等）の連続した各１本ずつに接続されている。シフトレジスタを有する制御回路３７は、行アドレス期間の最後には、そのアレイ中の全ての列が帯電しているように、コントロール信号Ｇ１， Ｇ２等により、マルチプレックススイッチのグループの各々を逐次選択する。Ｇ１がｈｉｇｈになると、最初の９個のマルチプレクサスイッチ３２が閉じ、最初の９つの列Ｃ１−Ｃ９が、それぞれ、ビデオラインＶ１−Ｖ９の電圧レベルに帯電する。次に、Ｇ１がｌｏｗになり、その結果、連結されている９個のマルチプレクサスイッチが開いて、列Ｃ１−Ｃ９がビデオラインから電気的に分離される。これによって、列の電圧が、列キャパシタンスに蓄積される。次に、制御信号Ｇ２がｈｉｇｈになり、その結果、スイッチ３２の次のグループが閉じ、そして、第２のグループの９本の列Ｃ１０−Ｃ１８が、それぞれのビデオライン３３上にその時に存在する電圧に帯電される。マルチプレックス回路の動作がこのように継続していき、それに適応して、列の各グループが連続して帯電し、最後には、それぞれの行アドレス期間内に、そのアレイ中の列導線全てが帯電し終える。その後に続く画素の行も、同様に、それぞれの行アドレス期間にアドレスされる。
【００２２】
ビデオバスライン３３に必要なアナログビデオデータ信号は、通常、外部回路から供給されるが、デジタルビデオ信号が使用される場合にはデジタル−アナログ変換器、ＤＡＣ回路が必要である。しかしながら、図１のデバイス実施例では、ＤＡＣ回路も、また、マルチプレックス回路３１とともに、列駆動回路３５の一部としてアレイ基板上に集積されていて、かつアクティブマトリクスアレイと同時に作製された薄膜回路素子（即ち、ＴＦＴ、導線ライン、キャパシタ等）を有している。この目的に適合するＤＡＣ回路の一例が、公開国際特許出願ＷＯ９９／２７６５３（ＰＨＢ３４２１０）号に記載されているが、スイッチドキャパシタ型回路のような他の公知のＤＡＣ変換器回路も同様に適切に用いることができる。このような回路に通例であるように、各ＤＡＣ回路は、入力ラッチ回路を有している。デジタル−アナログ変換器回路は、物理的に、基板上のかなり離れた複数のそれぞれの領域を占めるブロックの一セットまたは複数のセットとして基板上に配置される。このようなブロックの数は、ビデオバスライン３３（したがって、各グループ中の列導線）の数に等しい。
【００２３】
図３は、列駆動回路３５を線図的に示している。この回路は、基本的に３つの部分を有する。情報源４５からの入力デジタルビデオ情報（データ）信号のストリームは、入力分配回路すなわちマルチプレクサ回路４４から、参照符号４２が付されているＤＡＣの入力に送られ、そして、ＤＡＣ ４２からの出力データ信号が、マルチプレクサ回路３１に供給される。マルチプレクサ回路３１は、次いで、概略的に４０と印されている画素アレイ中の画素に対し、その出力データ信号を、適切な列アドレス導線１６に転送させる。マルチプレックス回路３１は、ビデオ信号バスラインを含めて、アレイの１辺に沿って平行に延在していて、回路３１の各出力は、列アドレス導線１６の各１本に接続されている。グループの数および各グループ中のアドレス導線の数は、変え得るものであるが、図示されている単純な例においては、列アドレス導線は、９本ずつの５グループに編成されている。（典型的なディスプレイパネルでは、アドレス導線の数は数百にもなるであろう）。これに対応して、９本のビデオ信号バスラインが、その各々が、各ＤＡＣ ４２（ここでは、Ａ−Ｉと参照符号が付されている９つの変換器）に連結され、かつそこからデータ信号が供給されるマルチプレクサ回路３１内に設けられている。図示されているように、これらＤＡＣのブロックは、マルチプレックス回路３１およびそのビデオバスラインにほぼ平行に１行を成して並置されている。マルチプレックス回路３１にもパワーおよびタイミング信号を供給する外部タイミング／制御回路４５から、パワー、タイミング信号およびビデオ情報信号が、ブロックに供給される。ブロックは、信号バスラインの順に対応して連続的に順付けされていて、そして、ビデオ信号Ｖ１−Ｖ９がそれぞれ供給される各出力４９は、マルチプレックス回路３１内の適応するバスライン３３の端部ではなく、ブロック間隔に相当する一定間隔を持つ位置において、それらのバスライン３３に接続されている。ＤＡＣ ４２の個々の回路ブロックは、通常、基板表面のとびとびの領域を占めるが、クロックラインや電力ラインのようないくつかのコンポーネントが、それらのブロック間に分割配置される。
【００２４】
分配回路４４は、例えば、データバス、ラッチ、およびラッチの動作を制御するための回路を有する。サンプル化されたビデオデータ信号のストリームは、適切に分配され、かつＤＡＣ ４２の入力に供給される。本実施例で説明される例においては、ビデオデータは、９つの変換器回路の入力に同時に供給される。この際、各変換器には２個のラッチ回路の使用が必要となる。しかしながら、データが同時に供給されないような異なる構成も可能である。
【００２５】
分配回路４４は、やはり薄膜ＴＦＴ技術を使用して、基板２５上に完全に集積させることも、部分的にのみ集積させることも出来る。しかしながら、この回路を、完全に外部に、即ち、基板の外側に設けてもよい。
【００２６】
ＤＡＣ ４２に供給されたデータ情報サンプルは、そこで、画素において使用可能なアナログデータ電圧信号に変換され、次いで、ＤＡＣ ４２の出力から転送され、回路３１を介して列導線に適切に分配される。
【００２７】
本実施例では、各グループに連結されたディスプレイアレイの９つの列１６は、同時にアドレスされる。しかしながら、同一グループ内の列導線が同時にアドレスされない構成も可能である。
【００２８】
列駆動回路３５の入力分配回路４４と出力分配回路３１を適切に設計することによって、各列導線を、それぞれのビデオ信号バスラインとそれぞれのＤＡＣ ４２に連結させて、ＤＡＣ ４２のうちのいずれの１個を使用しても、１グループ内のいずれの１本の列導線に対してもデータ信号を供給することが可能であることは、理解されるであろう。特定のバスラインＤＡＣ ４２をグループ内のどの列導線に連結させるかを、グループごとに変更させることも可能である。列駆動回路３５の入力における回路４４と出力における回路３１とによるビデオデータの伝送は、ビデオ情報の各サンプルが正しい列導線に転送されるように、調整される。列駆動回路３５のこの能力は、とりわけ、ＤＡＣ回路４２が基板２５に集積されるという事実によって、この能力がなければ生じるであろう好ましくない表示アーティファクト（ｄｉｓｐｌａｙ ａｒｔｅｆａｃｔｓ）を回避するのに役立つ。
【００２９】
上述したように、薄膜回路の性質から、あるＤＡＣ ４２と他のＤＡＣ ４２の出力に、動作のばらつきが生じることがある。このばらつきは、とりわけ、１つのグループの最後尾の列導線と、それに隣接する、次のグループの列導線の先頭の列導線とが、互いに広く離間されたＤＡＣを用いる、連続するグループ間の境界部で、表示の不均一を生じさせる可能性がある。変換器回路の組の連続する１個ずつの回路に連結されていて、かつ各グループが全く同一に配列されているビデオ信号バスラインのセットの連続する１本ずつのラインに、同一グループ内の連続する列導線が、（図２の例のように）各々連結されている場合が、これに該当するであろう。図３に示されるように、このような構成では、各グループ中の先頭の列導線はＤＡＣ Ａに連結され、各グループ中の２番目の列導線はＤＡＣ Ｂに（以下、同様）連結されるであろう。ＤＡＣの組の連続している回路が、グループ内に連続している列導線を供給する結果、変換器回路の組の回路同士の動作の如何なるばらつき、および、その結果としての、列導線に供給されるそれらの出力における電圧のわずかのばらつきも、ＤＡＣ ＡとＤＡＣ Ｉの間で　これら２つの変換器回路が基板２５上で物理的に最も間隔を置かれているので、最も大きくなる傾向を持つであろう。出力電圧のばらつきは、基板上で広く離れている回路ブロック間で最も大きくなる傾向を持つが、物理的に近接したブロック間、したがって、薄膜回路素子同士がわずかしか離れていないブロック間に生じる電圧のばらつきは、最小になるであろう。図２に示されるように、変換器回路Ａ， Ｉに生成される信号は、信号バスラインＶ１、Ｖ９を介して、ディスプレイの直接隣接した列、即ち、１つのグループの最後尾の列導線と次のグループの先頭の列導線に供給される。したがって、表示フィールドが一様であると仮定すると、これらの列に印加された電圧のばらつきは、ディスプレイに渡って、各グループ中の列の数と等しいピッチで繰り返される、画素からの出力輝度の階段状の変化として現われるであろう。
【００３０】
図４は、このような出力電圧のばらつきの影響が視認されることを軽減しようとする本発明による一実施例の列駆動回路の構成を線図的に示す。この図に示されるように、上述の場合と同様、９個のＤＡＣ回路ブロックＡ−Ｉが、ここでも、マルチプレックス回路３１と平行に直線的に連続して配列されていて、ＤＡＣ回路Ａ−Ｉからの出力は、それぞれ、連続するビデオ信号バスラインＶＩ−Ｖ９に供給される。スイッチ３２は、回路３７によって、図２の構成におけるように、９個ごとのグループとして、逐次、動作される。しかしながら、連続するグループにおける列導線１６とビデオ信号バスラインとの間の連結の仕方は、異なる。列導線の隣接するグループ間の境界が、図４において、破線によって示されている。図４に見られるように、１つのグループのＣ１−Ｃ９と記された９本の列導線１６が、バスラインＶ１−Ｖ９の合い異なる各１本ずつに連結されているが、隣接する次のグループの、Ｃ１０−Ｃ１８と記された９本の列導線は、その前のグループに対して鏡映の関係となる順でバスラインに連結されていて、そして、こうした構成が、連続するグループ全てに繰り返されている。したがって、最初のグループの列導線Ｃ１−Ｃ９は、マルチプレクサ回路３１を介して、それぞれ、ビデオ信号バスラインＶ１−Ｖ９に結合され、次のグループの列導線Ｃ１０−Ｃ１８は、それぞれ、ビデオ信号バスラインＶ９−Ｖ１に結合され、列導線Ｃ１９−Ｃ２７は、それぞれ、バスラインＶ１−Ｖ９に結合され、というように続く。したがって、列導線とバスラインの間の連結の仕方は、隣接するグループ間の境界に関して対称である。
【００３１】
一般的な表現をすれば、１グループ中にｎ本の列導線があるとすると、例えば、奇数グループにおいては、ｍ番目の列導線（１≦ｍ≦ｎ）が、ｍ番目のバスラインに連結され、そして偶数グループにおいては、ｍ番目の列導線が、（１＋（ｎ−ｍ））番目のバスラインに連結される。
【００３２】
したがって、明らかに、１つのグループの先頭の列導線と、それに直接隣接する次のグループの最後尾の列導線（例えば、列導線Ｃ９とＣ１０）とは、共に、同一のビデオ信号バスラインＶ９に連結される。したがって、これらは、同一のＤＡＣ回路を共有するので、これら２本の列導線に供給されるビデオデータ信号は、同一の変換器回路４２から生成されることになる。同様に、この次グループの最後尾の列導線と、それに続くグループの先頭の列導線、即ち、それぞれＣ１８とＣ１９に関して言えば、それら２本の列導線は、同一のビデオ信号バスラインＶ１と同一のＤＡＣ回路Ａを共有する。
【００３３】
列導線のグループとバスラインとの間のカップリングが鏡映関係を持つように構成される結果、隣接するグループ間の境界において直接隣接する列導線に出力を供給するＤＡＣ変換器回路の間に広い間隔が存在する場合に生じる出力電圧のばらつきに伴う問題が除去される。
【００３４】
任意の１つのグループ内の異なる列間に生じ得る電圧のばらつきの最大量は、変わらない。しかしながら、１グループ内の任意の２つの隣接した列導線には、隣接する物理的に近接した変換器回路から信号が供給されるので、それらの隣接した列に供給される電圧間の如何なるばらつきも最小になり、したがって、視認される効果が顕著になることは、ほとんどない。結合構成の鏡映的な性質により、連続する列に接続されるビデオバスラインの電圧のばらつきを可能な限り小さく、かつ列の違いにより大きなばらつきが起こる可能性を回避することができる。
【００３５】
このように結合を鏡映関係に構成することにより、寄生容量等によるラインからラインへの信号の好ましくないカップリング効果のような、個々の信号バスラインの電気的特性のばらつきによって、そのバスラインによって供給されるデータ信号に小さなエラーが生じる問題も解決することができる。
【００３６】
１グループ中で連続する個々の列を、上述のように、連続するバスライン、したがって、連続する変換器回路４２に連結することは、望ましいことではあるが、必要不可決なことではない。列導線Ｃ５およびＣ３を、これに代えて、必要に応じ、それぞれ、バスラインＶ３およびＶ５に連結することも可能である。しかしながら、上述の対称的な構成により、連続するアドレス導線の全体の長さが、次第にわずかしか変化しないので、導線抵抗による如何なる好ましくない結果も、顕著でなくなる。
【００３７】
列導線のグループをバスラインと変換器回路に連結する別の態様を考察するためには、デジタルビデオ情報（データ信号）を、適切に変更した順でＤＡＣに供給することが、必要になる。より具体的には、デジタルデータ信号サンプルを変換器回路Ａ−Ｉに転送する望ましい順は、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ等々となる。このような順付けは、入力信号マルチプレクサ／ラッチ回路４４によって遂行される。
【００３８】
したがって、入力分配回路４４は、奇数番号のグループか偶数番号のグループの何れが、出力マルチプレクサ回路３１によってアドレスされるべきかに応じて別々のＤＡＣ ４２に連続するビデオ信号サンプルを送り、そして、１つのグループの終端において最後のＤＡＣに達すると、サンプルが供給される順が逆転される。これは、入力分配回路４４のラッチの制御信号を生成する論理を変更することによって、極めて容易に達成される。例えば、シフトレジスタの並列出力を、連続するラッチを選択するために使用し、レジスターの走査方向を、アドレスされる列のグループの交代する期間に逆転すればよい。
【００３９】
図５に示されるように、列駆動回路を、各々が、それ自身のマルチプレックス回路３１と、分配回路４４と、ＤＡＣ ４２とを有する、分離した列駆動（副）回路３５’、３５’’、３５’’’を有するいくつかのセクションに分割してもよい。この例の場合、その各々が、各グループが６本の連続する列導線１６を有する５つの連続する列グループを有し、６本のビデオ信号バスラインと６個のＤＡＣ回路Ａ−ＦよりなるＤＡＣ回路４２を必要とする３セクションが図示されている。各セクションによってアドレスされる列グループの数は、１つのセクションによってアドレスされる最後尾の列と次のセクションによってアドレスされる先頭の列とに、信号が、空間的に近接した変換器回路から確実に供給されるように、選択される。この目的のために、１つのセクションの変換器回路Ｆと次のセクションの変換器回路Ａとは、物理的に近接して構成される。したがって、各セクションは、奇数個の列グループをアドレスしなければならない。このように、各々が、個々に分離したビデオバスラインのセットを持つ、個々に分離した列駆動副回路を使用することによって、より速い動作が可能になる。個々のビデオバスラインの長さが短くなり、総列長のおよそ３分の１に等しくなるので、これらのＲＣ時定数はより短くなり、これらの上でデータ信号をより速く切り替えることができる。さらに、これらのラインの物理的な幅も、縮小することができる。３セクションは、また、同時に並列に動作させることが可能であり、これにより、各ブロックを、より低い周波数で動作させることが可能になる。
【００４０】
上述のディスプレイデバイスの例では、列駆動回路３５に供給されるデジタルビデオ信号が使用され、かつ回路ブロック４２が、それぞれ入力ラッチ回路を備えた複数のＤＡＣ回路を有しているが、この同じ技術を、マルチプレックス回路の複数のビデオバスラインに必要な信号を供給するような、他の種類の列駆動回路に適用することも可能である。したがって、列駆動回路を、回路ブロック４２の各々が、バッファ増幅器を備えたサンプルアンドホールド回路、または、他の公知の所要の目的に適するアナログビデオ信号処理回路を有する、アナログ・ビデオ情報が印加されるタイプとしても良い。
【００４１】
ＤＡＣブロックは、画素アレイの一辺と基板２５の一端との間に、マルチプレックス回路に平行に配列されているように示されているが、この回路を、例えば、外部から提供されるビデオ信号が基板に供給される領域により近接させた、基板上の他の何れかに位置させてもよい。ブロック４２は、１つ以上の行に一次元以外に配列させることもできる。
【００４２】
カラー表示装置において、１行中の画素がＲＧＢＲＧＢ…の順に配列されていると仮定すると、ビデオ信号バスラインＶ１−Ｖ９は、赤、緑、青、赤、緑、青．．．の色情報を供給することができる。この場合、図４の例におけるブロック４２は、左からはじまって、それぞれ、赤、青、緑、緑、青、赤．．．の色情報について作動するであろう。
【００４３】
アクティブマトリクスディスプレイデバイスは、ＬＣ画素以外の画素、例えば、エレクトロルミネセント画素あるいはエレクトロクロミック画素を使用するタイプであってもよい。
【００４４】
本発明は、また、マトリクスセンシング素子が、例えば、イメージセンシングアレイデバイスにおけるように光学センシング素子を有していたり、タッチセンシングアレイデバイスまたは指紋センシングアレイデバイスにおけるように圧力センシング素子や容量型センシング素子を有していて、かつセンシング素子のマトリクスアレイが、行導線と列導線とのセットによってアドレスされるセンサアレイデバイスのように、アドレシング回路要素の多くを集積することが望ましい、他の種類のアクティブマトリクスアレイデバイスにも適用可能である。イメージセンシングデバイスおよび指紋センシングデバイスの代表的な例が、それぞれ、公開欧州特許出願ＥＰ−Ａ−０５６９０９０号および米国特許第５３２５４４２号に記載されている。これらのデバイスのタイプの場合、マトリクス要素の各行は、それに連結された１セットのアドレス導線により選択され、かつ選択された行の要素からのデータは、通常、電荷の形で他のセットのそれぞれの導線により読み出される。この他のセットの導線は、グループ別に構成することができ、かつ図４のマルチプレックス回路と同様なマルチプレックス回路と、マトリクス要素の出力に応答する連結された各センスアンプに接続されている信号バスラインとに結合させることができる。センスアンプは、マルチプレックス回路とともに、センシング要素アレイと同一の基板上に集積させることが可能であり、かつ薄膜技術を使用して、センシング要素アレイと同時に、形成することが可能である。アドレス導線のセットを信号バスラインとセンスアンプに結合する上述の態様を、距離が離れて位置するセンスアンプ回路の動作特性のばらつきによって生じる問題を回避するために、使用することができる。
【００４５】
したがって、要約すると、ＡＭＬＣＤのようなアクティブマトリクスアレイデバイスが、アドレス導線の複数のセットによりアドレスされるマトリクス要素のアレイを有する。１セットに接続される１個のアドレス回路には、マトリクス要素と同一の基板上に集積された１個のマルチプレックス回路が含まれ、かつ１セットのアドレス導線が、複数のグループとして構成され、１グループ中の各導線は、マルチプレックス回路中の複数の信号バスライン３３のたがいに異なる各１本に連結されている。各信号バスライン３３は、例えば、ＡＭＬＣＤの場合、回路ブロックとしてこれも基板上に集積されている信号処理回路、即ち、ＤＡＣのそれぞれに接続されている。これらの信号処理回路の性能のばらつきによって使用中に生じる問題を回避するために、隣接し合うグループでのアドレス導線とバスラインとのカップリングは、それらのグループ間の境界に関して鏡映関係となるように構成される。
【００４６】
本願の開示より、当業者には、他の変形も明らかであろう。そのような変形は、アクティブマトリクスアレイデバイスおよびその構成部品の分野において公知であり、かつ、ここに記載した機能の代わりに、またはその機能に加えて使用することができる他の機能を含むことができる。
【図面の簡単な説明】
【図１】本発明のＡＭＬＣＤデバイスの単純化された線図的な回路図の例を示す。
【図２】ＡＭＬＣＤに使用されるマルチプレクサ回路の公知例を線図的に示す。
【図３】図１のＡＭＬＣＤデバイスの駆動回路のレイアウトを図式的に示す。
【図４】本発明のデバイスの駆動回路の一部を図式的に示す。
【図５】本発明のデバイスの駆動回路の一部を図式的に示す。
【符号の説明】
１０　液晶画素
１２　ＴＦＴ
１４　行アドレス導線
１６　列アドレス導線
２５　基板
３０　行駆動回路
３５　列駆動回路
３１　マルチプレックス回路
３２　スイッチ
３３　ビデオ信号バスライン
３７　制御回路
４０　画素アレイ
４２　ＤＡＣ
４５　外部タイミング／制御回路

Claims (11)

1. 個別にアドレス可能なマトリクス要素のアレイであって、交差するアドレス導線の第１のセットと第２のセットが前記マトリクス要素に接続されていて、前記マトリクス要素の前記アレイおよび前記アドレス導線のセットが１つの基板上に保持されている、前記アレイと、
   前記マトリクス要素をアドレスするために前記アドレス導線のセットに接続されているアドレシング回路であって、前記アドレシング回路が、前記第１のセットのアドレス導線に接続されていてかつｎ本の複数の信号バスラインを持つ、前記基板上に集積されたマルチプレックス回路を有し、前記第１のセットのアドレス導線が、各々が、ｎ本の連続するアドレス導線を有する一連のグループとして構成されていて、かつ前記マルチプレックス回路が、単一グループ内の各アドレス導線と前記バスラインのそれぞれ１本とを連結結合させて、アドレス導線の各グループを、前記信号バスラインに逐次結合させるように構成されていて、前記アドレシング回路が、さらに、各信号バスラインにそれぞれ接続される信号処理回路を含む、前記アドレシング回路とを、
   有するアクティブマトリクスアレイデバイスにおいて、
   前記アドレス導線が、隣接し合うグループにおいて、前記信号バスラインと結合される順が、鏡映の関係にあることを特徴とするアクティブマトリクスアレイデバイス。
2. 単一グループ内の連続するアドレス導線が、前記信号バスラインの対応する、連続するラインの１本ずつに連結されていて、かつ隣接し合うグループにおけるアドレス導線が、前記信号バスラインに逆順で連結されていることを特徴とする請求項１に記載のアクティブマトリクスアレイデバイス。
3. 前記信号処理回路が、前記基板上に集積され、かつ薄膜回路素子を有する各回路ブロックに形成されていることを特徴とする請求項１または２に記載のアクティブマトリクスアレイデバイス。
4. 前記マルチプレックス回路が、前記マトリクス要素のアレイの１辺に沿って延在し、かつ前記信号処理回路ブロックが、前記マルチプレックス回路に沿って延在する少なくとも１本の行をなすように構成されていることを特徴とする請求項３に記載のアクティブマトリクスアレイデバイス。
5. 前記アドレシング回路が、複数のマルチプレックス回路を有し、前記複数のマルチプレックス回路の各々が、前記第１のセットのアドレス導線の一連のグループのそれぞれに連結されていることを特徴とする請求項１〜４のいずれかに記載のアクティブマトリクスアレイデバイス。
6. 前記複数のマルチプレックス回路が、同時に作動するように構成されていることを特徴とする請求項５に記載のアクティブマトリクスアレイデバイス。
7. 前記マトリクス要素が、エレクトロオプテックディスプレイ素子を有することを特徴とする請求項１〜６のいずれかに記載のアクティブマトリクスアレイデバイス。
8. 前記信号処理回路が、デジタル−アナログ変換器回路を有することを特徴とする請求項７に記載のアクティブマトリクスアレイデバイス。
9. 前記信号処理回路が、サンプルアンドホールド回路を有することを特徴とする請求項７に記載のアクティブマトリクスアレイデバイス。
10. 前記マトリクス要素が、センシング素子を有し、前記センシング素子の各々が、入力に応答して、前記センシング素子の各々に連結された、前記第１のセットのアドレス導線に沿って出力を発生することを特徴とする請求項１〜６のいずれかに記載のアクティブマトリクスアレイデバイス。
11. 前記信号処理回路が、センスアンプ回路を有することを特徴とする請求項１０に記載のアクティブマトリクスアレイデバイス。

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