JPH10149141A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10149141A JPH10149141A JP30916696A JP30916696A JPH10149141A JP H10149141 A JPH10149141 A JP H10149141A JP 30916696 A JP30916696 A JP 30916696A JP 30916696 A JP30916696 A JP 30916696A JP H10149141 A JPH10149141 A JP H10149141A
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Abstract
(57)【要約】
【課題】 電位変動による表示ムラを低減した液晶表示
装置を提供する。 【解決手段】 液晶パネル11のソース配線Ｓnとゲート
配線Ｇnにそれぞれ接続されたソースドライバ16とゲー
トドライバ15と上記各ドライバ及びそのタイミングを制
御するコントローラ17に必要な電圧を供給する電源回路
18を備え、前記液晶パネルの隣接するソース配線(Ｓ1，
Ｓ2)に接続される薄膜トランジスタ13のゲート端子を、
隣接する互いに異なるゲート配線(Ｇ0，Ｇ1)に接続する
よう構成し、入力される表示データは奇数(または偶数)
番目のドットデータを１水平同期周期間遅延させてソー
ス配線Ｓnに電圧印加するように構成したものである。
装置を提供する。 【解決手段】 液晶パネル11のソース配線Ｓnとゲート
配線Ｇnにそれぞれ接続されたソースドライバ16とゲー
トドライバ15と上記各ドライバ及びそのタイミングを制
御するコントローラ17に必要な電圧を供給する電源回路
18を備え、前記液晶パネルの隣接するソース配線(Ｓ1，
Ｓ2)に接続される薄膜トランジスタ13のゲート端子を、
隣接する互いに異なるゲート配線(Ｇ0，Ｇ1)に接続する
よう構成し、入力される表示データは奇数(または偶数)
番目のドットデータを１水平同期周期間遅延させてソー
ス配線Ｓnに電圧印加するように構成したものである。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータやテレ
ビジョン受像機等の表示装置として用いられる高性能、
高画質の液晶表示装置に関する。
ビジョン受像機等の表示装置として用いられる高性能、
高画質の液晶表示装置に関する。
【０００２】
【従来の技術】図５は従来の液晶表示装置の一例を示す
ブロック図であり、図中、51は液晶パネル、52は液晶パ
ネル51上に配置された画素、53は薄膜トランジスタ（以
下ＴＦＴという）、55はゲートドライバ、56はソースド
ライバ、57はゲートドライバ55とソースドライバ56を制
御するコントローラ、58はゲートドライバ55とソースド
ライバ56及びコントローラ57に所定の電圧を供給する電
源回路、Ｇ1，Ｇ2，Ｇ3はゲート配線、Ｓ1，Ｓ2，Ｓ3は
ソース配線である。なお、この例では説明を簡略化する
ために３行３列の画素からなる液晶パネルとした。
ブロック図であり、図中、51は液晶パネル、52は液晶パ
ネル51上に配置された画素、53は薄膜トランジスタ（以
下ＴＦＴという）、55はゲートドライバ、56はソースド
ライバ、57はゲートドライバ55とソースドライバ56を制
御するコントローラ、58はゲートドライバ55とソースド
ライバ56及びコントローラ57に所定の電圧を供給する電
源回路、Ｇ1，Ｇ2，Ｇ3はゲート配線、Ｓ1，Ｓ2，Ｓ3は
ソース配線である。なお、この例では説明を簡略化する
ために３行３列の画素からなる液晶パネルとした。
【０００３】次にその動作を説明するに、まず同一行に
配置される各画素に接続されるＴＦＴ53のゲート端子は
すべて同一のゲート配線に接続され、ゲート配線Ｇ1，
Ｇ2，Ｇ3の順にゲートドライバ55からオン電圧が出力さ
れ、１行毎にソースドライバ56から表示データに対応す
る電圧が印加される。この場合、ソースドライバ56から
出力される電圧は１行毎に極性が反転するので、液晶に
はライン毎に逆の極性の電圧が印加され、１フレーム毎
に交流化される。コントローラ57には、クロック信号，
表示データ，同期信号が入力され、これら各信号からゲ
ートドライバ55とソースドライバ56の動作に必要なタイ
ミング信号を発生し、表示データを画面表示するように
構成されている。
配置される各画素に接続されるＴＦＴ53のゲート端子は
すべて同一のゲート配線に接続され、ゲート配線Ｇ1，
Ｇ2，Ｇ3の順にゲートドライバ55からオン電圧が出力さ
れ、１行毎にソースドライバ56から表示データに対応す
る電圧が印加される。この場合、ソースドライバ56から
出力される電圧は１行毎に極性が反転するので、液晶に
はライン毎に逆の極性の電圧が印加され、１フレーム毎
に交流化される。コントローラ57には、クロック信号，
表示データ，同期信号が入力され、これら各信号からゲ
ートドライバ55とソースドライバ56の動作に必要なタイ
ミング信号を発生し、表示データを画面表示するように
構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、ソースドライバからソース配線に１水平
同期周期に同時に出力される電圧は同一極性となるた
め、ソース配線と容量結合されている共通電極の電位は
１水平同期周期毎に変動を受け、結果的にクロストーク
と呼ばれる表示ムラが発生するという問題点があった。
うな構成では、ソースドライバからソース配線に１水平
同期周期に同時に出力される電圧は同一極性となるた
め、ソース配線と容量結合されている共通電極の電位は
１水平同期周期毎に変動を受け、結果的にクロストーク
と呼ばれる表示ムラが発生するという問題点があった。
【０００５】本発明は、上記従来の問題点を解決するも
のであり、共通電極の電位変動による表示ムラを低減し
た液晶表示装置を提供することを目的とする。
のであり、共通電極の電位変動による表示ムラを低減し
た液晶表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の液晶表示装置
は、基板上に形成された薄膜トランジスタと、前記薄膜
トランジスタに接続された画素電極と、ソース配線と、
ゲート配線を備えた液晶パネルを具備し、前記液晶パネ
ルのソース配線とゲート配線にそれぞれ接続されたソー
スドライバ及びゲートドライバと、上記各ドライバ及び
そのタイミングを制御するコントローラに必要な電圧を
供給する電源回路を備え、前記液晶パネルの隣接するソ
ース配線に接続される薄膜トランジスタのゲート端子
を、隣接する互いに異なるゲート配線に接続するよう構
成し、入力される表示データは奇数(または偶数)番目の
ドットデータを１水平同期周期間遅延させてこれをソー
ス配線に電圧印加するように構成したものである。
は、基板上に形成された薄膜トランジスタと、前記薄膜
トランジスタに接続された画素電極と、ソース配線と、
ゲート配線を備えた液晶パネルを具備し、前記液晶パネ
ルのソース配線とゲート配線にそれぞれ接続されたソー
スドライバ及びゲートドライバと、上記各ドライバ及び
そのタイミングを制御するコントローラに必要な電圧を
供給する電源回路を備え、前記液晶パネルの隣接するソ
ース配線に接続される薄膜トランジスタのゲート端子
を、隣接する互いに異なるゲート配線に接続するよう構
成し、入力される表示データは奇数(または偶数)番目の
ドットデータを１水平同期周期間遅延させてこれをソー
ス配線に電圧印加するように構成したものである。
【０００７】この発明によれば、隣接する画素毎に互い
に逆極性の電圧印加を可能としたことにより共通電極の
電位変動が抑えられ、表示ムラを低減した液晶表示装置
が得られる。
に逆極性の電圧印加を可能としたことにより共通電極の
電位変動が抑えられ、表示ムラを低減した液晶表示装置
が得られる。
【０００８】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の液晶
表示装置の一実施の形態における構成を示すブロック図
であり、図中、11は液晶パネル、12は画素、13はＴＦ
Ｔ、14は補助容量である。なお、液晶パネル11は、対向
配置される一対の基板(図示省略)の一方に、画素12、Ｔ
ＦＴ13、補助容量14を形成し、他方の基板に共通電極
(図示省略)を形成して両基板間に液晶を充填したもので
ある。15はＴＦＴ13のゲート端子に接続されたゲート配
線Ｇn(図示の場合：ｎ＝０，１，２，３，４，５)を駆
動するゲートドライバ、16はＴＦＴ13のソース端子に接
続されたソース配線Ｓn(図示の場合：ｎ＝０，１，２，
３，４，５)を駆動するソースドライバ、17はゲートド
ライバ15とソースドライバ16を制御するタイミング信号
と表示データ信号を出力するコントローラ、18は液晶パ
ネル11及びコントローラ17の駆動に必要な駆動電圧を発
生させる電源回路である。
て、図面を参照しながら説明する。図１は本発明の液晶
表示装置の一実施の形態における構成を示すブロック図
であり、図中、11は液晶パネル、12は画素、13はＴＦ
Ｔ、14は補助容量である。なお、液晶パネル11は、対向
配置される一対の基板(図示省略)の一方に、画素12、Ｔ
ＦＴ13、補助容量14を形成し、他方の基板に共通電極
(図示省略)を形成して両基板間に液晶を充填したもので
ある。15はＴＦＴ13のゲート端子に接続されたゲート配
線Ｇn(図示の場合：ｎ＝０，１，２，３，４，５)を駆
動するゲートドライバ、16はＴＦＴ13のソース端子に接
続されたソース配線Ｓn(図示の場合：ｎ＝０，１，２，
３，４，５)を駆動するソースドライバ、17はゲートド
ライバ15とソースドライバ16を制御するタイミング信号
と表示データ信号を出力するコントローラ、18は液晶パ
ネル11及びコントローラ17の駆動に必要な駆動電圧を発
生させる電源回路である。
【０００９】次にその動作を説明する。コントローラ17
に入力されるデータ信号ＳDはクロック信号ＳCと同期信
号ＳSに従って取り込まれ、所定の処理が実行された
後、ソースドライバ16に出力される。一方コントローラ
17は同期信号に従ってゲートドライバ16に必要なタイミ
ング信号を発生し、これを受けたゲートドライバ16はゲ
ート配線Ｇnを順次選択し、選択されたゲート配線に接
続されているＴＦＴ13は順次オン状態となりソースドラ
イバ16からの出力データを液晶に書き込む。ここで、選
択されたゲート配線に接続されているＴＦＴ13は隣接す
る方向に千鳥状に配列されているため、ソースドライバ
16からの出力データは図２に示すタイミング図のように
なる。即ち、コントローラ17への入力信号が同図(a)に
示すように先頭のラインのデータが(1,1)(1,2)(1,3)(1,
j)以下(1,799)(1,800)と並んでおり、次のラインのデー
タが(2,1)(2,2)(2,3)(2,j)以下(2,799)(2,800)と並んで
いるとすれば、ソースドライバ16からの出力データは同
図(b)に示すように先頭のラインは偶数番目のデータ(1,
2)(1,2n)以下(1,800)のみ、次のラインでは前のライン
から遅延された奇数番目のデータ(1,1)(1,2n-1)以下(1,
799)とこの次のラインの偶数番目のデータが加えられ、
(1,1)(2,2)(1,3)(2,4)以下(1,2n-1)(2,2n)(1,799)(2,80
0)のように隣接するデータが１ラインずつずれた形とな
って出力されるようにデータの並べ替えが行われる。
に入力されるデータ信号ＳDはクロック信号ＳCと同期信
号ＳSに従って取り込まれ、所定の処理が実行された
後、ソースドライバ16に出力される。一方コントローラ
17は同期信号に従ってゲートドライバ16に必要なタイミ
ング信号を発生し、これを受けたゲートドライバ16はゲ
ート配線Ｇnを順次選択し、選択されたゲート配線に接
続されているＴＦＴ13は順次オン状態となりソースドラ
イバ16からの出力データを液晶に書き込む。ここで、選
択されたゲート配線に接続されているＴＦＴ13は隣接す
る方向に千鳥状に配列されているため、ソースドライバ
16からの出力データは図２に示すタイミング図のように
なる。即ち、コントローラ17への入力信号が同図(a)に
示すように先頭のラインのデータが(1,1)(1,2)(1,3)(1,
j)以下(1,799)(1,800)と並んでおり、次のラインのデー
タが(2,1)(2,2)(2,3)(2,j)以下(2,799)(2,800)と並んで
いるとすれば、ソースドライバ16からの出力データは同
図(b)に示すように先頭のラインは偶数番目のデータ(1,
2)(1,2n)以下(1,800)のみ、次のラインでは前のライン
から遅延された奇数番目のデータ(1,1)(1,2n-1)以下(1,
799)とこの次のラインの偶数番目のデータが加えられ、
(1,1)(2,2)(1,3)(2,4)以下(1,2n-1)(2,2n)(1,799)(2,80
0)のように隣接するデータが１ラインずつずれた形とな
って出力されるようにデータの並べ替えが行われる。
【００１０】このデータの並べ替えは、コントローラ17
に内蔵されたラインメモリ(図示省略)によって行われ、
既に記憶されているデータを奇数番目のデータとして読
み出し、逐次コントローラ17に入力されてくるデータの
奇数番目のデータのみを記憶して行き、コントローラ17
に入力されてくる偶数番目のデータと前記読み出された
奇数番目のデータを１ライン遅延した形で順番に並べて
出力し、ソースドライバ16へ転送する。なお、前記の奇
数番目のデータの遅延に対応して、同時に出力される表
示データは予め１ライン毎にこれに合わせて並べ替えら
れているので奇数番目のデータを遅延させても表示がず
れることはなく、ソースドライバ16には図２(b)の転送
データのように液晶パネル11の画素配列に対応したデー
タが転送される。
に内蔵されたラインメモリ(図示省略)によって行われ、
既に記憶されているデータを奇数番目のデータとして読
み出し、逐次コントローラ17に入力されてくるデータの
奇数番目のデータのみを記憶して行き、コントローラ17
に入力されてくる偶数番目のデータと前記読み出された
奇数番目のデータを１ライン遅延した形で順番に並べて
出力し、ソースドライバ16へ転送する。なお、前記の奇
数番目のデータの遅延に対応して、同時に出力される表
示データは予め１ライン毎にこれに合わせて並べ替えら
れているので奇数番目のデータを遅延させても表示がず
れることはなく、ソースドライバ16には図２(b)の転送
データのように液晶パネル11の画素配列に対応したデー
タが転送される。
【００１１】このデータ信号の並べ替えは、ラインメモ
リによる上記の手段以外にソースドライブ手段を一部変
更することによっても実施することができ、以下これに
ついて図３及び図４を参照して説明する。図３はこのデ
ータの並べ替えをするソースドライブ手段の一例を示す
ソースドライバの構成を示すブロック図であり、図中31
はデータを取り込むシフトレジスタ、32は奇数番目のデ
ータを一時記憶する第１ラッチ、33は出力データを１ラ
イン期間保持するために出力データを記憶する第２ラッ
チ、34はディジタルデータをアナログ電圧に変換するＤ
／Ａ変換部、Ｓn(図示の場合：ｎ＝０，１，２，３，30
0)は接続されるソース配線、35はシフトレジスタ31、第
１ラッチ32、第２ラッチ33、Ｄ／Ａ変換部34を制御する
タイミング制御部である。
リによる上記の手段以外にソースドライブ手段を一部変
更することによっても実施することができ、以下これに
ついて図３及び図４を参照して説明する。図３はこのデ
ータの並べ替えをするソースドライブ手段の一例を示す
ソースドライバの構成を示すブロック図であり、図中31
はデータを取り込むシフトレジスタ、32は奇数番目のデ
ータを一時記憶する第１ラッチ、33は出力データを１ラ
イン期間保持するために出力データを記憶する第２ラッ
チ、34はディジタルデータをアナログ電圧に変換するＤ
／Ａ変換部、Ｓn(図示の場合：ｎ＝０，１，２，３，30
0)は接続されるソース配線、35はシフトレジスタ31、第
１ラッチ32、第２ラッチ33、Ｄ／Ａ変換部34を制御する
タイミング制御部である。
【００１２】次にその動作を説明する。シフトレジスタ
31、第１ラッチ32、第２ラッチ33のデータの並び方は図
４に示すタイミング図のようになる。即ち、シフトレジ
スタ31への入力データは同図(a)に示すように、先頭の
ラインのデータが(1,1)(1,2)(1,3)(1,4)と並び、次のラ
インのデータが(2,1)(2,2)(2,3)(2,4)、以下(3,1)(3,2)
(3,3)、(4,1)(4,2)と並んでいるとすれば、シフトレジ
スタ31はこれを一時記憶し、１ラインのデータ転送が完
了すると、奇数番目のデータをシフトレジスタ31から取
り込んでいる第１ラッチ32におけるデータの並び方はこ
の奇数番目のデータのみが連続した同図(b)に示すよう
なデータの並びになっている。ここで次の水平同期信号
のタイミングで第２ラッチ33は、奇数番目のデータを第
１ラッチ32から、偶数番目のデータをシフトレジスタ31
から取り込んで、同図(c)に示すデータ並び、即ち、隣
接するデータが１ラインずつずれた形に変換する。この
直後に第１ラッチ32は奇数番目のデータをシフトレジス
タ31から取り込んで一時記憶する。この動作を水平同期
周期毎に繰り返すことにより、奇数番目のデータのみが
１ライン分遅延されることになる。このようにして第２
ラッチ33に格納されたデータは、Ｄ／Ａ変換部34でアナ
ログ電圧に変換され、それぞれに対応するソース配線Ｓ
nに印加されるが、その電圧極性は隣接するソース配
線、例えばＳ1、Ｓ2同士で対向共通電極の電位に対して
互いに逆極性となる電圧が印加されるので、共通電極が
受ける電圧変動は隣接するソース配線毎に逆極性となり
キャンセルし合うため、対向共通電極の電位変動は極め
て小さくなり、クロストークと呼ばれる表示パターンに
依存した表示ムラを大幅に低減することができる。な
お、この電圧極性は１ライン毎に反転して出力され、か
つ、１フレーム毎にそれぞれ逆極性に反転されるので、
各画素はフレーム周期で交流化されることになる。
31、第１ラッチ32、第２ラッチ33のデータの並び方は図
４に示すタイミング図のようになる。即ち、シフトレジ
スタ31への入力データは同図(a)に示すように、先頭の
ラインのデータが(1,1)(1,2)(1,3)(1,4)と並び、次のラ
インのデータが(2,1)(2,2)(2,3)(2,4)、以下(3,1)(3,2)
(3,3)、(4,1)(4,2)と並んでいるとすれば、シフトレジ
スタ31はこれを一時記憶し、１ラインのデータ転送が完
了すると、奇数番目のデータをシフトレジスタ31から取
り込んでいる第１ラッチ32におけるデータの並び方はこ
の奇数番目のデータのみが連続した同図(b)に示すよう
なデータの並びになっている。ここで次の水平同期信号
のタイミングで第２ラッチ33は、奇数番目のデータを第
１ラッチ32から、偶数番目のデータをシフトレジスタ31
から取り込んで、同図(c)に示すデータ並び、即ち、隣
接するデータが１ラインずつずれた形に変換する。この
直後に第１ラッチ32は奇数番目のデータをシフトレジス
タ31から取り込んで一時記憶する。この動作を水平同期
周期毎に繰り返すことにより、奇数番目のデータのみが
１ライン分遅延されることになる。このようにして第２
ラッチ33に格納されたデータは、Ｄ／Ａ変換部34でアナ
ログ電圧に変換され、それぞれに対応するソース配線Ｓ
nに印加されるが、その電圧極性は隣接するソース配
線、例えばＳ1、Ｓ2同士で対向共通電極の電位に対して
互いに逆極性となる電圧が印加されるので、共通電極が
受ける電圧変動は隣接するソース配線毎に逆極性となり
キャンセルし合うため、対向共通電極の電位変動は極め
て小さくなり、クロストークと呼ばれる表示パターンに
依存した表示ムラを大幅に低減することができる。な
お、この電圧極性は１ライン毎に反転して出力され、か
つ、１フレーム毎にそれぞれ逆極性に反転されるので、
各画素はフレーム周期で交流化されることになる。
【００１３】このように、本実施の形態によれば、表示
パターンに依存した表示ムラを大幅に低減することがで
きることは勿論、各画素に対して接続される補助容量は
千鳥状に配列され、異なるゲート配線に接続されている
ため、隣接する補助容量に対してゲート配線から異なる
電圧を印加でき、隣接する画素に対して異なるバイアス
電圧を与えるように駆動することが可能となり、例え
ば、隣接する画素に逆極性の電圧を印加する場合、それ
ぞれの画素に逆極性のバイアス電圧を対応するゲート配
線から印加することができるため、ソース配線に印加す
る電圧値を半分程度に低減させることができる。また、
補助容量の配置が画素レイアウト上最適位置に置くこと
が可能となるので、配線領域を最小限に抑え、画素の開
口率を大幅に向上させることができる。
パターンに依存した表示ムラを大幅に低減することがで
きることは勿論、各画素に対して接続される補助容量は
千鳥状に配列され、異なるゲート配線に接続されている
ため、隣接する補助容量に対してゲート配線から異なる
電圧を印加でき、隣接する画素に対して異なるバイアス
電圧を与えるように駆動することが可能となり、例え
ば、隣接する画素に逆極性の電圧を印加する場合、それ
ぞれの画素に逆極性のバイアス電圧を対応するゲート配
線から印加することができるため、ソース配線に印加す
る電圧値を半分程度に低減させることができる。また、
補助容量の配置が画素レイアウト上最適位置に置くこと
が可能となるので、配線領域を最小限に抑え、画素の開
口率を大幅に向上させることができる。
【００１４】なお、液晶パネルの構成は図１に示したも
のに限らず、例えば前記の対向共通電極を使用せずに、
共通電極として画素と同一の基板上に配置した線状の電
極を用い、画素の形状を、この線状の電極とＴＦＴに接
続される画素の電極とが前記同一基板上において櫛形状
になるように構成し、両電極間の水平電界によって、こ
れら電極間に介在する液晶に電圧を印加するようにして
もよく、このようにすると、液晶表示画面特有の視野角
依存性がなくなり、広視野角の液晶表示装置を明るい表
示画面で実現することができる。また、ＴＦＴ及び画素
電極に対するソース配線とゲート配線の結線関係は千鳥
状にさえなっていればよく、図示のものに限定されるも
のではない。更に、図３に示したソースドライバの構成
もこれに限らず、一時記憶回路を用いて奇数番目或いは
偶数番目のデータを遅延させてデータの並べ替えを行え
るものであればよく、また、シフトレジスタは直接デー
タを入力できる構成ではなく、ラッチ(フリップフロッ
プ)と組み合わせた構成であってもよい。更にまた、Ｄ
／Ａ変換部もディジタルデータをこれと対応したアナロ
グ電圧に変換できるものであればよく、抵抗や容量を用
いたＤ／Ａ変換回路や、スイッチを用いた電圧選択方式
のＤ／Ａ変換回路等を用いることができる。
のに限らず、例えば前記の対向共通電極を使用せずに、
共通電極として画素と同一の基板上に配置した線状の電
極を用い、画素の形状を、この線状の電極とＴＦＴに接
続される画素の電極とが前記同一基板上において櫛形状
になるように構成し、両電極間の水平電界によって、こ
れら電極間に介在する液晶に電圧を印加するようにして
もよく、このようにすると、液晶表示画面特有の視野角
依存性がなくなり、広視野角の液晶表示装置を明るい表
示画面で実現することができる。また、ＴＦＴ及び画素
電極に対するソース配線とゲート配線の結線関係は千鳥
状にさえなっていればよく、図示のものに限定されるも
のではない。更に、図３に示したソースドライバの構成
もこれに限らず、一時記憶回路を用いて奇数番目或いは
偶数番目のデータを遅延させてデータの並べ替えを行え
るものであればよく、また、シフトレジスタは直接デー
タを入力できる構成ではなく、ラッチ(フリップフロッ
プ)と組み合わせた構成であってもよい。更にまた、Ｄ
／Ａ変換部もディジタルデータをこれと対応したアナロ
グ電圧に変換できるものであればよく、抵抗や容量を用
いたＤ／Ａ変換回路や、スイッチを用いた電圧選択方式
のＤ／Ａ変換回路等を用いることができる。
【００１５】
【発明の効果】以上のように本発明によれば、ソース配
線に印加される電圧極性は隣接するソース配線同士で共
通電極の電位に対して互いに逆極性となる電圧が印加さ
れ、その電圧変動は隣接するソース配線同士でキャンセ
ルし合うので、これらソース配線と容量結合されている
共通電極の電位変動は極めて小さくなり、クロストーク
と呼ばれる表示パターンに依存した表示ムラを大幅に低
減することができるという有利な効果が得られる。
線に印加される電圧極性は隣接するソース配線同士で共
通電極の電位に対して互いに逆極性となる電圧が印加さ
れ、その電圧変動は隣接するソース配線同士でキャンセ
ルし合うので、これらソース配線と容量結合されている
共通電極の電位変動は極めて小さくなり、クロストーク
と呼ばれる表示パターンに依存した表示ムラを大幅に低
減することができるという有利な効果が得られる。
【図１】本発明の液晶表示装置の一実施の形態における
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の液晶表示装置の一実施の形態における
動作タイミング図である。
動作タイミング図である。
【図３】本発明の液晶表示装置の一実施の形態における
データの並べ替えを行うためのソースドライバの構成を
示すブロック図である。
データの並べ替えを行うためのソースドライバの構成を
示すブロック図である。
【図４】本発明の液晶表示装置の一実施の形態における
データの並べ替えを図３に示すソースドライバで行った
場合の動作タイミング図である。
データの並べ替えを図３に示すソースドライバで行った
場合の動作タイミング図である。
【図５】従来の液晶表示装置の構成の一例を示すブロッ
ク図である。
ク図である。
11…液晶パネル、 12…画素、 13…ＴＦＴ、 14…補
助容量、 15…ゲートドライバ、 16…ソースドライ
バ、 17…コントローラ、 18…電源回路。
助容量、 15…ゲートドライバ、 16…ソースドライ
バ、 17…コントローラ、 18…電源回路。
Claims (6)
- 【請求項１】 基板上に形成された薄膜トランジスタ
と、前記薄膜トランジスタに接続された画素電極と、ソ
ース配線と、ゲート配線を備えた液晶パネルを具備し、
前記液晶パネルのソース配線とゲート配線にそれぞれ接
続されたソースドライバ及びゲートドライバと、上記各
ドライバ及びそのタイミングを制御するコントローラに
必要な電圧を供給する電源回路を備え、前記液晶パネル
の隣接するソース配線に接続される薄膜トランジスタの
ゲート端子を、隣接する互いに異なるゲート配線に接続
するよう構成し、入力される表示データは奇数(または
偶数)番目のドットデータを１水平同期周期間遅延させ
てこれをソース配線に電圧印加するように構成したこと
を特徴とする液晶表示装置。 - 【請求項２】 コントローラは、少なくとも１／２行分
のデータを記憶できる一時記憶回路を具備し、入力され
て来る表示データの内、奇数(または偶数)番目のデータ
を前記一時記憶回路により１水平同期周期間遅延させ、
遅延されない偶数(または奇数)番目の表示データと前記
遅延された奇数(または偶数)番目の表示データとを合わ
せて連続した表示データに変換すると共に、この変換後
の表示データをソースドライバに出力することを特徴と
する請求項１記載の液晶表示装置。 - 【請求項３】 ソースドライバは、少なくとも１／２行
分のデータを記憶できる一時記憶回路を具備し、入力さ
れて来る表示データの内、奇数(または偶数)番目のデー
タを前記一時記憶回路により１水平同期周期間遅延さ
せ、遅延されない偶数(または奇数)番目の表示データと
前記遅延された奇数(または偶数)番目の表示データとを
合わせて連続した表示データに変換し、この変換後の表
示データに対応したソース電圧を出力することを特徴と
する請求項１記載の液晶表示装置。 - 【請求項４】 画素電極は、画素電極が形成された基板
と所定の間隙を保って保持される対向基板に形成された
共通電極に対して構成される画素容量と、前記画素電極
に隣接するゲート配線の内、前記画素電極に接続される
薄膜トランジスタが接続されるゲート配線とは異なるゲ
ート配線に対して、前記画素容量と電気的に並列となる
ように接続した補助容量を有することを特徴とする請求
項１乃至請求項３のいずれか１項に記載の液晶表示装
置。 - 【請求項５】 液晶パネルは、画素電極が同一基板上に
おいて共通電極と櫛形状に配置され、前記画素電極と共
通電極との間に生じる基板面に対して水平方向の電界に
よって液晶に電圧を印加するように構成したことを特徴
とする請求項１乃至請求項３のいずれか１項に記載の液
晶表示装置。 - 【請求項６】 同一の表示データを表示した場合の互い
に隣接するソース配線に印加される電圧は、共通電極の
電位に対して互いに逆極性となる電圧であり、１水平同
期周期毎にその極性が反転するよう構成したことを特徴
とする請求項１乃至請求項５のいずれか１項に記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30916696A JPH10149141A (ja) | 1996-11-20 | 1996-11-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30916696A JPH10149141A (ja) | 1996-11-20 | 1996-11-20 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149141A true JPH10149141A (ja) | 1998-06-02 |
Family
ID=17989736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30916696A Pending JPH10149141A (ja) | 1996-11-20 | 1996-11-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149141A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110379382A (zh) * | 2019-06-06 | 2019-10-25 | 惠科股份有限公司 | 一种显示面板及其驱动方法和显示装置 |
-
1996
- 1996-11-20 JP JP30916696A patent/JPH10149141A/ja active Pending
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