JP2815102B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JP2815102B2 JP2815102B2 JP22763992A JP22763992A JP2815102B2 JP 2815102 B2 JP2815102 B2 JP 2815102B2 JP 22763992 A JP22763992 A JP 22763992A JP 22763992 A JP22763992 A JP 22763992A JP 2815102 B2 JP2815102 B2 JP 2815102B2
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Description
【０００１】
【産業上の利用分野】本発明は、特に多結晶シリコン
（以下、「ポリシリコン」と呼ぶ）等で駆動回路が構成
された駆動回路内臓型のアクティブマトリクス型液晶表
示装置に関する。
（以下、「ポリシリコン」と呼ぶ）等で駆動回路が構成
された駆動回路内臓型のアクティブマトリクス型液晶表
示装置に関する。
【０００２】
【従来の技術】駆動回路一体型のアクティブマトリクス
型液晶表示装置においては、ガラスや石英等の透明絶縁
性基板上に、表示部と一体化してソースドライバーやゲ
ートドライバー等の駆動回路を構成する必要があり、通
常、ポリシリコンの薄膜ＭＯＳトランジスタ（以下、
「ポリシリコンＴＦＴ」と呼ぶ）で駆動回路を構成す
る。しかし、単結晶シリコンを用いた駆動回路と比較し
て、ポリシリコンＴＦＴは動作スピードが非常に遅いと
いう欠点がある。特に、表示部のソースバスラインを駆
動するためのソースドライバーにおいては、大画面・大
容量の表示を行う場合、ソースドライバーを構成するシ
フトレジスタの動作スピードが不足するので、ポリシリ
コンＴＦＴで構成したシフトレジスタの動作スピードを
越えない範囲で駆動する方法が、種々検討されている。
型液晶表示装置においては、ガラスや石英等の透明絶縁
性基板上に、表示部と一体化してソースドライバーやゲ
ートドライバー等の駆動回路を構成する必要があり、通
常、ポリシリコンの薄膜ＭＯＳトランジスタ（以下、
「ポリシリコンＴＦＴ」と呼ぶ）で駆動回路を構成す
る。しかし、単結晶シリコンを用いた駆動回路と比較し
て、ポリシリコンＴＦＴは動作スピードが非常に遅いと
いう欠点がある。特に、表示部のソースバスラインを駆
動するためのソースドライバーにおいては、大画面・大
容量の表示を行う場合、ソースドライバーを構成するシ
フトレジスタの動作スピードが不足するので、ポリシリ
コンＴＦＴで構成したシフトレジスタの動作スピードを
越えない範囲で駆動する方法が、種々検討されている。
【０００３】図５に、シフトレジスタに要求される動作
スピードを低減させる方法の一例である２系統のシフト
レジスタを用いる駆動回路内臓型のアクティブマトリク
ス型液晶表示装置を示す。図５に基づいて、従来の駆動
回路内臓型のアクティブマトリクス型液晶表示装置の構
造を説明する。
スピードを低減させる方法の一例である２系統のシフト
レジスタを用いる駆動回路内臓型のアクティブマトリク
ス型液晶表示装置を示す。図５に基づいて、従来の駆動
回路内臓型のアクティブマトリクス型液晶表示装置の構
造を説明する。
【０００４】図示するように、この液晶表示装置は透明
絶縁性基板１０１上に、ソースバスラインＳ11〜Ｓ1Nと
ゲートバスラインＧ11〜Ｇ1Mとが縦横に配線され表示部
１０２を構成している。表示部１０２が形成されている
基板１０１上で、ソースバスラインＳ11〜Ｓ1Nの一端に
は、ソースバスラインＳ11〜Ｓ1Nを駆動するためのソー
スドライバー１０３が形成され、ゲートバスラインＧ11
〜Ｇ1Mの一端には、ゲートバスラインＧ11〜Ｇ1Mを駆動
するためのゲートドライバー１０４が形成されている。
絶縁性基板１０１上に、ソースバスラインＳ11〜Ｓ1Nと
ゲートバスラインＧ11〜Ｇ1Mとが縦横に配線され表示部
１０２を構成している。表示部１０２が形成されている
基板１０１上で、ソースバスラインＳ11〜Ｓ1Nの一端に
は、ソースバスラインＳ11〜Ｓ1Nを駆動するためのソー
スドライバー１０３が形成され、ゲートバスラインＧ11
〜Ｇ1Mの一端には、ゲートバスラインＧ11〜Ｇ1Mを駆動
するためのゲートドライバー１０４が形成されている。
【０００５】表示部１０２において、ソースバスライン
Ｓ1n（１≦ｎ≦Ｎ）とゲートバスラインＧ1m（１≦ｍ≦
Ｍ）とで囲まれた部分が表示の一単位である絵素１２０
となる。
Ｓ1n（１≦ｎ≦Ｎ）とゲートバスラインＧ1m（１≦ｍ≦
Ｍ）とで囲まれた部分が表示の一単位である絵素１２０
となる。
【０００６】図６に、１つの絵素１２０の一例の等価回
路を示す。図示するように、絵素１２０は、ソースバス
ラインＳ1nとゲートバスラインＧ1mとの交点に形成され
たスイッチング素子として機能する薄膜トランジスタ１
２０ａと、ソースバスラインＳ1nから印加されるビデオ
信号電位Ｄ11、Ｄ12、…を印加し液晶容量を駆動する絵
素電極１２０ｂと、絵素電極１２０ｂと並列に設けられ
た電荷保持用容量１２０ｃとから構成される。
路を示す。図示するように、絵素１２０は、ソースバス
ラインＳ1nとゲートバスラインＧ1mとの交点に形成され
たスイッチング素子として機能する薄膜トランジスタ１
２０ａと、ソースバスラインＳ1nから印加されるビデオ
信号電位Ｄ11、Ｄ12、…を印加し液晶容量を駆動する絵
素電極１２０ｂと、絵素電極１２０ｂと並列に設けられ
た電荷保持用容量１２０ｃとから構成される。
【０００７】ソースドライバー１０３は、図５に示すよ
うに、ソースバスラインＳ11〜Ｓ1Nに印加する原信号で
あるビデオ信号（以下、「原ビデオ信号」と呼ぶ）Ｖid
eoを入力するためのビデオ信号ライン１３１と、ビデオ
信号ライン１３１と各ソースバスラインＳ11〜Ｓ1Nとの
間に形成されたアナログスイッチ１３２及びサンプリン
グコンデンサ１３３と、アナログスイッチ１３２の動作
を制御する２系統のシフトレジスタＳＲＡ１及びＳＲＢ
１とで構成されている。アナログスイッチ１３２は、ビ
デオ信号ライン１３１からのビデオ信号Ｖideoをサンプ
リングするためのものである。サンプリングコンデンサ
１３３は、サンプリングしたビデオ信号電位Ｄ11、Ｄ
12、…をソースバスラインＳ11〜Ｓ1Nと共通電極１３４
との間に保持するためのものである。シフトレジスタＳ
ＲＡ１は、奇数番目のソースバスラインＳ11〜Ｓ1Nー1に
接続されており、シフトレジスタＳＲＢ１は、偶数番目
のソースバスラインＳ12〜Ｓ1Nに接続されている。各系
統のシフトレジスタＳＲＡ１、ＳＲＢ１の出力は、ソー
スバスラインＳ11〜Ｓ1N１本毎に対応するアナログスイ
ッチ１３２の動作（開閉）を制御している。以上のソー
スドライバー１０３を構成する各部がポリシリコン薄膜
等で同一基板１０１上に形成されている。
うに、ソースバスラインＳ11〜Ｓ1Nに印加する原信号で
あるビデオ信号（以下、「原ビデオ信号」と呼ぶ）Ｖid
eoを入力するためのビデオ信号ライン１３１と、ビデオ
信号ライン１３１と各ソースバスラインＳ11〜Ｓ1Nとの
間に形成されたアナログスイッチ１３２及びサンプリン
グコンデンサ１３３と、アナログスイッチ１３２の動作
を制御する２系統のシフトレジスタＳＲＡ１及びＳＲＢ
１とで構成されている。アナログスイッチ１３２は、ビ
デオ信号ライン１３１からのビデオ信号Ｖideoをサンプ
リングするためのものである。サンプリングコンデンサ
１３３は、サンプリングしたビデオ信号電位Ｄ11、Ｄ
12、…をソースバスラインＳ11〜Ｓ1Nと共通電極１３４
との間に保持するためのものである。シフトレジスタＳ
ＲＡ１は、奇数番目のソースバスラインＳ11〜Ｓ1Nー1に
接続されており、シフトレジスタＳＲＢ１は、偶数番目
のソースバスラインＳ12〜Ｓ1Nに接続されている。各系
統のシフトレジスタＳＲＡ１、ＳＲＢ１の出力は、ソー
スバスラインＳ11〜Ｓ1N１本毎に対応するアナログスイ
ッチ１３２の動作（開閉）を制御している。以上のソー
スドライバー１０３を構成する各部がポリシリコン薄膜
等で同一基板１０１上に形成されている。
【０００８】図７に、図５に示すソースドライバー１０
３の駆動時におけるタイミングチャートを示す。図５及
び図７に基づいて、ソースドライバー１０３の動作を説
明する。
３の駆動時におけるタイミングチャートを示す。図５及
び図７に基づいて、ソースドライバー１０３の動作を説
明する。
【０００９】２系統のシフトレジスタＳＲＡ１、ＳＲＢ
１の起動は、図７に示すスタート信号ＳＰ1で制御され
る。シフトレジスタＳＲＡ１はクロック信号ΦＡ1、Φ
ＡBar1により制御され、シフトレジスタＳＲＢ１はクロ
ック信号ΦＢ1、ΦＢBar1で制御される。クロック信号
ΦＡ1とクロック信号ΦＢ1とには、１／４周期分（サン
プリング期間ｔ0）だけ位相がずれた信号が入力され
る。これらのクロック信号ΦＡ1、ΦＡBar1、ΦＢ1、Φ
ＢBar1により、２系統のシフトレジスタＳＲＡ１、ＳＲ
Ｂ１は、例えば、図７に示すＳＲＡ11とＳＲＢ11とに見
られるように、それぞれサンプリング期間ｔ0だけ位相
のずれた波形を順次アナログスイッチ１３２へ出力す
る。アナログスイッチ１３２は、シフトレジスタＳＲＡ
１、ＳＲＢ１の出力がハイレベルの期間に導通するよう
になっており、これらのシフトレジスタＳＲＡ１、ＳＲ
Ｂ１の出力によりアナログスイッチ１３２が４ｔ0の期
間導通する。アナログスイッチ１３２が導通している期
間に、サンプリングコンデンサ１３３に原ビデオ信号Ｖ
ideoをサンプリングし、ソースバスラインＳ11〜Ｓ1Nを
順次駆動する。ここで、アナログスイッチ１３２は４ｔ
0の期間導通しているが、１本前のソースバスラインＳ1
1〜Ｓ1Nに接続されているアナログスイッチ１３２と３
ｔ0の期間は重なって導通しているため、結果的には最
後の期間ｔ0（１本前のソースバスラインＳ11〜Ｓ1Nと
重なりのない期間）の間にサンプリングされた原ビデオ
信号Ｖideoが、サンプリングコンデンサ１３３にサンプ
リングされることになる。つまり、２系統のシフトレジ
スタＳＲＡ１、ＳＲＢ１を並列駆動することにより、サ
ンプリング期間ｔ0ずつずれた原ビデオ信号Ｖideoがサ
ンプリングコンデンサ１３３に順次サンプリングされ、
サンプリングされたビデオ信号電位Ｄ11、Ｄ12、…を、
それぞれ対応するソースバスラインＳ11〜Ｓ1Nに印加す
る。各シフトレジスタＳＲＡ１、ＳＲＢ１は、サンプリ
ング期間ｔ0の４倍の周期で駆動させるので、各シフト
レジスタＳＲＡ１、ＳＲＢ１の動作スピードを１／４に
低減することが出来る。
１の起動は、図７に示すスタート信号ＳＰ1で制御され
る。シフトレジスタＳＲＡ１はクロック信号ΦＡ1、Φ
ＡBar1により制御され、シフトレジスタＳＲＢ１はクロ
ック信号ΦＢ1、ΦＢBar1で制御される。クロック信号
ΦＡ1とクロック信号ΦＢ1とには、１／４周期分（サン
プリング期間ｔ0）だけ位相がずれた信号が入力され
る。これらのクロック信号ΦＡ1、ΦＡBar1、ΦＢ1、Φ
ＢBar1により、２系統のシフトレジスタＳＲＡ１、ＳＲ
Ｂ１は、例えば、図７に示すＳＲＡ11とＳＲＢ11とに見
られるように、それぞれサンプリング期間ｔ0だけ位相
のずれた波形を順次アナログスイッチ１３２へ出力す
る。アナログスイッチ１３２は、シフトレジスタＳＲＡ
１、ＳＲＢ１の出力がハイレベルの期間に導通するよう
になっており、これらのシフトレジスタＳＲＡ１、ＳＲ
Ｂ１の出力によりアナログスイッチ１３２が４ｔ0の期
間導通する。アナログスイッチ１３２が導通している期
間に、サンプリングコンデンサ１３３に原ビデオ信号Ｖ
ideoをサンプリングし、ソースバスラインＳ11〜Ｓ1Nを
順次駆動する。ここで、アナログスイッチ１３２は４ｔ
0の期間導通しているが、１本前のソースバスラインＳ1
1〜Ｓ1Nに接続されているアナログスイッチ１３２と３
ｔ0の期間は重なって導通しているため、結果的には最
後の期間ｔ0（１本前のソースバスラインＳ11〜Ｓ1Nと
重なりのない期間）の間にサンプリングされた原ビデオ
信号Ｖideoが、サンプリングコンデンサ１３３にサンプ
リングされることになる。つまり、２系統のシフトレジ
スタＳＲＡ１、ＳＲＢ１を並列駆動することにより、サ
ンプリング期間ｔ0ずつずれた原ビデオ信号Ｖideoがサ
ンプリングコンデンサ１３３に順次サンプリングされ、
サンプリングされたビデオ信号電位Ｄ11、Ｄ12、…を、
それぞれ対応するソースバスラインＳ11〜Ｓ1Nに印加す
る。各シフトレジスタＳＲＡ１、ＳＲＢ１は、サンプリ
ング期間ｔ0の４倍の周期で駆動させるので、各シフト
レジスタＳＲＡ１、ＳＲＢ１の動作スピードを１／４に
低減することが出来る。
【００１０】上記駆動回路一体型のアクティブマトリク
ス型液晶表示装置は、２系統のシフトレジスタを並列駆
動させる場合であるが、Ｋ（Ｋは整数）系統のシフトレ
ジスタを並列駆動される場合は、シフトレジスタの動作
スピードを１／２Ｋに低減できる。
ス型液晶表示装置は、２系統のシフトレジスタを並列駆
動させる場合であるが、Ｋ（Ｋは整数）系統のシフトレ
ジスタを並列駆動される場合は、シフトレジスタの動作
スピードを１／２Ｋに低減できる。
【００１１】
【発明が解決しようとする課題】上述のように、複数系
統のシフトレジスタを並列駆動することで、シフトレジ
スタの動作スピードを低減することはできるが、原ビデ
オ信号Ｖideoをサンプリングする真のサンプリング期間
ｔ0には変化がない。その結果、大容量・大画面の液晶
表示装置を駆動する場合においては、十分なサンプリン
グ期間ｔ0をとるために、アナログスイッチに高速動作
が要求され、かつ、サンプリング期間ｔ0の不足により
表示画面の解像度が低下、コントラストの低下及び表示
ムラ等の表示品位の劣化の問題が生じる。
統のシフトレジスタを並列駆動することで、シフトレジ
スタの動作スピードを低減することはできるが、原ビデ
オ信号Ｖideoをサンプリングする真のサンプリング期間
ｔ0には変化がない。その結果、大容量・大画面の液晶
表示装置を駆動する場合においては、十分なサンプリン
グ期間ｔ0をとるために、アナログスイッチに高速動作
が要求され、かつ、サンプリング期間ｔ0の不足により
表示画面の解像度が低下、コントラストの低下及び表示
ムラ等の表示品位の劣化の問題が生じる。
【００１２】また、複数系統のシフトレジスタを並列駆
動しても、シフトレジスタの総出力本数は、ソースバス
ラインの本数だけ必要であり、シフトレジスタの並列駆
動の本数の増加に伴い、入力信号線（クロック信号ΦＡ
1、ΦＡBar1など）等の配線数が増加すると共に、シフ
トレジスタ部分の面積が増加して歩留まりが低下すると
いう問題がある。
動しても、シフトレジスタの総出力本数は、ソースバス
ラインの本数だけ必要であり、シフトレジスタの並列駆
動の本数の増加に伴い、入力信号線（クロック信号ΦＡ
1、ΦＡBar1など）等の配線数が増加すると共に、シフ
トレジスタ部分の面積が増加して歩留まりが低下すると
いう問題がある。
【００１３】本発明は、上記従来技術の問題を解決すべ
くなされたものであり、シフトレジスタの動作スピード
を低減させ、且つビデオ信号のサンプリング期間を十分
長く取ることにより、画質の向上を図ることができるの
みならず、シフトレジスタの出力本数（シフトレジスタ
を構成するトランジスタ数）及び配線数を低減させ、シ
フトレジスタの占める面積を縮小化することによって、
歩留り良く、大容量・大画面の表示を可能にするアクテ
ィブマトリクス型液晶表示装置を提供することを目的と
する。
くなされたものであり、シフトレジスタの動作スピード
を低減させ、且つビデオ信号のサンプリング期間を十分
長く取ることにより、画質の向上を図ることができるの
みならず、シフトレジスタの出力本数（シフトレジスタ
を構成するトランジスタ数）及び配線数を低減させ、シ
フトレジスタの占める面積を縮小化することによって、
歩留り良く、大容量・大画面の表示を可能にするアクテ
ィブマトリクス型液晶表示装置を提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は、基板上に複数のゲートバスラ
インと複数のソースバスラインとが直交するように配設
され、隣合う２本の該ゲートバスラインと隣合う２本の
該ソースバスラインとで囲まれる領域に絵素が形成され
ており、該ゲートバスラインを駆動するゲートドライバ
ー及び該ソースバスラインを駆動するソースドライバー
が形成されたアクティブマトリクス型液晶表示装置にお
いて、該ソースバスラインに各々サンプルアンドホール
ド回路が形成されていると共に、各サンプルアンドホー
ルド回路が隣合うＬ（２以上の整数）個を１組とし、各
組における各々の該サンプルアンドホールド回路がＬ系
統のビデオ信号ラインの１つずつに順に接続され、且
つ、各サンプルアンドホールド回路に備わったスイッチ
手段を制御するシフトレジスタがＫ（２以上の整数）系
統設けられ、１組のスイッチ手段を１系統のシフトレジ
スタに対応させた状態で、隣合う各組のスイッチ手段が
別の系統のシフトレジスタにより駆動されるように該ソ
ースドライバーが構成され、該Ｌ系統のビデオ信号ライ
ンの各々に、有効水平走査期間を有効ソースバスライン
数で割ったサンプリング期間だけサンプリング位相をず
らして、該サンプリング期間のＬ倍の周期で原信号であ
るビデオ信号をサンプリングしたＬ種のビデオ信号を位
相を揃えて印加すると共に、該シフトレジスタに、各系
統毎に該サンプリング期間のＬ倍の期間がずれ、且つ該
サンプリング期間の２ＫＬ倍の周期のクロック信号が与
えられており、そのことによって、上記目的が達成され
る。
リクス型液晶表示装置は、基板上に複数のゲートバスラ
インと複数のソースバスラインとが直交するように配設
され、隣合う２本の該ゲートバスラインと隣合う２本の
該ソースバスラインとで囲まれる領域に絵素が形成され
ており、該ゲートバスラインを駆動するゲートドライバ
ー及び該ソースバスラインを駆動するソースドライバー
が形成されたアクティブマトリクス型液晶表示装置にお
いて、該ソースバスラインに各々サンプルアンドホール
ド回路が形成されていると共に、各サンプルアンドホー
ルド回路が隣合うＬ（２以上の整数）個を１組とし、各
組における各々の該サンプルアンドホールド回路がＬ系
統のビデオ信号ラインの１つずつに順に接続され、且
つ、各サンプルアンドホールド回路に備わったスイッチ
手段を制御するシフトレジスタがＫ（２以上の整数）系
統設けられ、１組のスイッチ手段を１系統のシフトレジ
スタに対応させた状態で、隣合う各組のスイッチ手段が
別の系統のシフトレジスタにより駆動されるように該ソ
ースドライバーが構成され、該Ｌ系統のビデオ信号ライ
ンの各々に、有効水平走査期間を有効ソースバスライン
数で割ったサンプリング期間だけサンプリング位相をず
らして、該サンプリング期間のＬ倍の周期で原信号であ
るビデオ信号をサンプリングしたＬ種のビデオ信号を位
相を揃えて印加すると共に、該シフトレジスタに、各系
統毎に該サンプリング期間のＬ倍の期間がずれ、且つ該
サンプリング期間の２ＫＬ倍の周期のクロック信号が与
えられており、そのことによって、上記目的が達成され
る。
【００１５】前記Ｌ種のビデオ信号間の出力信号レベル
差を検出し、該出力信号レベル差に基づくゲイン補正及
びオフセット補正を行う補正回路によって、該出力信号
レベル差をゲインが０．５％以下にし、且つオフセット
が２０ｍＶ以下としてもよい。
差を検出し、該出力信号レベル差に基づくゲイン補正及
びオフセット補正を行う補正回路によって、該出力信号
レベル差をゲインが０．５％以下にし、且つオフセット
が２０ｍＶ以下としてもよい。
【００１６】前記絵素が電荷保持用容量を備え、前記サ
ンプルアンドホールド回路の容量が該電荷保持用容量の
１０倍以上であってもよい。
ンプルアンドホールド回路の容量が該電荷保持用容量の
１０倍以上であってもよい。
【００１７】前記絵素を駆動するスイッチング素子とし
て薄膜トランジスタを備え、該薄膜トランジスタ、前記
ゲートドライバー及び前記ソースドライバーが多結晶シ
リコンからなっていてもよい。
て薄膜トランジスタを備え、該薄膜トランジスタ、前記
ゲートドライバー及び前記ソースドライバーが多結晶シ
リコンからなっていてもよい。
【００１８】
【作用】本発明においては、ソースバスラインを駆動す
るソースドライバーを構成するシフトレジスタをＫ系統
設け、かつ、各系統のシフトレジスタの１出力でＬ個の
スイッチ手段を同時に制御し、シフトレジスタの各系統
毎に、サンプリング期間のＬ倍の期間がずれ、且つサン
プリング期間の２ＫＬ倍の周期のクロック信号が与えら
れている。その結果、スイッチ手段を２ＫＬの期間だけ
導通状態にし、隣合うスイッチ手段の間で、導通期間が
サンプリング期間のＬ倍だけずれる。
るソースドライバーを構成するシフトレジスタをＫ系統
設け、かつ、各系統のシフトレジスタの１出力でＬ個の
スイッチ手段を同時に制御し、シフトレジスタの各系統
毎に、サンプリング期間のＬ倍の期間がずれ、且つサン
プリング期間の２ＫＬ倍の周期のクロック信号が与えら
れている。その結果、スイッチ手段を２ＫＬの期間だけ
導通状態にし、隣合うスイッチ手段の間で、導通期間が
サンプリング期間のＬ倍だけずれる。
【００１９】上記同時に制御されるＬ個のスイッチ手段
は、それぞれ異なったＬ系統のビデオ信号ラインに接続
されており、ビデオ信号ラインには、サンプリング期間
だけサンプリング位相をずらして、サンプリング期間の
Ｌ倍の周期で原ビデオ信号をサンプリングしたＬ種のビ
デオ信号を位相を揃えて印加する。その結果、原ビデオ
信号をサンプリング期間でサンプリングした信号がソー
スバスラインに印加される。
は、それぞれ異なったＬ系統のビデオ信号ラインに接続
されており、ビデオ信号ラインには、サンプリング期間
だけサンプリング位相をずらして、サンプリング期間の
Ｌ倍の周期で原ビデオ信号をサンプリングしたＬ種のビ
デオ信号を位相を揃えて印加する。その結果、原ビデオ
信号をサンプリング期間でサンプリングした信号がソー
スバスラインに印加される。
【００２０】
【実施例】本発明の実施例について以下に説明する。
【００２１】図１に、本発明の一実施例である２系統の
シフトレジスタを用いる駆動回路内臓型のアクティブマ
トリクス型液晶表示装置を示す。図１に基づいて、本実
施例の駆動回路内臓型のアクティブマトリクス型液晶表
示装置の構造を説明する。
シフトレジスタを用いる駆動回路内臓型のアクティブマ
トリクス型液晶表示装置を示す。図１に基づいて、本実
施例の駆動回路内臓型のアクティブマトリクス型液晶表
示装置の構造を説明する。
【００２２】図示するように、この液晶表示装置は透明
絶縁性基板１上に、ソースバスラインＳ1〜ＳNとゲート
バスラインＧ1〜ＧMとが縦横に配線され表示部２を構成
している。表示部２が形成されている基板１上で、ソー
スバスラインＳ1〜ＳNの一端には、ソースバスラインＳ
1〜ＳNを駆動するためのソースドライバー３が形成さ
れ、ゲートバスラインＧ1〜ＧMの一端には、ゲートバス
ラインＧ1〜ＧMを駆動するためのゲートドライバー４が
形成されている。
絶縁性基板１上に、ソースバスラインＳ1〜ＳNとゲート
バスラインＧ1〜ＧMとが縦横に配線され表示部２を構成
している。表示部２が形成されている基板１上で、ソー
スバスラインＳ1〜ＳNの一端には、ソースバスラインＳ
1〜ＳNを駆動するためのソースドライバー３が形成さ
れ、ゲートバスラインＧ1〜ＧMの一端には、ゲートバス
ラインＧ1〜ＧMを駆動するためのゲートドライバー４が
形成されている。
【００２３】表示部２において、ソースバスラインＳn
（１≦ｎ≦Ｎ）とゲートバスラインＧm（１≦ｍ≦Ｍ）
とで囲まれた部分が表示の一単位である絵素２０とな
る。絵素２０は、図６示す絵素と同様の構成をしてお
り、ソースバスラインＳnとゲートバスラインＧmとの交
点に形成されたスイッチング素子として機能する薄膜ト
ランジスタ２０ａと、ソースバスラインＳnから印加さ
れるビデオ信号電位Ｄ1、Ｄ2、…を印加し液晶容量を駆
動する絵素電極２０ｂと、絵素電極２０ｂと並列に設け
られた電荷保持用容量２０ｃとからなる。
（１≦ｎ≦Ｎ）とゲートバスラインＧm（１≦ｍ≦Ｍ）
とで囲まれた部分が表示の一単位である絵素２０とな
る。絵素２０は、図６示す絵素と同様の構成をしてお
り、ソースバスラインＳnとゲートバスラインＧmとの交
点に形成されたスイッチング素子として機能する薄膜ト
ランジスタ２０ａと、ソースバスラインＳnから印加さ
れるビデオ信号電位Ｄ1、Ｄ2、…を印加し液晶容量を駆
動する絵素電極２０ｂと、絵素電極２０ｂと並列に設け
られた電荷保持用容量２０ｃとからなる。
【００２４】ソースドライバー３は、図１に示すよう
に、ソースバスラインＳ1〜ＳNに印加するビデオ信号Ｖ
ideo１、Ｖideo２を入力するための２系統のビデオ信号
ライン３１ａ、３１ｂと、ビデオ信号ライン３１ａ、３
１ｂと各ソースバスラインＳ1〜ＳNとの間に形成された
アナログスイッチ３２及びサンプリングコンデンサ３３
からなるサンプルアンドホールド回路と、アナログスイ
ッチ３２の動作を制御する２系統のシフトレジスタＳＲ
Ａ及びＳＲＢとで構成されている。奇数番目のソースバ
スラインＳ1〜ＳNー1は、ビデオ信号ライン３１ａに接続
され、ビデオ信号Ｖideo１が印加される。偶数番目のソ
ースバスラインＳ2〜ＳNは、ビデオ信号ライン３１ｂに
接続され、ビデオ信号Ｖideo２が印加される。アナログ
スイッチ３２は、ビデオ信号ライン３１ａ、３１ｂから
のビデオ信号Ｖideo１、Ｖideo２をサンプリングするた
めのものである。サンプリングコンデンサ３３は、サン
プリングしたビデオ信号電位Ｄ1、Ｄ2、…をソースバス
ラインＳ1〜ＳNと共通電極３４との間に保持するための
ものである。２系統のシフトレジスタＳＲＡ、ＳＲＢ
は、２本ずつ交互にソースバスラインＳ1〜ＳNに接続さ
れている。各系統のシフトレジスタＳＲＡ、ＳＲＢの出
力は、それぞれ２本毎のソースバスラインＳ1〜ＳNに対
応するアナログスイッチ３２の動作（開閉）を制御して
いる。以上のソースドライバー３を構成する各部がポリ
シリコン薄膜等で同一基板１上に形成されている。
に、ソースバスラインＳ1〜ＳNに印加するビデオ信号Ｖ
ideo１、Ｖideo２を入力するための２系統のビデオ信号
ライン３１ａ、３１ｂと、ビデオ信号ライン３１ａ、３
１ｂと各ソースバスラインＳ1〜ＳNとの間に形成された
アナログスイッチ３２及びサンプリングコンデンサ３３
からなるサンプルアンドホールド回路と、アナログスイ
ッチ３２の動作を制御する２系統のシフトレジスタＳＲ
Ａ及びＳＲＢとで構成されている。奇数番目のソースバ
スラインＳ1〜ＳNー1は、ビデオ信号ライン３１ａに接続
され、ビデオ信号Ｖideo１が印加される。偶数番目のソ
ースバスラインＳ2〜ＳNは、ビデオ信号ライン３１ｂに
接続され、ビデオ信号Ｖideo２が印加される。アナログ
スイッチ３２は、ビデオ信号ライン３１ａ、３１ｂから
のビデオ信号Ｖideo１、Ｖideo２をサンプリングするた
めのものである。サンプリングコンデンサ３３は、サン
プリングしたビデオ信号電位Ｄ1、Ｄ2、…をソースバス
ラインＳ1〜ＳNと共通電極３４との間に保持するための
ものである。２系統のシフトレジスタＳＲＡ、ＳＲＢ
は、２本ずつ交互にソースバスラインＳ1〜ＳNに接続さ
れている。各系統のシフトレジスタＳＲＡ、ＳＲＢの出
力は、それぞれ２本毎のソースバスラインＳ1〜ＳNに対
応するアナログスイッチ３２の動作（開閉）を制御して
いる。以上のソースドライバー３を構成する各部がポリ
シリコン薄膜等で同一基板１上に形成されている。
【００２５】本実施例では、表示部２と同一基板１上に
ソースドライバー３及びゲートドライバー４等の駆動回
路を一体形成しているが、駆動回路を表示部２と別に形
成して、表示部２に取り付けた構成にしても構わない。
ソースドライバー３及びゲートドライバー４等の駆動回
路を一体形成しているが、駆動回路を表示部２と別に形
成して、表示部２に取り付けた構成にしても構わない。
【００２６】図２に、図１に示すソースドライバー３の
駆動時におけるタイミングチャートを示す。図１及び図
２に基づいて、ソースドライバー３の駆動時の動作を説
明する。
駆動時におけるタイミングチャートを示す。図１及び図
２に基づいて、ソースドライバー３の駆動時の動作を説
明する。
【００２７】２系統のシフトレジスタＳＲＡ、ＳＲＢの
起動は、図２に示すスタート信号ＳＰで制御される。シ
フトレジスタＳＲＡはクロック信号ΦＡ、ΦＡBarによ
り制御され、シフトレジスタＳＲＢはクロック信号Φ
Ｂ、ΦＢBarで制御される。クロック信号ΦＡとクロッ
ク信号ΦＢとには、１／４周期分（有効水平走査期間を
有効ソースバスライン数で割った値であるサンプリング
期間ｔ0の２倍）だけ位相がずれた信号が入力される。
これらのクロック信号ΦＡ、ΦＡBar、ΦＢ、ΦＢBarに
より、２系統のシフトレジスタＳＲＡ、ＳＲＢは、例え
ば、図２に示すＳＲＡ1とＳＲＢ1とに見られるように、
それぞれサンプリング期間２ｔ0だけ位相のずれた波形
を順次アナログスイッチ３２へ出力する。
起動は、図２に示すスタート信号ＳＰで制御される。シ
フトレジスタＳＲＡはクロック信号ΦＡ、ΦＡBarによ
り制御され、シフトレジスタＳＲＢはクロック信号Φ
Ｂ、ΦＢBarで制御される。クロック信号ΦＡとクロッ
ク信号ΦＢとには、１／４周期分（有効水平走査期間を
有効ソースバスライン数で割った値であるサンプリング
期間ｔ0の２倍）だけ位相がずれた信号が入力される。
これらのクロック信号ΦＡ、ΦＡBar、ΦＢ、ΦＢBarに
より、２系統のシフトレジスタＳＲＡ、ＳＲＢは、例え
ば、図２に示すＳＲＡ1とＳＲＢ1とに見られるように、
それぞれサンプリング期間２ｔ0だけ位相のずれた波形
を順次アナログスイッチ３２へ出力する。
【００２８】２系統のビデオ信号ライン３１ａ、３１ｂ
は、原ビデオ信号Ｖideoをそれぞれ期間ｔ0だけ位相を
ずらしてサンプリングしたビデオ信号Ｖideo１及びＶid
eo２を同じタイミングで２ｔ0の期間出力する信号が入
力される。ビデオ信号Ｖideo１及びＶideo２の作成方法
は後述する。
は、原ビデオ信号Ｖideoをそれぞれ期間ｔ0だけ位相を
ずらしてサンプリングしたビデオ信号Ｖideo１及びＶid
eo２を同じタイミングで２ｔ0の期間出力する信号が入
力される。ビデオ信号Ｖideo１及びＶideo２の作成方法
は後述する。
【００２９】ここで、シフトレジスタＳＲＡ、ＳＲＢの
１出力により制御される２個のアナログスイッチ３２
は、それぞれ異なったビデオ信号ライン３１ａ、３１ｂ
に接続されており、図２に示すビデオ信号Ｖideo１及び
Ｖideo２のように、位相の異なったビデオ信号電位
Ｄ1、Ｄ2、…を同時にサンプリングする。アナログスイ
ッチ３２は、シフトレジスタＳＲＡ、ＳＲＢの出力がハ
イレベルの期間に導通するようになっており、シフトレ
ジスタＳＲＡ、ＳＲＢの１出力により、同時に２個のア
ナログスイッチ３２が期間８ｔ0の間導通する。アナロ
グスイッチ３２が導通している期間に、ビデオ信号Ｖid
eo１、Ｖideo２をサンプリングコンデンサ３３にサンプ
リングし、ソースバスラインＳ1〜ＳNを２本ずつ順次駆
動する。アナログスイッチ３２は、２本前のソースバス
ラインＳ1〜ＳNに接続されているアナログスイッチ３２
と同一のビデオ信号ライン３１ａ、３１ｂに接続されて
いるので、２本前のソースバスラインＳ1〜ＳNに接続さ
れているアナログスイッチ３２と６ｔ0の期間重なって
導通する。その結果、最後の期間２ｔ0（２本前のソー
スバスラインＳ1〜ＳNと重ならない期間）の間にサンプ
リングされたビデオ信号Ｖideo１、Ｖideo２が、サンプ
リングコンデンサ３３にサンプリングされることにな
る。
１出力により制御される２個のアナログスイッチ３２
は、それぞれ異なったビデオ信号ライン３１ａ、３１ｂ
に接続されており、図２に示すビデオ信号Ｖideo１及び
Ｖideo２のように、位相の異なったビデオ信号電位
Ｄ1、Ｄ2、…を同時にサンプリングする。アナログスイ
ッチ３２は、シフトレジスタＳＲＡ、ＳＲＢの出力がハ
イレベルの期間に導通するようになっており、シフトレ
ジスタＳＲＡ、ＳＲＢの１出力により、同時に２個のア
ナログスイッチ３２が期間８ｔ0の間導通する。アナロ
グスイッチ３２が導通している期間に、ビデオ信号Ｖid
eo１、Ｖideo２をサンプリングコンデンサ３３にサンプ
リングし、ソースバスラインＳ1〜ＳNを２本ずつ順次駆
動する。アナログスイッチ３２は、２本前のソースバス
ラインＳ1〜ＳNに接続されているアナログスイッチ３２
と同一のビデオ信号ライン３１ａ、３１ｂに接続されて
いるので、２本前のソースバスラインＳ1〜ＳNに接続さ
れているアナログスイッチ３２と６ｔ0の期間重なって
導通する。その結果、最後の期間２ｔ0（２本前のソー
スバスラインＳ1〜ＳNと重ならない期間）の間にサンプ
リングされたビデオ信号Ｖideo１、Ｖideo２が、サンプ
リングコンデンサ３３にサンプリングされることにな
る。
【００３０】上述のように駆動することによって、ソー
スバスラインＳ1〜ＳNには、サンプリング期間ｔ0ずつ
ずれたビデオ信号電位Ｄ1、Ｄ2、…を印加することにな
り、表示画像の解像度は低下しない。しかも、各系統の
シフトレジスタＳＲＡ、ＳＲＢをサンプリング期間ｔ0
の８倍の周期で駆動するので、各シフトレジスタＳＲ
Ａ、ＳＲＢの動作スピードを１／８にすることが可能と
なり、かつ１個のアナログスイッチ３２に割当てられる
真のサンプリング期間は２ｔ0と長くなる。
スバスラインＳ1〜ＳNには、サンプリング期間ｔ0ずつ
ずれたビデオ信号電位Ｄ1、Ｄ2、…を印加することにな
り、表示画像の解像度は低下しない。しかも、各系統の
シフトレジスタＳＲＡ、ＳＲＢをサンプリング期間ｔ0
の８倍の周期で駆動するので、各シフトレジスタＳＲ
Ａ、ＳＲＢの動作スピードを１／８にすることが可能と
なり、かつ１個のアナログスイッチ３２に割当てられる
真のサンプリング期間は２ｔ0と長くなる。
【００３１】また、２系統のビデオ信号Ｖideo１、Ｖid
eo２を用いる場合は、シフトレジスタＳＲＡ、ＳＲＢの
総出力本数は、ソースバスラインＳ1〜ＳNの総本数の１
／２で駆動することが可能になり、シフトレジスタＳＲ
Ａ、ＳＲＢが基板１に占める面積が約１／２に低減でき
る。その結果、歩留り良くソースドライバー３を作製す
ることができる。
eo２を用いる場合は、シフトレジスタＳＲＡ、ＳＲＢの
総出力本数は、ソースバスラインＳ1〜ＳNの総本数の１
／２で駆動することが可能になり、シフトレジスタＳＲ
Ａ、ＳＲＢが基板１に占める面積が約１／２に低減でき
る。その結果、歩留り良くソースドライバー３を作製す
ることができる。
【００３２】ここで、原ビデオ信号Ｖideoを本実施例の
２系統のビデオ信号Ｖideo１、Ｖideo２に変換するビデ
オ信号作成回路の一例を図３に示す。図３を参照して、
このビデオ信号作成回路の構成を説明する。
２系統のビデオ信号Ｖideo１、Ｖideo２に変換するビデ
オ信号作成回路の一例を図３に示す。図３を参照して、
このビデオ信号作成回路の構成を説明する。
【００３３】図示するように、原ビデオ信号Ｖideoが入
力され、入力された原ビデオ信号ＶideoをＡ／Ｄ変換す
ると共に、サンプリング期間ｔ0でサンプリングするＡ
／Ｄ変換回路４１の出力側に、ガンマ補正回路４２が接
続されている。ガンマ補正回路４２は、Ａ／Ｄ変換回路
４１からの出力を非線形変換することによって、液晶表
示装置において、原ビデオ信号Ｖideoに対して正しい輝
度が再現できるように補正する回路である。ガンマ補正
回路４２の出力側には、ガンマ補正回路の出力信号をラ
ッチするための２系統のデータラッチ回路４３ｂ、４３
ｃが接続されている。データラッチ回路４３ｂの出力側
には、Ｄ／Ａ変換回路４４ｂを介してバッファアンプ回
路４５ｂが接続されており、データラッチ回路４３ｃの
出力側には、Ｄ／Ａ変換回路４４ｃを介してバッファア
ンプ回路４５ｃが接続されている。バッファアンプ回路
４５ｂ、４５ｃの出力であるビデオ信号Ｖideo１、Ｖid
eo２に基づいて、２系統のビデオ信号Ｖideo１及びＶid
eo２のレベル差を補正するゲイン・オフセット補正回路
４６が設けられている。
力され、入力された原ビデオ信号ＶideoをＡ／Ｄ変換す
ると共に、サンプリング期間ｔ0でサンプリングするＡ
／Ｄ変換回路４１の出力側に、ガンマ補正回路４２が接
続されている。ガンマ補正回路４２は、Ａ／Ｄ変換回路
４１からの出力を非線形変換することによって、液晶表
示装置において、原ビデオ信号Ｖideoに対して正しい輝
度が再現できるように補正する回路である。ガンマ補正
回路４２の出力側には、ガンマ補正回路の出力信号をラ
ッチするための２系統のデータラッチ回路４３ｂ、４３
ｃが接続されている。データラッチ回路４３ｂの出力側
には、Ｄ／Ａ変換回路４４ｂを介してバッファアンプ回
路４５ｂが接続されており、データラッチ回路４３ｃの
出力側には、Ｄ／Ａ変換回路４４ｃを介してバッファア
ンプ回路４５ｃが接続されている。バッファアンプ回路
４５ｂ、４５ｃの出力であるビデオ信号Ｖideo１、Ｖid
eo２に基づいて、２系統のビデオ信号Ｖideo１及びＶid
eo２のレベル差を補正するゲイン・オフセット補正回路
４６が設けられている。
【００３４】図４に上記ビデオ信号作成回路の動作を表
すタイミングチャートを示す。図４に基づいて、このビ
デオ信号作成回路の動作を説明する。
すタイミングチャートを示す。図４に基づいて、このビ
デオ信号作成回路の動作を説明する。
【００３５】先ず、原ビデオ信号ＶideoがＡ／Ｄ変換回
路４１に入力され、Ａ／Ｄ変換回路４１によって、入力
された原ビデオ信号ＶideoをＡ／Ｄ変換すると共に、図
４に示すように、サンプリング期間ｔ0でサンプリング
し、ビデオ信号電位Ｄ1、Ｄ2、…を出力する。Ａ／Ｄ変
換回路４１からの出力は、ガンマ補正回路４２に入力さ
れ、ガンマ補正される。
路４１に入力され、Ａ／Ｄ変換回路４１によって、入力
された原ビデオ信号ＶideoをＡ／Ｄ変換すると共に、図
４に示すように、サンプリング期間ｔ0でサンプリング
し、ビデオ信号電位Ｄ1、Ｄ2、…を出力する。Ａ／Ｄ変
換回路４１からの出力は、ガンマ補正回路４２に入力さ
れ、ガンマ補正される。
【００３６】次に、ガンマ補正回路４２の出力は、２系
統のデータラッチ回路４３ｂ、４３ｃへ入力される。２
系統のデータラッチ回路４３ｂ、４３ｃでは、サンプリ
ング期間ｔ0だけ位相のずれたクロック信号ＣＫｂ及び
ＣＫｃにより、ビデオ信号電位Ｄ1、Ｄ2、…がサンプリ
ング期間ｔ0の２倍の期間ラッチされる。この時、デー
タラッチ回路４３ｂには、図示するように奇数番目のビ
デオ信号電位Ｄ1、Ｄ3、…がラッチされ、データラッチ
回路４３ｃには、図示するように偶数番目のビデオ信号
電位Ｄ2、Ｄ4、…がラッチされる。２系統のデータラッ
チ回路４３ｂ、４３ｃの出力は、各々対応するＤ／Ａ変
換回路４４ｂ、４４ｃへ入力される。Ｄ／Ａ変換回路４
４ｂ、４４ｃは、クロック信号ＣＫｄにより駆動され、
その結果、２つのＤ／Ａ変換回路４４ｂ、４４ｃの間
で、サンプリング期間ｔ0だけ位相のずれたビデオ信号
電位Ｄ1、Ｄ2、…が同じタイミングで、各々対応するバ
ッファアンプ回路４５ｂ、４５ｃへ出力される。
統のデータラッチ回路４３ｂ、４３ｃへ入力される。２
系統のデータラッチ回路４３ｂ、４３ｃでは、サンプリ
ング期間ｔ0だけ位相のずれたクロック信号ＣＫｂ及び
ＣＫｃにより、ビデオ信号電位Ｄ1、Ｄ2、…がサンプリ
ング期間ｔ0の２倍の期間ラッチされる。この時、デー
タラッチ回路４３ｂには、図示するように奇数番目のビ
デオ信号電位Ｄ1、Ｄ3、…がラッチされ、データラッチ
回路４３ｃには、図示するように偶数番目のビデオ信号
電位Ｄ2、Ｄ4、…がラッチされる。２系統のデータラッ
チ回路４３ｂ、４３ｃの出力は、各々対応するＤ／Ａ変
換回路４４ｂ、４４ｃへ入力される。Ｄ／Ａ変換回路４
４ｂ、４４ｃは、クロック信号ＣＫｄにより駆動され、
その結果、２つのＤ／Ａ変換回路４４ｂ、４４ｃの間
で、サンプリング期間ｔ0だけ位相のずれたビデオ信号
電位Ｄ1、Ｄ2、…が同じタイミングで、各々対応するバ
ッファアンプ回路４５ｂ、４５ｃへ出力される。
【００３７】以上のようにして、上述の２系統のビデオ
信号Ｖideo１及びＶideo２が得られる。
信号Ｖideo１及びＶideo２が得られる。
【００３８】一般に、２系統のビデオ信号Ｖideo１、Ｖ
ideo２相互間では、Ｄ／Ａ変換回路４４ｂ、４４ｃ及び
バッファアンプ回路４５ｂ、４５ｃの特性のばらつき等
により、出力信号レベルの差が生じる。このビデオ信号
Ｖideo１、Ｖideo２間のレベル差に起因して、液晶表示
装置に表示ムラが生じる。
ideo２相互間では、Ｄ／Ａ変換回路４４ｂ、４４ｃ及び
バッファアンプ回路４５ｂ、４５ｃの特性のばらつき等
により、出力信号レベルの差が生じる。このビデオ信号
Ｖideo１、Ｖideo２間のレベル差に起因して、液晶表示
装置に表示ムラが生じる。
【００３９】多数の被験者に対し行った実験から、この
ビデオ信号Ｖideo１、Ｖideo２間のレベル差が、ゲイン
が０．５％以下で、オフセットが約２０ｍＶ以下であれ
ば実用上表示ムラとならず、問題ないことが分かった。
ビデオ信号Ｖideo１、Ｖideo２間のレベル差が、ゲイン
が０．５％以下で、オフセットが約２０ｍＶ以下であれ
ば実用上表示ムラとならず、問題ないことが分かった。
【００４０】この実験結果に基づいて、２系統のビデオ
信号Ｖideo１、Ｖideo２間のレベル差を検出し、ゲイン
・オフセット補正回路４６により、ビデオ信号Ｖideo
１、Ｖideo２のゲイン及びオフセットの補正を行い、ビ
デオ信号Ｖideo１、Ｖideo２間のレベル差をゲインが
０．５％以下で、オフセットが２０ｍＶ以下となるよう
に調節する。
信号Ｖideo１、Ｖideo２間のレベル差を検出し、ゲイン
・オフセット補正回路４６により、ビデオ信号Ｖideo
１、Ｖideo２のゲイン及びオフセットの補正を行い、ビ
デオ信号Ｖideo１、Ｖideo２間のレベル差をゲインが
０．５％以下で、オフセットが２０ｍＶ以下となるよう
に調節する。
【００４１】本実施例の液晶表示装置においては、上述
のように、ビデオ信号Ｖideo１、Ｖideo２のゲイン及び
オフセットの補正を行っているので、液晶表示装置の表
示ムラを解消している。
のように、ビデオ信号Ｖideo１、Ｖideo２のゲイン及び
オフセットの補正を行っているので、液晶表示装置の表
示ムラを解消している。
【００４２】なお、上記２系統のビデオ信号Ｖideo１、
Ｖideo２は、アナログサンプルアンドホールド回路等を
用いても得ることが可能である。この場合も、必要であ
ればゲイン及びオフセットの補正を行って、ビデオ信号
Ｖideo１、Ｖideo２間のレベル差をゲインが０．５％以
下で、オフセットが２０ｍＶ以下となるように調節すれ
ば、液晶表示装置の表示ムラを解消できる。
Ｖideo２は、アナログサンプルアンドホールド回路等を
用いても得ることが可能である。この場合も、必要であ
ればゲイン及びオフセットの補正を行って、ビデオ信号
Ｖideo１、Ｖideo２間のレベル差をゲインが０．５％以
下で、オフセットが２０ｍＶ以下となるように調節すれ
ば、液晶表示装置の表示ムラを解消できる。
【００４３】また、アナログスイッチ３２及びサンプリ
ングコンデンサ３３からなるサンプルアンドホールド回
路の容量（ソースバスラインＳ1〜ＳNの寄生容量を含
む）と表示部２のソースバスラインＳ1〜ＳNとゲートバ
スラインＧ1〜ＧMとの各交点に形成された電荷保持用容
量２０ｃの容量との比によっては、液晶表示装置の表示
ムラが発生することが判明した。これは、製造工程に於
て、フォトリソグラフィーにより各部をパターン形成す
る時にパターンのばらつきが生じ、これにより、電荷の
転送効率が変化することに起因すると考えられる。
ングコンデンサ３３からなるサンプルアンドホールド回
路の容量（ソースバスラインＳ1〜ＳNの寄生容量を含
む）と表示部２のソースバスラインＳ1〜ＳNとゲートバ
スラインＧ1〜ＧMとの各交点に形成された電荷保持用容
量２０ｃの容量との比によっては、液晶表示装置の表示
ムラが発生することが判明した。これは、製造工程に於
て、フォトリソグラフィーにより各部をパターン形成す
る時にパターンのばらつきが生じ、これにより、電荷の
転送効率が変化することに起因すると考えられる。
【００４４】このパターンのばらつきに起因する表示ム
ラは、実験により、サンプルアンドホールド回路の容量
（ソースバスラインＳ1〜ＳNの寄生容量を含む）が、表
示部２の電荷保持用容量２０ｃの容量と比較して、１０
倍以上、望ましくは５０倍以上とすれば解消されること
が分かった。
ラは、実験により、サンプルアンドホールド回路の容量
（ソースバスラインＳ1〜ＳNの寄生容量を含む）が、表
示部２の電荷保持用容量２０ｃの容量と比較して、１０
倍以上、望ましくは５０倍以上とすれば解消されること
が分かった。
【００４５】従って、本実施例に於て、サンプルアンド
ホールド回路の容量（ソースバスラインＳ1〜ＳNの寄生
容量を含む）を、表示部２の電荷保持用容量２０ｃの容
量の５０倍とした。これにより、表示ムラのない均一な
表示が得られた。
ホールド回路の容量（ソースバスラインＳ1〜ＳNの寄生
容量を含む）を、表示部２の電荷保持用容量２０ｃの容
量の５０倍とした。これにより、表示ムラのない均一な
表示が得られた。
【００４６】上記実施例は、２系統のシフトレジスタＳ
ＲＡ、ＳＲＢを並列駆動させ、２系統のビデオ信号Ｖid
eo１、Ｖideo２を入力する場合であるが、Ｋ（２以上の
整数）系統のシフトレジスタを並列駆動させ、かつ、Ｌ
（２以上の整数）系統のビデオ信号を入力して、Ｌ個の
サンプルアンドホールド回路を構成するスイッチ手段を
同時に制御することによって、ソースバスラインを駆動
させれば、シフトレジスタの動作スピードは１／２ＫＬ
に低減できる。この時の原ビデオ信号Ｖideoのサンプリ
ング期間はｔ0であるので、表示画像の解像度は低下せ
ず、且つスイッチ手段に割当てられる真のサンプリング
期間はサンプリング期間ｔ0のＬ倍になる。
ＲＡ、ＳＲＢを並列駆動させ、２系統のビデオ信号Ｖid
eo１、Ｖideo２を入力する場合であるが、Ｋ（２以上の
整数）系統のシフトレジスタを並列駆動させ、かつ、Ｌ
（２以上の整数）系統のビデオ信号を入力して、Ｌ個の
サンプルアンドホールド回路を構成するスイッチ手段を
同時に制御することによって、ソースバスラインを駆動
させれば、シフトレジスタの動作スピードは１／２ＫＬ
に低減できる。この時の原ビデオ信号Ｖideoのサンプリ
ング期間はｔ0であるので、表示画像の解像度は低下せ
ず、且つスイッチ手段に割当てられる真のサンプリング
期間はサンプリング期間ｔ0のＬ倍になる。
【００４７】又、シフトレジスタの総出力本数は、ソー
スバスラインの総本数の１／Ｌの本数での駆動が可能に
なり、シフトレジスタが基板に占める面積を約１／Ｌに
低減できる。その結果、更に歩留り良くソースドライバ
ーを作製することができる。
スバスラインの総本数の１／Ｌの本数での駆動が可能に
なり、シフトレジスタが基板に占める面積を約１／Ｌに
低減できる。その結果、更に歩留り良くソースドライバ
ーを作製することができる。
【００４８】
【発明の効果】以上の説明から明らかなように、本発明
のアクティブマトリクス型液晶表示装置によれば、原ビ
デオ信号のサンプリング期間よりも、ソースドライバー
を構成するシフトレジスタの動作スピードを低減するこ
とが可能となると同時に、原ビデオ信号のサンプリング
期間は従来のままで、ソースドライバーを構成するサン
プルアンドホールド回路においてサンプリング期間を十
分長くとることができるため、表示画質の向上並びにス
イッチ手段の動作スピードの低減を図ることができる。
のアクティブマトリクス型液晶表示装置によれば、原ビ
デオ信号のサンプリング期間よりも、ソースドライバー
を構成するシフトレジスタの動作スピードを低減するこ
とが可能となると同時に、原ビデオ信号のサンプリング
期間は従来のままで、ソースドライバーを構成するサン
プルアンドホールド回路においてサンプリング期間を十
分長くとることができるため、表示画質の向上並びにス
イッチ手段の動作スピードの低減を図ることができる。
【００４９】また、シフトレジスタの出力本数の低減及
びシフトレジスタの占める面積の縮小化が可能になるの
で、歩留まり良くソースドライバーを形成することが可
能となるのみならず、単結晶シリコンに比べトランジス
タの動作スピードの遅いポリシリコン薄膜等の材料を用
いて、大容量・大画面の駆動回路一体型のアクティブマ
トリクス表示装置を構成することが可能になる。
びシフトレジスタの占める面積の縮小化が可能になるの
で、歩留まり良くソースドライバーを形成することが可
能となるのみならず、単結晶シリコンに比べトランジス
タの動作スピードの遅いポリシリコン薄膜等の材料を用
いて、大容量・大画面の駆動回路一体型のアクティブマ
トリクス表示装置を構成することが可能になる。
【図１】本発明の１実施例であるアクティブマトリクス
型液晶表示装置の回路図である。
型液晶表示装置の回路図である。
【図２】図１に示すソースドライバーの動作時のタイミ
ングチャートである。
ングチャートである。
【図３】本発明の２系統のビデオ信号作成回路の一例の
ブロック図である。
ブロック図である。
【図４】図３に示す回路の動作時のタイミングチャート
である。
である。
【図５】従来例のアクティブマトリクス型液晶表示装置
の回路図である。
の回路図である。
【図６】図５に示す絵素の等価回路の一例である。
【図７】図５に示すソースドライバーの動作時のタイミ
ングチャートである。
ングチャートである。
１ 基板 ２ 表示部 ３ ソースドライバー ４ ゲートドライバー ２０ 絵素 ３１ａ、３１ｂ ビデオ信号ライン ３２ アナログスイッチング ３３ サンプリングコンデンサ ３４ 共通電極 Ｓ1〜ＳN ソースバスライン Ｇ1〜ＧM ゲートバスライン ＳＲＡ、ＳＲＢ シフトレジスタ Ｖideo 原ビデオ信号 Ｖideo１、Ｖideo２ ビデオ信号 Ｄ1、Ｄ2、… ビデオ信号電位（データ） ΦＡ、ΦＡBar、ΦＢ、ΦＢBar クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼藤 裕 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 佐々木 修 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平２−82294（ＪＰ，Ａ) 特開 平３−180890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/133 G09G 3/36
Claims (4)
- 【請求項１】 基板上に複数のゲートバスラインと複数
のソースバスラインとが直交するように配設され、該ゲ
ートバスラインと該ソースバスラインとの各交点に絵素
が形成されており、該ゲートバスラインを駆動するゲー
トドライバー及び該ソースバスラインを駆動するソース
ドライバーが形成されたアクティブマトリクス型液晶表
示装置において、 該ソースバスラインに各々サンプルアンドホールド回路
が形成されていると共に、各サンプルアンドホールド回
路が隣合うＬ（２以上の整数）個を１組とし、各組にお
ける各々の該サンプルアンドホールド回路がＬ系統のビ
デオ信号ラインの１つずつに順に接続され、且つ、各サ
ンプルアンドホールド回路に備わったスイッチ手段を制
御するシフトレジスタがＫ（２以上の整数）系統設けら
れ、１組のスイッチ手段を１系統のシフトレジスタに対
応させた状態で、隣合う各組のスイッチ手段が別の系統
のシフトレジスタにより駆動されるように該ソースドラ
イバーが構成され、該Ｌ系統のビデオ信号ラインの各々
に、有効水平走査期間を有効ソースバスライン数で割っ
たサンプリング期間だけサンプリング位相をずらして、
該サンプリング期間のＬ倍の周期で原信号であるビデオ
信号をサンプリングしたＬ種のビデオ信号を位相を揃え
て印加すると共に、該シフトレジスタに、各系統毎に該
サンプリング期間のＬ倍の期間がずれ、且つ該サンプリ
ング期間の２ＫＬ倍の周期のクロック信号が与えられる
アクティブマトリクス型液晶表示装置。 - 【請求項２】 前記Ｌ種のビデオ信号間の出力信号レベ
ル差を検出し、該出力信号レベル差に基づくゲイン補正
及びオフセット補正を行う補正回路によって、該出力信
号レベル差をゲインが０．５％以下にし、且つオフセッ
トが２０ｍＶ以下とした請求項１に記載のアクティブマ
トリクス型液晶表示装置。 - 【請求項３】 前記絵素が電荷保持用容量を備え、前記
サンプルアンドホールド回路の容量が該電荷保持用容量
の１０倍以上である請求項１又は２に記載のアクティブ
マトリクス型液晶表示装置。 - 【請求項４】 前記絵素を駆動するスイッチング素子と
して薄膜トランジスタを備え、該薄膜トランジスタ、前
記ゲートドライバー及び前記ソースドライバーが多結晶
シリコンからなる請求項１、２又は３に記載のアクティ
ブマトリクス型液晶表示装置。
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| JP22763992A JP2815102B2 (ja) | 1992-08-26 | 1992-08-26 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
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| JP22763992A JP2815102B2 (ja) | 1992-08-26 | 1992-08-26 | アクティブマトリクス型液晶表示装置 |
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| JP2815102B2 true JP2815102B2 (ja) | 1998-10-27 |
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| JP22763992A Expired - Fee Related JP2815102B2 (ja) | 1992-08-26 | 1992-08-26 | アクティブマトリクス型液晶表示装置 |
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| JP (1) | JP2815102B2 (ja) |
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