JPH10105126A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10105126A JPH10105126A JP25966596A JP25966596A JPH10105126A JP H10105126 A JPH10105126 A JP H10105126A JP 25966596 A JP25966596 A JP 25966596A JP 25966596 A JP25966596 A JP 25966596A JP H10105126 A JPH10105126 A JP H10105126A
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- JP
- Japan
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- supplied
- liquid crystal
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 p−SiTFTを用いたドライバー一体型L
CDにおいて、1列分の画素情報の書き換えに要する時
間を短縮し、コントラスト比低下防止及び高精細化を達
せいする。 【解決手段】 水平シフトレジスタ1の各段出力を各々オ
アゲート4を介してサンプリング用アナログスイッチ3に
供給する。オアゲート4の他方の入力にはプリチャージ
制御信号用ライン6が供給されている。各水平期間の初
めに、プリチャージ制御信号が供給されて、オアゲート
4を介して全てのスイッチ3がオンされ、これと同時にビ
デオデータライン2には、その後に続く画素信号電圧と
同極性のプリチャージ電圧が印加されて、全ドレインラ
インDLに供給される。
CDにおいて、1列分の画素情報の書き換えに要する時
間を短縮し、コントラスト比低下防止及び高精細化を達
せいする。 【解決手段】 水平シフトレジスタ1の各段出力を各々オ
アゲート4を介してサンプリング用アナログスイッチ3に
供給する。オアゲート4の他方の入力にはプリチャージ
制御信号用ライン6が供給されている。各水平期間の初
めに、プリチャージ制御信号が供給されて、オアゲート
4を介して全てのスイッチ3がオンされ、これと同時にビ
デオデータライン2には、その後に続く画素信号電圧と
同極性のプリチャージ電圧が印加されて、全ドレインラ
インDLに供給される。
Description
【0001】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置(LCD:Liquid CrystalDispla
y)に関する。
クス型の液晶表示装置(LCD:Liquid CrystalDispla
y)に関する。
【0002】
【従来の技術】LCDは小型、薄型、低消費電力などの
利点があり、OA機器、AV機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちTFT(Thin Film Transistor)を用いた
アクティブマトリクス型は、原理的にデューティ比10
0%のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
利点があり、OA機器、AV機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちTFT(Thin Film Transistor)を用いた
アクティブマトリクス型は、原理的にデューティ比10
0%のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
【0003】近年、TFTのチャンネル層として多結晶
(ポリ)シリコン(p−Si)を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のLCDが開発されている。一般
に、p−Siは非晶質シリコン(a−Si)に比べて移
動度が高い。このため、TFTが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、n−chTFTとp−chTFTからなるCMOS
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、LCDモジュールの小型化が実現され
る。
(ポリ)シリコン(p−Si)を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のLCDが開発されている。一般
に、p−Siは非晶質シリコン(a−Si)に比べて移
動度が高い。このため、TFTが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、n−chTFTとp−chTFTからなるCMOS
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、LCDモジュールの小型化が実現され
る。
【0004】図6はLCDの構成図である。中央のマト
リクス回路は表示部である。走査線であるゲートライン
(GL)と画素信号線であるドレインライン(DL)が
横縦に配置形成され、その各交差部にはTFT(SE)
が形成されている。各TFT(SE)には、それぞれ液
晶駆動用の画素容量(LC)及び電荷保持用の補助容量
の(SC)の一方の電極が接続されている。画素容量
(LC)の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量(LC)は表示電極により液晶及び共通電極が区画さ
れてなり、これらにTFT(SE)が接続されて表示画
素が構成されている。
リクス回路は表示部である。走査線であるゲートライン
(GL)と画素信号線であるドレインライン(DL)が
横縦に配置形成され、その各交差部にはTFT(SE)
が形成されている。各TFT(SE)には、それぞれ液
晶駆動用の画素容量(LC)及び電荷保持用の補助容量
の(SC)の一方の電極が接続されている。画素容量
(LC)の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量(LC)は表示電極により液晶及び共通電極が区画さ
れてなり、これらにTFT(SE)が接続されて表示画
素が構成されている。
【0005】表示部の周辺には、主として水平シフトレ
ジスタとサンプリング回路からなるドレインドライバー
(DD)と、主として垂直シフトレジスタからなるゲー
トドライバー(GD)が配置されている。これら、ドレ
インドライバー及びゲートドライバー(DD)は、TF
TのCMOSにより構成されており、画素部のTFT
(SE)と同様、p−Siを用いて同一基板上に一体的
に形成されている。
ジスタとサンプリング回路からなるドレインドライバー
(DD)と、主として垂直シフトレジスタからなるゲー
トドライバー(GD)が配置されている。これら、ドレ
インドライバー及びゲートドライバー(DD)は、TF
TのCMOSにより構成されており、画素部のTFT
(SE)と同様、p−Siを用いて同一基板上に一体的
に形成されている。
【0006】ドレインドライバー(DD)は、水平シフ
トレジスタと、水平シフトレジスタの各段出力によりオ
ン/オフが制御されるサンプリング用アナログスイッチ
からなる。そのアナログスイッチの一方の端子には、ビ
デオデータラインが接続され、外部集積回路において作
成された原画信号が供給されている。また、他方の端子
には、各々のドレインライン(DL)が接続されてい
る。水平シフトレジスタには水平クロック信号HCLK
とその反転クロック信号*HCLK及び水平スタートパ
ルスHSTが供給され、垂直シフトレジスタには垂直ク
ロック信号VCLKとその反転クロック信号*VCLK
及び垂直スタートパルスVSTが供給されている。水平
シフトレジスタと垂直シフトレジスタは、タイミングを
合わせてスタートされ、垂直クロック信号により規定さ
れた1水平期間が、各列に割り当てれるべく水平クロッ
ク信号により分割され、行列的に指定された1点に合致
する画素信号電圧が原画信号よりサンプリングされて各
ドレインライン(DL)に印加され、ゲートライン(G
L)の選択中にオンされたTFT(SE)を介して各表
示画素に供給される。
トレジスタと、水平シフトレジスタの各段出力によりオ
ン/オフが制御されるサンプリング用アナログスイッチ
からなる。そのアナログスイッチの一方の端子には、ビ
デオデータラインが接続され、外部集積回路において作
成された原画信号が供給されている。また、他方の端子
には、各々のドレインライン(DL)が接続されてい
る。水平シフトレジスタには水平クロック信号HCLK
とその反転クロック信号*HCLK及び水平スタートパ
ルスHSTが供給され、垂直シフトレジスタには垂直ク
ロック信号VCLKとその反転クロック信号*VCLK
及び垂直スタートパルスVSTが供給されている。水平
シフトレジスタと垂直シフトレジスタは、タイミングを
合わせてスタートされ、垂直クロック信号により規定さ
れた1水平期間が、各列に割り当てれるべく水平クロッ
ク信号により分割され、行列的に指定された1点に合致
する画素信号電圧が原画信号よりサンプリングされて各
ドレインライン(DL)に印加され、ゲートライン(G
L)の選択中にオンされたTFT(SE)を介して各表
示画素に供給される。
【0007】
【発明が解決しようとする課題】通常のLCDでは、液
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、1フィールド毎、1ライン
毎、更には、1ドット毎に液晶への印加電圧の極性を正
負に反転させている。LCDでは、p−SiTFTは画
素部のスイッチング素子としては申し分の無い速度を有
しているものの、周辺駆動回路に関しては、単結晶シリ
コンからなる集積回路に比べると速度は遅い。
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、1フィールド毎、1ライン
毎、更には、1ドット毎に液晶への印加電圧の極性を正
負に反転させている。LCDでは、p−SiTFTは画
素部のスイッチング素子としては申し分の無い速度を有
しているものの、周辺駆動回路に関しては、単結晶シリ
コンからなる集積回路に比べると速度は遅い。
【0008】特に、p−SiTFTからなるアナログス
イッチが十分な速度で原画信号電圧を導通しなければ、
各ドレインライン(DL)に印加される画素信号電圧が
十分に大きくならず、輝度、コントラスト比の低下等の
問題を招く。従来では、水平シフトレジスタの各出力段
のハイ出力期間を長くする、あるいは、クロック周波数
の小さい水平シフトレジスタを複数系列設けてアナログ
スイッチのオン期間を長くし、ドレインラインの電圧を
十分に伝え、画素信号電圧を印加する等の構成があった
が、この方法では、隣接する複数のアナログスイッチが
同時にオンとなり、ビデオデータラインを介して複数の
ドレインラインが接続された状態になり、画素信号電圧
が歪む問題があった。
イッチが十分な速度で原画信号電圧を導通しなければ、
各ドレインライン(DL)に印加される画素信号電圧が
十分に大きくならず、輝度、コントラスト比の低下等の
問題を招く。従来では、水平シフトレジスタの各出力段
のハイ出力期間を長くする、あるいは、クロック周波数
の小さい水平シフトレジスタを複数系列設けてアナログ
スイッチのオン期間を長くし、ドレインラインの電圧を
十分に伝え、画素信号電圧を印加する等の構成があった
が、この方法では、隣接する複数のアナログスイッチが
同時にオンとなり、ビデオデータラインを介して複数の
ドレインラインが接続された状態になり、画素信号電圧
が歪む問題があった。
【0009】また、交流反転駆動においては、1フィー
ルド毎に、1つの表示画素に印加される画素信号電圧
は、その極性が反転される。従って、前のフィールドで
供給された逆極性の画素信号電圧から現フィールドの画
素信号電圧に入れ換えられるまでに流れる電流が大き
く、消費電力を増大させる問題もあった。また、ドレイ
ンライン(DL)へ印加する画素信号電圧が反転するま
でに要する時間を短くすることができず、高精細化を妨
げていた。
ルド毎に、1つの表示画素に印加される画素信号電圧
は、その極性が反転される。従って、前のフィールドで
供給された逆極性の画素信号電圧から現フィールドの画
素信号電圧に入れ換えられるまでに流れる電流が大き
く、消費電力を増大させる問題もあった。また、ドレイ
ンライン(DL)へ印加する画素信号電圧が反転するま
でに要する時間を短くすることができず、高精細化を妨
げていた。
【0010】
【課題を解決するための手段】本発明は、この課題を解
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第1群のスイッチング素子と、この第1群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、前記第1群のスイッチング素子を行単位に導通
するために前記各ゲートラインに走査信号電圧を印加す
るゲートドライバーと、外部より供給された原画信号よ
り対応する画素信号電圧をサンプリングして前記各ドレ
インラインに印加するサンプリングスイッチ及び前記画
素信号電圧をサンプリングすべく前記各サンプリングス
イッチを順次に導通状態とする水平シフトレジスタとか
らなるドレインドライバーとを有する液晶表示装置にお
いて、前記各サンプリングスイッチは前記水平シフトレ
ジスタの前記各ドレインラインに対応した各出力段から
の出力により導通される前に導通され、前記各ドレイン
ラインへ印加すべき画素信号電圧と同極性のプリチャー
ジ電圧を、前記各ドレインラインへ印加する構成であ
る。
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第1群のスイッチング素子と、この第1群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、前記第1群のスイッチング素子を行単位に導通
するために前記各ゲートラインに走査信号電圧を印加す
るゲートドライバーと、外部より供給された原画信号よ
り対応する画素信号電圧をサンプリングして前記各ドレ
インラインに印加するサンプリングスイッチ及び前記画
素信号電圧をサンプリングすべく前記各サンプリングス
イッチを順次に導通状態とする水平シフトレジスタとか
らなるドレインドライバーとを有する液晶表示装置にお
いて、前記各サンプリングスイッチは前記水平シフトレ
ジスタの前記各ドレインラインに対応した各出力段から
の出力により導通される前に導通され、前記各ドレイン
ラインへ印加すべき画素信号電圧と同極性のプリチャー
ジ電圧を、前記各ドレインラインへ印加する構成であ
る。
【0011】これにより、各水平期間において、各ドレ
インラインへ画素信号電圧の供給が始まる前に、前フィ
ールドで逆極性の画素信号電圧が印加されて残っていた
各ドレインラインの電圧が一括的に現フィールドと同じ
極性にされ、各ドレインラインに印加された画素信号電
圧が所望の電圧値になるまでに要する時間が短くなる。
インラインへ画素信号電圧の供給が始まる前に、前フィ
ールドで逆極性の画素信号電圧が印加されて残っていた
各ドレインラインの電圧が一括的に現フィールドと同じ
極性にされ、各ドレインラインに印加された画素信号電
圧が所望の電圧値になるまでに要する時間が短くなる。
【0012】特に、前記水平シフトレジスタの各出力段
からの出力は、それぞれオアゲートを介して前記サンプ
リングスイッチの導通を制御し、前記各オアゲートの他
方の入力にはプリチャージ制御信号が供給され、前記サ
ンプリングスイッチの導通を制御する構成である。これ
により、各水平期間において、各ドレインラインへ画素
信号電圧が印加される前に、全てのサンプリングスイッ
チが導通され、これを介して、当該画素信号電圧と同じ
極性のプリチャージ電圧が各ドレインラインへ印加され
る。
からの出力は、それぞれオアゲートを介して前記サンプ
リングスイッチの導通を制御し、前記各オアゲートの他
方の入力にはプリチャージ制御信号が供給され、前記サ
ンプリングスイッチの導通を制御する構成である。これ
により、各水平期間において、各ドレインラインへ画素
信号電圧が印加される前に、全てのサンプリングスイッ
チが導通され、これを介して、当該画素信号電圧と同じ
極性のプリチャージ電圧が各ドレインラインへ印加され
る。
【0013】前記プリチャージ電圧は、原画信号に重畳
されている構成である。これにより、導通された各サン
プリングスイッチを介して、プリチャージ電圧が各ドレ
インラインに印加されるので、画素信号電圧が各ドレイ
ンラインに印加される前に、それと同じ極性に充電され
る。
されている構成である。これにより、導通された各サン
プリングスイッチを介して、プリチャージ電圧が各ドレ
インラインに印加されるので、画素信号電圧が各ドレイ
ンラインに印加される前に、それと同じ極性に充電され
る。
【0014】
【発明の実施の形態】図1に、本発明の第1の実施の形
態にかかる液晶表示装置の構成を示す。図の中下部は表
示部であり、走査線であるゲートライン(GL)と画素
信号線であるドレインライン(DL)が横縦に配置形成
され、その各交差部にはTFT(SE)が形成されてい
る。各TFT(SE)には、それぞれ液晶駆動用の画素
容量(LC)及び電荷保持用の補助容量の(SC)の一
方の電極が接続されている。画素容量(LC)の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量(LC)は表示
電極により液晶及び共通電極が区画されてなり、これら
にTFT(SE)が接続されて表示画素が構成されてい
る。
態にかかる液晶表示装置の構成を示す。図の中下部は表
示部であり、走査線であるゲートライン(GL)と画素
信号線であるドレインライン(DL)が横縦に配置形成
され、その各交差部にはTFT(SE)が形成されてい
る。各TFT(SE)には、それぞれ液晶駆動用の画素
容量(LC)及び電荷保持用の補助容量の(SC)の一
方の電極が接続されている。画素容量(LC)の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量(LC)は表示
電極により液晶及び共通電極が区画されてなり、これら
にTFT(SE)が接続されて表示画素が構成されてい
る。
【0015】図の上部は、走査信号に合致して、各ドレ
インライン(DL)に所定の画素信号電圧を供給するた
めのドレインドライバーである。各ドレインライン(D
L)に対応した出力段(S/R)を有する水平シフトレ
ジスタ(1)、原画信号用のビデオデータライン
(2)、これらに順に接続して配列されたサンプリング
用のアナログスイッチ(3)がある。これらアナログス
イッチ(3)は、水平シフトレジスタ(1)により制御
されて順にオンされ、そのタイミングに合致して原画信
号電圧をサンプリングし、画素信号電圧として各ドレイ
ンライン(DL)に順次に印加する。
インライン(DL)に所定の画素信号電圧を供給するた
めのドレインドライバーである。各ドレインライン(D
L)に対応した出力段(S/R)を有する水平シフトレ
ジスタ(1)、原画信号用のビデオデータライン
(2)、これらに順に接続して配列されたサンプリング
用のアナログスイッチ(3)がある。これらアナログス
イッチ(3)は、水平シフトレジスタ(1)により制御
されて順にオンされ、そのタイミングに合致して原画信
号電圧をサンプリングし、画素信号電圧として各ドレイ
ンライン(DL)に順次に印加する。
【0016】そして、水平シフトレジスタの各出力段
(S/R)は、各々、オアゲート(4)を介してそれぞ
れのアナログスイッチ(3)を制御する信号を供給して
いる。各オアゲート(4)の他方の入力には、プリチャ
ージ制御ライン(6)よりプリチャージ制御信号が供給
されている。このプリチャージ制御信号はLCDパネル
外で作成される。
(S/R)は、各々、オアゲート(4)を介してそれぞ
れのアナログスイッチ(3)を制御する信号を供給して
いる。各オアゲート(4)の他方の入力には、プリチャ
ージ制御ライン(6)よりプリチャージ制御信号が供給
されている。このプリチャージ制御信号はLCDパネル
外で作成される。
【0017】一方、ゲートライン(GL)は、不図示で
ある垂直シフトレジスタからなるゲートドライバーによ
り、順次に走査信号電圧が供給され、同一行のTFT
(SE)を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン(DL)に画素信
号電圧が印加され、行列的に指定された各画素へ供給さ
れ書き込まれる。
ある垂直シフトレジスタからなるゲートドライバーによ
り、順次に走査信号電圧が供給され、同一行のTFT
(SE)を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン(DL)に画素信
号電圧が印加され、行列的に指定された各画素へ供給さ
れ書き込まれる。
【0018】各行に関して、ゲートライン(GL)へハ
イレベルの走査信号電圧が印加されると同一行のTFT
(SE)が全てオンとなり、書き換え待機状態となる。
この1水平期間は、コンポジットビデオ信号に含まれた
水平同期信号に基づいて作成された水平スタートパルス
及び水平クロックパルスにより、そのスタートタイミン
グ、及び、各列に割り当てるべき1ドット期間が制御さ
れる。即ち、原画信号との位相タイミングが取られなが
ら、各画素に供給すべき画素信号電圧をサンプリングし
て各ドレインライン(DL)へと印加していく。
イレベルの走査信号電圧が印加されると同一行のTFT
(SE)が全てオンとなり、書き換え待機状態となる。
この1水平期間は、コンポジットビデオ信号に含まれた
水平同期信号に基づいて作成された水平スタートパルス
及び水平クロックパルスにより、そのスタートタイミン
グ、及び、各列に割り当てるべき1ドット期間が制御さ
れる。即ち、原画信号との位相タイミングが取られなが
ら、各画素に供給すべき画素信号電圧をサンプリングし
て各ドレインライン(DL)へと印加していく。
【0019】図2は、本発明の第1の実施形態にかかる
ドレインドライバーの動作を説明するタイミング図であ
る。水平シフトレジスタ(1)の各出力段(S/R)は
クロック信号HCLKに基づいて順次にハイレベルを出
力して、オアゲート(4)を介して各サンプリング用ア
ナログスイッチ(3)をオンとしていく。また、プリチ
ャージ制御信号PRCNが供給され、同じくオアゲート
(4)を介して全アナログスイッチ(3)に与えられ
る。即ち、オアゲート(4)は、水平シフトレジスタ
(1)の各出力段(S/R)からの出力とプリチャージ
制御信号PRCNのいずれかがハイレベルの時、ハイレ
ベルを出力して、アナログスイッチ(3)をオンとす
る。アナログスイッチ(3)がオンしている期間、当該
ドレインライン(DL)へは原画信号VDSGが導通さ
れた状態にあり、アナログスイッチ(3)がオフした瞬
間の電圧VPXが画素信号電圧PXSGとしてドレイン
ライン(DL)に印加され保持される。
ドレインドライバーの動作を説明するタイミング図であ
る。水平シフトレジスタ(1)の各出力段(S/R)は
クロック信号HCLKに基づいて順次にハイレベルを出
力して、オアゲート(4)を介して各サンプリング用ア
ナログスイッチ(3)をオンとしていく。また、プリチ
ャージ制御信号PRCNが供給され、同じくオアゲート
(4)を介して全アナログスイッチ(3)に与えられ
る。即ち、オアゲート(4)は、水平シフトレジスタ
(1)の各出力段(S/R)からの出力とプリチャージ
制御信号PRCNのいずれかがハイレベルの時、ハイレ
ベルを出力して、アナログスイッチ(3)をオンとす
る。アナログスイッチ(3)がオンしている期間、当該
ドレインライン(DL)へは原画信号VDSGが導通さ
れた状態にあり、アナログスイッチ(3)がオフした瞬
間の電圧VPXが画素信号電圧PXSGとしてドレイン
ライン(DL)に印加され保持される。
【0020】プリチャージ制御信号PRCNは、各々水
平期間において、水平シフトレジスタ(1)がスタート
される前にハイレベルが送られ、全てのオアゲート
(4)からハイレベルが出力され(OUT1,OUT,
・・2OUTn,・・)、全てのアナログスイッチ
(3)がオンとされる。原画信号VDSGには、プリチ
ャージ制御信号PRCNと同じ位相で、かつ、当該水平
期間に供給される画素信号電圧PXSGと同じ極性のプ
リチャージ電圧VPRが重畳されており、このプリチャ
ージ電圧が全てのドレインライン(DL)に印加されて
保持される。
平期間において、水平シフトレジスタ(1)がスタート
される前にハイレベルが送られ、全てのオアゲート
(4)からハイレベルが出力され(OUT1,OUT,
・・2OUTn,・・)、全てのアナログスイッチ
(3)がオンとされる。原画信号VDSGには、プリチ
ャージ制御信号PRCNと同じ位相で、かつ、当該水平
期間に供給される画素信号電圧PXSGと同じ極性のプ
リチャージ電圧VPRが重畳されており、このプリチャ
ージ電圧が全てのドレインライン(DL)に印加されて
保持される。
【0021】続いて、水平スタートパルスが送られて水
平シフトレジスタ(1)から各段出力が供給されて、各
オアゲート(4)からハイレベルが出される。そして、
各アナログスイッチ(3)がオンされて、原画信号VD
SGから対応する画素信号電圧VPXがサンプリングさ
れて、各ドレインライン(DL)に印加され、次フィー
ルドで書き換えられるまで保持される。
平シフトレジスタ(1)から各段出力が供給されて、各
オアゲート(4)からハイレベルが出される。そして、
各アナログスイッチ(3)がオンされて、原画信号VD
SGから対応する画素信号電圧VPXがサンプリングさ
れて、各ドレインライン(DL)に印加され、次フィー
ルドで書き換えられるまで保持される。
【0022】n列目に関して見ると、まず、プリチャー
ジ期間に、原画信号VDSGよりプリチャージ電圧VP
Rがサンプリングされて、ドレインライン(DL)に供
給され、プリチャージ電圧VPRに充電される。その
後、水平シフトレジスタ(1)がスタートされて当該出
力段(S/R)からハイレベルが出力されると、これに
対応した画素信号電圧VPXnが原画信号VDSGより
サンプリングされて、そのドレインライン(DL)の画
素信号電圧PXSGが変化される。即ち、各ドレインラ
イン(DL)には、初めに、当該水平期間に供給されべ
き画素信号電圧PXSGと同じ極性のプリチャージ電圧
VPRが印加され、その後、これと同じ極性の画素信号
電圧VPXnが印加される。この画素信号電圧VPXn
は、同じタイミングで印加された走査信号電圧に対応し
たゲートラインによりオンされたTFT(SE)を介し
て、各表示画素に供給される。
ジ期間に、原画信号VDSGよりプリチャージ電圧VP
Rがサンプリングされて、ドレインライン(DL)に供
給され、プリチャージ電圧VPRに充電される。その
後、水平シフトレジスタ(1)がスタートされて当該出
力段(S/R)からハイレベルが出力されると、これに
対応した画素信号電圧VPXnが原画信号VDSGより
サンプリングされて、そのドレインライン(DL)の画
素信号電圧PXSGが変化される。即ち、各ドレインラ
イン(DL)には、初めに、当該水平期間に供給されべ
き画素信号電圧PXSGと同じ極性のプリチャージ電圧
VPRが印加され、その後、これと同じ極性の画素信号
電圧VPXnが印加される。この画素信号電圧VPXn
は、同じタイミングで印加された走査信号電圧に対応し
たゲートラインによりオンされたTFT(SE)を介し
て、各表示画素に供給される。
【0023】従って、各ドレインライン(DL)に印加
される電圧PXSGは、あらかじめ印加されたプリチャ
ージ電圧VPRから、僅かの電圧変化で、所定の画素信
号電圧PRXnにされる。このため、各列のサンプリン
グ期間中に、前フィールドで印加されて残っていた逆極
性の画素信号電圧が反転されて当該画素信号電圧に充電
されるといったことが無くなり、当該所定の電圧値にな
るまでの時間が短くなる。
される電圧PXSGは、あらかじめ印加されたプリチャ
ージ電圧VPRから、僅かの電圧変化で、所定の画素信
号電圧PRXnにされる。このため、各列のサンプリン
グ期間中に、前フィールドで印加されて残っていた逆極
性の画素信号電圧が反転されて当該画素信号電圧に充電
されるといったことが無くなり、当該所定の電圧値にな
るまでの時間が短くなる。
【0024】このため、短いサンプリング時間で各ドレ
インラインを所定の電圧値にまで充電できるので、アナ
ログスイッチ(3)のオン抵抗が高いドライバー一体型
p−SiTFTLCDにおいて、1水平期間中で1列分
に割り当てられるサンプリング期間が短縮されても、ド
レインラインの充電が十分に行われるため、高精細化、
あるいは大画面化が可能となる。
インラインを所定の電圧値にまで充電できるので、アナ
ログスイッチ(3)のオン抵抗が高いドライバー一体型
p−SiTFTLCDにおいて、1水平期間中で1列分
に割り当てられるサンプリング期間が短縮されても、ド
レインラインの充電が十分に行われるため、高精細化、
あるいは大画面化が可能となる。
【0025】図3に、本発明の第2の実施の形態にかか
る液晶表示装置の構成を示す。本実施の形態は、1列毎
に表示画素に供給される画素信号電圧の極性が反転する
ドット反転駆動に関している。原画信号用のビデオデー
タライン(2)は、互いに極性が逆の2本(組)が設け
られている。第1の実施の形態と同様、水平シフトレジ
スタ(1)の各出力段(S/R)は、オアゲート(4)
を介して、ビデオデータライン(2)と各ドレインライ
ン(DL)を導通するサンプリング用アナログスイッチ
(3)を制御するようになっている。但し、各アナログ
スイッチ(3)は、1列毎に異なる方のビデオデータラ
イン(2)に接続されており、各ドレインライン(D
L)へは1本毎に極性の異なる画素信号電圧が印加され
る。
る液晶表示装置の構成を示す。本実施の形態は、1列毎
に表示画素に供給される画素信号電圧の極性が反転する
ドット反転駆動に関している。原画信号用のビデオデー
タライン(2)は、互いに極性が逆の2本(組)が設け
られている。第1の実施の形態と同様、水平シフトレジ
スタ(1)の各出力段(S/R)は、オアゲート(4)
を介して、ビデオデータライン(2)と各ドレインライ
ン(DL)を導通するサンプリング用アナログスイッチ
(3)を制御するようになっている。但し、各アナログ
スイッチ(3)は、1列毎に異なる方のビデオデータラ
イン(2)に接続されており、各ドレインライン(D
L)へは1本毎に極性の異なる画素信号電圧が印加され
る。
【0026】図4は、本発明の第2の実施の形態にかか
るドレインドライバーの動作を説明するタイミング図で
ある。水平クロック信号HCLKに対して、互いに極性
が逆の原画信号VDSG+とVDSG−、各出力段(S
/R)の出力及びプリチャージ電圧の波形(・・OUT
n,OUTn+1,・・)の周波数は倍になっている。
また、互いに極性の異なる原画信号VDSG+とVDS
G−は、各々のプリチャージ電圧PRV+とPRV−の
位相は同じで、画素信号電圧VPXを示す部分は位相が
1クロック分ずらされている。また、隣接する各出力段
(S/R)からの出力は水平クロック信号HSYNCの
1クロック分重なってハイレベルが出される。
るドレインドライバーの動作を説明するタイミング図で
ある。水平クロック信号HCLKに対して、互いに極性
が逆の原画信号VDSG+とVDSG−、各出力段(S
/R)の出力及びプリチャージ電圧の波形(・・OUT
n,OUTn+1,・・)の周波数は倍になっている。
また、互いに極性の異なる原画信号VDSG+とVDS
G−は、各々のプリチャージ電圧PRV+とPRV−の
位相は同じで、画素信号電圧VPXを示す部分は位相が
1クロック分ずらされている。また、隣接する各出力段
(S/R)からの出力は水平クロック信号HSYNCの
1クロック分重なってハイレベルが出される。
【0027】n列目及びn+1列目に関して見ていく
と、まず、初めに全てのオアゲート(4)に同時に供給
されたプリチャージ制御信号PRCNのハイレベルがあ
り、続いて、水平シフトレジスタ(1)の各出力段(S
/R)からの出力によるハイレベルがある。極性の異な
る原画信号VDSG+とVDSG−には各々、その極性
と同じで、かつ、互いに同じ位相のプリチャージ電圧V
PR+とVPR−が重畳されている。今、正極性の原画
信号VDSG+がn列目に供給され、負極性の原画信号
VDSG−がn+1列目に供給されるものとする。初め
にプリチャージ制御信号PRCNを受けて、サンプリン
グ用アナログスイッチ(3)が導通されると、n列目に
は正極性のプリチャージ電圧PRV+、n+1列目には
負極性のプリチャージ電圧PRV−が同じタイミングで
供給され、各々ドレインライン(DL)が、それぞれ、
プリチャージ電圧VPR+及びVPR−に充電される。
その後、水平シフトレジスタ(1)の各出力段(S/
R)より、ハイレベルが出されると、これを受けて再び
アナログスイッチ(3)が導通されて、これに合致した
各々の画素信号電圧VPXnまたはVPXn+1が、原
画信号VDSG+またはVDSG−からサンプリングさ
れて各列に供給され、各々ドレインライン(DL)に印
加された電圧PXSGnまたはPXSGn+1が画素信
号電圧VPXnまたはVPXn+1にされる。
と、まず、初めに全てのオアゲート(4)に同時に供給
されたプリチャージ制御信号PRCNのハイレベルがあ
り、続いて、水平シフトレジスタ(1)の各出力段(S
/R)からの出力によるハイレベルがある。極性の異な
る原画信号VDSG+とVDSG−には各々、その極性
と同じで、かつ、互いに同じ位相のプリチャージ電圧V
PR+とVPR−が重畳されている。今、正極性の原画
信号VDSG+がn列目に供給され、負極性の原画信号
VDSG−がn+1列目に供給されるものとする。初め
にプリチャージ制御信号PRCNを受けて、サンプリン
グ用アナログスイッチ(3)が導通されると、n列目に
は正極性のプリチャージ電圧PRV+、n+1列目には
負極性のプリチャージ電圧PRV−が同じタイミングで
供給され、各々ドレインライン(DL)が、それぞれ、
プリチャージ電圧VPR+及びVPR−に充電される。
その後、水平シフトレジスタ(1)の各出力段(S/
R)より、ハイレベルが出されると、これを受けて再び
アナログスイッチ(3)が導通されて、これに合致した
各々の画素信号電圧VPXnまたはVPXn+1が、原
画信号VDSG+またはVDSG−からサンプリングさ
れて各列に供給され、各々ドレインライン(DL)に印
加された電圧PXSGnまたはPXSGn+1が画素信
号電圧VPXnまたはVPXn+1にされる。
【0028】図5は、本発明の実施の形態にかかるプリ
チャージ電圧の供給回路の等価回路図である。外部から
供給されたコンポジットビデオ信号は、同期分離回路
(10)において水平同期信号HSYNCが分離され、
この水平同期信号HSYNCはプリチャージ制御信号発
生回路(10)に供給され、これを基に所望の位相及び
周期をもったプリチャージ制御信号PRCNが作成され
る。このプリチャージ制御信号PRCNは、スイッチン
グ用の第1のトランジスタ(12)のベースに供給され
る。第1のトランジスタ(12)のコレクタ出力は、第
2のトランジスタ(13)のベースに供給される。第2
のトランジスタ(13)のコレクタには、抵抗を介し
て、可変抵抗(14)及び差動増幅器(15)からなる
プリチャージ電圧調整回路が接続されている。従って、
可変抵抗(14)を調整することにより、第2のトラン
ジスタ(13)のコレクタ電圧を調整することができ
る。
チャージ電圧の供給回路の等価回路図である。外部から
供給されたコンポジットビデオ信号は、同期分離回路
(10)において水平同期信号HSYNCが分離され、
この水平同期信号HSYNCはプリチャージ制御信号発
生回路(10)に供給され、これを基に所望の位相及び
周期をもったプリチャージ制御信号PRCNが作成され
る。このプリチャージ制御信号PRCNは、スイッチン
グ用の第1のトランジスタ(12)のベースに供給され
る。第1のトランジスタ(12)のコレクタ出力は、第
2のトランジスタ(13)のベースに供給される。第2
のトランジスタ(13)のコレクタには、抵抗を介し
て、可変抵抗(14)及び差動増幅器(15)からなる
プリチャージ電圧調整回路が接続されている。従って、
可変抵抗(14)を調整することにより、第2のトラン
ジスタ(13)のコレクタ電圧を調整することができ
る。
【0029】一方、コンポジットビデオ信号は、周知の
中間周波増幅、色復調が行われ、カラーデコーダ(1
6)においてR,G,B信号が作成される。これらの信
号は、第2のトランジスタ(13)のコレクタ電圧が図
のA点において、プリチャージ電圧VPRとして重畳さ
れる。このプリチャージ電圧VPRは、プリチャージ制
御信号により規定された期間のみ、プリチャージ電圧調
整回路(14,15)により電圧が設定されて重畳され
る。このプリチャージ電圧VPRが重畳されたR、G、
B信号の反転及び非反転信号は、1ライン毎、1フィー
ルド毎、及び、1フレーム毎に極性が切り換えられて、
ドレインドライバーのビデオデータライン(2)に供給
される。プリチャージ制御信号PRCNは、水平同期信
号HSYNCを基に作成され、ブランキング期間中の所
定の期間中のみハイレベルとなるようにされている。従
って、プリチャージ電圧VPRは図2及び図4に示す如
く、各水平期間において、水平シフトレジスタ(1)か
ら出力の供給が始まる前の、ブランキング期間中に、原
画信号VDSGに重畳される。
中間周波増幅、色復調が行われ、カラーデコーダ(1
6)においてR,G,B信号が作成される。これらの信
号は、第2のトランジスタ(13)のコレクタ電圧が図
のA点において、プリチャージ電圧VPRとして重畳さ
れる。このプリチャージ電圧VPRは、プリチャージ制
御信号により規定された期間のみ、プリチャージ電圧調
整回路(14,15)により電圧が設定されて重畳され
る。このプリチャージ電圧VPRが重畳されたR、G、
B信号の反転及び非反転信号は、1ライン毎、1フィー
ルド毎、及び、1フレーム毎に極性が切り換えられて、
ドレインドライバーのビデオデータライン(2)に供給
される。プリチャージ制御信号PRCNは、水平同期信
号HSYNCを基に作成され、ブランキング期間中の所
定の期間中のみハイレベルとなるようにされている。従
って、プリチャージ電圧VPRは図2及び図4に示す如
く、各水平期間において、水平シフトレジスタ(1)か
ら出力の供給が始まる前の、ブランキング期間中に、原
画信号VDSGに重畳される。
【0030】このプリチャージ制御信号PRCNは、図
1及び図3のドレインドライバーに設けられたオアゲー
ト(4)にも供給され、プリチャージ電圧VPRのタイ
ミングに合わせて、オアゲート(4)からハイレベルが
出力されて全てのサンプリング用アナログスイッチ
(3)がオンされ、プリチャージ電圧VPRが全てのド
レインライン(DL)に印加される。
1及び図3のドレインドライバーに設けられたオアゲー
ト(4)にも供給され、プリチャージ電圧VPRのタイ
ミングに合わせて、オアゲート(4)からハイレベルが
出力されて全てのサンプリング用アナログスイッチ
(3)がオンされ、プリチャージ電圧VPRが全てのド
レインライン(DL)に印加される。
【0031】
【発明の効果】以上の説明から明らかな如く、本発明
で、各水平期間の初めに当該水平期に各列に供給される
画素信号電圧と同じ極性の電圧をあらかじめ印加するこ
とで、前フィールドで印加されて残っていた逆極性の電
圧を反転させておき、その後、各列毎に所定の画素信号
電圧を印加する際に、電圧の変化量を同極性における僅
かな量としている。これにより、各列に関して、サンプ
リングに要される時間が短縮され、コントラスト比が向
上される。また、1水平期間において、各列に割り当て
られる期間が短縮されるので、画素数の多い、高精細、
あるいは、大画面の液晶表示装置が可能となる。
で、各水平期間の初めに当該水平期に各列に供給される
画素信号電圧と同じ極性の電圧をあらかじめ印加するこ
とで、前フィールドで印加されて残っていた逆極性の電
圧を反転させておき、その後、各列毎に所定の画素信号
電圧を印加する際に、電圧の変化量を同極性における僅
かな量としている。これにより、各列に関して、サンプ
リングに要される時間が短縮され、コントラスト比が向
上される。また、1水平期間において、各列に割り当て
られる期間が短縮されるので、画素数の多い、高精細、
あるいは、大画面の液晶表示装置が可能となる。
【図1】本発明の第1の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図2】本発明の第1の実施の形態にかかるドレインド
ライバーのタイミング図である。
ライバーのタイミング図である。
【図3】本発明の第2の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図4】本発明の第2の実施の形態にかかるドレインド
ライバーのタイミング図である。
ライバーのタイミング図である。
【図5】本発明の実施の形態にかかるプリチャージ電圧
発生電圧の等価回路図である。
発生電圧の等価回路図である。
【図6】液晶表示装置の構成図である。
1 水平シフトレジスタ 2 ビデオデータライン 3 サンプリング用アナログスイッチ 4 オアゲート 6 ビデオデータライン 10 同期分離回路 11 プリチャージ制御信号発生回路 12 第1のトランジスタ 13 第2のトランジスタ 14 可変抵抗 15 差動増幅器 16 カラーデコーダ
Claims (3)
- 【請求項1】 互いに交差して配置された複数のゲート
ラインおよびドレインラインと、これら各交差部に形成
された第1群のスイッチング素子と、この第1群のスイ
ッチング素子に各々接続された液晶駆動用の表示電極
と、前記第1群のスイッチング素子を行単位に導通する
ために前記各ゲートラインに走査信号電圧を印加するゲ
ートドライバーと、外部より供給された原画信号より対
応する画素信号電圧をサンプリングして前記各ドレイン
ラインに印加するサンプリングスイッチ及び前記画素信
号電圧をサンプリングすべく前記各サンプリングスイッ
チを順次に導通状態とする水平シフトレジスタとからな
るドレインドライバーとを有する液晶表示装置におい
て、 前記各サンプリングスイッチは前記水平シフトレジスタ
の前記各ドレインラインに対応した各出力段からの出力
により導通される前に導通され、前記各ドレインライン
へ印加すべき画素信号電圧と同極性のプリチャージ電圧
を、前記各ドレインラインへ印加することを特徴とする
液晶表示装置。 - 【請求項2】 前記水平シフトレジスタの各出力段から
の出力は、それぞれオアゲートを介して前記サンプリン
グスイッチの導通を制御し、前記各オアゲートの他方の
入力にはプリチャージ制御信号が供給され、前記サンプ
リングスイッチの導通を制御していることを特徴とする
請求項1記載の液晶表示装置。 - 【請求項3】 前記プリチャージ電圧は、原画信号に重
畳されていることを特徴とする請求項1または請求項2
記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25966596A JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25966596A JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10105126A true JPH10105126A (ja) | 1998-04-24 |
Family
ID=17337207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25966596A Pending JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10105126A (ja) |
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---|---|---|---|---|
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-
1996
- 1996-09-30 JP JP25966596A patent/JPH10105126A/ja active Pending
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