JPH10105126A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH10105126A JPH10105126A JP25966596A JP25966596A JPH10105126A JP H10105126 A JPH10105126 A JP H10105126A JP 25966596 A JP25966596 A JP 25966596A JP 25966596 A JP25966596 A JP 25966596A JP H10105126 A JPH10105126 A JP H10105126A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- supplied
- liquid crystal
- shift register
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴを用いたドライバー一体型Ｌ
ＣＤにおいて、１列分の画素情報の書き換えに要する時
間を短縮し、コントラスト比低下防止及び高精細化を達
せいする。 【解決手段】 水平シフトレジスタ1の各段出力を各々オ
アゲート4を介してサンプリング用アナログスイッチ3に
供給する。オアゲート4の他方の入力にはプリチャージ
制御信号用ライン6が供給されている。各水平期間の初
めに、プリチャージ制御信号が供給されて、オアゲート
4を介して全てのスイッチ3がオンされ、これと同時にビ
デオデータライン2には、その後に続く画素信号電圧と
同極性のプリチャージ電圧が印加されて、全ドレインラ
インDLに供給される。
ＣＤにおいて、１列分の画素情報の書き換えに要する時
間を短縮し、コントラスト比低下防止及び高精細化を達
せいする。 【解決手段】 水平シフトレジスタ1の各段出力を各々オ
アゲート4を介してサンプリング用アナログスイッチ3に
供給する。オアゲート4の他方の入力にはプリチャージ
制御信号用ライン6が供給されている。各水平期間の初
めに、プリチャージ制御信号が供給されて、オアゲート
4を介して全てのスイッチ3がオンされ、これと同時にビ
デオデータライン2には、その後に続く画素信号電圧と
同極性のプリチャージ電圧が印加されて、全ドレインラ
インDLに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置（ＬＣＤ：Liquid CrystalDispla
y）に関する。
クス型の液晶表示装置（ＬＣＤ：Liquid CrystalDispla
y）に関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちＴＦＴ（Thin Film Transistor）を用いた
アクティブマトリクス型は、原理的にデューティ比１０
０％のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちＴＦＴ（Thin Film Transistor）を用いた
アクティブマトリクス型は、原理的にデューティ比１０
０％のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
【０００３】近年、ＴＦＴのチャンネル層として多結晶
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
【０００４】図６はＬＣＤの構成図である。中央のマト
リクス回路は表示部である。走査線であるゲートライン
（ＧＬ）と画素信号線であるドレインライン（ＤＬ）が
横縦に配置形成され、その各交差部にはＴＦＴ（ＳＥ）
が形成されている。各ＴＦＴ（ＳＥ）には、それぞれ液
晶駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量
の（ＳＣ）の一方の電極が接続されている。画素容量
（ＬＣ）の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量（ＬＣ）は表示電極により液晶及び共通電極が区画さ
れてなり、これらにＴＦＴ（ＳＥ）が接続されて表示画
素が構成されている。
リクス回路は表示部である。走査線であるゲートライン
（ＧＬ）と画素信号線であるドレインライン（ＤＬ）が
横縦に配置形成され、その各交差部にはＴＦＴ（ＳＥ）
が形成されている。各ＴＦＴ（ＳＥ）には、それぞれ液
晶駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量
の（ＳＣ）の一方の電極が接続されている。画素容量
（ＬＣ）の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量（ＬＣ）は表示電極により液晶及び共通電極が区画さ
れてなり、これらにＴＦＴ（ＳＥ）が接続されて表示画
素が構成されている。
【０００５】表示部の周辺には、主として水平シフトレ
ジスタとサンプリング回路からなるドレインドライバー
（ＤＤ）と、主として垂直シフトレジスタからなるゲー
トドライバー（ＧＤ）が配置されている。これら、ドレ
インドライバー及びゲートドライバー（ＤＤ）は、ＴＦ
ＴのＣＭＯＳにより構成されており、画素部のＴＦＴ
（ＳＥ）と同様、ｐ−Ｓｉを用いて同一基板上に一体的
に形成されている。
ジスタとサンプリング回路からなるドレインドライバー
（ＤＤ）と、主として垂直シフトレジスタからなるゲー
トドライバー（ＧＤ）が配置されている。これら、ドレ
インドライバー及びゲートドライバー（ＤＤ）は、ＴＦ
ＴのＣＭＯＳにより構成されており、画素部のＴＦＴ
（ＳＥ）と同様、ｐ−Ｓｉを用いて同一基板上に一体的
に形成されている。
【０００６】ドレインドライバー（ＤＤ）は、水平シフ
トレジスタと、水平シフトレジスタの各段出力によりオ
ン／オフが制御されるサンプリング用アナログスイッチ
からなる。そのアナログスイッチの一方の端子には、ビ
デオデータラインが接続され、外部集積回路において作
成された原画信号が供給されている。また、他方の端子
には、各々のドレインライン（ＤＬ）が接続されてい
る。水平シフトレジスタには水平クロック信号ＨＣＬＫ
とその反転クロック信号＊ＨＣＬＫ及び水平スタートパ
ルスＨＳＴが供給され、垂直シフトレジスタには垂直ク
ロック信号ＶＣＬＫとその反転クロック信号＊ＶＣＬＫ
及び垂直スタートパルスＶＳＴが供給されている。水平
シフトレジスタと垂直シフトレジスタは、タイミングを
合わせてスタートされ、垂直クロック信号により規定さ
れた１水平期間が、各列に割り当てれるべく水平クロッ
ク信号により分割され、行列的に指定された１点に合致
する画素信号電圧が原画信号よりサンプリングされて各
ドレインライン（ＤＬ）に印加され、ゲートライン（Ｇ
Ｌ）の選択中にオンされたＴＦＴ（ＳＥ）を介して各表
示画素に供給される。
トレジスタと、水平シフトレジスタの各段出力によりオ
ン／オフが制御されるサンプリング用アナログスイッチ
からなる。そのアナログスイッチの一方の端子には、ビ
デオデータラインが接続され、外部集積回路において作
成された原画信号が供給されている。また、他方の端子
には、各々のドレインライン（ＤＬ）が接続されてい
る。水平シフトレジスタには水平クロック信号ＨＣＬＫ
とその反転クロック信号＊ＨＣＬＫ及び水平スタートパ
ルスＨＳＴが供給され、垂直シフトレジスタには垂直ク
ロック信号ＶＣＬＫとその反転クロック信号＊ＶＣＬＫ
及び垂直スタートパルスＶＳＴが供給されている。水平
シフトレジスタと垂直シフトレジスタは、タイミングを
合わせてスタートされ、垂直クロック信号により規定さ
れた１水平期間が、各列に割り当てれるべく水平クロッ
ク信号により分割され、行列的に指定された１点に合致
する画素信号電圧が原画信号よりサンプリングされて各
ドレインライン（ＤＬ）に印加され、ゲートライン（Ｇ
Ｌ）の選択中にオンされたＴＦＴ（ＳＥ）を介して各表
示画素に供給される。
【０００７】
【発明が解決しようとする課題】通常のＬＣＤでは、液
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、１フィールド毎、１ライン
毎、更には、１ドット毎に液晶への印加電圧の極性を正
負に反転させている。ＬＣＤでは、ｐ−ＳｉＴＦＴは画
素部のスイッチング素子としては申し分の無い速度を有
しているものの、周辺駆動回路に関しては、単結晶シリ
コンからなる集積回路に比べると速度は遅い。
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、１フィールド毎、１ライン
毎、更には、１ドット毎に液晶への印加電圧の極性を正
負に反転させている。ＬＣＤでは、ｐ−ＳｉＴＦＴは画
素部のスイッチング素子としては申し分の無い速度を有
しているものの、周辺駆動回路に関しては、単結晶シリ
コンからなる集積回路に比べると速度は遅い。
【０００８】特に、ｐ−ＳｉＴＦＴからなるアナログス
イッチが十分な速度で原画信号電圧を導通しなければ、
各ドレインライン（ＤＬ）に印加される画素信号電圧が
十分に大きくならず、輝度、コントラスト比の低下等の
問題を招く。従来では、水平シフトレジスタの各出力段
のハイ出力期間を長くする、あるいは、クロック周波数
の小さい水平シフトレジスタを複数系列設けてアナログ
スイッチのオン期間を長くし、ドレインラインの電圧を
十分に伝え、画素信号電圧を印加する等の構成があった
が、この方法では、隣接する複数のアナログスイッチが
同時にオンとなり、ビデオデータラインを介して複数の
ドレインラインが接続された状態になり、画素信号電圧
が歪む問題があった。
イッチが十分な速度で原画信号電圧を導通しなければ、
各ドレインライン（ＤＬ）に印加される画素信号電圧が
十分に大きくならず、輝度、コントラスト比の低下等の
問題を招く。従来では、水平シフトレジスタの各出力段
のハイ出力期間を長くする、あるいは、クロック周波数
の小さい水平シフトレジスタを複数系列設けてアナログ
スイッチのオン期間を長くし、ドレインラインの電圧を
十分に伝え、画素信号電圧を印加する等の構成があった
が、この方法では、隣接する複数のアナログスイッチが
同時にオンとなり、ビデオデータラインを介して複数の
ドレインラインが接続された状態になり、画素信号電圧
が歪む問題があった。
【０００９】また、交流反転駆動においては、１フィー
ルド毎に、１つの表示画素に印加される画素信号電圧
は、その極性が反転される。従って、前のフィールドで
供給された逆極性の画素信号電圧から現フィールドの画
素信号電圧に入れ換えられるまでに流れる電流が大き
く、消費電力を増大させる問題もあった。また、ドレイ
ンライン（ＤＬ）へ印加する画素信号電圧が反転するま
でに要する時間を短くすることができず、高精細化を妨
げていた。
ルド毎に、１つの表示画素に印加される画素信号電圧
は、その極性が反転される。従って、前のフィールドで
供給された逆極性の画素信号電圧から現フィールドの画
素信号電圧に入れ換えられるまでに流れる電流が大き
く、消費電力を増大させる問題もあった。また、ドレイ
ンライン（ＤＬ）へ印加する画素信号電圧が反転するま
でに要する時間を短くすることができず、高精細化を妨
げていた。
【００１０】
【課題を解決するための手段】本発明は、この課題を解
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第１群のスイッチング素子と、この第１群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、前記第１群のスイッチング素子を行単位に導通
するために前記各ゲートラインに走査信号電圧を印加す
るゲートドライバーと、外部より供給された原画信号よ
り対応する画素信号電圧をサンプリングして前記各ドレ
インラインに印加するサンプリングスイッチ及び前記画
素信号電圧をサンプリングすべく前記各サンプリングス
イッチを順次に導通状態とする水平シフトレジスタとか
らなるドレインドライバーとを有する液晶表示装置にお
いて、前記各サンプリングスイッチは前記水平シフトレ
ジスタの前記各ドレインラインに対応した各出力段から
の出力により導通される前に導通され、前記各ドレイン
ラインへ印加すべき画素信号電圧と同極性のプリチャー
ジ電圧を、前記各ドレインラインへ印加する構成であ
る。
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第１群のスイッチング素子と、この第１群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、前記第１群のスイッチング素子を行単位に導通
するために前記各ゲートラインに走査信号電圧を印加す
るゲートドライバーと、外部より供給された原画信号よ
り対応する画素信号電圧をサンプリングして前記各ドレ
インラインに印加するサンプリングスイッチ及び前記画
素信号電圧をサンプリングすべく前記各サンプリングス
イッチを順次に導通状態とする水平シフトレジスタとか
らなるドレインドライバーとを有する液晶表示装置にお
いて、前記各サンプリングスイッチは前記水平シフトレ
ジスタの前記各ドレインラインに対応した各出力段から
の出力により導通される前に導通され、前記各ドレイン
ラインへ印加すべき画素信号電圧と同極性のプリチャー
ジ電圧を、前記各ドレインラインへ印加する構成であ
る。
【００１１】これにより、各水平期間において、各ドレ
インラインへ画素信号電圧の供給が始まる前に、前フィ
ールドで逆極性の画素信号電圧が印加されて残っていた
各ドレインラインの電圧が一括的に現フィールドと同じ
極性にされ、各ドレインラインに印加された画素信号電
圧が所望の電圧値になるまでに要する時間が短くなる。
インラインへ画素信号電圧の供給が始まる前に、前フィ
ールドで逆極性の画素信号電圧が印加されて残っていた
各ドレインラインの電圧が一括的に現フィールドと同じ
極性にされ、各ドレインラインに印加された画素信号電
圧が所望の電圧値になるまでに要する時間が短くなる。
【００１２】特に、前記水平シフトレジスタの各出力段
からの出力は、それぞれオアゲートを介して前記サンプ
リングスイッチの導通を制御し、前記各オアゲートの他
方の入力にはプリチャージ制御信号が供給され、前記サ
ンプリングスイッチの導通を制御する構成である。これ
により、各水平期間において、各ドレインラインへ画素
信号電圧が印加される前に、全てのサンプリングスイッ
チが導通され、これを介して、当該画素信号電圧と同じ
極性のプリチャージ電圧が各ドレインラインへ印加され
る。
からの出力は、それぞれオアゲートを介して前記サンプ
リングスイッチの導通を制御し、前記各オアゲートの他
方の入力にはプリチャージ制御信号が供給され、前記サ
ンプリングスイッチの導通を制御する構成である。これ
により、各水平期間において、各ドレインラインへ画素
信号電圧が印加される前に、全てのサンプリングスイッ
チが導通され、これを介して、当該画素信号電圧と同じ
極性のプリチャージ電圧が各ドレインラインへ印加され
る。
【００１３】前記プリチャージ電圧は、原画信号に重畳
されている構成である。これにより、導通された各サン
プリングスイッチを介して、プリチャージ電圧が各ドレ
インラインに印加されるので、画素信号電圧が各ドレイ
ンラインに印加される前に、それと同じ極性に充電され
る。
されている構成である。これにより、導通された各サン
プリングスイッチを介して、プリチャージ電圧が各ドレ
インラインに印加されるので、画素信号電圧が各ドレイ
ンラインに印加される前に、それと同じ極性に充電され
る。
【００１４】
【発明の実施の形態】図１に、本発明の第１の実施の形
態にかかる液晶表示装置の構成を示す。図の中下部は表
示部であり、走査線であるゲートライン（ＧＬ）と画素
信号線であるドレインライン（ＤＬ）が横縦に配置形成
され、その各交差部にはＴＦＴ（ＳＥ）が形成されてい
る。各ＴＦＴ（ＳＥ）には、それぞれ液晶駆動用の画素
容量（ＬＣ）及び電荷保持用の補助容量の（ＳＣ）の一
方の電極が接続されている。画素容量（ＬＣ）の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量（ＬＣ）は表示
電極により液晶及び共通電極が区画されてなり、これら
にＴＦＴ（ＳＥ）が接続されて表示画素が構成されてい
る。
態にかかる液晶表示装置の構成を示す。図の中下部は表
示部であり、走査線であるゲートライン（ＧＬ）と画素
信号線であるドレインライン（ＤＬ）が横縦に配置形成
され、その各交差部にはＴＦＴ（ＳＥ）が形成されてい
る。各ＴＦＴ（ＳＥ）には、それぞれ液晶駆動用の画素
容量（ＬＣ）及び電荷保持用の補助容量の（ＳＣ）の一
方の電極が接続されている。画素容量（ＬＣ）の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量（ＬＣ）は表示
電極により液晶及び共通電極が区画されてなり、これら
にＴＦＴ（ＳＥ）が接続されて表示画素が構成されてい
る。
【００１５】図の上部は、走査信号に合致して、各ドレ
インライン（ＤＬ）に所定の画素信号電圧を供給するた
めのドレインドライバーである。各ドレインライン（Ｄ
Ｌ）に対応した出力段（Ｓ／Ｒ）を有する水平シフトレ
ジスタ（１）、原画信号用のビデオデータライン
（２）、これらに順に接続して配列されたサンプリング
用のアナログスイッチ（３）がある。これらアナログス
イッチ（３）は、水平シフトレジスタ（１）により制御
されて順にオンされ、そのタイミングに合致して原画信
号電圧をサンプリングし、画素信号電圧として各ドレイ
ンライン（ＤＬ）に順次に印加する。
インライン（ＤＬ）に所定の画素信号電圧を供給するた
めのドレインドライバーである。各ドレインライン（Ｄ
Ｌ）に対応した出力段（Ｓ／Ｒ）を有する水平シフトレ
ジスタ（１）、原画信号用のビデオデータライン
（２）、これらに順に接続して配列されたサンプリング
用のアナログスイッチ（３）がある。これらアナログス
イッチ（３）は、水平シフトレジスタ（１）により制御
されて順にオンされ、そのタイミングに合致して原画信
号電圧をサンプリングし、画素信号電圧として各ドレイ
ンライン（ＤＬ）に順次に印加する。
【００１６】そして、水平シフトレジスタの各出力段
（Ｓ／Ｒ）は、各々、オアゲート（４）を介してそれぞ
れのアナログスイッチ（３）を制御する信号を供給して
いる。各オアゲート（４）の他方の入力には、プリチャ
ージ制御ライン（６）よりプリチャージ制御信号が供給
されている。このプリチャージ制御信号はＬＣＤパネル
外で作成される。
（Ｓ／Ｒ）は、各々、オアゲート（４）を介してそれぞ
れのアナログスイッチ（３）を制御する信号を供給して
いる。各オアゲート（４）の他方の入力には、プリチャ
ージ制御ライン（６）よりプリチャージ制御信号が供給
されている。このプリチャージ制御信号はＬＣＤパネル
外で作成される。
【００１７】一方、ゲートライン（ＧＬ）は、不図示で
ある垂直シフトレジスタからなるゲートドライバーによ
り、順次に走査信号電圧が供給され、同一行のＴＦＴ
（ＳＥ）を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン（ＤＬ）に画素信
号電圧が印加され、行列的に指定された各画素へ供給さ
れ書き込まれる。
ある垂直シフトレジスタからなるゲートドライバーによ
り、順次に走査信号電圧が供給され、同一行のＴＦＴ
（ＳＥ）を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン（ＤＬ）に画素信
号電圧が印加され、行列的に指定された各画素へ供給さ
れ書き込まれる。
【００１８】各行に関して、ゲートライン（ＧＬ）へハ
イレベルの走査信号電圧が印加されると同一行のＴＦＴ
（ＳＥ）が全てオンとなり、書き換え待機状態となる。
この１水平期間は、コンポジットビデオ信号に含まれた
水平同期信号に基づいて作成された水平スタートパルス
及び水平クロックパルスにより、そのスタートタイミン
グ、及び、各列に割り当てるべき１ドット期間が制御さ
れる。即ち、原画信号との位相タイミングが取られなが
ら、各画素に供給すべき画素信号電圧をサンプリングし
て各ドレインライン（ＤＬ）へと印加していく。
イレベルの走査信号電圧が印加されると同一行のＴＦＴ
（ＳＥ）が全てオンとなり、書き換え待機状態となる。
この１水平期間は、コンポジットビデオ信号に含まれた
水平同期信号に基づいて作成された水平スタートパルス
及び水平クロックパルスにより、そのスタートタイミン
グ、及び、各列に割り当てるべき１ドット期間が制御さ
れる。即ち、原画信号との位相タイミングが取られなが
ら、各画素に供給すべき画素信号電圧をサンプリングし
て各ドレインライン（ＤＬ）へと印加していく。
【００１９】図２は、本発明の第１の実施形態にかかる
ドレインドライバーの動作を説明するタイミング図であ
る。水平シフトレジスタ（１）の各出力段（Ｓ／Ｒ）は
クロック信号ＨＣＬＫに基づいて順次にハイレベルを出
力して、オアゲート（４）を介して各サンプリング用ア
ナログスイッチ（３）をオンとしていく。また、プリチ
ャージ制御信号ＰＲＣＮが供給され、同じくオアゲート
（４）を介して全アナログスイッチ（３）に与えられ
る。即ち、オアゲート（４）は、水平シフトレジスタ
（１）の各出力段（Ｓ／Ｒ）からの出力とプリチャージ
制御信号ＰＲＣＮのいずれかがハイレベルの時、ハイレ
ベルを出力して、アナログスイッチ（３）をオンとす
る。アナログスイッチ（３）がオンしている期間、当該
ドレインライン（ＤＬ）へは原画信号ＶＤＳＧが導通さ
れた状態にあり、アナログスイッチ（３）がオフした瞬
間の電圧ＶＰＸが画素信号電圧ＰＸＳＧとしてドレイン
ライン（ＤＬ）に印加され保持される。
ドレインドライバーの動作を説明するタイミング図であ
る。水平シフトレジスタ（１）の各出力段（Ｓ／Ｒ）は
クロック信号ＨＣＬＫに基づいて順次にハイレベルを出
力して、オアゲート（４）を介して各サンプリング用ア
ナログスイッチ（３）をオンとしていく。また、プリチ
ャージ制御信号ＰＲＣＮが供給され、同じくオアゲート
（４）を介して全アナログスイッチ（３）に与えられ
る。即ち、オアゲート（４）は、水平シフトレジスタ
（１）の各出力段（Ｓ／Ｒ）からの出力とプリチャージ
制御信号ＰＲＣＮのいずれかがハイレベルの時、ハイレ
ベルを出力して、アナログスイッチ（３）をオンとす
る。アナログスイッチ（３）がオンしている期間、当該
ドレインライン（ＤＬ）へは原画信号ＶＤＳＧが導通さ
れた状態にあり、アナログスイッチ（３）がオフした瞬
間の電圧ＶＰＸが画素信号電圧ＰＸＳＧとしてドレイン
ライン（ＤＬ）に印加され保持される。
【００２０】プリチャージ制御信号ＰＲＣＮは、各々水
平期間において、水平シフトレジスタ（１）がスタート
される前にハイレベルが送られ、全てのオアゲート
（４）からハイレベルが出力され（ＯＵＴ１，ＯＵＴ，
・・２ＯＵＴｎ，・・）、全てのアナログスイッチ
（３）がオンとされる。原画信号ＶＤＳＧには、プリチ
ャージ制御信号ＰＲＣＮと同じ位相で、かつ、当該水平
期間に供給される画素信号電圧ＰＸＳＧと同じ極性のプ
リチャージ電圧ＶＰＲが重畳されており、このプリチャ
ージ電圧が全てのドレインライン（ＤＬ）に印加されて
保持される。
平期間において、水平シフトレジスタ（１）がスタート
される前にハイレベルが送られ、全てのオアゲート
（４）からハイレベルが出力され（ＯＵＴ１，ＯＵＴ，
・・２ＯＵＴｎ，・・）、全てのアナログスイッチ
（３）がオンとされる。原画信号ＶＤＳＧには、プリチ
ャージ制御信号ＰＲＣＮと同じ位相で、かつ、当該水平
期間に供給される画素信号電圧ＰＸＳＧと同じ極性のプ
リチャージ電圧ＶＰＲが重畳されており、このプリチャ
ージ電圧が全てのドレインライン（ＤＬ）に印加されて
保持される。
【００２１】続いて、水平スタートパルスが送られて水
平シフトレジスタ（１）から各段出力が供給されて、各
オアゲート（４）からハイレベルが出される。そして、
各アナログスイッチ（３）がオンされて、原画信号ＶＤ
ＳＧから対応する画素信号電圧ＶＰＸがサンプリングさ
れて、各ドレインライン（ＤＬ）に印加され、次フィー
ルドで書き換えられるまで保持される。
平シフトレジスタ（１）から各段出力が供給されて、各
オアゲート（４）からハイレベルが出される。そして、
各アナログスイッチ（３）がオンされて、原画信号ＶＤ
ＳＧから対応する画素信号電圧ＶＰＸがサンプリングさ
れて、各ドレインライン（ＤＬ）に印加され、次フィー
ルドで書き換えられるまで保持される。
【００２２】ｎ列目に関して見ると、まず、プリチャー
ジ期間に、原画信号ＶＤＳＧよりプリチャージ電圧ＶＰ
Ｒがサンプリングされて、ドレインライン（ＤＬ）に供
給され、プリチャージ電圧ＶＰＲに充電される。その
後、水平シフトレジスタ（１）がスタートされて当該出
力段（Ｓ／Ｒ）からハイレベルが出力されると、これに
対応した画素信号電圧ＶＰＸｎが原画信号ＶＤＳＧより
サンプリングされて、そのドレインライン（ＤＬ）の画
素信号電圧ＰＸＳＧが変化される。即ち、各ドレインラ
イン（ＤＬ）には、初めに、当該水平期間に供給されべ
き画素信号電圧ＰＸＳＧと同じ極性のプリチャージ電圧
ＶＰＲが印加され、その後、これと同じ極性の画素信号
電圧ＶＰＸｎが印加される。この画素信号電圧ＶＰＸｎ
は、同じタイミングで印加された走査信号電圧に対応し
たゲートラインによりオンされたＴＦＴ（ＳＥ）を介し
て、各表示画素に供給される。
ジ期間に、原画信号ＶＤＳＧよりプリチャージ電圧ＶＰ
Ｒがサンプリングされて、ドレインライン（ＤＬ）に供
給され、プリチャージ電圧ＶＰＲに充電される。その
後、水平シフトレジスタ（１）がスタートされて当該出
力段（Ｓ／Ｒ）からハイレベルが出力されると、これに
対応した画素信号電圧ＶＰＸｎが原画信号ＶＤＳＧより
サンプリングされて、そのドレインライン（ＤＬ）の画
素信号電圧ＰＸＳＧが変化される。即ち、各ドレインラ
イン（ＤＬ）には、初めに、当該水平期間に供給されべ
き画素信号電圧ＰＸＳＧと同じ極性のプリチャージ電圧
ＶＰＲが印加され、その後、これと同じ極性の画素信号
電圧ＶＰＸｎが印加される。この画素信号電圧ＶＰＸｎ
は、同じタイミングで印加された走査信号電圧に対応し
たゲートラインによりオンされたＴＦＴ（ＳＥ）を介し
て、各表示画素に供給される。
【００２３】従って、各ドレインライン（ＤＬ）に印加
される電圧ＰＸＳＧは、あらかじめ印加されたプリチャ
ージ電圧ＶＰＲから、僅かの電圧変化で、所定の画素信
号電圧ＰＲＸｎにされる。このため、各列のサンプリン
グ期間中に、前フィールドで印加されて残っていた逆極
性の画素信号電圧が反転されて当該画素信号電圧に充電
されるといったことが無くなり、当該所定の電圧値にな
るまでの時間が短くなる。
される電圧ＰＸＳＧは、あらかじめ印加されたプリチャ
ージ電圧ＶＰＲから、僅かの電圧変化で、所定の画素信
号電圧ＰＲＸｎにされる。このため、各列のサンプリン
グ期間中に、前フィールドで印加されて残っていた逆極
性の画素信号電圧が反転されて当該画素信号電圧に充電
されるといったことが無くなり、当該所定の電圧値にな
るまでの時間が短くなる。
【００２４】このため、短いサンプリング時間で各ドレ
インラインを所定の電圧値にまで充電できるので、アナ
ログスイッチ（３）のオン抵抗が高いドライバー一体型
ｐ−ＳｉＴＦＴＬＣＤにおいて、１水平期間中で１列分
に割り当てられるサンプリング期間が短縮されても、ド
レインラインの充電が十分に行われるため、高精細化、
あるいは大画面化が可能となる。
インラインを所定の電圧値にまで充電できるので、アナ
ログスイッチ（３）のオン抵抗が高いドライバー一体型
ｐ−ＳｉＴＦＴＬＣＤにおいて、１水平期間中で１列分
に割り当てられるサンプリング期間が短縮されても、ド
レインラインの充電が十分に行われるため、高精細化、
あるいは大画面化が可能となる。
【００２５】図３に、本発明の第２の実施の形態にかか
る液晶表示装置の構成を示す。本実施の形態は、１列毎
に表示画素に供給される画素信号電圧の極性が反転する
ドット反転駆動に関している。原画信号用のビデオデー
タライン（２）は、互いに極性が逆の２本（組）が設け
られている。第１の実施の形態と同様、水平シフトレジ
スタ（１）の各出力段（Ｓ／Ｒ）は、オアゲート（４）
を介して、ビデオデータライン（２）と各ドレインライ
ン（ＤＬ）を導通するサンプリング用アナログスイッチ
（３）を制御するようになっている。但し、各アナログ
スイッチ（３）は、１列毎に異なる方のビデオデータラ
イン（２）に接続されており、各ドレインライン（Ｄ
Ｌ）へは１本毎に極性の異なる画素信号電圧が印加され
る。
る液晶表示装置の構成を示す。本実施の形態は、１列毎
に表示画素に供給される画素信号電圧の極性が反転する
ドット反転駆動に関している。原画信号用のビデオデー
タライン（２）は、互いに極性が逆の２本（組）が設け
られている。第１の実施の形態と同様、水平シフトレジ
スタ（１）の各出力段（Ｓ／Ｒ）は、オアゲート（４）
を介して、ビデオデータライン（２）と各ドレインライ
ン（ＤＬ）を導通するサンプリング用アナログスイッチ
（３）を制御するようになっている。但し、各アナログ
スイッチ（３）は、１列毎に異なる方のビデオデータラ
イン（２）に接続されており、各ドレインライン（Ｄ
Ｌ）へは１本毎に極性の異なる画素信号電圧が印加され
る。
【００２６】図４は、本発明の第２の実施の形態にかか
るドレインドライバーの動作を説明するタイミング図で
ある。水平クロック信号ＨＣＬＫに対して、互いに極性
が逆の原画信号ＶＤＳＧ＋とＶＤＳＧ−、各出力段（Ｓ
／Ｒ）の出力及びプリチャージ電圧の波形（・・ＯＵＴ
ｎ，ＯＵＴｎ＋１，・・）の周波数は倍になっている。
また、互いに極性の異なる原画信号ＶＤＳＧ＋とＶＤＳ
Ｇ−は、各々のプリチャージ電圧ＰＲＶ＋とＰＲＶ−の
位相は同じで、画素信号電圧ＶＰＸを示す部分は位相が
１クロック分ずらされている。また、隣接する各出力段
（Ｓ／Ｒ）からの出力は水平クロック信号ＨＳＹＮＣの
１クロック分重なってハイレベルが出される。
るドレインドライバーの動作を説明するタイミング図で
ある。水平クロック信号ＨＣＬＫに対して、互いに極性
が逆の原画信号ＶＤＳＧ＋とＶＤＳＧ−、各出力段（Ｓ
／Ｒ）の出力及びプリチャージ電圧の波形（・・ＯＵＴ
ｎ，ＯＵＴｎ＋１，・・）の周波数は倍になっている。
また、互いに極性の異なる原画信号ＶＤＳＧ＋とＶＤＳ
Ｇ−は、各々のプリチャージ電圧ＰＲＶ＋とＰＲＶ−の
位相は同じで、画素信号電圧ＶＰＸを示す部分は位相が
１クロック分ずらされている。また、隣接する各出力段
（Ｓ／Ｒ）からの出力は水平クロック信号ＨＳＹＮＣの
１クロック分重なってハイレベルが出される。
【００２７】ｎ列目及びｎ＋１列目に関して見ていく
と、まず、初めに全てのオアゲート（４）に同時に供給
されたプリチャージ制御信号ＰＲＣＮのハイレベルがあ
り、続いて、水平シフトレジスタ（１）の各出力段（Ｓ
／Ｒ）からの出力によるハイレベルがある。極性の異な
る原画信号ＶＤＳＧ＋とＶＤＳＧ−には各々、その極性
と同じで、かつ、互いに同じ位相のプリチャージ電圧Ｖ
ＰＲ＋とＶＰＲ−が重畳されている。今、正極性の原画
信号ＶＤＳＧ＋がｎ列目に供給され、負極性の原画信号
ＶＤＳＧ−がｎ＋１列目に供給されるものとする。初め
にプリチャージ制御信号ＰＲＣＮを受けて、サンプリン
グ用アナログスイッチ（３）が導通されると、ｎ列目に
は正極性のプリチャージ電圧ＰＲＶ＋、ｎ＋１列目には
負極性のプリチャージ電圧ＰＲＶ−が同じタイミングで
供給され、各々ドレインライン（ＤＬ）が、それぞれ、
プリチャージ電圧ＶＰＲ＋及びＶＰＲ−に充電される。
その後、水平シフトレジスタ（１）の各出力段（Ｓ／
Ｒ）より、ハイレベルが出されると、これを受けて再び
アナログスイッチ（３）が導通されて、これに合致した
各々の画素信号電圧ＶＰＸｎまたはＶＰＸｎ＋１が、原
画信号ＶＤＳＧ＋またはＶＤＳＧ−からサンプリングさ
れて各列に供給され、各々ドレインライン（ＤＬ）に印
加された電圧ＰＸＳＧｎまたはＰＸＳＧｎ＋１が画素信
号電圧ＶＰＸｎまたはＶＰＸｎ＋１にされる。
と、まず、初めに全てのオアゲート（４）に同時に供給
されたプリチャージ制御信号ＰＲＣＮのハイレベルがあ
り、続いて、水平シフトレジスタ（１）の各出力段（Ｓ
／Ｒ）からの出力によるハイレベルがある。極性の異な
る原画信号ＶＤＳＧ＋とＶＤＳＧ−には各々、その極性
と同じで、かつ、互いに同じ位相のプリチャージ電圧Ｖ
ＰＲ＋とＶＰＲ−が重畳されている。今、正極性の原画
信号ＶＤＳＧ＋がｎ列目に供給され、負極性の原画信号
ＶＤＳＧ−がｎ＋１列目に供給されるものとする。初め
にプリチャージ制御信号ＰＲＣＮを受けて、サンプリン
グ用アナログスイッチ（３）が導通されると、ｎ列目に
は正極性のプリチャージ電圧ＰＲＶ＋、ｎ＋１列目には
負極性のプリチャージ電圧ＰＲＶ−が同じタイミングで
供給され、各々ドレインライン（ＤＬ）が、それぞれ、
プリチャージ電圧ＶＰＲ＋及びＶＰＲ−に充電される。
その後、水平シフトレジスタ（１）の各出力段（Ｓ／
Ｒ）より、ハイレベルが出されると、これを受けて再び
アナログスイッチ（３）が導通されて、これに合致した
各々の画素信号電圧ＶＰＸｎまたはＶＰＸｎ＋１が、原
画信号ＶＤＳＧ＋またはＶＤＳＧ−からサンプリングさ
れて各列に供給され、各々ドレインライン（ＤＬ）に印
加された電圧ＰＸＳＧｎまたはＰＸＳＧｎ＋１が画素信
号電圧ＶＰＸｎまたはＶＰＸｎ＋１にされる。
【００２８】図５は、本発明の実施の形態にかかるプリ
チャージ電圧の供給回路の等価回路図である。外部から
供給されたコンポジットビデオ信号は、同期分離回路
（１０）において水平同期信号ＨＳＹＮＣが分離され、
この水平同期信号ＨＳＹＮＣはプリチャージ制御信号発
生回路（１０）に供給され、これを基に所望の位相及び
周期をもったプリチャージ制御信号ＰＲＣＮが作成され
る。このプリチャージ制御信号ＰＲＣＮは、スイッチン
グ用の第１のトランジスタ（１２）のベースに供給され
る。第１のトランジスタ（１２）のコレクタ出力は、第
２のトランジスタ（１３）のベースに供給される。第２
のトランジスタ（１３）のコレクタには、抵抗を介し
て、可変抵抗（１４）及び差動増幅器（１５）からなる
プリチャージ電圧調整回路が接続されている。従って、
可変抵抗（１４）を調整することにより、第２のトラン
ジスタ（１３）のコレクタ電圧を調整することができ
る。
チャージ電圧の供給回路の等価回路図である。外部から
供給されたコンポジットビデオ信号は、同期分離回路
（１０）において水平同期信号ＨＳＹＮＣが分離され、
この水平同期信号ＨＳＹＮＣはプリチャージ制御信号発
生回路（１０）に供給され、これを基に所望の位相及び
周期をもったプリチャージ制御信号ＰＲＣＮが作成され
る。このプリチャージ制御信号ＰＲＣＮは、スイッチン
グ用の第１のトランジスタ（１２）のベースに供給され
る。第１のトランジスタ（１２）のコレクタ出力は、第
２のトランジスタ（１３）のベースに供給される。第２
のトランジスタ（１３）のコレクタには、抵抗を介し
て、可変抵抗（１４）及び差動増幅器（１５）からなる
プリチャージ電圧調整回路が接続されている。従って、
可変抵抗（１４）を調整することにより、第２のトラン
ジスタ（１３）のコレクタ電圧を調整することができ
る。
【００２９】一方、コンポジットビデオ信号は、周知の
中間周波増幅、色復調が行われ、カラーデコーダ（１
６）においてＲ，Ｇ，Ｂ信号が作成される。これらの信
号は、第２のトランジスタ（１３）のコレクタ電圧が図
のＡ点において、プリチャージ電圧ＶＰＲとして重畳さ
れる。このプリチャージ電圧ＶＰＲは、プリチャージ制
御信号により規定された期間のみ、プリチャージ電圧調
整回路（１４，１５）により電圧が設定されて重畳され
る。このプリチャージ電圧ＶＰＲが重畳されたＲ、Ｇ、
Ｂ信号の反転及び非反転信号は、１ライン毎、１フィー
ルド毎、及び、１フレーム毎に極性が切り換えられて、
ドレインドライバーのビデオデータライン（２）に供給
される。プリチャージ制御信号ＰＲＣＮは、水平同期信
号ＨＳＹＮＣを基に作成され、ブランキング期間中の所
定の期間中のみハイレベルとなるようにされている。従
って、プリチャージ電圧ＶＰＲは図２及び図４に示す如
く、各水平期間において、水平シフトレジスタ（１）か
ら出力の供給が始まる前の、ブランキング期間中に、原
画信号ＶＤＳＧに重畳される。
中間周波増幅、色復調が行われ、カラーデコーダ（１
６）においてＲ，Ｇ，Ｂ信号が作成される。これらの信
号は、第２のトランジスタ（１３）のコレクタ電圧が図
のＡ点において、プリチャージ電圧ＶＰＲとして重畳さ
れる。このプリチャージ電圧ＶＰＲは、プリチャージ制
御信号により規定された期間のみ、プリチャージ電圧調
整回路（１４，１５）により電圧が設定されて重畳され
る。このプリチャージ電圧ＶＰＲが重畳されたＲ、Ｇ、
Ｂ信号の反転及び非反転信号は、１ライン毎、１フィー
ルド毎、及び、１フレーム毎に極性が切り換えられて、
ドレインドライバーのビデオデータライン（２）に供給
される。プリチャージ制御信号ＰＲＣＮは、水平同期信
号ＨＳＹＮＣを基に作成され、ブランキング期間中の所
定の期間中のみハイレベルとなるようにされている。従
って、プリチャージ電圧ＶＰＲは図２及び図４に示す如
く、各水平期間において、水平シフトレジスタ（１）か
ら出力の供給が始まる前の、ブランキング期間中に、原
画信号ＶＤＳＧに重畳される。
【００３０】このプリチャージ制御信号ＰＲＣＮは、図
１及び図３のドレインドライバーに設けられたオアゲー
ト（４）にも供給され、プリチャージ電圧ＶＰＲのタイ
ミングに合わせて、オアゲート（４）からハイレベルが
出力されて全てのサンプリング用アナログスイッチ
（３）がオンされ、プリチャージ電圧ＶＰＲが全てのド
レインライン（ＤＬ）に印加される。
１及び図３のドレインドライバーに設けられたオアゲー
ト（４）にも供給され、プリチャージ電圧ＶＰＲのタイ
ミングに合わせて、オアゲート（４）からハイレベルが
出力されて全てのサンプリング用アナログスイッチ
（３）がオンされ、プリチャージ電圧ＶＰＲが全てのド
レインライン（ＤＬ）に印加される。
【００３１】
【発明の効果】以上の説明から明らかな如く、本発明
で、各水平期間の初めに当該水平期に各列に供給される
画素信号電圧と同じ極性の電圧をあらかじめ印加するこ
とで、前フィールドで印加されて残っていた逆極性の電
圧を反転させておき、その後、各列毎に所定の画素信号
電圧を印加する際に、電圧の変化量を同極性における僅
かな量としている。これにより、各列に関して、サンプ
リングに要される時間が短縮され、コントラスト比が向
上される。また、１水平期間において、各列に割り当て
られる期間が短縮されるので、画素数の多い、高精細、
あるいは、大画面の液晶表示装置が可能となる。
で、各水平期間の初めに当該水平期に各列に供給される
画素信号電圧と同じ極性の電圧をあらかじめ印加するこ
とで、前フィールドで印加されて残っていた逆極性の電
圧を反転させておき、その後、各列毎に所定の画素信号
電圧を印加する際に、電圧の変化量を同極性における僅
かな量としている。これにより、各列に関して、サンプ
リングに要される時間が短縮され、コントラスト比が向
上される。また、１水平期間において、各列に割り当て
られる期間が短縮されるので、画素数の多い、高精細、
あるいは、大画面の液晶表示装置が可能となる。
【図１】本発明の第１の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図２】本発明の第１の実施の形態にかかるドレインド
ライバーのタイミング図である。
ライバーのタイミング図である。
【図３】本発明の第２の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図４】本発明の第２の実施の形態にかかるドレインド
ライバーのタイミング図である。
ライバーのタイミング図である。
【図５】本発明の実施の形態にかかるプリチャージ電圧
発生電圧の等価回路図である。
発生電圧の等価回路図である。
【図６】液晶表示装置の構成図である。
１ 水平シフトレジスタ ２ ビデオデータライン ３ サンプリング用アナログスイッチ ４ オアゲート ６ ビデオデータライン １０ 同期分離回路 １１ プリチャージ制御信号発生回路 １２ 第１のトランジスタ １３ 第２のトランジスタ １４ 可変抵抗 １５ 差動増幅器 １６ カラーデコーダ
Claims (3)
- 【請求項１】 互いに交差して配置された複数のゲート
ラインおよびドレインラインと、これら各交差部に形成
された第１群のスイッチング素子と、この第１群のスイ
ッチング素子に各々接続された液晶駆動用の表示電極
と、前記第１群のスイッチング素子を行単位に導通する
ために前記各ゲートラインに走査信号電圧を印加するゲ
ートドライバーと、外部より供給された原画信号より対
応する画素信号電圧をサンプリングして前記各ドレイン
ラインに印加するサンプリングスイッチ及び前記画素信
号電圧をサンプリングすべく前記各サンプリングスイッ
チを順次に導通状態とする水平シフトレジスタとからな
るドレインドライバーとを有する液晶表示装置におい
て、 前記各サンプリングスイッチは前記水平シフトレジスタ
の前記各ドレインラインに対応した各出力段からの出力
により導通される前に導通され、前記各ドレインライン
へ印加すべき画素信号電圧と同極性のプリチャージ電圧
を、前記各ドレインラインへ印加することを特徴とする
液晶表示装置。 - 【請求項２】 前記水平シフトレジスタの各出力段から
の出力は、それぞれオアゲートを介して前記サンプリン
グスイッチの導通を制御し、前記各オアゲートの他方の
入力にはプリチャージ制御信号が供給され、前記サンプ
リングスイッチの導通を制御していることを特徴とする
請求項１記載の液晶表示装置。 - 【請求項３】 前記プリチャージ電圧は、原画信号に重
畳されていることを特徴とする請求項１または請求項２
記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25966596A JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25966596A JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105126A true JPH10105126A (ja) | 1998-04-24 |
Family
ID=17337207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25966596A Pending JPH10105126A (ja) | 1996-09-30 | 1996-09-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105126A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000347627A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 液晶表示装置 |
| JP2001343922A (ja) * | 2000-03-30 | 2001-12-14 | Sharp Corp | 画像表示装置およびその駆動方法 |
| KR100317823B1 (ko) * | 1998-09-24 | 2001-12-24 | 니시무로 타이죠 | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 |
| KR100375749B1 (ko) * | 1999-12-08 | 2003-03-15 | 샤프 가부시키가이샤 | 액정표시장치 |
| US6661401B1 (en) | 1999-11-11 | 2003-12-09 | Nec Corporation | Circuit for driving a liquid crystal display and method for driving the same circuit |
| US6924784B1 (en) | 1999-05-21 | 2005-08-02 | Lg. Philips Lcd Co., Ltd. | Method and system of driving data lines and liquid crystal display device using the same |
| JP2005300701A (ja) * | 2004-04-08 | 2005-10-27 | Sony Corp | 表示装置及びその駆動方法 |
| JP2006047692A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いた表示装置及び有機発光素子を用いた表示装置の調整方法 |
| JP2006047580A (ja) * | 2004-08-03 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いたアクティブマトリクス型表示装置及びその駆動方法、半導体回路 |
| JP2006047693A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いた表示装置 |
| JP2006145899A (ja) * | 2004-11-19 | 2006-06-08 | Seiko Epson Corp | 電気光学装置用駆動回路及び方法、並びに電気光学装置及び電子機器 |
| KR100601385B1 (ko) * | 2001-02-02 | 2006-07-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 신호선구동회로 및 신호선구동방법 |
| KR100626262B1 (ko) | 2003-08-22 | 2006-09-20 | 샤프 가부시키가이샤 | 표시 장치의 구동 회로, 표시 장치 및 표시 장치의 구동방법 |
| JP2006251764A (ja) * | 2005-03-07 | 2006-09-21 | Lg Phillips Lcd Co Ltd | 液晶表示装置の駆動装置及び駆動方法 |
| KR100689064B1 (ko) | 2003-09-17 | 2007-03-02 | 샤프 가부시키가이샤 | 표시 장치 및 그 구동 방법 |
| CN100418131C (zh) * | 2004-08-27 | 2008-09-10 | 精工爱普生株式会社 | 电光装置用驱动电路及其驱动方法、电光装置和电子设备 |
| JP2008216425A (ja) * | 2007-03-01 | 2008-09-18 | Seiko Epson Corp | 電気光学装置、駆動方法および電子機器 |
| US7920119B2 (en) | 2004-07-09 | 2011-04-05 | Seiko Epson Corporation | Drive circuit for electro-optical apparatus, method of driving electro-optical apparatus, electro-optical apparatus, and electronic system |
| KR101112063B1 (ko) | 2005-01-20 | 2012-02-13 | 엘지디스플레이 주식회사 | 게이트드라이버 및 이를 구비한 액정표시장치 |
-
1996
- 1996-09-30 JP JP25966596A patent/JPH10105126A/ja active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317823B1 (ko) * | 1998-09-24 | 2001-12-24 | 니시무로 타이죠 | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 |
| US6417847B1 (en) | 1998-09-24 | 2002-07-09 | Kabushiki Kaisha Toshiba | Flat-panel display device, array substrate, and method for driving flat-panel display device |
| US6924784B1 (en) | 1999-05-21 | 2005-08-02 | Lg. Philips Lcd Co., Ltd. | Method and system of driving data lines and liquid crystal display device using the same |
| JP2000347627A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 液晶表示装置 |
| US6661401B1 (en) | 1999-11-11 | 2003-12-09 | Nec Corporation | Circuit for driving a liquid crystal display and method for driving the same circuit |
| KR100375749B1 (ko) * | 1999-12-08 | 2003-03-15 | 샤프 가부시키가이샤 | 액정표시장치 |
| JP2001343922A (ja) * | 2000-03-30 | 2001-12-14 | Sharp Corp | 画像表示装置およびその駆動方法 |
| KR100601385B1 (ko) * | 2001-02-02 | 2006-07-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 신호선구동회로 및 신호선구동방법 |
| KR100626262B1 (ko) | 2003-08-22 | 2006-09-20 | 샤프 가부시키가이샤 | 표시 장치의 구동 회로, 표시 장치 및 표시 장치의 구동방법 |
| US7505020B2 (en) | 2003-08-22 | 2009-03-17 | Sharp Kabushiki Kaisha | Display device driving circuit, display device, and driving method of the display device |
| US7701426B2 (en) | 2003-09-17 | 2010-04-20 | Sharp Kabushiki Kaisha | Display device and method of driving the same |
| KR100689064B1 (ko) | 2003-09-17 | 2007-03-02 | 샤프 가부시키가이샤 | 표시 장치 및 그 구동 방법 |
| CN100363973C (zh) * | 2003-09-17 | 2008-01-23 | 夏普株式会社 | 一种用于lcd显示的显示装置及其驱动方法 |
| JP2005300701A (ja) * | 2004-04-08 | 2005-10-27 | Sony Corp | 表示装置及びその駆動方法 |
| US7920119B2 (en) | 2004-07-09 | 2011-04-05 | Seiko Epson Corporation | Drive circuit for electro-optical apparatus, method of driving electro-optical apparatus, electro-optical apparatus, and electronic system |
| JP2006047580A (ja) * | 2004-08-03 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いたアクティブマトリクス型表示装置及びその駆動方法、半導体回路 |
| JP2006047693A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いた表示装置 |
| JP2006047692A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Matsushita Display Technology Co Ltd | 有機発光素子を用いた表示装置及び有機発光素子を用いた表示装置の調整方法 |
| CN100418131C (zh) * | 2004-08-27 | 2008-09-10 | 精工爱普生株式会社 | 电光装置用驱动电路及其驱动方法、电光装置和电子设备 |
| US7705839B2 (en) | 2004-08-27 | 2010-04-27 | Seiko Epson Corporation | Driving circuit for electro-optical device, driving method of electro-optical device, electro-optical device, and electronic apparatus |
| JP2006145899A (ja) * | 2004-11-19 | 2006-06-08 | Seiko Epson Corp | 電気光学装置用駆動回路及び方法、並びに電気光学装置及び電子機器 |
| KR101112063B1 (ko) | 2005-01-20 | 2012-02-13 | 엘지디스플레이 주식회사 | 게이트드라이버 및 이를 구비한 액정표시장치 |
| JP2006251764A (ja) * | 2005-03-07 | 2006-09-21 | Lg Phillips Lcd Co Ltd | 液晶表示装置の駆動装置及び駆動方法 |
| US8259052B2 (en) | 2005-03-07 | 2012-09-04 | Lg Display Co., Ltd. | Apparatus and method for driving liquid crystal display with a modulated data voltage for an accelerated response speed of the liquid crystal |
| JP2008216425A (ja) * | 2007-03-01 | 2008-09-18 | Seiko Epson Corp | 電気光学装置、駆動方法および電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7839374B2 (en) | Liquid crystal display device and method of driving the same | |
| US6977635B2 (en) | Image display device | |
| US5095304A (en) | Matrix display device | |
| JPH10105126A (ja) | 液晶表示装置 | |
| US8358292B2 (en) | Display device, its drive circuit, and drive method | |
| US7777737B2 (en) | Active matrix type liquid crystal display device | |
| KR20050112611A (ko) | 쉬프트 레지스터 및 이를 사용한 액정표시장치 | |
| JPH07118795B2 (ja) | 液晶ディスプレイ装置の駆動方法 | |
| JPH07181927A (ja) | 画像表示装置 | |
| KR100648141B1 (ko) | 표시 장치 및 상기 표시 장치의 구동 방법 | |
| JP4062766B2 (ja) | 電子機器および表示装置 | |
| JPH08137443A (ja) | 画像表示装置 | |
| JP4022990B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3128965B2 (ja) | アクティブマトリクス液晶表示装置 | |
| JPH1074062A (ja) | 双方向シフトレジスタ及び液晶表示装置 | |
| JPH10115839A (ja) | 液晶表示装置 | |
| JPH10326090A (ja) | アクティブマトリクス表示装置 | |
| JP2000148098A (ja) | 液晶ディスプレーの周辺回路 | |
| JP3968925B2 (ja) | 表示駆動装置 | |
| JPH05134628A (ja) | 液晶表示体駆動装置 | |
| JP2000227585A (ja) | 駆動回路一体型液晶表示装置 | |
| JP3433022B2 (ja) | 液晶表示装置 | |
| JPH11175019A (ja) | 表示装置の駆動回路及び駆動方法 | |
| JP3433023B2 (ja) | 液晶表示装置 | |
| JPH0370279A (ja) | Ｔｆｔアクティブマトリクス液晶パネルの駆動方法 |