JP4022990B2 - アクティブマトリクス型液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、能動素子として薄膜トランジスタ（以下、ＴＦＴという）を使用してなる周辺回路一体型のアクティブマトリクス型液晶表示装置に関する。
【０００２】
現在のアクティブマトリクス型液晶表示装置の研究・開発においては、低コスト化が大きな課題とされており、低コスト化を目指した開発競争が熾烈を極めている。
【０００３】
このような状況の中において、低温プロセスでポリシリコンを形成する技術が注目を浴びている。なぜなら、低温プロセスでポリシリコンを形成する技術は、安価なガラス基板上に周辺回路を作成することを可能とするので、従来のような駆動用ＩＣの実装を不要とし、大幅なコスト削減を期待できるからである。
【０００４】
また、各画素に形成すべきスイッチ素子をなすトランジスタについても、ポリシリコンＴＦＴを使用すれば、画素中におけるトランジスタの面積の縮小が可能となり、開口率を向上させることもできる。
【０００５】
しかし、ガラス基板上に低温プロセスで形成したポリシリコンを使用して作成したＴＦＴはオフ電流が大きいことから、各画素に形成すべきスイッチ素子をなすトランジスタとして、このようなＴＦＴを使用すると、ＴＦＴのオフ電流の影響で画素電極電位が変動して欠陥となる確率が高くなり、歩留りの低下を招いてしまうという問題点があった。
【０００６】
したがって、各画素に形成すべきスイッチ素子をなすトランジスタとして低温プロセスで作成したポリシリコンＴＦＴを使用する場合には、このポリシリコンＴＦＴのオフ電流の影響による画素電極電位の変動を如何にして小さく抑えるかということが重要な課題となる。
【０００７】
【従来の技術】
図１４は、能動素子としてＴＦＴを使用してなる従来の周辺回路一体型のアクティブマトリクス型液晶表示装置の一例の一部分を示す回路図である。
【０００８】
図１４中、１はデータバスライン、２はデータバスライン１にデータ信号Ｄ１を出力するデータドライバ、３は第１ラインのゲートバスライン、４はゲートバスライン３にゲート信号Ｇ１を出力するゲートドライバ、５は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０００９】
また、画素５において、６は画素電極７と対向電極８との間の液晶、９は画素電極７と補助電極１０との間に形成された補助容量であり、対向電極８及び補助電極１０にはコモン電位Ｖcが印加されるように構成されている。なお、画素電極７と第２ラインのゲートバスラインとの間に補助容量９を形成する方法も提案されている。
【００１０】
また、１１、１２はデータドライバ２からデータバスライン１に対して出力されたデータ信号Ｄ１を画素電極７に印加するためにデータバスライン１と画素電極７との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１１、１２は、ゲートをゲートバスライン３に接続され、ゲート信号Ｇ１によりオン、オフが制御されるように構成されている。
【００１１】
このアクティブマトリクス型液晶表示装置は、データバスライン１と画素電極７との間に２個のｎチャネルＴＦＴ１１、１２を直列接続することにより、ｎチャネルＴＦＴ１１、１２のオフ電流を小さくし、画素電極電位の変動を小さく抑えようとするものである。
【００１２】
【発明が解決しようとする課題】
このように、データバスライン１と画素電極７との間に２個のｎチャネルＴＦＴ１１、１２を直列接続し、ｎチャネルＴＦＴ１１、１２のオフ電流を小さくすることにより、画素電極電位の変動を小さく抑えるようにしても、なお、製品基準に達しないものが製造される場合があり、期待する歩留りを達成することができないという問題点があった。
【００１３】
また、データバスライン１と画素電極７との間に直列接続するｎチャネルＴＦＴの数を３個又は４個と増加しても、なお、期待する歩留りを得ることができないのが現状であった。
【００１４】
本発明は、かかる点に鑑み、能動素子としてＴＦＴを使用してなる周辺回路一体型のアクティブマトリクス型液晶表示装置であって、画素電極電位の変動を小さく抑えて、歩留りの向上を図ることができるようにしたアクティブマトリクス型液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のアクティブマトリクス型液晶表示装置は、各画素ごとに、データバスラインと画素電極との間に、各ゲートをゲートバスラインに接続した一導電型の複数のＴＦＴを直列接続してなるアクティブマトリクス型液晶表示装置において、ソースを前記複数のＴＦＴのいずれかの直列接続部に接続し、ドレインを固定電位が供給される固定電位部に接続し、ゲートを前記ゲートバスラインに接続した他導電型のＴＦＴを備えるものである。
【００１６】
本発明によれば、固定電位印加手段によって、データバスラインと画素電極との間に直列接続された複数のＴＦＴのいずれかの直列接続部と画素電極との間に存在するＴＦＴのオフ電流を小さくすることができる。
【００１７】
【発明の実施の形態】
以下、図１〜図１３を参照して、本発明の第１実施形態〜第７実施形態について説明する。
【００１８】
第１実施形態・・図１
図１は本発明の第１実施形態の一部分を示す回路図である。図１中、１２はデータバスライン、１３はデータバスライン１２にデータ信号Ｄ１を出力するデータドライバである。
【００１９】
また、１４は第１ラインのゲートバスライン、１５はゲートバスライン１４にゲート信号Ｇ１を出力するゲートドライバ、１６は第１水平ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００２０】
また、画素１６において、１７は画素電極１８と対向電極１９との間の液晶、２０は画素電極１８と補助電極２１との間に形成された補助容量であり、対向電極１９及び補助電極２１にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量２０は、画素電極１８と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００２１】
また、２２〜２４はデータドライバ１３からデータバスライン１２に出力されたデータ信号Ｄ１を画素電極１８に印加するためにデータバスライン１２と画素電極１８との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ２２〜２４は、ゲートをゲートバスライン１４に接続されている。
【００２２】
また、２５は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ２５は、ソースをｎチャネルＴＦＴ２２、２３の接続点２６に接続され、ゲートをゲートバスライン１４に接続され、ドレインにコモン電位Ｖcが印加されるように構成されている。
【００２３】
このように構成された本発明の第１実施形態においては、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ２２〜２４＝ＯＮ、ｐチャネルＴＦＴ２５＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ２２〜２４を介して画素電極１８に印加され、画素電極１８がデータ信号電位に充電される。
【００２４】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ２２〜２４＝ＯＦＦ、ｐチャネルＴＦＴ２５＝ＯＮとされる。この結果、コモン電位ＶcがｐチャネルＴＦＴ２５を介してｎチャネルＴＦＴ２２、２３の接続点２６に印加され、ｎチャネルＴＦＴ２２、２３の接続点２６の電位はコモン電位Ｖcにクランプされる。
【００２５】
このように、本発明の第１実施形態においては、第１ラインが選択され、画素電極１８にデータ信号電位が充電された後、第１ラインが非選択とされると、ｎチャネルＴＦＴ２２、２３の接続点２６はコモン電位Ｖcにクランプされるので、ｐチャネルＴＦＴ２５が存在しない場合に比較して、画素電極１８とｎチャネルＴＦＴ２２、２３の接続点２６との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００２６】
したがって、本発明の第１実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００２７】
第２実施形態・・図２
図２は本発明の第２実施形態の一部分を示す回路図である。図２中、２８はデータバスライン、２９はデータバスライン２８にデータ信号Ｄ１を出力するデータドライバである。
【００２８】
また、３０は第１ラインのゲートバスライン、３１はゲートバスライン１３にゲート信号Ｇ１を出力するゲートドライバ、３２は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００２９】
また、画素３２において、３３は画素電極３４と対向電極３５との間の液晶、３６は画素電極３４と補助電極３７との間に形成された補助容量であり、対向電極３５及び補助電極３７にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量３６は、画素電極３４と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００３０】
また、３８〜４１はデータドライバ２９からデータバスライン２８に出力されたデータ信号Ｄ１を画素電極３４に印加するためにデータバスライン２８と画素電極３４との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ３８〜４１は、ゲートをゲートバスライン３０に接続されている。
【００３１】
また、４２は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ４２は、ソースをｎチャネルＴＦＴ３８、３９の接続点４３に接続され、ゲートをゲートバスライン３０に接続され、ドレインにコモン電位Ｖcが印加されるように構成されている。
【００３２】
このように構成された本発明の第２実施形態においては、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ３８〜４１＝ＯＮ、ｐチャネルＴＦＴ４２＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ３８〜４１を介して画素電極３４に印加され、画素電極３４がデータ信号電位に充電される。
【００３３】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ３８〜４１＝ＯＦＦ、ｐチャネルＴＦＴ４２＝ＯＮとされる。この結果、コモン電位ＶcがｐチャネルＴＦＴ４２を介してｎチャネルＴＦＴ３８、３９の接続点４３に印加され、ｎチャネルＴＦＴ３８、３９の接続点４２の電位はコモン電位Ｖcにクランプされる。
【００３４】
このように、本発明の第２実施形態においては、第１ラインが選択され、画素電極３４にデータ信号電位が充電された後、第１ラインが非選択とされると、ｎチャネルＴＦＴ３８、３９の接続点４３はコモン電位Ｖcにクランプされるので、ｐチャネルＴＦＴ４２が存在しない場合に比較して、画素電極３４とｎチャネルＴＦＴ３８、３９の接続点４３との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００３５】
また、ｎチャネルＴＦＴ３８、３９の接続点４３と画素電極３４との間に３個のｎチャネルＴＦＴ３９〜４１が存在しているので、ｎチャネルＴＦＴ３９〜４１に流れるオフ電流は、本発明の第１実施形態の場合にｎチャネルＴＦＴ２３、２４に流れるオフ電流よりも小さくなる。他の画素についても、同様のことが言える。
【００３６】
したがって、本発明の第２実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、本発明の第１実施形態の場合よりも歩留りの向上を図ることができる。
【００３７】
第３実施形態・・図３〜図５
図３は本発明の第３実施形態の一部分を示す回路図である。図３中、４５はデータバスライン、４６はデータバスライン４５にデータ信号Ｄ１を出力するデータドライバである。
【００３８】
また、４７は第１ラインのゲートバスライン、４８はゲートバスライン４７にゲート信号Ｇ１を出力するゲートドライバ、４９は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００３９】
また、画素４９において、５０は画素電極５１と対向電極５２との間の液晶、５３は画素電極５１と補助電極５４との間に形成された補助容量であり、対向電極５２及び補助電極５４にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量５３は、画素電極５１と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００４０】
また、５５〜５７はデータドライバ４６からデータバスライン４５に出力されたデータ信号Ｄ１を画素電極５１に印加するためにデータバスライン４５と画素電極５１との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ５５〜５７は、ゲートをゲートバスライン４７に接続されている。
【００４１】
また、本発明の第３実施形態においては、ブラックマトリクス電極は、各ラインごとに電気的に独立に形成されており、５８は第１ラインに対応して設けられたブラックマトリクス電極、５９はブラックマトリクス電極５８に固定電位信号Ｂｍ１を出力するブラックマトリクス電極ドライバである。
【００４２】
また、６０は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ６０は、ソースをｎチャネルＴＦＴ５５、５６の接続点６１に接続され、ゲートをゲートバスライン４７に接続され、ドレインをブラックマトリクス電極５８に接続されている。
【００４３】
図４は本発明の第３実施形態の第１駆動例を示すタイミングチャートであり、図４中、Ｇ２は第２ラインのゲート信号、Ｇ３は第３ラインのゲート信号、Ｇｎは第ｎラインのゲート信号Ｇｎ、Ｂｍ２は第２ラインの固定電位信号、Ｂｍ３は第３ラインの固定電位信号、Ｂｍｎは第ｎラインの固定電位信号Ｂｍｎを示している。
【００４４】
また、Ｖbは黒を表示する場合の画素電極電位とコモン電位Ｖcとの電位差の絶対値であり、正極性駆動時においては、画素電極に（Ｖc＋Ｖb）を印加すると、黒を表示することができ、負極性駆動時においては、画素電極に（Ｖc−Ｖb）を印加すると黒を表示することができる。
【００４５】
また、Ｖwは白を表示する場合の画素電極電位とコモン電位Ｖcとの電位差の絶対値であり、正極性駆動時においては、画素電極に（Ｖc＋Ｖw）を印加すると、白を表示することができ、負極性駆動時においては、画素電極に（Ｖc−Ｖw）を印加すると白を表示することができる。
【００４６】
なお、固定電位信号Ｂｍ１〜Ｂｍｎは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００４７】
ここに、第１駆動例は、１フレームごとに交流駆動する例であり、第ｋフレーム（正極性駆動時）に、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎが順にＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレーム（負極性駆動時）において、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｂｍ１〜Ｂｍｎは、それぞれ、Ｖc＋（Ｖb＋Ｖw）／２を維持することになる。
【００４８】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎが順にＶc−（Ｖb＋Ｖw）／２とされ、その後、第Ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｂｍ１〜Ｂｍｎは、それぞれ、Ｖc−（Ｖb＋Ｖw）／２を維持することになる。
【００４９】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００５０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００５１】
そして、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位はＶc＋（Ｖb＋Ｖw）／２に維持される。
【００５２】
その後、第ｋ＋１フレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００５３】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００５４】
そして、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００５５】
図５は本発明の第３実施形態の第２駆動例を示すタイミングチャートであり、第２駆動例は、１ラインごとに交流駆動する例である。
【００５６】
即ち、この例では、第ｋフレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの固定電位信号Ｂｍ１、Ｂｍ３、・・・ＢｍｎについてはＶc＋（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｂｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）についてはＶc−（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００５７】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの固定電位信号Ｂｍ１、Ｂｍ３、・・・ＢｍｎについてはＶc−（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｂｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）についてはＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００５８】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００５９】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００６０】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００６１】
その後、第ｋ＋１フレームにおいて、第１ラインが選択され、負極性駆動される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００６２】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００６３】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位はＶc−（Ｖb＋Ｖw）／２に維持される。
【００６４】
このように、本発明の第３実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極５１にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ５５、５６の接続点６１は、正極性駆動時に画素電極５１に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００６５】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極５１にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ５５、５６の接続点６１は、負極性駆動時に画素電極５１に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００６６】
即ち、本発明の第３実施形態においては、ｎチャネルＴＦＴ５５〜５７のオフ時、ｐチャネルＴＦＴ６０が存在しない場合に比較して、画素電極５１とｎチャネルＴＦＴ５５、５６の接続点６１との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００６７】
したがって、本発明の第３実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００６８】
第４実施形態・・図６〜図８
図６は本発明の第４実施形態の一部分を示す回路図である。図４中、６３はデータバスライン、６４はデータバスライン６３にデータ信号Ｄ１を出力するデータドライバである。
【００６９】
また、６５は第１ラインのゲートバスライン、６６はゲートバスライン６５にゲート信号Ｇ１を出力するゲートドライバ、６７は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００７０】
また、画素６７において、６８は画素電極６９と対向電極７０との間の液晶、７１は画素電極６９と補助電極７２との間に形成された補助容量であり、対向電極７０及び補助電極７２にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量７１は、画素電極６９と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００７１】
また、７３〜７５はデータドライバ６４からデータバスライン６３に出力されたデータ信号Ｄ１を画素電極６９に印加するためにデータバスライン６３と画素電極６９との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ７３〜７５は、ゲートをゲートバスライン６５に接続されている。
【００７２】
また、本発明の第４実施形態においては、各ラインごとに配線電極が形成されており、７６は第１ラインに対応して設けられた配線電極、７７は配線電極７６に固定電位信号Ｍ１を出力する配線電極ドライバである。
【００７３】
なお、固定電位信号Ｍ１〜Ｍｎは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００７４】
また、７８は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ７８は、ソースをｎチャネルＴＦＴ７３、７４の接続点７９に接続され、ゲートをゲートバスライン６５に接続され、ドレインを配線電極７６に接続されている。
【００７５】
図７は本発明の第４実施形態の第１駆動例を示すタイミングチャートであり、第１駆動例は、１フレームごとに交流駆動する例であり、第ｋフレーム（正極性駆動時）において、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順にＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレーム（負極性駆動時）において、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｍ１〜Ｍｎの電位は、それぞれ、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００７６】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順にＶc−（Ｖb＋Ｖw）／２とされ、その後、次のフレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｍ１〜Ｍｎの電位は、それぞれ、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００７７】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００７８】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００７９】
そして、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００８０】
その後、第ｋ＋１フレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００８１】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００８２】
その後、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００８３】
図８は本発明の第４実施形態の第２駆動例を示すタイミングチャートであり、第２駆動例は、１ラインごとに交流駆動する例である。
【００８４】
即ち、この例では、第ｋフレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定電位信号Ｍ１、Ｍ３、・・・ＭｎについてはＶc＋（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｍ２、Ｍ４、・・・Ｍ（ｎ−１）についてはＶc−（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００８５】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定電位信号Ｍ１、Ｍ３、・・・ＭｎについてはＶc−（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｍ２、Ｍ４、・・・Ｍ（ｎ−１）についてはＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００８６】
ここに、たとえば、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００８７】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７５の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００８８】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００８９】
その後、第ｋ＋１フレームにおいて、第１ラインが選択され、負極性駆動される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００９０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７５の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００９１】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００９２】
このように、本発明の第４実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極６９にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ７３、７４の接続点７９は、正極性駆動時に画素電極６９に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００９３】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極６９にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ７３、７４の接続点７９は、負極性駆動時に画素電極６９に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００９４】
即ち、本発明の第４実施形態においては、ｎチャネルＴＦＴ７３〜７５のオフ時、ｐチャネルＴＦＴ７８が存在しない場合に比較して、画素電極６９とｎチャネルＴＦＴ７３〜７５の接続点７９との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００９５】
したがって、本発明の第４実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００９６】
第５実施形態・・図９、図１０
図９は本発明の第５実施形態の一部分を示す回路図である。図９中、８１はデータバスライン、８２はデータバスライン８１にデータ信号Ｄ１を出力するデータドライバである。
【００９７】
また、８３は第１ラインのゲートバスライン、８４はゲートバスライン８３にゲート信号Ｇ１を出力するゲートドライバ、８５は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００９８】
また、画素８５において、８６は画素電極８７と対向電極８８との間の液晶、８９は画素電極８７と補助電極９０との間に形成された補助容量であり、対向電極８８及び補助電極９０にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量８９は、画素電極８７と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００９９】
また、９１〜９３はデータドライバ８２からデータバスライン８１に出力されたデータ信号Ｄ１を画素電極８７に印加するためにデータバスライン８１と画素電極８７との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ９１〜９３は、ゲートをゲートバスライン８３に接続されている。
【０１００】
また、９４は外部から固定電位信号Ｌを入力するための固定電位信号入力端子、９５は全ラインに共用される共通配線電極である。
【０１０１】
なお、固定電位信号Ｌは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１０２】
また、本発明の第５実施形態では、各ラインごとに配線電極及び固定電位保持手段が設けられており、９６は第１ラインに対応して設けられた配線電極、９７は第１ラインに対応して設けられた固定電位保持手段であり、９８はスイッチ素子をなすｎチャネルＴＦＴ、９９は固定電位保持容量である。
【０１０３】
なお、ｎチャネルＴＦＴ９８は、ドレインを共通配線電極９５に接続され、ソースを固定電位保持容量９９の一方の電極９９Ａに接続され、ゲートをゲートバスライン８３に接続されており、固定電位保持容量９９の他方の電極９９Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極９６は、固定電位保持容量９９の一方の電極９９Ａに接続されている。
【０１０４】
また、１００は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１００は、ソースをｎチャネルＴＦＴ９１、９２の接続点１０１に接続され、ゲートをゲートバスライン８３に接続され、ドレインを配線電極９６に接続されている。
【０１０５】
図１０は本発明の第５実施形態の駆動例を示すタイミングチャートであり、本発明の第５実施形態は、１フレームごとに交流駆動されるものである。
【０１０６】
即ち、この例では、第ｋフレームは、正極性駆動時とされ、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌの電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【０１０７】
これに対して、第ｋ＋１フレームは、負極性駆動時とされ、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌの電位はＶc−（Ｖb＋Ｖw）／２とされる。
【０１０８】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ９１〜９３＝ＯＮ、ｐチャネルＴＦＴ１００＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ９１〜９３を介して画素電極８７に印加され、画素電極８７がデータ信号電位に充電される。
【０１０９】
また、同時に、ｎチャネルＴＦＴ９８＝ＯＮとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介して固定電位保持容量９９の電極９９Ａに印加され、固定電位保持容量９９の電極９９ＡはＶc＋（Ｖb＋Ｖw）／２に充電される。
【０１１０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝ＯＦＦとされ、固定電位保持容量９９の電極９９Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１００＝ＯＮとされる。
【０１１１】
この結果、固定電位保持容量９９の電極９９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極９６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦＴ９１、９２の接続点１０１に印加され、ｎチャネルＴＦＴ９１、９２の接続点１０１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１１２】
その後、第ｋ＋１フレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ９１〜９３＝ＯＮ、ｐチャネルＴＦＴ１００＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ９１〜９３を介して画素電極８７に印加され、画素電極８７がデータ信号電位に充電される。
【０１１３】
また、同時に、ｎチャネルＴＦＴ９８＝ＯＮとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介して固定電位保持容量９９の電極９９Ａに印加され、固定電位保持容量９９の電極９９ＡはＶc−（Ｖb＋Ｖw）／２に充電される。
【０１１４】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝ＯＦＦとされ、固定電位保持容量９９の電極９９Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１００＝ＯＮとされる。
【０１１５】
この結果、固定電位保持容量９９の電極９９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極９６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦＴ９１、９２の接続点１０１に印加され、ｎチャネルＴＦＴ９１、９２の接続点１０１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１１６】
このように、本発明の第５実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極８７にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ９１、９２の接続点１０１は、正極性駆動時に画素電極８７に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１１７】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極８７にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ９１、９２の接続点１０１は、負極性駆動時に画素電極８７に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１１８】
即ち、本発明の第５実施形態においては、ｎチャネルＴＦＴ９１、９２のオフ時、ｐチャネルＴＦＴ１００が存在しない場合に比較して、画素電極８７とｎチャネルＴＦＴ９１、９２の接続点１０１との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【０１１９】
したがって、本発明の第５実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１２０】
第６実施形態・・図１１
図１１は本発明の第６実施形態の一部分を示す回路図である。図１１中、１０３はデータバスライン、１０４はデータバスライン１０３にデータ信号Ｄ１を出力するデータドライバである。
【０１２１】
また、１０５は第１ラインのゲートバスライン、１０６はゲートバスライン１０５にゲート信号Ｇ１を出力するゲートドライバ、１０７は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０１２２】
また、画素１０７において、１０８は画素電極１０９と対向電極１１０との間の液晶、１１１は画素電極１０９と補助電極１１２との間に形成された補助容量であり、対向電極１１０及び補助電極１１２にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１１１は、画素電極１０９と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【０１２３】
また、１１３〜１１５はデータドライバ１０４からデータバスライン１０３に出力されたデータ信号Ｄ１を画素電極１０９に印加するためにデータバスライン１０３と画素電極１０９との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１１３〜１１５は、ゲートをゲートバスライン１０５に接続されている。
【０１２４】
また、１１６は外部から固定電位信号Ｌを入力するための固定電位信号入力端子、１１７は全ラインに共用される共通配線電極である。
【０１２５】
なお、固定電位信号Ｌは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１２６】
また、本発明の第６実施形態においては、各ラインごとに配線電極及び固定電位保持手段が設けられており、１１８は第１ラインに対応して設けられた配線電極、１１９は第１ラインに対応して設けられた固定電位保持手段であり、１２０〜１２２はスイッチ素子をなすｎチャネルＴＦＴ、１２３は固定電位保持容量である。
【０１２７】
なお、ｎチャネルＴＦＴ１２０〜１２２は、共通配線電極１１７と固定電位保持容量１２３の一方の電極１２３Ａとの間に直列接続され、ゲートをゲートバスライン１０５に接続されており、固定電位保持容量１２３の他方の電極１２３Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１１８は、固定電位保持容量１２３の一方の電極１２３Ａに接続されている。
【０１２８】
また、１２４は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１２４は、ソースをｎチャネルＴＦＴ１１３、１１４の接続点１２５に接続され、ゲートをゲートバスライン１０５に接続され、ドレインを配線電極１１８に接続されている。
【０１２９】
本発明の第６実施形態においても、第５実施形態と同様に駆動させることができるので、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１３０】
また、共通配線電極１１７と各ラインの固定電位保持容量の一方の電極との間に３個のｎチャネルＴＦＴを直列接続させているので、これら３個のｎチャネルＴＦＴのオフ電流を小さくし、固定電位保持容量が保持する固定電位の変動を小さくすることができる。
【０１３１】
第７実施形態・・図１２、図１３
図１２は本発明の第７実施形態の一部分を示す回路図である。図１２中、１２７はデータバスライン、１２８はデータバスライン１２７にデータ信号Ｄ１を出力するデータドライバである。
【０１３２】
また、１２９は第１ラインのゲートバスライン、１３０はゲートバスライン１２９にゲート信号Ｇ１を出力するゲートドライバ、１３１は第２ラインのゲートバスライン、１３２はゲートバスライン１３１にゲート信号Ｇ２を出力するゲートドライバである。
【０１３３】
また、１３３は第１ラインの１番目の画素、１３４は第２ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０１３４】
また、画素１３３において、１３５は画素電極１３６と対向電極１３７との間の液晶、１３８は画素電極１３６と補助電極１３９との間に形成された補助容量であり、対向電極１３７及び補助電極１３９にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１３８は、画素電極１３６とゲートバスライン１３１との間に形成するようにしても良い。
【０１３５】
また、１４０〜１４２はデータドライバ１２８からデータバスライン１２７に出力されたデータ信号Ｄ１を画素電極１３６に印加するためにデータバスライン１２７と画素電極１３６との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１４０〜１４２は、ゲートをゲートバスライン１２９に接続されている。
【０１３６】
また、画素１３４において、１４３は画素電極１４４と対向電極１３７との間の液晶、１４５は画素電極１４４と補助電極１４６との間に形成された補助容量であり、補助電極１４６にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１４５は、画素電極１４４と第３ラインのゲートバスラインとの間に形成するようにしても良い。
【０１３７】
また、１４７〜１４９はデータドライバ１２８からデータバスライン１２７に出力されたデータ信号Ｄ１を画素電極１４４に印加するためにデータバスライン１２７と画素電極１４４との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１４７〜１４９は、ゲートをゲートバスライン１３１に接続されている。
【０１３８】
また、１５０は外部から固定電位信号Ｌ１を入力するための固定電位信号入力端子、１５１は奇数ラインに共用される共通配線電極、１５２は外部から固定電位信号Ｌ２を入力するための固定電位信号入力端子、１５３は偶数ラインに共用される共通配線電極である。
【０１３９】
なお、固定電位信号Ｌ１、Ｌ２は、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１４０】
また、本発明の第７実施形態においては、各ラインごとに配線電極及び固定電位保持手段が設けられており、１５４は第１ラインに対応して設けられた配線電極、１５５は第２ラインに対応して設けられた配線電極である。
【０１４１】
また、１５６は第１ラインに対応して設けられた固定電位保持手段であり、１５７、１５８はスイッチ素子をなすｎチャネルＴＦＴ、１５９は固定電位保持容量である。
【０１４２】
なお、ｎチャネルＴＦＴ１５７、１５８は、共通配線電極１５１と固定電位保持容量１５９の一方の電極１５９Ａとの間に直列接続され、ゲートをゲートバスライン１２９に接続されており、固定電位保持容量１５９の他方の電極１５９Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１５４は、固定電位保持容量１５９の一方の電極１５９Ａに接続されている。
【０１４３】
また、１６０は第２ラインに対応して設けられた固定電位保持手段であり、１６１、１６２はスイッチ素子をなすｎチャネルＴＦＴ、１６３は固定電位保持容量である。
【０１４４】
なお、ｎチャネルＴＦＴ１６１、１６２は、共通配線電極１５３と固定電位保持容量１６３の一方の電極１６３Ａとの間に直列接続され、ゲートをゲートバスライン１３１に接続されており、固定電位保持容量１６３の他方の電極１６３Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１５５は、固定電位保持容量１６３の一方の電極１６３Ａに接続されている。
【０１４５】
また、１６４は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１６４は、ソースをｎチャネルＴＦＴ１４０、１４１の接続点１６５に接続され、ゲートをゲートバスライン１２９に接続され、ドレインを配線電極１５４に接続されている。
【０１４６】
また、１６６は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１６６は、ソースをｎチャネルＴＦＴ１４７、１４８の接続点１６７に接続され、ゲートをゲートバスライン１３１に接続され、ドレインを配線電極１５５に接続されている。
【０１４７】
図１３は本発明の第７実施形態の駆動例を示すタイミングチャートであり、本発明の第７実施形態は、１ラインごとに交流駆動されるものである。
【０１４８】
ここに、第ｋフレーム（奇数ラインでは正極性駆動時、偶数ラインでは負極性駆動時）においては、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌ１の電位はＶc＋（Ｖb＋Ｖw）／２とされ、固定電位信号Ｌ２の電位はＶc−（Ｖb＋Ｖw）／２とされる。
【０１４９】
これに対して、第ｋ＋１フレーム（奇数ラインでは負極性駆動時、偶数ラインでは正極性駆動時）においては、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌ１の電位はＶc−（Ｖb＋Ｖw）／２とされ、固定電位信号Ｌ２の電位はＶc＋（Ｖb＋Ｖw）／２とされる。
【０１５０】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャネルＴＦＴ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４０〜１４１を介して画素電極１３６に印加され、画素電極１３６がデータ信号電位に充電される。
【０１５１】
また、同時に、ｎチャネルＴＦＴ１５７、１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴＦＴ１５７、１５８を介して固定電位保持容量１５９の電極１５９Ａに印加され、固定電位保持容量１５９の電極１５９Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。
【０１５２】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極１５９Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、ｐチャネルＴＦＴ１６４＝ＯＮとされる。
【０１５３】
この結果、固定電位保持容量１５９の電極１５９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎチャネルＴＦＴ１４０、１４１の接続点１６５の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１５４】
その後、第ｋ＋１フレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャネルＴＦＴ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４０〜１４２を介して画素電極１３６に印加され、画素電極１３６がデータ信号電位に充電される。
【０１５５】
また、同時に、ｎチャネルＴＦＴ１５７、１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴＦＴ１５７、１５８を介して固定電位保持容量１５９の電極１５９Ａに印加され、固定電位保持容量１５９の電極１５９Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。
【０１５６】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極１５９Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、ｐチャネルＴＦＴ１６４＝ＯＮとされる。
【０１５７】
この結果、固定電位保持容量１５９の電極１５９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎチャネルＴＦＴ１４０、１４１の接続点１６５の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１５８】
また、たとえば、第ｋフレームにおいて、第２ラインが選択されると、ゲート信号Ｇ２＝Ｈレベル、ｎチャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネルＴＦＴ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４７〜１４９を介して画素電極１４４に印加され、画素電極１４４がデータ信号電位に充電される。
【０１５９】
また、同時に、ｎチャネルＴＦＴ１６１、１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴＦＴ１６１、１６２を介して固定電位保持容量１６３の電極１６３Ａに印加され、固定電位保持容量１６３の電極１６３Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。
【０１６０】
そして、第２ラインの選択が終了すると、ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極１６３Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、ｐチャネルＴＦＴ１６６＝ＯＮとされる。
【０１６１】
この結果、固定電位保持容量１６３の電極１６３Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎチャネルＴＦＴ１４７、１４８の接続点１６７の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１６２】
その後、第ｋ＋１フレームにおいて、第２ラインが選択されると、ゲート信号Ｇ２＝Ｈレベル、ｎチャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネルＴＦＴ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４７〜１４９を介して画素電極１４４に印加され、画素電極１４４がデータ信号電位に充電される。
【０１６３】
また、同時に、ｎチャネルＴＦＴ１６１、１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴＦＴ１６１、１６２を介して固定電位保持容量１６３の電極１６３Ａに印加され、固定電位保持容量１６３の電極１６３Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。
【０１６４】
そして、第２ラインの選択が終了すると、ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極１６３Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、ｐチャネルＴＦＴ１６６＝ＯＮとされる。
【０１６５】
この結果、固定電位保持容量１６３の電極１６３Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎチャネルＴＦＴ１４７、１４８の接続点１６７の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１６６】
このように、本発明の第７実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極１３６にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ１４０、１４１の接続点１６５は、正極性駆動時に画素電極１３６に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１６７】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極１３６にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ１４０、１４１の接続点１６５は、負極性駆動時に画素電極１３６に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１６８】
即ち、本発明の第７実施形態においては、ｎチャネルＴＦＴ１４０〜１４２のオフ時、ｐチャネルＴＦＴ１６４が存在しない場合に比較して、画素電極１３６とｎチャネルＴＦＴ１４０、１４１の接続点１６５との間の最大電位差を小さくすることができる。奇数ラインの他の画素についても、同様のことが言える。
【０１６９】
また、第２ラインが選択され、正極性駆動される場合には、画素電極１４４にデータ信号電位が充電された後、次のフレームにおいて、第２ラインが選択されるまでの間、ｎチャネルＴＦＴ１４７、１４９の接続点１６７は、正極性駆動時に画素電極１４４に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１７０】
これに対して、第２ラインが選択され、負極性駆動される場合には、画素電極１４４にデータ信号電位が充電された後、次のフレームにおいて、第２ラインが選択されるまでの間、ｎチャネルＴＦＴ１４７、１４８の接続点１６７は、負極性駆動時に画素電極１４４に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１７１】
即ち、本発明の第７実施形態においては、ｎチャネルＴＦＴ１４７〜１４９のオフ時、ｐチャネルＴＦＴ１６６が存在しない場合に比較して、画素電極１４４とｎチャネルＴＦＴ１４７、１４８の接続点１６７との間の最大電位差を小さくすることができる。偶数ラインの他の画素についても、同様のことが言える。
【０１７２】
したがって、本発明の第７実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１７３】
なお、本発明の第１実施形態〜第４実施形態においては、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴにｎチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｐチャネルＴＦＴを使用した場合について説明したが、この代わりに、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴにｐチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｎチャネルＴＦＴを使用するように構成しても良い。
【０１７４】
また、本発明の第５実施形態〜第７実施形態においては、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴ及び固定電位保持手段を構成するためのＴＦＴにｎチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｐチャネルＴＦＴを使用した場合について説明したが、この代わりに、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴ及び固定電位保持手段を構成するためのＴＦＴにｐチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｎチャネルＴＦＴを使用するように構成しても良い。
【０１７５】
【発明の効果】
以上のように、本発明によれば、各画素ごとに、データバスラインと画素電極との間に直列接続された複数のＴＦＴのオフ時、これら複数のＴＦＴのいずれかの直列接続部に、これら複数のＴＦＴのいずれかの直列接続部と画素電極との間の最大電位差を小さくするような固定電位を印加する固定電位印加手段を備えるとしたことにより、これら複数のＴＦＴのいずれかの直列接続部と画素電極との間に存在するＴＦＴのオフ電流を小さくすることができるので、画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第２実施形態の一部分を示す回路図である。
【図３】本発明の第３実施形態の一部分を示す回路図である。
【図４】本発明の第３実施形態の第１駆動例を示すタイミングチャートである。
【図５】本発明の第３実施形態の第２駆動例を示すタイミングチャートである。
【図６】本発明の第４実施形態の一部分を示す回路図である。
【図７】本発明の第４実施形態の第１駆動例を示すタイミングチャートである。
【図８】本発明の第４実施形態の第２駆動例を示すタイミングチャートである。
【図９】本発明の第５実施形態の一部分を示す回路図である。
【図１０】本発明の第５実施形態の駆動例を示すタイミングチャートである。
【図１１】本発明の第６実施形態の一部分を示す回路図である。
【図１２】本発明の第７実施形態の一部分を示す回路図である。
【図１３】本発明の第７実施形態の駆動例を示すタイミングチャートである。
【図１４】従来の周辺回路一体型のアクティブマトリクス型液晶表示装置の一例の一部分を示す回路図である。
【符号の説明】
Ｄ１ データ信号
Ｇ１ ゲート信号
【発明の属する技術分野】
本発明は、能動素子として薄膜トランジスタ（以下、ＴＦＴという）を使用してなる周辺回路一体型のアクティブマトリクス型液晶表示装置に関する。
【０００２】
現在のアクティブマトリクス型液晶表示装置の研究・開発においては、低コスト化が大きな課題とされており、低コスト化を目指した開発競争が熾烈を極めている。
【０００３】
このような状況の中において、低温プロセスでポリシリコンを形成する技術が注目を浴びている。なぜなら、低温プロセスでポリシリコンを形成する技術は、安価なガラス基板上に周辺回路を作成することを可能とするので、従来のような駆動用ＩＣの実装を不要とし、大幅なコスト削減を期待できるからである。
【０００４】
また、各画素に形成すべきスイッチ素子をなすトランジスタについても、ポリシリコンＴＦＴを使用すれば、画素中におけるトランジスタの面積の縮小が可能となり、開口率を向上させることもできる。
【０００５】
しかし、ガラス基板上に低温プロセスで形成したポリシリコンを使用して作成したＴＦＴはオフ電流が大きいことから、各画素に形成すべきスイッチ素子をなすトランジスタとして、このようなＴＦＴを使用すると、ＴＦＴのオフ電流の影響で画素電極電位が変動して欠陥となる確率が高くなり、歩留りの低下を招いてしまうという問題点があった。
【０００６】
したがって、各画素に形成すべきスイッチ素子をなすトランジスタとして低温プロセスで作成したポリシリコンＴＦＴを使用する場合には、このポリシリコンＴＦＴのオフ電流の影響による画素電極電位の変動を如何にして小さく抑えるかということが重要な課題となる。
【０００７】
【従来の技術】
図１４は、能動素子としてＴＦＴを使用してなる従来の周辺回路一体型のアクティブマトリクス型液晶表示装置の一例の一部分を示す回路図である。
【０００８】
図１４中、１はデータバスライン、２はデータバスライン１にデータ信号Ｄ１を出力するデータドライバ、３は第１ラインのゲートバスライン、４はゲートバスライン３にゲート信号Ｇ１を出力するゲートドライバ、５は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０００９】
また、画素５において、６は画素電極７と対向電極８との間の液晶、９は画素電極７と補助電極１０との間に形成された補助容量であり、対向電極８及び補助電極１０にはコモン電位Ｖcが印加されるように構成されている。なお、画素電極７と第２ラインのゲートバスラインとの間に補助容量９を形成する方法も提案されている。
【００１０】
また、１１、１２はデータドライバ２からデータバスライン１に対して出力されたデータ信号Ｄ１を画素電極７に印加するためにデータバスライン１と画素電極７との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１１、１２は、ゲートをゲートバスライン３に接続され、ゲート信号Ｇ１によりオン、オフが制御されるように構成されている。
【００１１】
このアクティブマトリクス型液晶表示装置は、データバスライン１と画素電極７との間に２個のｎチャネルＴＦＴ１１、１２を直列接続することにより、ｎチャネルＴＦＴ１１、１２のオフ電流を小さくし、画素電極電位の変動を小さく抑えようとするものである。
【００１２】
【発明が解決しようとする課題】
このように、データバスライン１と画素電極７との間に２個のｎチャネルＴＦＴ１１、１２を直列接続し、ｎチャネルＴＦＴ１１、１２のオフ電流を小さくすることにより、画素電極電位の変動を小さく抑えるようにしても、なお、製品基準に達しないものが製造される場合があり、期待する歩留りを達成することができないという問題点があった。
【００１３】
また、データバスライン１と画素電極７との間に直列接続するｎチャネルＴＦＴの数を３個又は４個と増加しても、なお、期待する歩留りを得ることができないのが現状であった。
【００１４】
本発明は、かかる点に鑑み、能動素子としてＴＦＴを使用してなる周辺回路一体型のアクティブマトリクス型液晶表示装置であって、画素電極電位の変動を小さく抑えて、歩留りの向上を図ることができるようにしたアクティブマトリクス型液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のアクティブマトリクス型液晶表示装置は、各画素ごとに、データバスラインと画素電極との間に、各ゲートをゲートバスラインに接続した一導電型の複数のＴＦＴを直列接続してなるアクティブマトリクス型液晶表示装置において、ソースを前記複数のＴＦＴのいずれかの直列接続部に接続し、ドレインを固定電位が供給される固定電位部に接続し、ゲートを前記ゲートバスラインに接続した他導電型のＴＦＴを備えるものである。
【００１６】
本発明によれば、固定電位印加手段によって、データバスラインと画素電極との間に直列接続された複数のＴＦＴのいずれかの直列接続部と画素電極との間に存在するＴＦＴのオフ電流を小さくすることができる。
【００１７】
【発明の実施の形態】
以下、図１〜図１３を参照して、本発明の第１実施形態〜第７実施形態について説明する。
【００１８】
第１実施形態・・図１
図１は本発明の第１実施形態の一部分を示す回路図である。図１中、１２はデータバスライン、１３はデータバスライン１２にデータ信号Ｄ１を出力するデータドライバである。
【００１９】
また、１４は第１ラインのゲートバスライン、１５はゲートバスライン１４にゲート信号Ｇ１を出力するゲートドライバ、１６は第１水平ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００２０】
また、画素１６において、１７は画素電極１８と対向電極１９との間の液晶、２０は画素電極１８と補助電極２１との間に形成された補助容量であり、対向電極１９及び補助電極２１にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量２０は、画素電極１８と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００２１】
また、２２〜２４はデータドライバ１３からデータバスライン１２に出力されたデータ信号Ｄ１を画素電極１８に印加するためにデータバスライン１２と画素電極１８との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ２２〜２４は、ゲートをゲートバスライン１４に接続されている。
【００２２】
また、２５は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ２５は、ソースをｎチャネルＴＦＴ２２、２３の接続点２６に接続され、ゲートをゲートバスライン１４に接続され、ドレインにコモン電位Ｖcが印加されるように構成されている。
【００２３】
このように構成された本発明の第１実施形態においては、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ２２〜２４＝ＯＮ、ｐチャネルＴＦＴ２５＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ２２〜２４を介して画素電極１８に印加され、画素電極１８がデータ信号電位に充電される。
【００２４】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ２２〜２４＝ＯＦＦ、ｐチャネルＴＦＴ２５＝ＯＮとされる。この結果、コモン電位ＶcがｐチャネルＴＦＴ２５を介してｎチャネルＴＦＴ２２、２３の接続点２６に印加され、ｎチャネルＴＦＴ２２、２３の接続点２６の電位はコモン電位Ｖcにクランプされる。
【００２５】
このように、本発明の第１実施形態においては、第１ラインが選択され、画素電極１８にデータ信号電位が充電された後、第１ラインが非選択とされると、ｎチャネルＴＦＴ２２、２３の接続点２６はコモン電位Ｖcにクランプされるので、ｐチャネルＴＦＴ２５が存在しない場合に比較して、画素電極１８とｎチャネルＴＦＴ２２、２３の接続点２６との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００２６】
したがって、本発明の第１実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００２７】
第２実施形態・・図２
図２は本発明の第２実施形態の一部分を示す回路図である。図２中、２８はデータバスライン、２９はデータバスライン２８にデータ信号Ｄ１を出力するデータドライバである。
【００２８】
また、３０は第１ラインのゲートバスライン、３１はゲートバスライン１３にゲート信号Ｇ１を出力するゲートドライバ、３２は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００２９】
また、画素３２において、３３は画素電極３４と対向電極３５との間の液晶、３６は画素電極３４と補助電極３７との間に形成された補助容量であり、対向電極３５及び補助電極３７にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量３６は、画素電極３４と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００３０】
また、３８〜４１はデータドライバ２９からデータバスライン２８に出力されたデータ信号Ｄ１を画素電極３４に印加するためにデータバスライン２８と画素電極３４との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ３８〜４１は、ゲートをゲートバスライン３０に接続されている。
【００３１】
また、４２は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ４２は、ソースをｎチャネルＴＦＴ３８、３９の接続点４３に接続され、ゲートをゲートバスライン３０に接続され、ドレインにコモン電位Ｖcが印加されるように構成されている。
【００３２】
このように構成された本発明の第２実施形態においては、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ３８〜４１＝ＯＮ、ｐチャネルＴＦＴ４２＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ３８〜４１を介して画素電極３４に印加され、画素電極３４がデータ信号電位に充電される。
【００３３】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ３８〜４１＝ＯＦＦ、ｐチャネルＴＦＴ４２＝ＯＮとされる。この結果、コモン電位ＶcがｐチャネルＴＦＴ４２を介してｎチャネルＴＦＴ３８、３９の接続点４３に印加され、ｎチャネルＴＦＴ３８、３９の接続点４２の電位はコモン電位Ｖcにクランプされる。
【００３４】
このように、本発明の第２実施形態においては、第１ラインが選択され、画素電極３４にデータ信号電位が充電された後、第１ラインが非選択とされると、ｎチャネルＴＦＴ３８、３９の接続点４３はコモン電位Ｖcにクランプされるので、ｐチャネルＴＦＴ４２が存在しない場合に比較して、画素電極３４とｎチャネルＴＦＴ３８、３９の接続点４３との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００３５】
また、ｎチャネルＴＦＴ３８、３９の接続点４３と画素電極３４との間に３個のｎチャネルＴＦＴ３９〜４１が存在しているので、ｎチャネルＴＦＴ３９〜４１に流れるオフ電流は、本発明の第１実施形態の場合にｎチャネルＴＦＴ２３、２４に流れるオフ電流よりも小さくなる。他の画素についても、同様のことが言える。
【００３６】
したがって、本発明の第２実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、本発明の第１実施形態の場合よりも歩留りの向上を図ることができる。
【００３７】
第３実施形態・・図３〜図５
図３は本発明の第３実施形態の一部分を示す回路図である。図３中、４５はデータバスライン、４６はデータバスライン４５にデータ信号Ｄ１を出力するデータドライバである。
【００３８】
また、４７は第１ラインのゲートバスライン、４８はゲートバスライン４７にゲート信号Ｇ１を出力するゲートドライバ、４９は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００３９】
また、画素４９において、５０は画素電極５１と対向電極５２との間の液晶、５３は画素電極５１と補助電極５４との間に形成された補助容量であり、対向電極５２及び補助電極５４にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量５３は、画素電極５１と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００４０】
また、５５〜５７はデータドライバ４６からデータバスライン４５に出力されたデータ信号Ｄ１を画素電極５１に印加するためにデータバスライン４５と画素電極５１との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ５５〜５７は、ゲートをゲートバスライン４７に接続されている。
【００４１】
また、本発明の第３実施形態においては、ブラックマトリクス電極は、各ラインごとに電気的に独立に形成されており、５８は第１ラインに対応して設けられたブラックマトリクス電極、５９はブラックマトリクス電極５８に固定電位信号Ｂｍ１を出力するブラックマトリクス電極ドライバである。
【００４２】
また、６０は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ６０は、ソースをｎチャネルＴＦＴ５５、５６の接続点６１に接続され、ゲートをゲートバスライン４７に接続され、ドレインをブラックマトリクス電極５８に接続されている。
【００４３】
図４は本発明の第３実施形態の第１駆動例を示すタイミングチャートであり、図４中、Ｇ２は第２ラインのゲート信号、Ｇ３は第３ラインのゲート信号、Ｇｎは第ｎラインのゲート信号Ｇｎ、Ｂｍ２は第２ラインの固定電位信号、Ｂｍ３は第３ラインの固定電位信号、Ｂｍｎは第ｎラインの固定電位信号Ｂｍｎを示している。
【００４４】
また、Ｖbは黒を表示する場合の画素電極電位とコモン電位Ｖcとの電位差の絶対値であり、正極性駆動時においては、画素電極に（Ｖc＋Ｖb）を印加すると、黒を表示することができ、負極性駆動時においては、画素電極に（Ｖc−Ｖb）を印加すると黒を表示することができる。
【００４５】
また、Ｖwは白を表示する場合の画素電極電位とコモン電位Ｖcとの電位差の絶対値であり、正極性駆動時においては、画素電極に（Ｖc＋Ｖw）を印加すると、白を表示することができ、負極性駆動時においては、画素電極に（Ｖc−Ｖw）を印加すると白を表示することができる。
【００４６】
なお、固定電位信号Ｂｍ１〜Ｂｍｎは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００４７】
ここに、第１駆動例は、１フレームごとに交流駆動する例であり、第ｋフレーム（正極性駆動時）に、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎが順にＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレーム（負極性駆動時）において、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｂｍ１〜Ｂｍｎは、それぞれ、Ｖc＋（Ｖb＋Ｖw）／２を維持することになる。
【００４８】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎが順にＶc−（Ｖb＋Ｖw）／２とされ、その後、第Ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｂｍ１〜Ｂｍｎは、それぞれ、Ｖc−（Ｖb＋Ｖw）／２を維持することになる。
【００４９】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００５０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００５１】
そして、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位はＶc＋（Ｖb＋Ｖw）／２に維持される。
【００５２】
その後、第ｋ＋１フレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００５３】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００５４】
そして、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００５５】
図５は本発明の第３実施形態の第２駆動例を示すタイミングチャートであり、第２駆動例は、１ラインごとに交流駆動する例である。
【００５６】
即ち、この例では、第ｋフレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの固定電位信号Ｂｍ１、Ｂｍ３、・・・ＢｍｎについてはＶc＋（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｂｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）についてはＶc−（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００５７】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの固定電位信号Ｂｍ１、Ｂｍ３、・・・ＢｍｎについてはＶc−（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｂｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）についてはＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００５８】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００５９】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００６０】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００６１】
その後、第ｋ＋１フレームにおいて、第１ラインが選択され、負極性駆動される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５１に印加され、画素電極５１がデータ信号電位に充電されると共に、固定電位信号Ｂｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００６２】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。この結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を介してｎチャネルＴＦＴ５５、５６の接続点６１に印加され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００６３】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位はＶc−（Ｖb＋Ｖw）／２に維持される。
【００６４】
このように、本発明の第３実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極５１にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ５５、５６の接続点６１は、正極性駆動時に画素電極５１に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００６５】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極５１にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ５５、５６の接続点６１は、負極性駆動時に画素電極５１に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００６６】
即ち、本発明の第３実施形態においては、ｎチャネルＴＦＴ５５〜５７のオフ時、ｐチャネルＴＦＴ６０が存在しない場合に比較して、画素電極５１とｎチャネルＴＦＴ５５、５６の接続点６１との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００６７】
したがって、本発明の第３実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００６８】
第４実施形態・・図６〜図８
図６は本発明の第４実施形態の一部分を示す回路図である。図４中、６３はデータバスライン、６４はデータバスライン６３にデータ信号Ｄ１を出力するデータドライバである。
【００６９】
また、６５は第１ラインのゲートバスライン、６６はゲートバスライン６５にゲート信号Ｇ１を出力するゲートドライバ、６７は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００７０】
また、画素６７において、６８は画素電極６９と対向電極７０との間の液晶、７１は画素電極６９と補助電極７２との間に形成された補助容量であり、対向電極７０及び補助電極７２にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量７１は、画素電極６９と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００７１】
また、７３〜７５はデータドライバ６４からデータバスライン６３に出力されたデータ信号Ｄ１を画素電極６９に印加するためにデータバスライン６３と画素電極６９との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ７３〜７５は、ゲートをゲートバスライン６５に接続されている。
【００７２】
また、本発明の第４実施形態においては、各ラインごとに配線電極が形成されており、７６は第１ラインに対応して設けられた配線電極、７７は配線電極７６に固定電位信号Ｍ１を出力する配線電極ドライバである。
【００７３】
なお、固定電位信号Ｍ１〜Ｍｎは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００７４】
また、７８は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ７８は、ソースをｎチャネルＴＦＴ７３、７４の接続点７９に接続され、ゲートをゲートバスライン６５に接続され、ドレインを配線電極７６に接続されている。
【００７５】
図７は本発明の第４実施形態の第１駆動例を示すタイミングチャートであり、第１駆動例は、１フレームごとに交流駆動する例であり、第ｋフレーム（正極性駆動時）において、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順にＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレーム（負極性駆動時）において、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｍ１〜Ｍｎの電位は、それぞれ、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００７６】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順にＶc−（Ｖb＋Ｖw）／２とされ、その後、次のフレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、固定電位信号Ｍ１〜Ｍｎの電位は、それぞれ、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００７７】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００７８】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００７９】
そして、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００８０】
その後、第ｋ＋１フレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００８１】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００８２】
その後、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００８３】
図８は本発明の第４実施形態の第２駆動例を示すタイミングチャートであり、第２駆動例は、１ラインごとに交流駆動する例である。
【００８４】
即ち、この例では、第ｋフレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定電位信号Ｍ１、Ｍ３、・・・ＭｎについてはＶc＋（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｍ２、Ｍ４、・・・Ｍ（ｎ−１）についてはＶc−（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００８５】
そして、第ｋ＋１フレームにおいて、第１ライン〜第ｎラインが順に選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定電位信号Ｍ１、Ｍ３、・・・ＭｎについてはＶc−（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｍ２、Ｍ４、・・・Ｍ（ｎ−１）についてはＶc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋２フレームにおいて、第１ライン〜第ｎラインが順に選択されるまでの間、この状態が維持される。
【００８６】
ここに、たとえば、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【００８７】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７５の接続点７９に印加され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００８８】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋１フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持される。
【００８９】
その後、第ｋ＋１フレームにおいて、第１ラインが選択され、負極性駆動される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６９に印加され、画素電極６９がデータ信号電位に充電されると共に、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされる。
【００９０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。この結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介してｎチャネルＴＦＴ７３、７４の接続点７９に印加され、ｎチャネルＴＦＴ７３、７５の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００９１】
この場合、データ信号Ｄ１は極性を反転させるが、第ｋ＋２フレームにおいて、第１ラインが選択されるまでの間、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２に維持される。
【００９２】
このように、本発明の第４実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極６９にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ７３、７４の接続点７９は、正極性駆動時に画素電極６９に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【００９３】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極６９にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ７３、７４の接続点７９は、負極性駆動時に画素電極６９に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【００９４】
即ち、本発明の第４実施形態においては、ｎチャネルＴＦＴ７３〜７５のオフ時、ｐチャネルＴＦＴ７８が存在しない場合に比較して、画素電極６９とｎチャネルＴＦＴ７３〜７５の接続点７９との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【００９５】
したがって、本発明の第４実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【００９６】
第５実施形態・・図９、図１０
図９は本発明の第５実施形態の一部分を示す回路図である。図９中、８１はデータバスライン、８２はデータバスライン８１にデータ信号Ｄ１を出力するデータドライバである。
【００９７】
また、８３は第１ラインのゲートバスライン、８４はゲートバスライン８３にゲート信号Ｇ１を出力するゲートドライバ、８５は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【００９８】
また、画素８５において、８６は画素電極８７と対向電極８８との間の液晶、８９は画素電極８７と補助電極９０との間に形成された補助容量であり、対向電極８８及び補助電極９０にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量８９は、画素電極８７と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【００９９】
また、９１〜９３はデータドライバ８２からデータバスライン８１に出力されたデータ信号Ｄ１を画素電極８７に印加するためにデータバスライン８１と画素電極８７との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ９１〜９３は、ゲートをゲートバスライン８３に接続されている。
【０１００】
また、９４は外部から固定電位信号Ｌを入力するための固定電位信号入力端子、９５は全ラインに共用される共通配線電極である。
【０１０１】
なお、固定電位信号Ｌは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１０２】
また、本発明の第５実施形態では、各ラインごとに配線電極及び固定電位保持手段が設けられており、９６は第１ラインに対応して設けられた配線電極、９７は第１ラインに対応して設けられた固定電位保持手段であり、９８はスイッチ素子をなすｎチャネルＴＦＴ、９９は固定電位保持容量である。
【０１０３】
なお、ｎチャネルＴＦＴ９８は、ドレインを共通配線電極９５に接続され、ソースを固定電位保持容量９９の一方の電極９９Ａに接続され、ゲートをゲートバスライン８３に接続されており、固定電位保持容量９９の他方の電極９９Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極９６は、固定電位保持容量９９の一方の電極９９Ａに接続されている。
【０１０４】
また、１００は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１００は、ソースをｎチャネルＴＦＴ９１、９２の接続点１０１に接続され、ゲートをゲートバスライン８３に接続され、ドレインを配線電極９６に接続されている。
【０１０５】
図１０は本発明の第５実施形態の駆動例を示すタイミングチャートであり、本発明の第５実施形態は、１フレームごとに交流駆動されるものである。
【０１０６】
即ち、この例では、第ｋフレームは、正極性駆動時とされ、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌの電位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。
【０１０７】
これに対して、第ｋ＋１フレームは、負極性駆動時とされ、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌの電位はＶc−（Ｖb＋Ｖw）／２とされる。
【０１０８】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ９１〜９３＝ＯＮ、ｐチャネルＴＦＴ１００＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ９１〜９３を介して画素電極８７に印加され、画素電極８７がデータ信号電位に充電される。
【０１０９】
また、同時に、ｎチャネルＴＦＴ９８＝ＯＮとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介して固定電位保持容量９９の電極９９Ａに印加され、固定電位保持容量９９の電極９９ＡはＶc＋（Ｖb＋Ｖw）／２に充電される。
【０１１０】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝ＯＦＦとされ、固定電位保持容量９９の電極９９Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１００＝ＯＮとされる。
【０１１１】
この結果、固定電位保持容量９９の電極９９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極９６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦＴ９１、９２の接続点１０１に印加され、ｎチャネルＴＦＴ９１、９２の接続点１０１の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１１２】
その後、第ｋ＋１フレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ９１〜９３＝ＯＮ、ｐチャネルＴＦＴ１００＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ９１〜９３を介して画素電極８７に印加され、画素電極８７がデータ信号電位に充電される。
【０１１３】
また、同時に、ｎチャネルＴＦＴ９８＝ＯＮとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介して固定電位保持容量９９の電極９９Ａに印加され、固定電位保持容量９９の電極９９ＡはＶc−（Ｖb＋Ｖw）／２に充電される。
【０１１４】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝ＯＦＦとされ、固定電位保持容量９９の電極９９Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１００＝ＯＮとされる。
【０１１５】
この結果、固定電位保持容量９９の電極９９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極９６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦＴ９１、９２の接続点１０１に印加され、ｎチャネルＴＦＴ９１、９２の接続点１０１の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１１６】
このように、本発明の第５実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極８７にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ９１、９２の接続点１０１は、正極性駆動時に画素電極８７に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１１７】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極８７にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ９１、９２の接続点１０１は、負極性駆動時に画素電極８７に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１１８】
即ち、本発明の第５実施形態においては、ｎチャネルＴＦＴ９１、９２のオフ時、ｐチャネルＴＦＴ１００が存在しない場合に比較して、画素電極８７とｎチャネルＴＦＴ９１、９２の接続点１０１との間の最大電位差を小さくすることができる。他の画素についても、同様のことが言える。
【０１１９】
したがって、本発明の第５実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１２０】
第６実施形態・・図１１
図１１は本発明の第６実施形態の一部分を示す回路図である。図１１中、１０３はデータバスライン、１０４はデータバスライン１０３にデータ信号Ｄ１を出力するデータドライバである。
【０１２１】
また、１０５は第１ラインのゲートバスライン、１０６はゲートバスライン１０５にゲート信号Ｇ１を出力するゲートドライバ、１０７は第１ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０１２２】
また、画素１０７において、１０８は画素電極１０９と対向電極１１０との間の液晶、１１１は画素電極１０９と補助電極１１２との間に形成された補助容量であり、対向電極１１０及び補助電極１１２にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１１１は、画素電極１０９と第２ラインのゲートバスラインとの間に形成するようにしても良い。
【０１２３】
また、１１３〜１１５はデータドライバ１０４からデータバスライン１０３に出力されたデータ信号Ｄ１を画素電極１０９に印加するためにデータバスライン１０３と画素電極１０９との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１１３〜１１５は、ゲートをゲートバスライン１０５に接続されている。
【０１２４】
また、１１６は外部から固定電位信号Ｌを入力するための固定電位信号入力端子、１１７は全ラインに共用される共通配線電極である。
【０１２５】
なお、固定電位信号Ｌは、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１２６】
また、本発明の第６実施形態においては、各ラインごとに配線電極及び固定電位保持手段が設けられており、１１８は第１ラインに対応して設けられた配線電極、１１９は第１ラインに対応して設けられた固定電位保持手段であり、１２０〜１２２はスイッチ素子をなすｎチャネルＴＦＴ、１２３は固定電位保持容量である。
【０１２７】
なお、ｎチャネルＴＦＴ１２０〜１２２は、共通配線電極１１７と固定電位保持容量１２３の一方の電極１２３Ａとの間に直列接続され、ゲートをゲートバスライン１０５に接続されており、固定電位保持容量１２３の他方の電極１２３Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１１８は、固定電位保持容量１２３の一方の電極１２３Ａに接続されている。
【０１２８】
また、１２４は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１２４は、ソースをｎチャネルＴＦＴ１１３、１１４の接続点１２５に接続され、ゲートをゲートバスライン１０５に接続され、ドレインを配線電極１１８に接続されている。
【０１２９】
本発明の第６実施形態においても、第５実施形態と同様に駆動させることができるので、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１３０】
また、共通配線電極１１７と各ラインの固定電位保持容量の一方の電極との間に３個のｎチャネルＴＦＴを直列接続させているので、これら３個のｎチャネルＴＦＴのオフ電流を小さくし、固定電位保持容量が保持する固定電位の変動を小さくすることができる。
【０１３１】
第７実施形態・・図１２、図１３
図１２は本発明の第７実施形態の一部分を示す回路図である。図１２中、１２７はデータバスライン、１２８はデータバスライン１２７にデータ信号Ｄ１を出力するデータドライバである。
【０１３２】
また、１２９は第１ラインのゲートバスライン、１３０はゲートバスライン１２９にゲート信号Ｇ１を出力するゲートドライバ、１３１は第２ラインのゲートバスライン、１３２はゲートバスライン１３１にゲート信号Ｇ２を出力するゲートドライバである。
【０１３３】
また、１３３は第１ラインの１番目の画素、１３４は第２ラインの１番目の画素であり、他の画素についても同様に構成されている。
【０１３４】
また、画素１３３において、１３５は画素電極１３６と対向電極１３７との間の液晶、１３８は画素電極１３６と補助電極１３９との間に形成された補助容量であり、対向電極１３７及び補助電極１３９にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１３８は、画素電極１３６とゲートバスライン１３１との間に形成するようにしても良い。
【０１３５】
また、１４０〜１４２はデータドライバ１２８からデータバスライン１２７に出力されたデータ信号Ｄ１を画素電極１３６に印加するためにデータバスライン１２７と画素電極１３６との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１４０〜１４２は、ゲートをゲートバスライン１２９に接続されている。
【０１３６】
また、画素１３４において、１４３は画素電極１４４と対向電極１３７との間の液晶、１４５は画素電極１４４と補助電極１４６との間に形成された補助容量であり、補助電極１４６にはコモン電位Ｖcが印加されるように構成されている。なお、補助容量１４５は、画素電極１４４と第３ラインのゲートバスラインとの間に形成するようにしても良い。
【０１３７】
また、１４７〜１４９はデータドライバ１２８からデータバスライン１２７に出力されたデータ信号Ｄ１を画素電極１４４に印加するためにデータバスライン１２７と画素電極１４４との間に直列接続されたスイッチ素子をなすｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ１４７〜１４９は、ゲートをゲートバスライン１３１に接続されている。
【０１３８】
また、１５０は外部から固定電位信号Ｌ１を入力するための固定電位信号入力端子、１５１は奇数ラインに共用される共通配線電極、１５２は外部から固定電位信号Ｌ２を入力するための固定電位信号入力端子、１５３は偶数ラインに共用される共通配線電極である。
【０１３９】
なお、固定電位信号Ｌ１、Ｌ２は、２個の固定電位を交互にとる信号であり、一方の電位を画素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方の電位を画素電極に印加される最小電位（Ｖc−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋Ｖw）／２とされる。
【０１４０】
また、本発明の第７実施形態においては、各ラインごとに配線電極及び固定電位保持手段が設けられており、１５４は第１ラインに対応して設けられた配線電極、１５５は第２ラインに対応して設けられた配線電極である。
【０１４１】
また、１５６は第１ラインに対応して設けられた固定電位保持手段であり、１５７、１５８はスイッチ素子をなすｎチャネルＴＦＴ、１５９は固定電位保持容量である。
【０１４２】
なお、ｎチャネルＴＦＴ１５７、１５８は、共通配線電極１５１と固定電位保持容量１５９の一方の電極１５９Ａとの間に直列接続され、ゲートをゲートバスライン１２９に接続されており、固定電位保持容量１５９の他方の電極１５９Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１５４は、固定電位保持容量１５９の一方の電極１５９Ａに接続されている。
【０１４３】
また、１６０は第２ラインに対応して設けられた固定電位保持手段であり、１６１、１６２はスイッチ素子をなすｎチャネルＴＦＴ、１６３は固定電位保持容量である。
【０１４４】
なお、ｎチャネルＴＦＴ１６１、１６２は、共通配線電極１５３と固定電位保持容量１６３の一方の電極１６３Ａとの間に直列接続され、ゲートをゲートバスライン１３１に接続されており、固定電位保持容量１６３の他方の電極１６３Ｂにはコモン電位Ｖcが印加されるように構成されている。また、配線電極１５５は、固定電位保持容量１６３の一方の電極１６３Ａに接続されている。
【０１４５】
また、１６４は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１６４は、ソースをｎチャネルＴＦＴ１４０、１４１の接続点１６５に接続され、ゲートをゲートバスライン１２９に接続され、ドレインを配線電極１５４に接続されている。
【０１４６】
また、１６６は固定電位印加手段をなすｐチャネルＴＦＴであり、このｐチャネルＴＦＴ１６６は、ソースをｎチャネルＴＦＴ１４７、１４８の接続点１６７に接続され、ゲートをゲートバスライン１３１に接続され、ドレインを配線電極１５５に接続されている。
【０１４７】
図１３は本発明の第７実施形態の駆動例を示すタイミングチャートであり、本発明の第７実施形態は、１ラインごとに交流駆動されるものである。
【０１４８】
ここに、第ｋフレーム（奇数ラインでは正極性駆動時、偶数ラインでは負極性駆動時）においては、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌ１の電位はＶc＋（Ｖb＋Ｖw）／２とされ、固定電位信号Ｌ２の電位はＶc−（Ｖb＋Ｖw）／２とされる。
【０１４９】
これに対して、第ｋ＋１フレーム（奇数ラインでは負極性駆動時、偶数ラインでは正極性駆動時）においては、第１ライン〜第ｎラインが順に選択されると共に、固定電位信号Ｌ１の電位はＶc−（Ｖb＋Ｖw）／２とされ、固定電位信号Ｌ２の電位はＶc＋（Ｖb＋Ｖw）／２とされる。
【０１５０】
ここに、たとえば、第ｋフレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャネルＴＦＴ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４０〜１４１を介して画素電極１３６に印加され、画素電極１３６がデータ信号電位に充電される。
【０１５１】
また、同時に、ｎチャネルＴＦＴ１５７、１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴＦＴ１５７、１５８を介して固定電位保持容量１５９の電極１５９Ａに印加され、固定電位保持容量１５９の電極１５９Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。
【０１５２】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極１５９Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、ｐチャネルＴＦＴ１６４＝ＯＮとされる。
【０１５３】
この結果、固定電位保持容量１５９の電極１５９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎチャネルＴＦＴ１４０、１４１の接続点１６５の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１５４】
その後、第ｋ＋１フレームにおいて、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャネルＴＦＴ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４０〜１４２を介して画素電極１３６に印加され、画素電極１３６がデータ信号電位に充電される。
【０１５５】
また、同時に、ｎチャネルＴＦＴ１５７、１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴＦＴ１５７、１５８を介して固定電位保持容量１５９の電極１５９Ａに印加され、固定電位保持容量１５９の電極１５９Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。
【０１５６】
そして、第１ラインの選択が終了すると、ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極１５９Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、ｐチャネルＴＦＴ１６４＝ＯＮとされる。
【０１５７】
この結果、固定電位保持容量１５９の電極１５９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎチャネルＴＦＴ１４０、１４１の接続点１６５の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１５８】
また、たとえば、第ｋフレームにおいて、第２ラインが選択されると、ゲート信号Ｇ２＝Ｈレベル、ｎチャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネルＴＦＴ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４７〜１４９を介して画素電極１４４に印加され、画素電極１４４がデータ信号電位に充電される。
【０１５９】
また、同時に、ｎチャネルＴＦＴ１６１、１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴＦＴ１６１、１６２を介して固定電位保持容量１６３の電極１６３Ａに印加され、固定電位保持容量１６３の電極１６３Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。
【０１６０】
そして、第２ラインの選択が終了すると、ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極１６３Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、ｐチャネルＴＦＴ１６６＝ＯＮとされる。
【０１６１】
この結果、固定電位保持容量１６３の電極１６３Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎチャネルＴＦＴ１４７、１４８の接続点１６７の電位は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１６２】
その後、第ｋ＋１フレームにおいて、第２ラインが選択されると、ゲート信号Ｇ２＝Ｈレベル、ｎチャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネルＴＦＴ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦＴ１４７〜１４９を介して画素電極１４４に印加され、画素電極１４４がデータ信号電位に充電される。
【０１６３】
また、同時に、ｎチャネルＴＦＴ１６１、１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴＦＴ１６１、１６２を介して固定電位保持容量１６３の電極１６３Ａに印加され、固定電位保持容量１６３の電極１６３Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。
【０１６４】
そして、第２ラインの選択が終了すると、ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極１６３Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、ｐチャネルＴＦＴ１６６＝ＯＮとされる。
【０１６５】
この結果、固定電位保持容量１６３の電極１６３Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎチャネルＴＦＴ１４７、１４８の接続点１６７の電位は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１６６】
このように、本発明の第７実施形態においては、第１ラインが選択され、正極性駆動される場合には、画素電極１３６にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ１４０、１４１の接続点１６５は、正極性駆動時に画素電極１３６に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１６７】
これに対して、第１ラインが選択され、負極性駆動される場合には、画素電極１３６にデータ信号電位が充電された後、次のフレームにおいて、第１ラインが選択されるまでの間、ｎチャネルＴＦＴ１４０、１４１の接続点１６５は、負極性駆動時に画素電極１３６に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１６８】
即ち、本発明の第７実施形態においては、ｎチャネルＴＦＴ１４０〜１４２のオフ時、ｐチャネルＴＦＴ１６４が存在しない場合に比較して、画素電極１３６とｎチャネルＴＦＴ１４０、１４１の接続点１６５との間の最大電位差を小さくすることができる。奇数ラインの他の画素についても、同様のことが言える。
【０１６９】
また、第２ラインが選択され、正極性駆動される場合には、画素電極１４４にデータ信号電位が充電された後、次のフレームにおいて、第２ラインが選択されるまでの間、ｎチャネルＴＦＴ１４７、１４９の接続点１６７は、正極性駆動時に画素電極１４４に印加される最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。
【０１７０】
これに対して、第２ラインが選択され、負極性駆動される場合には、画素電極１４４にデータ信号電位が充電された後、次のフレームにおいて、第２ラインが選択されるまでの間、ｎチャネルＴＦＴ１４７、１４８の接続点１６７は、負極性駆動時に画素電極１４４に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。
【０１７１】
即ち、本発明の第７実施形態においては、ｎチャネルＴＦＴ１４７〜１４９のオフ時、ｐチャネルＴＦＴ１６６が存在しない場合に比較して、画素電極１４４とｎチャネルＴＦＴ１４７、１４８の接続点１６７との間の最大電位差を小さくすることができる。偶数ラインの他の画素についても、同様のことが言える。
【０１７２】
したがって、本発明の第７実施形態によれば、能動素子として低温プロセスで作成したポリシリコンＴＦＴを使用するようにしても、画素電極にデータ信号を印加するためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流による画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【０１７３】
なお、本発明の第１実施形態〜第４実施形態においては、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴにｎチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｐチャネルＴＦＴを使用した場合について説明したが、この代わりに、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴにｐチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｎチャネルＴＦＴを使用するように構成しても良い。
【０１７４】
また、本発明の第５実施形態〜第７実施形態においては、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴ及び固定電位保持手段を構成するためのＴＦＴにｎチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｐチャネルＴＦＴを使用した場合について説明したが、この代わりに、画素電極にデータ信号を印加するためのスイッチ素子をなすＴＦＴ及び固定電位保持手段を構成するためのＴＦＴにｐチャネルＴＦＴを使用し、固定電位印加手段を構成するＴＦＴにｎチャネルＴＦＴを使用するように構成しても良い。
【０１７５】
【発明の効果】
以上のように、本発明によれば、各画素ごとに、データバスラインと画素電極との間に直列接続された複数のＴＦＴのオフ時、これら複数のＴＦＴのいずれかの直列接続部に、これら複数のＴＦＴのいずれかの直列接続部と画素電極との間の最大電位差を小さくするような固定電位を印加する固定電位印加手段を備えるとしたことにより、これら複数のＴＦＴのいずれかの直列接続部と画素電極との間に存在するＴＦＴのオフ電流を小さくすることができるので、画素電極電位の変動を小さく抑え、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第２実施形態の一部分を示す回路図である。
【図３】本発明の第３実施形態の一部分を示す回路図である。
【図４】本発明の第３実施形態の第１駆動例を示すタイミングチャートである。
【図５】本発明の第３実施形態の第２駆動例を示すタイミングチャートである。
【図６】本発明の第４実施形態の一部分を示す回路図である。
【図７】本発明の第４実施形態の第１駆動例を示すタイミングチャートである。
【図８】本発明の第４実施形態の第２駆動例を示すタイミングチャートである。
【図９】本発明の第５実施形態の一部分を示す回路図である。
【図１０】本発明の第５実施形態の駆動例を示すタイミングチャートである。
【図１１】本発明の第６実施形態の一部分を示す回路図である。
【図１２】本発明の第７実施形態の一部分を示す回路図である。
【図１３】本発明の第７実施形態の駆動例を示すタイミングチャートである。
【図１４】従来の周辺回路一体型のアクティブマトリクス型液晶表示装置の一例の一部分を示す回路図である。
【符号の説明】
Ｄ１ データ信号
Ｇ１ ゲート信号
Claims (8)
- 各画素ごとに、データバスラインと画素電極との間に、各ゲートをゲートバスラインに接続した一導電型の複数の薄膜トランジスタを直列接続してなるアクティブマトリクス型液晶表示装置において、
ソースを前記複数の薄膜トランジスタのいずれかの直列接続部に接続し、ドレインを固定電位が供給される固定電位部に接続し、ゲートを前記ゲートバスラインに接続した他導電型の薄膜トランジスタを備えることを特徴とするアクティブマトリクス型液晶表示装置。 - 前記複数の薄膜トランジスタの前記いずれかの直列接続部は、前記データバスラインに接続されている薄膜トランジスタから数えて１番目の薄膜トランジスタと２番目の薄膜トランジスタとの接続部であることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
- 前記固定電位は、コモン電位であることを特徴とする請求項１又は２に記載のアクティブマトリクス型液晶表示装置。
- 前記固定電位は、対応する画素が正極性駆動される場合には、前記画素電極に印加される最大電位とコモン電位との間の第１の固定電位であり、対応する画素が負極性駆動される場合には、前記画素電極に印加される最小電位と前記コモン電位との間の第２の固定電位であることを特徴とする請求項１又は２に記載のアクティブマトリクス型液晶表示装置。
- 前記固定電位部は、各ラインごとに形成されたブラックマトリクス電極であることを特徴とする請求項４に記載のアクティブマトリクス型液晶表示装置。
- 前記固定電位部は、各ラインごとに形成された配線電極であることを特徴とする請求項４に記載のアクティブマトリクス型液晶表示装置。
- 全ラインに共通に設けられ、全画素が正極性駆動される場合には、前記第１の固定電位が印加され、全画素が負極性駆動される場合には、前記第２の固定電位が印加される共通配線電極と、
各ラインごとに設けられ、第１の電極を対応する配線電極に接続し、第２の電極に第３の固定電位が印加される複数の固定電位保持容量と、
各ラインごとに設けられ、ドレインを前記共通配線電極に接続し、ソースを対応する固定電位保持容量の第１の電極に接続し、ゲートを対応するゲートバスラインに接続した複数の薄膜トランジスタとを備えている
ことを特徴とする請求項６に記載のアクティブマトリクス型液晶表示装置。 - 奇数ラインに対応して設けられ、奇数ラインの画素が正極性駆動される場合には、前記第１の固定電位が印加され、奇数ラインの画素が負極性駆動される場合には、前記第２の固定電位が印加される第１の共通配線電極と、
偶数ラインに対応して設けられ、偶数ラインの画素が正極性駆動される場合には、前記第１の固定電位が印加され、偶数ラインの画素が負極性駆動される場合には、前記第２の固定電位が印加される第２の共通配線電極と、
各ラインごとに設けられ、第１の電極を対応する配線電極に接続し、第２の電極に第３の固定電位が印加される複数の固定電位保持容量と、
奇数ラインごとに設けられ、ドレインを前記第１の共通配線電極に接続し、ソースを対応する固定電位保持容量の第１の電極に接続し、ゲートを対応するゲートバスラインに接続した複数の薄膜トランジスタと、
偶数ラインごとに設けられ、ドレインを前記第２の共通配線電極に接続し、ソースを対応する固定電位保持容量の第１の電極に接続し、ゲートを対応するゲートバスラインに接続した複数の薄膜トランジスタとを備えている
ことを特徴とする請求項６に記載のアクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17278598A JP4022990B2 (ja) | 1998-06-19 | 1998-06-19 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17278598A JP4022990B2 (ja) | 1998-06-19 | 1998-06-19 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000010072A JP2000010072A (ja) | 2000-01-14 |
| JP4022990B2 true JP4022990B2 (ja) | 2007-12-19 |
Family
ID=15948317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17278598A Expired - Fee Related JP4022990B2 (ja) | 1998-06-19 | 1998-06-19 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4022990B2 (ja) |
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189473A (ja) * | 2004-12-28 | 2006-07-20 | Koninkl Philips Electronics Nv | アクティブマトリックス型液晶表示装置 |
| KR100878066B1 (ko) | 2007-05-25 | 2009-01-13 | 재단법인서울대학교산학협력재단 | 평판 표시 장치 |
| US8035596B2 (en) | 2007-07-09 | 2011-10-11 | Nec Lcd Technologies, Ltd | Liquid crystal display device |
| JP2009192745A (ja) * | 2008-02-13 | 2009-08-27 | Seiko Epson Corp | 電気光学装置、電気光学装置の駆動方法および電子機器 |
| GB2481008A (en) * | 2010-06-07 | 2011-12-14 | Sharp Kk | Active storage pixel memory |
| CN102656624B (zh) * | 2010-10-28 | 2014-11-26 | 松下电器产业株式会社 | 有源矩阵基板的检查方法 |
| CN102652332B (zh) | 2010-10-28 | 2014-11-12 | 松下电器产业株式会社 | 显示装置 |
| WO2012132630A1 (ja) * | 2011-03-29 | 2012-10-04 | シャープ株式会社 | 液晶表示装置 |
| JP6196809B2 (ja) * | 2013-05-22 | 2017-09-13 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 画素回路及びその駆動方法 |
-
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- 1998-06-19 JP JP17278598A patent/JP4022990B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102456314A (zh) * | 2010-10-25 | 2012-05-16 | 群康科技(深圳)有限公司 | 显示装置及具有显示装置的电子设备 |
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| US11532287B2 (en) | 2019-01-03 | 2022-12-20 | Beijing Boe Technology Development Co., Ltd. | Electrode drive circuit of a microfluidic apparatus, a microfluidic apparatus and a drive method |
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| Publication number | Publication date |
|---|---|
| JP2000010072A (ja) | 2000-01-14 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A711 | Notification of change in applicant |
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|
| A711 | Notification of change in applicant |
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|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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