WO2012132630A1

WO2012132630A1 - 液晶表示装置

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Publication number: WO2012132630A1
Application number: PCT/JP2012/054029
Authority: WO
Inventors: 山内　祥光
Original assignee: シャープ株式会社
Priority date: 2011-03-29
Filing date: 2012-02-21
Publication date: 2012-10-04

Abstract

動画及び静止画に対し低消費電力且つ高表示品位でフルカラー表示可能な液晶表示装置を提供する。画素回路（７）が、画素電極（１０）と対向電極（１１）の間に液晶層を備えた単位液晶表示素子（１２）、第１乃至第３トランジスタ（１３～１５）を備えてなり、第１トランジスタ（１３）のソースと第２トランジスタ（１４）のドレインと第３トランジスタ（１５）のドレインが中間ノード（１７）に、第３トランジスタ（１５）のゲートが第２制御線（ＣＬ）に、第３トランジスタ（１５）のソースが第１制御線（ＢＬ）に接続して、ソース線（ＳＬ）から第１及び第２トランジスタ（１３，１４）を介して画素電極（１０）に電圧を印加後、第１及び第２トランジスタ（１３，１４）を非導通、第３トランジスタ（１５）を導通にし、第１制御線（ＢＬ）から第３トランジスタ（１５）を介して中間ノード（１７）に、液晶透過率が変化する液晶印加電圧範囲の最大値と最小値の間の中間電圧に対向電圧を加えたデータ保持電圧を保持することを特徴とする液晶表示装置。

Description

液晶表示装置

　本発明は、アクティブマトリクス型の液晶表示装置に関し、特に各画素を構成する画素回路の低周波駆動技術に関する。

　図２０に、一般的なアクティブマトリクス型の液晶表示装置の画素アレイを構成する各画素の等価回路を示す。また、図２１に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。図２１に示すように、ｍ本のソース線（データ信号線）とｎ本の走査線（走査信号線）の各交点に薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設け、図２０に示すように、ＴＦＴを介して液晶素子ＬＣと補助容量素子Ｃｓが並列に接続されている。液晶素子ＬＣは画素電極と対向電極（共通電極）の間に液晶層を設けた積層構造で構成されている。尚、図２１では、各画素は、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。補助容量素子Ｃｓは一端が画素電極に、他端が容量線ＬＣｓに接続し、画素電極に保持する画素データの電圧を安定化する。補助容量素子Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶素子ＬＣの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。

　フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容を、液晶素子ＬＣに印加される液晶印加電圧の電圧極性を都度反転させ繰り返し書き込むことで、画素電極に保持する画素データの電圧が更新され、画素データの電圧変動が最小限に抑制され、フリッカの視認性が低減され、高品質な静止画の表示が担保される。以下、液晶素子ＬＣに印加される液晶印加電圧の電圧極性を都度反転させて書き込む動作を「極性反転駆動」と称す。尚、極性反転駆動には４つのタイプがあり、１フレーム内の液晶印加電圧を同極性で書き込み、当該液晶印加電圧の電圧極性をフレーム毎に反転させる「フレーム反転駆動」、１フレーム内の液晶印加電圧の電圧極性を走査線毎に反転させ、当該液晶印加電圧の電圧極性をフレーム毎に反転させる「水平ライン反転駆動」、１フレーム内の液晶印加電圧の電圧極性をソース線毎に反転させ、当該液晶印加電圧の電圧極性をフレーム毎に反転させる「垂直ライン反転駆動」、１フレーム内の液晶印加電圧の電圧極性を画素毎（つまり、走査線毎及びソース線毎）に反転させ、当該液晶印加電圧の電圧極性をフレーム毎に反転させる「ドット反転駆動」がある。

　液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表わすことができる。数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数）、Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数を夫々示す。尚、リフレッシュ動作とは、液晶素子ＬＣに印加されている画素データに応じた電圧（絶対値）に生じた変動を、画素データの再書き込みによって解消し、画素データに応じた本来の電圧状態に復帰させる動作である。

　［数１］
　Ｐ∝ｆ・Ｃ・Ｖ^２・ｎ・ｍ

　ところで、静止画を常時表示する場合、或いは、動きの遅い動画を表示する場合には、必ずしも通常表示と同じリフレッシュレート（通常は６０Ｈｚ）で画素データ更新する必要はなく、液晶表示装置の消費電力を更に低減するために、リフレッシュレートを下げることが行われている。例えば、下記特許文献１に開示されているように、１垂直期間を走査期間と休止期間に分割し、走査期間を通常の６０Ｈｚ相当の時間に設定することで、低周波間欠駆動による低消費電力化を図っている。しかし、リフレッシュレートを下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素電圧が変動する。また、各フレーム期間における平均電位も低下するので、このため、当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、極性反転時にフリッカとして観測されるようになる。また、十分なコントラストを得られない等の表示品位の低下を招く虞もある。

　ここで、リフレッシュレートの低下により表示品位が低下する問題を解決する方法として、例えば、下記特許文献２及び３に記載の構成が開示されている。特許文献２及び３に開示されている構成では、図２０に示す画素のスイッチ素子を２つのＴＦＴ（トランジスタＴ１、Ｔ２）の直列回路で構成し、その中間ノードＮ２をユニティーゲインのバッファアンプ５０を用いて画素電極Ｎ１と同電位となるように駆動し、画素電極側に配置されたＴＦＴ（Ｔ２）のソース・ドレイン間に電圧が印加されないようにすることで、当該ＴＦＴのリーク電流を大幅に抑制して、上記表示品位が低下する問題の解決を図っている（図２２及び図２３参照）。

　これは、ＴＦＴのリーク電流が、ソース・ドレイン間のバイアス電圧の増加に伴って大幅に増加することを考慮した解決方法である。図２２及び図２３に示すように、特許文献２及び３に記載の構成では、ソース線ＳＬと接続するＴＦＴ（Ｔ１）では、ソース・ドレイン間のバイアス電圧が大きくなり、当該ＴＦＴのリーク電流が増加する可能性があるが、そのリーク電流はバッファアンプ５０によって補償されるため、画素電極Ｎ１が保持する画素電圧には影響を及ぼさない。斯かるバッファアンプ５０を設けた構成により、リフレッシュレートの低下により表示品位が低下する問題が解決されるとともに、リフレッシュレートの低下による低消費電力化が図れる。また、特許文献２及び３に記載の構成では、画素電極が保持する画素電圧として２以上の異なる電圧状態に対応可能であり、多階調の常時表示が、高表示品位且つ低消費電力で実現できる。

特開２００１－３１２２５３号公報特開平５－１４２５７３号公報特開平１０－６２８１７号公報

　通信インフラの進化に伴うデジタルコンテンツ（広告、ニュース、電子書籍等）の普及により、携帯電話、携帯型インターネット端末（ＭＩＤ：Mobile Internet Device）等の携帯情報端末での当該デジタルコンテンツの画像表示において、静止画、描画速度の異なる動画等の多様な画像に対して、低消費電力でフルカラー表示可能な透過型液晶表示装置が要求されている。しかし、特許文献２及び３に開示されているような画素単位でバッファアンプを設けた構成やＳＲＡＭ等のメモリ回路を設けた構成の場合、当該回路を構成する素子数や信号線の増加に伴い開口率が低下するため、フルカラー表示が困難となっている。一方、低消費電力化のためには、特許文献１に開示されているような低周波間欠駆動が有効であるが、上述のように、ＴＦＴのリーク電流による画素電圧の変動が、極性反転時にフリッカとして視認されるという問題がある。

　本発明は、上記の問題点に鑑みてなされたもので、その目的は、動画及び静止画に対し低消費電力且つ高表示品位でフルカラー表示可能な液晶表示装置を提供する点にある。

　上記目的を達成するため、本発明は、
　画素電極と対向電極の間に液晶層を挟持してなる単位液晶表示素子、第１スイッチ素子、第２スイッチ素子、第３スイッチ素子、及び、一端が前記画素電極と接続する容量素子を備えてなる画素回路を、行方向及び列方向に夫々複数配置してなる画素アレイを備えてなる液晶表示装置であって、
　前記第１乃至第３スイッチ素子の夫々は、薄膜トランジスタ素子を備えて構成され、且つ、第１端子、第２端子、及び、前記第１及び第２端子間の導通非導通を制御する制御端子を備え、前記画素回路の夫々において、前記第１スイッチ素子の前記第２端子と前記第２スイッチ素子の前記第１端子と前記第３スイッチ素子の前記第１端子が相互に接続して中間ノードを形成し、前記第２スイッチ素子の前記第２端子が前記画素電極と接続し、前記対向電極に所定の対向電圧が印加され、同一列に配置された前記画素回路の夫々において、前記第１スイッチ素子の前記第１端子が、列方向に延伸する複数のデータ信号線の何れか一本と共通に接続し、同一行に配置された少なくとも一部の前記画素回路の夫々において、前記第１スイッチ素子と前記第２スイッチ素子の前記制御端子が行方向に延伸する複数の走査信号線の何れか一本と共通に接続し、前記第３スイッチ素子の前記第２端子が行方向に延伸する複数の第１制御線の何れか一本と共通に接続し、前記第３スイッチ素子の前記制御端子が行方向に延伸する複数の第２制御線の何れか一本と共通に接続し、前記容量素子の他端が第３制御線に接続し、前記第１制御線と前記第３制御線が、同一の信号線または個別の信号線として設けられ、
　前記走査信号線に、前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする所定の走査電圧が印加され、前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする所定のゲート電圧が印加され、前記画素電極に任意の画素電圧を保持している前記画素回路において、前記画素電圧から前記対向電圧を差し引いた液晶印加電圧の極性に応じたデータ保持電圧が、導通状態の前記第３スイッチ素子を介して、前記第１制御線から前記中間ノードに供給され、
　前記データ保持電圧が、前記液晶印加電圧の極性別に、前記液晶印加電圧が同一極性で変化した場合に前記単位液晶表示素子の透過率が変化する電圧範囲の最大値と最小値の間の中間電圧に、前記対向電圧を加えた電圧として設定されることを第１の特徴とする液晶表示装置を提供する。

　更に、上記第１の特徴の液晶表示装置は、
　前記容量素子の他端が行方向に延伸する複数の前記第３制御線の何れか一本と共通に接続し、
　前記データ信号線、前記走査信号線、及び、前記第１乃至第３制御線に対する電圧印加を制御する制御回路を備え、
　各列１つずつ選択された前記画素回路からなる１組の選択画素回路の夫々に対する第１の書き込み動作時において、前記制御回路が、
　第１動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々導通状態とする第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を非導通状態とする第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の第１ブースト電圧を印加し、前記対向電極に所定の対向電圧を印加し、
　前記第１動作後の第２動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする第２走査電圧を印加し、
　前記第１動作後の第３動作として、前記選択画素回路と接続する前記第１制御線に所定の第１制御電圧を印加し、
　前記第２動作後の第４動作として、前記選択画素回路と接続する前記第３制御線の印加電圧を前記第１ブースト電圧から所定の第２ブースト電圧に遷移させ、前記容量素子を介して前記画素電極の画素電圧に電圧変化を与え、
　前記第２動作と同時またはその後の第５動作として、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする第２ゲート電圧を印加し、
　前記第１制御電圧が、前記第４動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、前記第３乃至第５動作の終了後において、前記中間ノードに前記第３スイッチ素子を介して、前記第１制御電圧が印加されることを第２の特徴とする。

　更に、上記第２の特徴の液晶表示装置は、前記第１制御線と前記第３制御線が同一の信号線として設けられ、前記第２ブースト電圧と前記第１制御電圧が同電圧であり、前記第２動作後に前記第３動作と前記第４動作が同一動作として同時に実行されることが好ましい。

　更に、上記第２の特徴の液晶表示装置は、
　前記第１の書き込み動作後から所定のデータ保持期間経過後に開始する前記選択行に配置された前記画素回路の夫々に対する第２の書き込み動作時において、前記制御回路が、
　第６動作として、前記選択画素回路と接続する前記走査信号線に前記第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に第３ブースト電圧を印加し、
　前記第６動作後の第７動作として、前記選択画素回路と接続する前記走査信号線に前記第２走査電圧を印加し、
　前記第６動作後の第８動作として、前記選択画素回路と接続する前記第１制御線に所定の第２制御電圧を印加し、
　前記第７動作後の第９動作として、前記選択画素回路と接続する前記第３制御線の印加電圧を前記第３ブースト電圧から第４ブースト電圧に遷移させ、前記容量素子を介して前記画素電極の画素電圧に電圧変化を与え、
　前記第７動作と同時またはその後の第１０動作として、前記選択画素回路と接続する前記第２制御線に前記第２ゲート電圧を印加し、
　前記第２制御電圧が、前記第９動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、前記第８乃至第１０動作の終了後において、前記中間ノードに前記第３スイッチ素子を介して、前記第２制御電圧が印加されることを第３の特徴とする。

　更に、上記第３の特徴の液晶表示装置は、前記第１制御線と前記第３制御線が同一の信号線として設けられ、前記第４ブースト電圧と前記第２制御電圧が同電圧であり、前記第７動作後に前記第８動作と前記第９動作が同一動作として同時に実行されることが好ましい。

　更に、上記第３の特徴の液晶表示装置は、前記第３ブースト電圧と前記第２ブースト電圧が同電圧であり、前記第４ブースト電圧と前記第１ブースト電圧が同電圧であることが好ましい。

　更に、上記第３の特徴の液晶表示装置は、各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第２の書き込み動作時において、第１組の前記選択画素回路に対して、少なくとも前記第６動作と前記第７動作と前記第９動作が順次実行され、第２組の前記選択画素回路に対して、少なくとも前記第６動作と前記第７動作と前記第９動作が順次実行された後、第１組及び第２組の前記選択画素回路に対して、前記第１０動作が同時に実行されることも好ましい。

　更に、上記第２または第３の特徴の液晶表示装置は、各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第１の書き込み動作時において、第１組の前記選択画素回路に対して、少なくとも前記第１動作と前記第２動作と前記第４動作が順次実行され、第２組の前記選択画素回路に対して、少なくとも前記第１動作と前記第２動作と前記第４動作が順次実行された後、第１組及び第２組の前記選択画素回路に対して、前記第５動作が同時に実行されることが好ましい。

　更に、上記第１の特徴の液晶表示装置は、
　前記データ信号線、前記走査信号線、及び、前記第１乃至第３制御線に対する電圧印加を制御する制御回路を備え、
　前記第１制御線と前記第３制御線が個別の信号線として設けられ、
　各列１つずつ選択された前記画素回路からなる１組の選択画素回路の夫々に対する第１の書き込み動作時において、
　前記制御回路が、
　第１動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々導通状態とする第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を非導通状態とする第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の固定電圧を印加し、
　前記第１動作後の第２動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする第２走査電圧を印加し、
　前記第１動作後の第３動作として、前記選択画素回路と接続する前記第１制御線に所定の第１制御電圧を印加し、
　前記第２動作と同時またはその後の第４動作として、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする第２ゲート電圧を印加し、
　前記第１制御電圧が、前記第１動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、
　前記第３及び第４動作後において、前記中間ノードに前記第３スイッチ素子を介して、前記第１制御電圧が印加されることを第４の特徴とする。

　更に、上記第４の特徴の液晶表示装置は、
　前記第１の書き込み動作後から所定のデータ保持期間経過後に開始する前記選択行に配置された前記画素回路の夫々に対する第２の書き込み動作時において、前記制御回路が、
　第５動作として、前記選択画素回路と接続する前記走査信号線に前記第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の固定電圧を印加し、
　前記第５動作後の第６動作として、前記選択画素回路と接続する前記走査信号線に前記第２走査電圧を印加し、
　前記第５動作後、前記第６動作と同時またはその前または後の第７動作として、前記選択画素回路と接続する前記第１制御線に前記第２制御電圧を印加し、
　前記第６動作と同時またはその後の第８動作として、前記選択画素回路と接続する前記第２制御線に前記第２ゲート電圧を印加し、
　前記第２制御電圧が、前記第５動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、前記第７及び第８動作後において、前記中間ノードに前記第３スイッチ素子を介して、前記第２制御電圧が印加されることを第５の特徴とする。

　更に、上記第５の特徴の液晶表示装置は、各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第２の書き込み動作時において、第１組の前記選択画素回路に対して、前記第５動作と前記第６動作が順次実行され、第２組の前記選択画素回路に対して、前記第５動作と前記第６動作が順次実行された後に、第１組及び第２組の前記選択画素回路に対して、前記第７動作が同時に実行され、第１組及び第２組の前記選択画素回路に対して、前記第８動作が同時に実行されることも好ましい。

　更に、上記第４または第５の特徴の液晶表示装置は、各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第１の書き込み動作時において、第１組の前記選択画素回路に対して、前記第１動作と前記第２動作が順次実行され、第２組の前記選択画素回路に対して、前記第１動作と前記第２動作が順次実行された後に、第１組及び第２組の前記選択画素回路に対して、前記第３動作が同時に実行され、第１組及び第２組の前記選択画素回路に対して、前記第４動作が同時に実行されることも好ましい。

　更に、上記第４または第５の特徴の液晶表示装置は、前記容量素子が、前記単位液晶表示素子の一部として構成され、前記第３制御線が前記対向電極と接続する構成であっても良い。

　更に、上記第２乃至第５の特徴の液晶表示装置は、１組の前記選択画素回路が同一行に配置されていること、或いは、１組の前記選択画素回路の奇数番目の各列の前記画素回路が奇数または偶数番目の一方の同一行に、偶数番目の各列の前記画素回路が奇数または偶数番目の他方の同一行に配置されていることが好ましい。

　更に、上記何れかの特徴の液晶表示装置は、前記第２制御線が、列方向に隣接する２つの前記画素回路間で共用されることも好ましい。

　更に、前記第１スイッチ素子と第２スイッチ素子は、夫々同じ導電型の薄膜トランジスタ素子を備えて構成され、前記第１スイッチ素子と第３スイッチ素子は、夫々互いに異なる導電型の薄膜トランジスタ素子を備えて構成され、各行において、前記走査信号線と前記第２制御線が同一の信号線として設けられ、前記第１走査電圧と第１ゲート電圧が同電圧で、前記第２走査電圧と第２ゲート電圧が同電圧であることも好ましい。

　上記特徴の液晶表示装置によれば、一の画素回路に対する書き込み動作から同じ画素回路に対する次の書き込み動作までのデータ保持期間において、当該画素回路の画素電極に保持される画素電圧の電圧値、及び、データ保持期間中に当該画素回路と接続するデータ信号線に印加される電圧の電圧値及び極性に関係なく、当該画素回路の中間ノードには、液晶印加電圧の極性に応じたデータ保持電圧（第１制御電圧または第２制御電圧）が安定的に印加される。つまり、当該データ保持期間中、画素電極と中間ノード間に設けられた第２スイッチ素子の第１及び第２端子間（薄膜トランジスタ素子のソース・ドレイン間）には、画素電極に保持されている画素電圧と中間ノードに印加されているデータ保持電圧の差電圧が印加される。

　上記データ保持電圧は、液晶印加電圧が同一極性で変化した場合に単位液晶表示素子の透過率が変化する電圧範囲の最大値と最小値の間の中間電圧となる場合の画素電圧として設定されている。つまり、液晶印加電圧と液晶透過率間の関係における液晶透過率が液晶印加電圧の影響を最も受け易い中間調電圧領域の画素電圧がデータ保持電圧となっている。以下、具体例により説明する。

　例えば、図７の液晶透過率Ｔと液晶印加電圧Ｖｌｃ間の関係（特性図）に例示するように単位液晶表示素子の透過率が顕著に変化する範囲の最小値と最大値を夫々２Ｖと４Ｖとし、液晶印加電圧の絶対値が画素データに応じて０Ｖ～５Ｖの範囲で変化し、上記中間電圧を３Ｖ（中間調電圧領域の電圧値）に設定し、対向電圧を２．５Ｖに固定した場合、画素電圧は、極性反転駆動により、２．５Ｖ～７．５Ｖの範囲で書き込まれる場合（液晶印加電圧が正電圧）と、－２．５Ｖ～２．５Ｖの範囲で書き込まれる場合（液晶印加電圧が負電圧）が生じる。この場合、データ保持電圧は、液晶印加電圧の極性に応じて、５．５Ｖまたは－０．５Ｖに設定される。従って、画素電極に液晶印加電圧の絶対値が３Ｖとなる画素電圧が保持される場合には、第２スイッチ素子の第１及び第２端子間に印加される電圧が０Ｖとなり、第２スイッチ素子には薄膜トランジスタ素子の非導通時のリーク電流が発生せず、当該リーク電流に起因する画素電圧の変動は起こらない。画素回路に書き込まれる画素データに応じて液晶印加電圧の絶対値が３Ｖから変化することになるが、画素電圧の変動によって単位液晶表示素子の透過率に影響を及ぼすのは、液晶印加電圧の絶対値が２Ｖ～４Ｖの範囲内であるので、その場合の第２スイッチ素子の第１及び第２端子間に印加される電圧（絶対値）は最大でも１Ｖである。

　これに対して、データ保持期間中に中間ノードにデータ保持電圧を印加しない場合、１垂直期間内の同一列の他の画素回路に対する画素データの書き込み動作によって、データ信号線に印加されるソース電圧の電圧値が書き込む画素データに応じて変化するため、中間ノードの電圧が、第１スイッチ素子の非導通時のリーク電流によって変動する。また、当該中間ノードの電圧変動はデータ保持期間が長期化することで更に大きくなる。

　例えば、ソース電圧が－２．５Ｖ～７．５Ｖの範囲で変化し、一の画素回路に対して、データ保持期間中の画素電圧が６．５Ｖ（液晶印加電圧が４Ｖ）で、ソース電圧が－２．５Ｖの場合には、第２スイッチ素子の非導通時のリーク電流により中間ノードの電圧が書き込み直後の６．５Ｖから－２．５Ｖに向かって変化する。データ保持期間が長期化すると最終的に－２．５Ｖ付近まで変化する可能性がある。そうとすると、第２スイッチ素子の第１及び第２端子間に印加される電圧（絶対値）は９Ｖにも及ぶ可能性がある。従って、データ保持期間中に中間ノードにデータ保持電圧を印加することで、第２スイッチ素子の第１及び第２端子間に印加される電圧（絶対値）を１Ｖ以下に低減できることによって、第２スイッチ素子の非導通時のリーク電流を大幅に抑制でき、画素電圧の変動による液晶透過率の変動が抑制できる。

　以上を纏めれば、上記特徴の液晶表示装置によれば、単位液晶表示素子の透過率に対する影響の大きい画素電圧領域において、画素電圧の変動を効果的に抑制でき、フルカラー表示において画素全体に亘る画素データの保持特性が向上し、表示品位が大幅に改善される。

　また、上記特徴の液晶表示装置では、中間ノードへのデータ保持電圧の印加は、走査信号線と同方向（行方向）に延伸する第１制御線を介して行われるので、行単位で独立してデータ保持電圧の印加が可能である。つまり、例えば、同一フレーム内において、１行毎に液晶印加電圧の極性を反転させる極性反転駆動を行う場合においても、上記画素電圧の変動の抑制が可能となる。換言すれば、繰り返し周期の長い（低周波の）極性反転駆動を行うことで、画素電圧の変動を抑制しつつ低消費電力化が図れることになる。

　更に、上記第２または第３の特徴の液晶表示装置では、第４動作または第９動作において、第３制御線の印加電圧を第１及び第２ブースト電圧間で遷移させ容量素子を介して画素電圧に電圧変化を与えるため、第１動作または第６動作において、ソース電圧の電圧値を画素電極で保持すべき画素電圧とする必要がなく、対向電圧を固定電圧とした場合の行毎または画素毎の極性反転動作（水平ライン反転駆動またはドット反転駆動）において、当該画素電圧の電圧変化を利用することで１垂直期間内のソース電圧の電圧振幅を半減させることができ、数１を用いて説明したように、低消費電力化が可能となり、更に低周波駆動と兼用することで、表示品位を維持しつつ大幅な低消費電力化が可能となる。

　尚、上記第２または第３の特徴の液晶表示装置は、フレーム反転駆動、水平ライン反転駆動、及び、ドット反転駆動の３種類の極性反転動作に対応可能であり、１組の選択画素回路が同一行に配置されている場合には、フレーム反転駆動と水平ライン反転駆動が可能であり、１組の選択画素回路の奇数番目の各列の画素回路が奇数または偶数番目の一方の同一行に、偶数番目の各列の画素回路が奇数または偶数番目の他方の同一行に配置されている場合には、フレーム反転駆動とドット反転駆動が可能である。

　上記第４または第５の特徴の液晶表示装置も、フレーム反転駆動、水平ライン反転駆動、及び、ドット反転駆動の３種類の極性反転動作に対応可能であるが、上記第２または第３の特徴の液晶表示装置と異なり、第３制御線の印加電圧を第１及び第２ブースト電圧間で遷移させ容量素子を介して画素電圧に電圧変化を与える動作がないため、水平ライン反転駆動またはドット反転駆動に対応する場合には、１垂直期間内のソース電圧の電圧振幅が、上記第２または第３の特徴の液晶表示装置より大きくなるため、フレーム反転駆動に適した構成と言える。

　また、上記特徴の液晶表示装置は、１つの薄膜トランジスタを使用する従来の画素回路に対して、薄膜トランジスタを２つ追加するだけの簡単な回路構成で、上述の効果を奏するため、例えば、特許文献２及び３に開示されたようなバイアス電圧を低減するためのバッファアンプ等の複雑な回路を追加する必要がなく、各画素の開口率を大きく犠牲にせず、静止画及び動作に対して低消費電力でフルカラー表示可能な液晶表示装置を提供できる。

本発明の一実施形態における液晶表示装置の概略構成の一例を示すブロック図図１に示す表示装置で使用する画素回路の一例を模式的に示す等価回路図図１に示す表示装置で使用する画素アレイの第１の構成例を模式的に示す等価回路図多結晶シリコンＴＦＴのドレイン電流対ゲート電圧の関係を示す特性図アモルファスシリコンＴＦＴのドレイン電流対ゲート電圧の関係を示す特性図図３に示す画素アレイに対する水平ライン反転駆動時の電圧印加波形の一例を模式的に示すタイミング図液晶表示素子における液晶印加電圧Ｖｌｃと液晶透過率Ｔの関係の一例を示す特性図図３に示す画素アレイに対する水平ライン反転駆動時の電圧印加波形の他の一例を模式的に示すタイミング図図３に示す画素アレイに対するフレーム反転駆動時の電圧印加波形の一例を模式的に示すタイミング図図１に示す表示装置で使用する画素アレイの第２の構成例を模式的に示す等価回路図図１に示す表示装置で使用する画素回路の他の一例（第５実施形態）を模式的に示す等価回路図図１に示す表示装置で使用する画素回路の他の一例（第６実施形態）を模式的に示す等価回路図図１２に示す画素回路の画素アレイに対する水平ライン反転駆動時の電圧印加波形の一例を模式的に示すタイミング図図１に示す表示装置で使用する画素回路の他の一例（第７実施形態）を模式的に示す等価回路図図１に示す表示装置で使用する画素回路の他の一例（第７実施形態）を模式的に示す等価回路図図１４に示す画素回路の画素アレイに対する水平ライン反転駆動時の電圧印加波形の一例を模式的に示すタイミング図図１に示す表示装置で使用する画素アレイの他の構成例（第８実施形態）を模式的に示す等価回路図図１７に示す画素アレイに対するフレーム反転駆動時の電圧印加波形の一例を模式的に示すタイミング図１垂直期間Ｔｖを走査期間Ｔ１と非走査期間Ｔ２に分割した間欠駆動時の電圧印加波形の一例を模式的に示すタイミング図一般的なアクティブマトリクス型の液晶表示装置の画素の等価回路図ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示すブロック図ユニティーゲインのバッファアンプを備えた従来の画素の一例を示す等価回路図ユニティーゲインのバッファアンプを備えた従来の画素の他の一例を示す等価回路図

　以下、本発明による液晶表示装置の実施形態につき、図面を参照して説明する。

　〈第１実施形態〉
　先ず、本実施形態の液晶表示装置（以下、単に表示装置と称す）のシステム構成について説明する。図１に示すように、表示装置１は、アクティブマトリクス型の液晶パネル２、表示制御回路３、ソースドライバ４、ゲートドライバ５、及び、コモンドライバ６を備える。尚、表示装置１は、図示しないが、上記以外に、電源回路や、液晶パネル２が透過型（画素電極が透過電極で構成されるタイプ）、両用型（画素電極が透過電極領域と反射電極領域を備えるタイプ）、半透過型（１つの画素電極が透過電極と反射電極の両機能を有するタイプ）の場合には、バックライト装置を備える。

　液晶パネル２は、画素回路７を行方向及び列方向に夫々複数、マトリクス状に配置してなる画素アレイと、行方向に延伸する複数のゲート線ＧＬ（走査信号線に相当）と、列方向に延伸する複数のソース線ＳＬ（データ信号線に相当）と、行方向に延伸する複数の第1制御線ＢＬと、行方向に延伸する複数の第２制御線ＣＬを備えて構成される。

　各画素回路７は、図２の等価回路図に示すように、画素電極１０と対向電極１１の間に液晶層を挟持してなる単位液晶表示素子１２と、第１トランジスタ（第１スイッチング素子に相当）１３、第２トランジスタ（第２スイッチング素子に相当）１４、第３トランジスタ（第３スイッチング素子に相当）１５、及び、容量素子１６を備えて構成される。第１乃至第３トランジスタは、夫々、ｎチャンネル型のＴＦＴ（薄膜トランジスタ素子）で構成される。第１トランジスタ１３のゲート（制御端子）がゲート線ＧＬに、ドレイン（第１端子）がソース線ＳＬに、ソース（第２端子）が中間ノード１７に接続し、第２トランジスタ１４のゲート（制御端子）がゲート線ＧＬに、ドレイン（第１端子）が中間ノード１７に、ソース（第２端子）が画素電極１０に接続し、第３トランジスタ１５のゲート（制御端子）が第２制御線ＣＬに、ドレイン（第１端子）が中間ノード１７に、ソース（第２端子）が第１制御線ＢＬに接続している。また、容量素子１６の一端が画素電極１０に、他端が第１制御線ＢＬに接続している。

　透過型の液晶パネル２では、画素電極１０と対向電極１１は何れもＩＴＯ等の光透過性の透明導電材料で形成され、画素電極１０、第１乃至第３トランジスタ１３～１５、容量素子１６、ゲート線ＧＬ、ソース線ＧＬ、第１制御線ＢＬ、第２制御線ＣＬは、液晶層を挟持する２枚のガラスやプラスチック等からなる透明絶縁基板の一方の第１透明絶縁基板２０上に形成され、対向電極１１は、他方の第２透明絶縁基板２１の液晶層側に全面に形成される。上記以外に、第２透明絶縁基板２１の液晶層側にカラーフィルタが、第２透明絶縁基板２１の外側に位相差板、偏光板、反射防止膜等が設けられている。

　本実施形態では、図３の等価回路図に模式的に示す画素アレイ構成（第１の画素アレイ構成）を使用して、水平ライン反転駆動を実現する。尚、別実施形態として、同じ第１の画素アレイ構成を使用して、フレーム反転駆動を実現することも可能である。

　図３に示すように、第１の画素アレイ構成では、画素アレイの行数ｎと同じ本数のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）と、画素アレイの列数ｍと同じ本数のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、画素アレイの行数ｎと同じ本数の第１制御線（ＢＬ１，ＢＬ２，……，ＢＬｎ）と、画素アレイの行数ｎと同じ本数の第２制御線（ＣＬ１，ＣＬ２，……，ＣＬｎ）を備え、ｉ行目（ｉ＝１～ｎ）に配置される各画素回路７の第１及び第２トランジスタ１３，１４のゲートがｉ行目のゲート線ＧＬｉに、第３トランジスタ１５のソースと容量素子１６の他端がｉ行目の第１制御線ＢＬｉに、第３トランジスタ１５のゲートがｉ行目の第２制御線ＣＬｉに夫々接続し、ｊ列目（ｊ＝１～ｍ）に配置される各画素回路７の第１トランジスタ１３のドレインがｊ列目のソース線ＳＬｊに接続している（図２参照）。ｉ、ｊは夫々自然数であり、ｍ、ｎは夫々２以上の自然数である。尚、図３では、各行のゲート線ＧＬｉと第１制御線ＢＬｉと第２制御線ＣＬｉを１本の太い実線に纏めて模式的に表示し、画素回路７の内部の回路表示は省略している。

　本実施形態では、第１乃至第３トランジスタ１３～１５として、ｎチャンネル型の多結晶シリコンＴＦＴまたはアモルファスシリコンＴＦＴの使用を想定しており、これらのＴＦＴは、図４及び図５に例示するように、オフ時（特に負ゲートバイアス時）のソース・ドレイン間のリーク電流が、ソース・ドレイン間のバイアス電圧Ｖｄｓに依存して変化するリーク電流特性を有する。図４に、多結晶シリコンＴＦＴのドレイン電流（Ｉｄｓ）とゲート電圧（Ｖｇｓ）間のＩＶ特性の一例を示す。当該特性は、特許文献２の図６と特許文献３の図４に開示されている特性と共通している。図５に、アモルファスシリコンＴＦＴのドレイン電流（Ｉｄｓ）とゲート電圧（Ｖｇｓ）間のＩＶ特性の一例を示す。図５に例示する特性においても、ゲート電圧の負バイアス（絶対値）が｜－５Ｖ｜より大きくなるとソース・ドレイン間のリーク電流が大きくなる傾向があり、ソース・ドレイン間のバイアスＶｄｓが大きい程、リーク電流が大きくなる。尚、図４及び図５に示す特性は、一例であり、本実施形態で使用する第１乃至第３トランジスタ１３～１５の電気的特性が、図４及び図５に示す特性に限定されるものではない。

　表示制御回路３は、後述する書き込み動作及び保持動作を制御する回路である。書き込み動作は、１フレーム分の画素データを画素アレイ内の対応する各画素回路７に書き込む処理を、１垂直期間毎に繰り返す動作である。１垂直期間は、画素アレイの行数ｎと同数の水平期間で構成される。本実施形態では、書き込み動作の対象となる選択行に対して、１水平期間が書き込み動作を行なう書き込み期間と、書き込み動作後の保持動作を行なう保持期間で構成され、書き込み動作の対象でない非選択行に対しては、１水平期間は全て保持期間となる。つまり、本実施形態では、１水平期間単位での間欠駆動が実施される。任意の1行において、選択時の１水平期間内の保持期間と非選択時の全ての水平期間内の保持期間を合計した期間が当該行におけるデータ保持期間となる。尚、各画素回路７に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合、各色の階調データとなる。尚、３原色に加えて他の色（例えば黄色）や白黒の輝度データを含めてカラー表示する場合は、当該他の色の階調データや輝度データも画素データに含まれる。

　表示制御回路３は、画素アレイに表示される画像の属性に応じたタイミング制御情報Ｄｔを外部の信号源から受け取り、１水平期間内における書き込み期間と保持期間の夫々の長さを決定する。ここで、画像の属性とは、静止画、通常のリフレッシュレート（６０Ｈｚ）で描画する動画、６０Ｈｚより遅い低速で描画可能な動画、６０Ｈｚより高速での描画が必要な動画等の描画速度要件が含まれる。一実施例において、例えば、タイミング制御情報Ｄｔとして、画素アレイに表示される画像のリフレッシュレート（描画速度）を受信する場合に、受信したリフレッシュレートの範囲に応じて、予め設定したルールに基づいて書き込み期間の長さを決定する。書き込み期間の長さは、受信したリフレッシュレートと画素アレイの行数を乗じた値の逆数で定まる１水平期間の長さを超えることはない。書き込み期間が１水平期間より短い場合に、１水平期間の長さから書き込み期間の長さを差し引いた分が保持期間の長さとなる。例えば、リフレッシュレートが通常のリフレッシュレート（６０Ｈｚ）より低速の場合は、書き込み期間の長さを通常のリフレッシュレート（６０Ｈｚ）時の１水平期間の長さとして、選択行において保持期間を設け、リフレッシュレートが通常のリフレッシュレート（６０Ｈｚ）以上の場合は、書き込み期間の長さを当該リフレッシュレートで定まる１水平期間と同じとして、選択行における保持期間を設けない構成とする。但し、書き込み期間の長さが、画素回路７の第１及び第２トランジスタ１３，１４のオン時のドレイン電流特性と画素電極１０の寄生容量で定まる書き込み期間の長さの最小値を下回る場合には、当該最小値とする。更に、他の実施例において、タイミング制御情報Ｄｔとして、画像の属性を示す画像属性コードを受信する場合に、受信した画像属性コードに応じて予め設定された、１垂直期間及び書き込み期間の各長さを所定のテーブルから読み出して使用しても良い。

　画素アレイの選択行の各画素回路７に対する書き込み及び保持動作時には、表示制御回路３は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素アレイに表示させるための信号として、ソースドライバ４に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ５に与える走査側タイミング制御信号Ｇｔｃと、コモンドライバ６に与える対向電圧制御信号Ｓｅｃを、夫々生成する。尚、表示制御回路３は、その一部または全部の回路が、ソースドライバ４またはゲートドライバ５内に形成されるのも好ましい。

　ソースドライバ４は、表示制御回路３からの制御により、１水平期間毎の上記各動作時に、各ソース線ＳＬに、所定のタイミング及び所定の電圧値のソース信号を印加する回路である。ソースドライバ４は、書き込み動作時には、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した画素電圧Ｖｐから後述するブースト信号Ｂｔの電圧遷移による画素電圧Ｖｐの電圧変化ΔＶｐ分を差し引いたソース電圧Ｖｓｃをソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間毎に生成する。１水平期間を行数回（ｎ回）繰り返すと１垂直期間となる。当該画素電圧Ｖｐは、画素データに対応する電圧で、多階調のアナログ電圧（相互に離散した複数の電圧値）である。そして、これらのソース信号Ｓｃｊ（ｊ＝１～ｍ）を、夫々対応するソース線ＳＬｊに印加する。

　ゲートドライバ５は、表示制御回路６からの制御により、１水平期間毎の上記各動作時に、各ゲート線ＧＬに、所定のタイミング及び所定の電圧振幅の第１ゲート信号を印加し、各第１制御線ＢＬに、所定のタイミング及び所定の電圧振幅のブースト信号を印加し、各第２制御線ＣＬに、所定のタイミング及び所定の電圧振幅の第２ゲート信号を印加する回路である。尚、ゲートドライバ５は、画素アレイと同様に、上記第１透明絶縁基板２０上に形成されても構わない。

　ゲートドライバ５は、書き込み期間の一部期間において、走査側タイミング制御信号Ｇｔｃに基づき、選択行の各画素回路７に、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍに対応する画素データを順次書き込むために、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎ（第１の画素アレイ構成の場合）を１水平期間毎に順次１本ずつ選択し、選択行のゲート線ＧＬに第１走査電圧Ｖｇｐを印加して各行の画素回路７の第１及び第２トランジスタ１３，１４を順次一定期間導通状態とする。また、全ての非選択行のゲート線ＧＬには、１水平期間を通して第２走査電圧Ｖｇｎを印加して各非選択行の画素回路７を非導通状態とする。

　更に、ゲートドライバ５は、書き込み期間の一部期間において、第２制御線ＣＬ１，ＣＬ２，……，ＣＬｎ（第１の画素アレイ構成の場合）を１水平期間毎に順次１本ずつ選択し、選択行の第１制御線ＣＬに第１ゲート電圧Ｖｃｎを印加して各行の画素回路７の第３トランジスタ１５を一定期間非導通状態にする。また、全ての非選択行の第１制御線ＣＬには、１水平期間を通して第２ゲート電圧Ｖｃｐを印加して各非選択行の画素回路７の第３トランジスタ１５を導通状態にする。

　更に、ゲートドライバ５は、第１制御線ＢＬ１，ＢＬ２，……，ＢＬｎ（第１の画素アレイ構成の場合）に対して１水平期間毎に順次１本ずつ選択し、選択された第１制御線ＢＬに対して書き込み期間内において正方向または負方向に１回だけ電圧遷移するブースト信号Ｂｔを印加する。尚、各行において、ブースト信号Ｂｔの電圧遷移の方向（極性）は１垂直期間毎に交替する。

　ソースドライバ４とゲートドライバ５は、ソース線ＳＬ、ゲート線ＧＬ、第１制御線ＢＬ、及び、第２制御線ＣＬに対する電圧印加を制御する制御回路として機能する。ソース線ＳＬ、ゲート線ＧＬ、第１制御線ＢＬ、及び、第２制御線ＣＬに対する電圧印加制御の詳細については後述する。

　コモンドライバ６は、表示制御回路６からの制御により、対向電極１１に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電圧Ｖｃｏｍは、複数フレームに亘る書き込み及び保持動作を通して一定電圧に維持される。画素回路単位での１フレーム毎の極性反転駆動は、後述する書き込み動作後の画素電極１０に保持される画素電圧Ｖｐと対向電圧Ｖｃｏｍの差電圧で示される液晶印加電圧Ｖｌｃ（＝Ｖｐ－Ｖｃｏｍ）の電圧極性を１垂直期間毎に反転させることで実行される。本実施形態では、対向電圧Ｖｃｏｍが一定電圧に維持されるため、液晶印加電圧Ｖｌｃの電圧極性の制御は、後述するように、各行の第１制御線ＢＬに印加するブースト信号Ｂｔの電圧遷移を利用して行う。

　以下、本実施形態における書き込み動作と保持動作の詳細について説明する。尚、以下の説明では、図３に示す第１の画素アレイ構成の画素アレイを使用した水平ライン反転駆動を想定する。

　図６に、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、２本の第２制御線ＣＬ１，ＣＬ２に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。但し、２本のゲート線ＧＬｉの電圧波形、第２制御線ＣＬｉの電圧波形は、夫々重ねて図示し、第１行目を実線、第２行目を破線で表示して区別する。また、３本のソース線ＳＬｊの電圧波形、第１行目の３つの画素電圧Ｖｐ１ｊの電圧波形、第２行目の３つの画素電圧Ｖｐ２ｊの電圧波形、第１行目の３つの中間ノード電圧Ｖｍ１ｊの電圧波形、第２行目の３つの中間ノード電圧Ｖｍ２ｊの電圧波形は、夫々重ねて図示し、第１列目を実線、第２列目を破線、第３列目を一点鎖線で表示して区別する。図６に示す実施例では、対向電圧Ｖｃｏｍは２Ｖに固定され、ソース線ＳＬｊ（ｊ＝１，２，３）に印加されるソース信号Ｓｃｊの電圧振幅は０Ｖ～４Ｖ、第１制御線ＢＬｉ（ｉ＝１，２）に印加されるブースト信号Ｂｔｉの電圧振幅は－１Ｖ～５Ｖ、ゲート線ＧＬ（ｉ＝１，２）に印加される第１ゲート信号Ｇｓｉ、及び、第２制御線ＢＬｉ（ｉ＝１，２）に印加される第２ゲート信号Ｃｓｉの電圧振幅は夫々－１０Ｖ～１０Ｖに設定する。また、単位液晶表示素子１２における液晶印加電圧Ｖｌｃと液晶透過率Ｔは、図７の特性図に示す関係にある場合を想定する。

　図６では、連続する２つの垂直期間Ｔｖ１とＴｖ２が示され、各垂直期間内において、先頭の２つの水平期間Ｔｈ１とＴｈ２が代表して示されており、更に、２つの垂直期間Ｔｖ１とＴｖ２を通して、第１列目（ｊ＝１）の各行（ｉ＝１，２）には、絶対値が５Ｖの液晶印加電圧Ｖｌｃが書き込まれ、第２列目（ｊ＝２）の各行（ｉ＝１，２）には、絶対値が３Ｖの液晶印加電圧Ｖｌｃが書き込まれ、第３列目（ｊ＝３）の各行（ｉ＝１，２）には、絶対値が１Ｖの液晶印加電圧Ｖｌｃが書き込まれる場合が、一例として示されている。以下、２つの垂直期間Ｔｖ１とＴｖ２の２つの水平期間Ｔｈ１とＴｈ２、合計４回の水平期間における書き込み動作と保持動作について、夫々の水平期間別に説明する。

　１）垂直期間Ｔｖ１／水平期間Ｔｈ１
　当該水平期間では、第１行目（ｉ＝１）の各列（ｊ＝１，２，３）の画素回路７に対して書き込み動作が行われる。先ず、タイミングｔ０で、各ソース線ＳＬｊに書き込むべき液晶印加電圧Ｖｌｃに対応したソース電圧Ｖｓｃｊのソース信号Ｓｃｊを印加する。ここで、Ｖｓｃ１＝４Ｖ、Ｖｓｃ２＝２Ｖ、Ｖｓｃ１＝０Ｖである。また、タイミングｔ０で、第２制御線ＣＬ１に印加する第２ゲート信号Ｃｓ１の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第１行目の各列の画素回路７の第３トランジスタ１５を非導通状態にする。この結果、各列の画素回路７の中間ノード１７と第１行目の第１制御線ＢＬ１間の電気的導通は遮断される。尚、当該第２制御線ＣＬ１に対する電圧印加制御は、タイミングｔ０から後述するタイミングｔ１までの間に行えば十分である。また、タイミングｔ０で、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧は、タイミングｔ０前まで印加されている電圧値に維持され、図６に示す例では、第１ブースト電圧Ｖｂ１（－１Ｖ）が継続的に印加されている。

　次に、タイミングｔ１で、ゲート線ＧＬ１に印加する第１ゲート信号Ｇｓ１の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）に遷移させて第１行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を導通状態にする。この結果、各列の画素回路７の画素電極１０は、中間ノード１７及びソース線ＳＬｊと夫々電気的に導通状態となり、タイミングｔ０で各ソース線ＳＬｊに印加されたソース電圧Ｖｓｃｊが夫々対応する画素回路７の画素電極１０に書き込まれ、画素電圧Ｖｐ１ｊはソース電圧Ｖｓｃｊとなる。尚、タイミングｔ０とｔ１は同時であっても良く、タイミングｔ０が僅かにタイミングｔ１より遅れても良い。要するに、第１及び第２トランジスタ１３，１４と第３トランジスタ１５が、各信号の遷移時間及び各トランジスタの応答速度を考慮して、同時に導通状態となるのを回避できれば良い。以降、タイミングｔ０からｔ１までの各動作を便宜的に第１動作と呼ぶ。

　次に、タイミングｔ２で、画素電圧Ｖｐ１ｊがソース電圧Ｖｓｃｊとなった後、ゲート線ＧＬ１に印加する第１ゲート信号Ｇｓ１の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）から第２走査電圧Ｖｇｎ（－１０Ｖ）に遷移させて第１行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を非導通状態にする。この結果、各列の画素回路７の画素電極１０、中間ノード１７及びソース線ＳＬｊの相互間は夫々電気的に非導通状態となる。また、当該非導通状態は、次の垂直期間Ｔｖ２の同じ第１行目の水平期間Ｔｈ１のタイミングｔ１１まで維持される。以降、タイミングｔ２での動作を便宜的に第２動作と呼ぶ。

　次に、タイミングｔ３で、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧を第１ブースト電圧Ｖｂ１（－１Ｖ）から第２ブースト電圧Ｖｂ２（５Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ１から第２ブースト電圧Ｖｂ２（５Ｖ）が印加され（便宜的に第３動作と称す）、第２に、各列の画素回路７において、容量素子１６の他端側での正方向への６Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において所定の分圧比Ｒ倍された電圧変化（ΔＶｐ＝Ｒ×６Ｖ）となって画素電圧Ｖｐ１ｊに付加される（便宜的に第４動作と称す）。分圧比Ｒは、容量素子１６の電気容量をＣ１６、画素電極１０に寄生するＣ１６を含む総電気容量をＣ１０とした場合、Ｒ＝Ｃ１６／Ｃ１０で与えられる。本実施形態では、分圧比Ｒを０．５に設定する。よって、ブースト信号Ｂｔ１の電圧遷移後の画素電圧Ｖｐ１ｊは、以下の数２で与えられる。

　[数２]
　Ｖｐ１ｊ＝Ｖｓｃｊ＋ΔＶｐ＝Ｖｓｃｊ＋３Ｖ

　以上の結果、各列の画素電圧Ｖｐ１ｊ（ｊ＝１，２，３）は、Ｖｐ１１＝７Ｖ、Ｖｐ１２＝５Ｖ、Ｖｐ１３＝３Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で５Ｖ、第２列目（ｊ＝２）で３Ｖ、第３列目（ｊ＝３）で１Ｖとなる。

　次に、タイミングｔ４で、第２制御線ＣＬ１に印加する第２ゲート信号Ｃｓ１の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）から第２ゲート電圧Ｖｃｐ（１０Ｖ）に遷移させて第１行目の各列の画素回路７の第３トランジスタ１５を導通状態にする。この結果、上記第３動作で第３トランジスタ１５のソース（第２端子）に印加された第２ブースト電圧Ｖｂ２（５Ｖ）がデータ保持電圧として導通状態の第３トランジスタ１５を介して中間ノード１７に印加される（便宜的に第５動作と称す）。

　タイミングｔ４後の第１制御線ＢＬ１から第３トランジスタ１５を介した当該中間ノード１７への第２ブースト電圧Ｖｂ２（５Ｖ）の印加状態は、次の垂直期間Ｔｖ２の同じ第１行目の水平期間Ｔｈ１のタイミングｔ１０までの期間（当該期間が、第１行目の各画素回路７に対するデータ保持期間となる）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で２Ｖ、第２列目（ｊ＝２）で０Ｖ、第３列目（ｊ＝３）で－２Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は２Ｖ以下に抑制される。このため、第２トランジスタ１４のソース・ドレイン間のリーク電流に起因する画素電圧Ｖｐの変動、つまり、単位液晶表示素子の透過率の変動が効果的に抑制される。更に、図６に示す例では、液晶印加電圧Ｖｌｃ（絶対値）は１Ｖ～５Ｖの範囲内の電圧値となるが、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、更に液晶透過率の変動がより効果的に抑制されることになる。当該データ保持期間中における画素電圧Ｖｐの電圧変動を抑制する動作が保持動作となる。

　２）垂直期間Ｔｖ１／水平期間Ｔｈ２
　当該水平期間では、第２行目（ｉ＝２）の各列（ｊ＝１，２，３）の画素回路７に対して書き込み動作が行われる。先ず、タイミングｔ５で、各ソース線ＳＬｊに書き込むべき液晶印加電圧Ｖｌｃに対応したソース電圧Ｖｓｃｊのソース信号Ｓｃｊを印加する。ここで、Ｖｓｃ１＝０Ｖ、Ｖｓｃ２＝２Ｖ、Ｖｓｃ１＝４Ｖである。また、タイミングｔ５で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を非導通状態にする。この結果、各列の画素回路７の中間ノード１７と第２行目の第１制御線ＢＬ２間の電気的導通は遮断される。尚、当該第２制御線ＣＬ２に対する電圧印加制御は、タイミングｔ５から後述するタイミングｔ６までの間に行えば十分である。また、タイミングｔ５で、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧は、タイミングｔ５前まで印加されている電圧値に維持され、図６に示す例では、第１ブースト電圧Ｖｂ１（５Ｖ）が継続的に印加されている。第１行目と第２行目（つまり、奇数行と偶数行）では、第１ブースト電圧Ｖｂ１の電圧値と第２ブースト電圧Ｖｂ２の電圧値が入れ替わっている。つまり、本実施形態では、水平ライン反転駆動を行うため、ブースト信号Ｂｔ１（奇数行）とブースト信号Ｂｔ２（偶数行）は、電圧振幅（最大値と最小値）は同じでも、位相が反転（電圧遷移のタイミングは同じで、電圧遷移の方向が逆転）している。

　次に、タイミングｔ６で、ゲート線ＧＬ２に印加する第１ゲート信号Ｇｓ２の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）に遷移させて第２行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を導通状態にする。この結果、各列の画素回路７の画素電極１０は、中間ノード１７及びソース線ＳＬｊと夫々電気的に導通状態となり、タイミングｔ５で各ソース線ＳＬｊに印加されたソース電圧Ｖｓｃｊが夫々対応する画素回路７の画素電極１０に書き込まれ、画素電圧Ｖｐ２ｊはソース電圧Ｖｓｃｊとなる。尚、タイミングｔ５とｔ６は同時であっても良く、タイミングｔ５が僅かにタイミングｔ６より遅れても良い。要するに、第１及び第２トランジスタ１３，１４と第３トランジスタ１５が、各信号の遷移時間及び各トランジスタの応答速度を考慮して、同時に導通状態となるのを回避できれば良い。以降、第１行目と同様に、タイミングｔ５からｔ６までの各動作を便宜的に第１動作と呼ぶ。

　次に、タイミングｔ７で、画素電圧Ｖｐ２ｊがソース電圧Ｖｓｃｊとなった後、ゲート線ＧＬ２に印加する第１ゲート信号Ｇｓ２の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）から第２走査電圧Ｖｇｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を非導通状態にする。この結果、各列の画素回路７の画素電極１０、中間ノード１７及びソース線ＳＬｊの相互間は夫々電気的に非導通状態となる。また、当該非導通状態は、次の垂直期間Ｔｖ２の同じ第２行目の水平期間Ｔｈ２のタイミングｔ１６まで維持される。以降、第１行目と同様に、タイミングｔ７での動作を便宜的に第２動作と呼ぶ。

　次に、タイミングｔ８で、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を第１ブースト電圧Ｖｂ１（５Ｖ）から第２ブースト電圧Ｖｂ２（－１Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ２から第２ブースト電圧Ｖｂ２（－１Ｖ）が印加され（便宜的に第１行目と同様に第３動作と称す）、第２に、各列の画素回路７において、容量素子１６の他端側での負方向への６Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝－Ｒ×６Ｖ）となって画素電圧Ｖｐ２ｊに付加される（便宜的に第１行目と同様に第４動作と称す）。分圧比Ｒは、上述の通り、Ｒ＝Ｃ１６／Ｃ１０で与えられ、本実施形態では、０．５に設定する。よって、ブースト信号Ｂｔ２の電圧遷移後の画素電圧Ｖｐ２ｊは、以下の数３で与えられる。

　[数３]
　Ｖｐ２ｊ＝Ｖｓｃｊ＋ΔＶｐ＝Ｖｓｃｊ－３Ｖ

　以上の結果、各列の画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）は、Ｖｐ２１＝－３Ｖ、Ｖｐ２２＝－１Ｖ、Ｖｐ２３＝１Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で－５Ｖ、第２列目（ｊ＝２）で－３Ｖ、第３列目（ｊ＝３）で－１Ｖとなる。液晶印加電圧Ｖｌｃは、１行目と極性が反転しているだけで、絶対値は同じである。つまり、各列において、第１行目と同じ画素データが水平ライン反転駆動によって第２行目に書き込まれたことが分かる。

　次に、タイミングｔ９で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）から第２ゲート電圧Ｖｃｐ（１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を導通状態にする。この結果、上記第３動作で第３トランジスタ１５のソース（第２端子）に印加された第２ブースト電圧Ｖｂ２（－１Ｖ）がデータ保持電圧として導通状態の第３トランジスタ１５を介して中間ノード１７に印加される（便宜的に第１行目と同様に第５動作と称す）。

　タイミングｔ９後の第１制御線ＢＬ２から第３トランジスタ１５を介した当該中間ノード１７への第２ブースト電圧Ｖｂ２（－１Ｖ）の印加状態は、次の垂直期間Ｔｖ２の同じ第２行目の水平期間Ｔｈ２のタイミングｔ１５までの期間（当該期間が、第２行目の各画素回路７に対するデータ保持期間となる）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で－２Ｖ、第２列目（ｊ＝２）で０Ｖ、第３列目（ｊ＝３）で２Ｖとなる。従って、第１行目と同様、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は２Ｖ以下に抑制される。このため、第２トランジスタ１４のソース・ドレイン間のリーク電流に起因する画素電圧Ｖｐの変動、つまり、単位液晶表示素子の透過率の変動が効果的に抑制される。更に、図６に示す例では、液晶印加電圧Ｖｌｃ（絶対値）は１Ｖ～５Ｖの範囲内の電圧値となるが、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、更に液晶透過率の変動がより効果的に抑制されることになる。当該データ保持期間中における画素電圧Ｖｐの電圧変動を抑制する動作が保持動作となる。

　以降、第３行目から第ｎ行目までの各水平期間の書き込み動作及び保持動作については、奇数行に対しては、第１行目の上記第１乃至第５動作を、偶数行に対しては、第２行目の上記第１乃至第５動作を、順次繰り返し、垂直期間Ｔｖ１が終了する。

　３）垂直期間Ｔｖ２／水平期間Ｔｈ１
　当該水平期間では、第１行目（ｉ＝１）の各列（ｊ＝１，２，３）の画素回路７に対して書き込み動作が行われる。先ず、タイミングｔ１０で、各ソース線ＳＬｊに書き込むべき液晶印加電圧Ｖｌｃに対応したソース電圧Ｖｓｃｊのソース信号Ｓｃｊを印加する。ここで、Ｖｓｃ１＝０Ｖ、Ｖｓｃ２＝２Ｖ、Ｖｓｃ１＝４Ｖである。また、タイミングｔ１０で、第２制御線ＣＬ１に印加する第２ゲート信号Ｃｓ１の信号電圧を第２ゲート電圧Ｖｃｐ（１０Ｖ）から第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第１行目の各列の画素回路７の第３トランジスタ１５を非導通状態にする。この結果、各列の画素回路７の中間ノード１７と第１行目の第１制御線ＢＬ１間の電気的導通は遮断される。尚、当該第２制御線ＣＬ１に対する電圧印加制御は、タイミングｔ１０から後述するタイミングｔ１１までの間に行えば十分である。また、タイミングｔ１０で第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧は、垂直期間Ｔｖ１の水平期間Ｔｈ１のタイミングｔ３で印加された第２ブースト電圧Ｖｂ２（５Ｖ）に維持される。

　次に、タイミングｔ１１で、ゲート線ＧＬ１に印加する第１ゲート信号Ｇｓ１の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）に遷移させて第１行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を導通状態にする。この結果、各列の画素回路７の画素電極１０は、中間ノード１７及びソース線ＳＬｊと夫々電気的に導通状態となり、タイミングｔ１０で各ソース線ＳＬｊに印加されたソース電圧Ｖｓｃｊが夫々対応する画素回路７の画素電極１０に書き込まれ、画素電圧Ｖｐ１ｊはソース電圧Ｖｓｃｊとなる。尚、タイミングｔ１０とｔ１１は同時であっても良く、タイミングｔ１０が僅かにタイミングｔ１１より遅れても良い。要するに、第１及び第２トランジスタ１３，１４と第３トランジスタ１５が、各信号の遷移時間及び各トランジスタの応答速度を考慮して、同時に導通状態となるのを回避できれば良い。以降、タイミングｔ１０からｔ１１までの各動作を便宜的に第６動作と呼ぶ。

　次に、タイミングｔ１２で、画素電圧Ｖｐ１ｊがソース電圧Ｖｓｃｊとなった後、ゲート線ＧＬ１に印加する第１ゲート信号Ｇｓ１の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）から第２走査電圧Ｖｇｎ（－１０Ｖ）に遷移させて第１行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を非導通状態にする。この結果、各列の画素回路７の画素電極１０、中間ノード１７及びソース線ＳＬｊの相互間は夫々電気的に非導通状態となる。以降、タイミングｔ１２での動作を便宜的に第７動作と呼ぶ。

　次に、タイミングｔ１３で、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧を第２ブースト電圧Ｖｂ２（５Ｖ）から第１ブースト電圧Ｖｂ１（－１Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ１から第１ブースト電圧Ｖｂ１（－１Ｖ）が印加され（便宜的に第８動作と称す）、第２に、各列の画素回路７において、容量素子１６の他端側での負方向への６Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝－Ｒ×６Ｖ）となって画素電圧Ｖｐ１ｊに付加される（便宜的に第９動作と称す）。分圧比Ｒは、上述の通り、Ｒ＝Ｃ１６／Ｃ１０で与えられ、本実施形態では、０．５に設定する。よって、ブースト信号Ｂｔ１の電圧遷移後の画素電圧Ｖｐ１ｊは、以下の数４で与えられる。

　[数４]
　Ｖｐ１ｊ＝Ｖｓｃｊ＋ΔＶｐ＝Ｖｓｃｊ－３Ｖ

　以上の結果、各列の画素電圧Ｖｐ１ｊ（ｊ＝１，２，３）は、Ｖｐ１１＝－３Ｖ、Ｖｐ１２＝－１Ｖ、Ｖｐ１３＝１Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で－５Ｖ、第２列目（ｊ＝２）で－３Ｖ、第３列目（ｊ＝３）で－１Ｖとなる。液晶印加電圧Ｖｌｃは、直前の垂直期間Ｔｖ１から極性が反転しているだけで、絶対値は同じである。つまり、各列において、１垂直期間前と同じ画素データが１フレーム毎の極性反転駆動によって同じ第１行目に書き込まれたことが分かる。

　次に、タイミングｔ１４で、第２制御線ＣＬ１に印加する第２ゲート信号Ｃｓ１の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）から第２ゲート電圧Ｖｃｐ（１０Ｖ）に遷移させて第１行目の各列の画素回路７の第３トランジスタ１５を導通状態にする。この結果、上記第８動作で第３トランジスタ１５のソース（第２端子）に印加された第１ブースト電圧Ｖｂ１（－１Ｖ）がデータ保持電圧として導通状態の第３トランジスタ１５を介して中間ノード１７に印加される（便宜的に第９動作と称す）。

　タイミングｔ１４後の第１制御線ＢＬ１から第３トランジスタ１５を介した当該中間ノード１７への第１ブースト電圧Ｖｂ１（－１Ｖ）の印加状態は、次の垂直期間（不図示）の同じ第１行目の水平期間Ｔｈ１のタイミングｔ０と同じタイミング（不図示）までの期間（データ保持期間）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で－２Ｖ、第２列目（ｊ＝２）で０Ｖ、第３列目（ｊ＝３）で２Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は２Ｖ以下に抑制され、更に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、液晶透過率の変動が効果的に抑制されることになる。

　４）垂直期間Ｔｖ２／水平期間Ｔｈ２
　当該水平期間では、第２行目（ｉ＝２）の各列（ｊ＝１，２，３）の画素回路７に対して書き込み動作が行われる。先ず、タイミングｔ１５で、各ソース線ＳＬｊに書き込むべき液晶印加電圧Ｖｌｃに対応したソース電圧Ｖｓｃｊのソース信号Ｓｃｊを印加する。ここで、Ｖｓｃ１＝４Ｖ、Ｖｓｃ２＝２Ｖ、Ｖｓｃ１＝０Ｖである。また、タイミングｔ１５で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第２ゲート電圧Ｖｃｐ（１０Ｖ）から第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を非導通状態にする。この結果、各列の画素回路７の中間ノード１７と第２行目の第１制御線ＢＬ２間の電気的導通は遮断される。尚、当該第２制御線ＣＬ２に対する電圧印加制御は、タイミングｔ１５から後述するタイミングｔ１６までの間に行えば十分である。また、タイミングｔ１５で第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧は、垂直期間Ｔｖ１の水平期間Ｔｈ２のタイミングｔ８で印加された第２ブースト電圧Ｖｂ２（－１Ｖ）に維持される。垂直期間Ｔｖ２においても、第1行目と第２行目（つまり、奇数行と偶数行）では、第１ブースト電圧Ｖｂ１の電圧値と第２ブースト電圧Ｖｂ２の電圧値が入れ替わっている。つまり、本実施形態では、水平ライン反転駆動を行うため、ブースト信号Ｂｔ１（奇数行）とブースト信号Ｂｔ２（偶数行）は、電圧振幅（最大値と最小値）は同じでも、位相が反転（電圧遷移のタイミングは同じで、電圧遷移の方向が逆転）している。

　次に、タイミングｔ１６で、ゲート線ＧＬ２に印加する第１ゲート信号Ｇｓ２の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）に遷移させて第２行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を導通状態にする。この結果、各列の画素回路７の画素電極１０は、中間ノード１７及びソース線ＳＬｊと夫々電気的に導通状態となり、タイミングｔ１５で各ソース線ＳＬｊに印加されたソース電圧Ｖｓｃｊが夫々対応する画素回路７の画素電極１０に書き込まれ、画素電圧Ｖｐ２ｊはソース電圧Ｖｓｃｊとなる。尚、タイミングｔ１５とｔ１６は同時であっても良く、タイミングｔ１５が僅かにタイミングｔ１６より遅れても良い。要するに、第１及び第２トランジスタ１３，１４と第３トランジスタ１５が、各信号の遷移時間及び各トランジスタの応答速度を考慮して、同時に導通状態となるのを回避できれば良い。以降、第１行目と同様に、タイミングｔ１５からｔ１６までの各動作を便宜的に第６動作と呼ぶ。

　次に、タイミングｔ１７で、画素電圧Ｖｐ２ｊがソース電圧Ｖｓｃｊとなった後、ゲート線ＧＬ２に印加する第１ゲート信号Ｇｓ２の信号電圧を第１走査電圧Ｖｇｐ（１０Ｖ）から第２走査電圧Ｖｇｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第１及び第２トランジスタ１３，１４を非導通状態にする。この結果、各列の画素回路７の画素電極１０、中間ノード１７及びソース線ＳＬｊの相互間は夫々電気的に非導通状態となる。また、当該非導通状態は、次の垂直期間（不図示）の同じ第２行目の水平期間Ｔｈ２のタイミングｔ６と同じタイミング（不図示）まで維持される。以降、第１行目と同様に、タイミングｔ１７での動作を便宜的に第７動作と呼ぶ。

　次に、タイミングｔ１８で、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を第２ブースト電圧Ｖｂ２（－１Ｖ）から第１ブースト電圧Ｖｂ１（５Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ２から第１ブースト電圧Ｖｂ１（５Ｖ）が印加され（便宜的に第１行目と同様に第８動作と称す）、第２に、各列の画素回路７において、容量素子１６の他端側での負方向への６Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝Ｒ×６Ｖ）となって画素電圧Ｖｐ２ｊに付加される（便宜的に第１行目と同様に第９動作と称す）。分圧比Ｒは、上述の通り、Ｒ＝Ｃ１６／Ｃ１０で与えられ、本実施形態では、０．５に設定する。よって、ブースト信号Ｂｔ２の電圧遷移後の画素電圧Ｖｐ２ｊは、以下の数５で与えられる。

　[数５]
　Ｖｐ２ｊ＝Ｖｓｃｊ＋ΔＶｐ＝Ｖｓｃｊ＋３Ｖ

　以上の結果、各列の画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）は、Ｖｐ２１＝７Ｖ、Ｖｐ２２＝５Ｖ、Ｖｐ２３＝３Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で５Ｖ、第２列目（ｊ＝２）で３Ｖ、第３列目（ｊ＝３）で１Ｖとなる。垂直期間Ｔｖ２においても、液晶印加電圧Ｖｌｃは、１行目と極性が反転しているだけで、絶対値は同じである。つまり、各列において、第１行目と同じ画素データが水平ライン反転駆動によって第２行目に書き込まれたことが分かる。

　次に、タイミングｔ１９で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）から第２ゲート電圧Ｖｃｐ（１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を導通状態にする。この結果、上記第３動作で第３トランジスタ１５のソース（第２端子）に印加された第１ブースト電圧Ｖｂ１（５Ｖ）がデータ保持電圧として導通状態の第３トランジスタ１５を介して中間ノード１７に印加される（便宜的に第１行目と同様に第１０動作と称す）。

　タイミングｔ１９後の第１制御線ＢＬ２から第３トランジスタ１５を介した当該中間ノード１７への第１ブースト電圧Ｖｂ１（５Ｖ）の印加状態は、次の垂直期間（不図示）の同じ第２行目の水平期間Ｔｈ２のタイミングｔ５と同じタイミング（不図示）までの期間（データ保持期間）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で２Ｖ、第２列目（ｊ＝２）で０Ｖ、第３列目（ｊ＝３）で－２Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は２Ｖ以下に抑制され、更に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、液晶透過率の変動が効果的に抑制されることになる。

　以降、第３行目から第ｎ行目までの各水平期間の書き込み動作及び保持動作については、奇数行に対しては、第１行目の上記第６乃至第１０動作を、偶数行に対しては、第２行目の上記第６乃至第１０動作を、順次繰り返し、垂直期間Ｔｖ２が終了する。以降の連続する垂直期間については、上述の垂直期間Ｔｖ１及びＴｖ２の各動作を順次繰り返し実行する。但し、第１動作及び第６動作で各ソース線ＳＬｊに印加するソース電圧Ｖｓｃｊの値は、書き込むべき画像データの値に応じて変化させれば良い。

　〈第２実施形態〉
　次に、上記第１実施形態の表示装置の別実施形態（第２実施形態）について説明する。上記第１実施形態では、図２の等価回路図に示すように、各画素回路７において、第３トランジスタ１５のソース（第２端子）と容量素子１６の他端が同じ第１制御線ＢＬに接続している。この場合、第１制御線ＢＬに対する電圧印加制御では、例えば、図６に示す垂直期間Ｔｖ１／水平期間Ｔｈ１の動作では、第３動作で第３トランジスタ１５のソース（第２端子）に印加される第２ブースト電圧Ｖｂ２（５Ｖ）は、第５動作において、データ保持電圧として中間ノード１７に印加される。一方、第４動作では、第１ブースト電圧Ｖｂ１（－１Ｖ）から第２ブースト電圧Ｖｂ２（５Ｖ）への電圧変化に分圧比Ｒを乗じた電圧変化ΔＶｐを、画素電圧Ｖｐ１ｊに加えることで、画素電圧Ｖｐ１ｊを画素データに応じた所望の電圧値となるように調整する。従って、第３動作と第４動作を同時に同じ第１制御線ＢＬに対する電圧印加制御で行うには、ブースト信号Ｂｔの電圧振幅が、画素電圧Ｖｐ１ｊを加えるべき電圧変化ΔＶｐを分圧比Ｒで除した電圧であり、且つ、当該電圧振幅の最大値及び最小値（第２ブースト電圧Ｖｂ２、第１ブースト電圧Ｖｂ１）が夫々、水平期間Ｔｈ１、水平期間Ｔｈ２の第５動作におけるデータ保持電圧である必要がある。データ保持電圧は、画素電圧Ｖｐが当該電圧の場合に、液晶印加電圧Ｖｌｃ（絶対値）が、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ）の中央値（３Ｖ）またはその近傍（３Ｖ近傍）であるように設定される。しかし、液晶印加電圧Ｖｌｃ（絶対値）の振幅と、上記中央値、分圧比Ｒによって、第３動作と第４動作の両方に適したブースト信号Ｂｔの電圧振幅を設定できない可能性がある。

　上述のブースト信号Ｂｔの電圧振幅の最大値及び最小値（第２ブースト電圧Ｖｂ２、第１ブースト電圧Ｖｂ１）が夫々、水平期間Ｔｈ１、水平期間Ｔｈ２の第５動作におけるデータ保持電圧である必要があるという制約は、ブースト信号Ｂｔの電圧遷移が、電圧遷移の方向に関係なく、第２ブースト電圧Ｖｂ２と第１ブースト電圧Ｖｂ１の間で行われていることに起因する。そこで、第２実施形態では、上記制約を解消するために、ブースト信号Ｂｔの電圧遷移の方向に応じて、電圧遷移の開始電圧と終止電圧の組み合わせを２通りにして使い分ける。これにより設計の自由度が増す。

　以下、第２実施形態における書き込み動作と保持動作の詳細について説明する。尚、以下の説明では、図３に示す第１の画素アレイ構成の画素アレイを使用した水平ライン反転駆動を想定する。

　図８に、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、２本の第２制御線ＣＬ１，ＣＬ２に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。対向電圧Ｖｃｏｍ（＝２Ｖ）、分圧比Ｒ（＝０．５）、及び、ソース信号Ｓｃｊ、第１ゲート信号Ｇｓｉ、第２ゲート信号Ｃｓｉの各電圧振幅は、図６に示す第１実施形態の場合と同じである。また、一部の電圧波形を重ねて表示しているが、図６と同様の要領であるので、重複する説明は割愛する。

　第２実施形態では、ブースト信号Ｂｔｉの電圧振幅及び電圧値が第１実施形態の場合と異なる。第１制御線ＢＬｉ（ｉ＝１，２）に印加されるブースト信号Ｂｔｉの電圧振幅は“１Ｖ～５Ｖ”と“－１Ｖ～３Ｖ”の２種類を使用する。第１実施形態では、ブースト信号Ｂｔｉの電圧振幅は“－１Ｖ～５Ｖ”と６Ｖであったが、第２実施形態では、４Ｖに低下しているため、各画素電極１０の画素電圧Ｖｐｉｊも第１実施形態の場合と異なる。それ以外の、ソース信号Ｓｃｊ、第１ゲート信号Ｇｓｉ、第２ゲート信号Ｃｓｉの電圧遷移に関わる動作は、第１実施形態と同じであるので、重複する説明は割愛する。

　以下、図８を参照して、第２実施形態に特有の動作につき、具体的に説明する。第２実施形態では、第１制御線ＢＬｉ（ｉ＝１，２）に印加されるブースト信号Ｂｔｉの電圧振幅は、電圧遷移が正方向の場合（垂直期間Ｔｖ１／水平期間Ｔｈ１と垂直期間Ｔｖ２／水平期間Ｔｈ２）は“１Ｖ～５Ｖ”、電圧遷移が負方向の場合（垂直期間Ｔｖ１／水平期間Ｔｈ２と垂直期間Ｔｖ２／水平期間Ｔｈ１）は“－１Ｖ～３Ｖ”となっている。以下、便宜的に、第１制御線ＢＬ１については、第１乃至第４ブースト電圧を夫々、１Ｖ，５Ｖ，３Ｖ，－１Ｖとし、第１制御線ＢＬ２については、第１乃至第４ブースト電圧を夫々、３Ｖ，－１Ｖ，１Ｖ，５Ｖとする。

　１）垂直期間Ｔｖ１／水平期間Ｔｈ１
　タイミングｔ０で、第１制御線ＢＬ１に印加されるブースト信号Ｂｔ１の信号電圧を、第１ブースト電圧Ｖｂ１（１Ｖ）とする。タイミングｔ３で、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧を第１ブースト電圧Ｖｂ１（１Ｖ）から第２ブースト電圧Ｖｂ２（５Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ１から第２ブースト電圧Ｖｂ２（５Ｖ）が印加され（第３動作）、第２に、各列の画素回路７において、容量素子１６の他端側での正方向への４Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において所定の分圧比Ｒ倍された電圧変化（ΔＶｐ＝Ｒ×４Ｖ）となって画素電圧Ｖｐ１ｊに付加される（第４動作）。この結果、各列の画素電圧Ｖｐ１ｊ（ｊ＝１，２，３）は、Ｖｐ１１＝６Ｖ、Ｖｐ１２＝４Ｖ、Ｖｐ１３＝２Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で４Ｖ、第２列目（ｊ＝２）で２Ｖ、第３列目（ｊ＝３）で０Ｖとなる。

　タイミングｔ４後の第１制御線ＢＬ１から第３トランジスタ１５を介した当該中間ノード１７への第２ブースト電圧Ｖｂ２（５Ｖ）の印加状態は、次の垂直期間Ｔｖ２の同じ第１行目の水平期間Ｔｈ１のタイミングｔ１０までの期間（当該期間が、第１行目の各画素回路７に対するデータ保持期間となる）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で１Ｖ、第２列目（ｊ＝２）で－１Ｖ、第３列目（ｊ＝３）で－３Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は３Ｖ以下に抑制される。このため、第２トランジスタ１４のソース・ドレイン間のリーク電流に起因する画素電圧Ｖｐの変動、つまり、単位液晶表示素子の透過率の変動が効果的に抑制される。更に、図８に示す例では、液晶印加電圧Ｖｌｃ（絶対値）は０Ｖ～４Ｖの範囲内の電圧値となるが、第１実施形態の場合と同様に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、更に液晶透過率の変動がより効果的に抑制されることになる。当該データ保持期間中における画素電圧Ｖｐの電圧変動を抑制する動作が保持動作となる。

　２）垂直期間Ｔｖ１／水平期間Ｔｈ２
　タイミングｔ５で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を非導通状態にし、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を、タイミングｔ５前まで印加されている第４ブースト電圧Ｖｂ４（５Ｖ）から第１ブースト電圧Ｖｂ１（３Ｖ）に遷移させる。これにより、容量素子１６を介して画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）に－１Ｖの電圧変化が生じるが、タイミングｔ６で、ソース電圧Ｖｓｃｊが書き込まれるので問題ない。尚、ブースト信号Ｂｔ２の信号電圧の遷移は、タイミングｔ６で行っても良い。

　タイミングｔ８で、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を第１ブースト電圧Ｖｂ１（３Ｖ）から第２ブースト電圧Ｖｂ２（－１Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ２から第２ブースト電圧Ｖｂ２（－１Ｖ）が印加され（第３動作）、第２に、各列の画素回路７において、容量素子１６の他端側での負方向への４Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝－Ｒ×４Ｖ）となって画素電圧Ｖｐ２ｊに付加される（第４動作）。この結果、各列の画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）は、Ｖｐ２１＝－２Ｖ、Ｖｐ２２＝０Ｖ、Ｖｐ２３＝２Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で－４Ｖ、第２列目（ｊ＝２）で－２Ｖ、第３列目（ｊ＝３）で０Ｖとなる。液晶印加電圧Ｖｌｃは、第１行目と極性が反転しているだけで、絶対値は同じである。つまり、各列において、第１行目と同じ画素データが水平ライン反転駆動によって第２行目に書き込まれたことが分かる。

　タイミングｔ９後の第１制御線ＢＬ２から第３トランジスタ１５を介した当該中間ノード１７への第２ブースト電圧Ｖｂ２（－１Ｖ）の印加状態は、次の垂直期間Ｔｖ２の同じ第２行目の水平期間Ｔｈ２のタイミングｔ１５までの期間（当該期間が、第２行目の各画素回路７に対するデータ保持期間となる）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で－１Ｖ、第２列目（ｊ＝２）で１Ｖ、第３列目（ｊ＝３）で３Ｖとなる。従って、第１行目と同様、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は３Ｖ以下に抑制される。このため、第２トランジスタ１４のソース・ドレイン間のリーク電流に起因する画素電圧Ｖｐの変動、つまり、単位液晶表示素子の透過率の変動が効果的に抑制される。更に、図８に示す例では、液晶印加電圧Ｖｌｃ（絶対値）は０Ｖ～４Ｖの範囲内の電圧値となるが、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、更に液晶透過率の変動がより効果的に抑制されることになる。当該データ保持期間中における画素電圧Ｖｐの電圧変動を抑制する動作が保持動作となる。

　３）垂直期間Ｔｖ２／水平期間Ｔｈ１
　タイミングｔ１０で、第２制御線ＣＬ１に印加する第２ゲート信号Ｃｓ１の信号電圧を第２ゲート電圧Ｖｃｐ（１０Ｖ）から第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第１行目の各列の画素回路７の第３トランジスタ１５を非導通状態にし、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧を、タイミングｔ１０前まで印加されている第２ブースト電圧Ｖｂ４（５Ｖ）から第３ブースト電圧Ｖｂ３（３Ｖ）に遷移させる。これにより、容量素子１６を介して画素電圧Ｖｐ１ｊ（ｊ＝１，２，３）に－１Ｖの電圧変化が生じるが、タイミングｔ１１で、ソース電圧Ｖｓｃｊが書き込まれるので問題ない。尚、ブースト信号Ｂｔ１の信号電圧の遷移は、タイミングｔ１１で行っても良い。

　タイミングｔ１３で、第１制御線ＢＬ１に印加されているブースト信号Ｂｔ１の信号電圧を第３ブースト電圧Ｖｂ３（３Ｖ）から第４ブースト電圧Ｖｂ４（－１Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ１から第４ブースト電圧Ｖｂ４（－１Ｖ）が印加され（第８動作）、第２に、各列の画素回路７において、容量素子１６の他端側での負方向への４Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝－Ｒ×４Ｖ）となって画素電圧Ｖｐ１ｊに付加される（第９動作）。この結果、各列の画素電圧Ｖｐ１ｊ（ｊ＝１，２，３）は、Ｖｐ１１＝－２Ｖ、Ｖｐ１２＝０Ｖ、Ｖｐ１３＝２Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で－４Ｖ、第２列目（ｊ＝２）で－２Ｖ、第３列目（ｊ＝３）で０Ｖとなる。液晶印加電圧Ｖｌｃは、直前の垂直期間Ｔｖ１から極性が反転しているだけで、絶対値は同じである。つまり、各列において、１垂直期間前と同じ画素データが１フレーム毎の極性反転駆動によって同じ第１行目に書き込まれたことが分かる。

　タイミングｔ１４後の第１制御線ＢＬ１から第３トランジスタ１５を介した当該中間ノード１７への第４ブースト電圧Ｖｂ４（－１Ｖ）の印加状態は、次の垂直期間（不図示）の同じ第１行目の水平期間Ｔｈ１のタイミングｔ０と同じタイミング（不図示）までの期間（データ保持期間）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で－１Ｖ、第２列目（ｊ＝２）で１Ｖ、第３列目（ｊ＝３）で３Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は３Ｖ以下に抑制され、更に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、液晶透過率の変動が効果的に抑制されることになる。

　４）垂直期間Ｔｖ２／水平期間Ｔｈ２
　タイミングｔ１５で、第２制御線ＣＬ２に印加する第２ゲート信号Ｃｓ２の信号電圧を第１ゲート電圧Ｖｃｎ（－１０Ｖ）に遷移させて第２行目の各列の画素回路７の第３トランジスタ１５を非導通状態にし、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を、タイミングｔ１５前まで印加されている第２ブースト電圧Ｖｂ２（－１Ｖ）から第３ブースト電圧Ｖｂ３（１Ｖ）に遷移させる。これにより、容量素子１６を介して画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）に＋１Ｖの電圧変化が生じるが、タイミングｔ１６で、ソース電圧Ｖｓｃｊが書き込まれるので問題ない。尚、ブースト信号Ｂｔ２の信号電圧の遷移は、タイミングｔ１６で行っても良い。

　タイミングｔ１８で、第１制御線ＢＬ２に印加されているブースト信号Ｂｔ２の信号電圧を第３ブースト電圧Ｖｂ３（１Ｖ）から第４ブースト電圧Ｖｂ４（５Ｖ）に遷移させる。この結果、第１に、第３トランジスタ１５のソース（第２端子）には第１制御線ＢＬ２から第４ブースト電圧Ｖｂ４（５Ｖ）が印加され（第８動作）、第２に、各列の画素回路７において、容量素子１６の他端側での正方向への４Ｖの電圧変化が、容量素子１６の一端側（画素電極１０側）において分圧比Ｒ倍された電圧変化（ΔＶｐ＝Ｒ×４Ｖ）となって画素電圧Ｖｐ２ｊに付加される（第９動作）。この結果、各列の画素電圧Ｖｐ２ｊ（ｊ＝１，２，３）は、Ｖｐ２１＝６Ｖ、Ｖｐ２２＝４Ｖ、Ｖｐ２３＝２Ｖとなる。また、Ｖｃｏｍ＝２Ｖであるので、液晶印加電圧Ｖｌｃは、第１列目（ｊ＝１）で４Ｖ、第２列目（ｊ＝２）で２Ｖ、第３列目（ｊ＝３）で０Ｖとなる。液晶印加電圧Ｖｌｃは、直前の垂直期間Ｔｖ１から極性が反転しているだけで、絶対値は同じである。つまり、各列において、１垂直期間前と同じ画素データが１フレーム毎の極性反転駆動によって同じ第１行目に書き込まれたことが分かる。

　タイミングｔ１９後の第１制御線ＢＬ２から第３トランジスタ１５を介した当該中間ノード１７への第４ブースト電圧Ｖｂ４（５Ｖ）の印加状態は、次の垂直期間（不図示）の同じ第１行目の水平期間Ｔｈ１のタイミングｔ０と同じタイミング（不図示）までの期間（データ保持期間）安定的に維持される。この結果、画素電極１０と中間ノード１７間に介装されている第２トランジスタ１４のソース・ドレイン間のバイアス電圧は、第１列目（ｊ＝１）で１Ｖ、第２列目（ｊ＝２）で－１Ｖ、第３列目（ｊ＝３）で－３Ｖとなる。従って、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は３Ｖ以下に抑制され、更に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、液晶透過率の変動が効果的に抑制されることになる。

　以上、図８を参照して説明したように、第２実施形態では、ブースト信号Ｂｔの電圧振幅を、電圧遷移の方向に応じて２種類用意して、その電圧振幅と、データ保持期間に中間ノードに印加される第２ブースト電圧Ｖｂ２と第４ブースト電圧Ｖｂ４とを夫々相互に独立して設定できるため、液晶印加電圧Ｖｌｃの電圧変化の範囲を自在に調整できる。

　〈第３実施形態〉
　次に、上記第１実施形態の表示装置の別実施形態（第３実施形態）について説明する。上記第１実施形態では、図３に示す第１の画素アレイ構成を使用して、水平ライン反転駆動を実現したが、第３実施形態は、同じく図３に示す第１の画素アレイ構成を使用して、フレーム反転駆動を実現する。

　第１実施形態の水平ライン反転駆動では、１つの垂直期間内において、奇数行の書き込み動作と偶数行の書き込み動作では、最終的に書き込まれる液晶印加電圧Ｖｌｃの極性が行単位で交互に反転するように、上記第４動作または第９動作における、奇数行と偶数行のブースト信号Ｂｔの電圧変化の方向を交互に逆転させていた。第３実施形態では、１つの垂直期間内においては、全ての行の書き込み動作に対して液晶印加電圧Ｖｌｃの極性を正または負に統一するため、選択行の偶奇に関係なく、例えば、ブースト信号Ｂｔの電圧変化の方向を第４動作で正方向（または負方向）に変化させ、第９動作で負方向（または正方向）に変化させる。

　図９に、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、２本の第２制御線ＣＬ１，ＣＬ２に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。対向電圧Ｖｃｏｍ、及び、ソース信号Ｓｃｊ、ブースト信号Ｂｔｉ、第１ゲート信号Ｇｓｉ、第２ゲート信号Ｃｓｉの各電圧振幅は、図６に示す第１実施形態の場合と同じである。また、一部の電圧波形を重ねて表示しているが、図６と同様の要領であるので、重複する説明は割愛する。

　第３実施形態では、垂直期間Ｔｖ１／水平期間Ｔｈ１と垂直期間Ｔｖ２／水平期間Ｔｈ１の第１乃至第１０動作が第１実施形態と同じである。また、第３実施形態における垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ５～ｔ９での第１乃至第５動作は、第１実施形態における垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ０～ｔ４での第１乃至第５動作（行番号は第２行目に変更）と同じである。また、第３実施形態における垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１５～ｔ１９での第６乃至第１０動作は、第１実施形態における垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１０～ｔ１４での第６乃至第１０動作（行番号は第２行目に変更）と同じである。従って、各水平期間での第１乃至第１０動作の詳細な説明は割愛する。

　第１実施形態の水平ライン反転駆動と第３実施形態のフレーム反転駆動では、何れも、
第４または第９動作における第１制御線ＢＬｉでのブースト信号Ｂｔｉの電圧遷移を利用して容量素子１６を介して画素電圧Ｖｐｉｊに電圧変化を加えて、最終的に画素電極１０で保持すべき画素電圧Ｖｐｉｊを調整しているため、第１または第６動作において画素電極１０に書き込むソース電圧Ｖｓｃｊの電圧振幅は、水平ライン反転駆動の場合でも、フレーム反転駆動の場合と同程度に抑制され、低消費電力化が図られていることが分かる。しかし、図６と図９を詳細に比較すると、隣接する行間で中間階調でない同じまたは近似する画素データを連続して書き込む場合には、第１実施形態の水平ライン反転駆動では、ソース電圧Ｖｓｃｊが大きく変化するのに対して、第３実施形態のフレーム反転駆動では、ソース電圧Ｖｓｃｊが大きく変化しないことが分かる。

　〈第４実施形態〉
　次に、上記第１実施形態の表示装置の別実施形態（第４実施形態）について説明する。上記第１実施形態では、図３に示す第１の画素アレイ構成を使用して、水平ライン反転駆動を実現したが、第４実施形態は、図１０の等価回路図に模式的に示す画素アレイ構成（第１の画素アレイ構成）を使用して、水平ライン反転駆動を更に拡張したドット反転駆動を実現する。

　図１０に示すように、第２の画素アレイ構成では、画素アレイの行数ｎより１多い本数のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ＋１）、第１制御線（ＢＬ１，ＢＬ２，……，ＢＬｎ＋１）、第２制御線（ＣＬ１，ＣＬ２，……，ＣＬｎ＋１）と、画素アレイの列数ｍと同じ本数のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）を備え、ｊ列目（ｊ＝１～ｍ）に配置される各画素回路７の第１トランジスタ１３のドレインがｊ列目のソース線ＳＬｊに接続し、ｉ行目（ｉ＝１～ｎ）の奇数列目（２ｋ－１：ｋ＝１～（ｍ＋１）／２）に配置される各画素回路７の第１及び第２トランジスタ１３，１４のゲートがｉ行目のゲート線ＧＬｉに、第３トランジスタ１５のソースと容量素子１６の他端がｉ行目の第１制御線ＢＬｉに、第３トランジスタ１５のゲートがｉ行目の第２制御線ＣＬｉに夫々接続し、ｉ行目（ｉ＝１～ｎ）の偶数列目（２ｋ：ｋ＝１～ｍ／２）に配置される各画素回路７の第１及び第２トランジスタ１３，１４のゲートが（ｉ＋１）行目のゲート線ＧＬｉ＋１に、第３トランジスタ１５のソースと容量素子１６の他端が（ｉ＋１）行目の第１制御線ＢＬｉ＋１に、第３トランジスタ１５のゲートが（ｉ＋１）行目の第２制御線ＣＬｉ＋１に夫々接続している（図２参照）。ｉ、ｊ、ｋは夫々自然数であり、ｍ、ｎは夫々２以上の自然数であり、（ｍ＋１）／２、及びｍ／２は小数点以下を切り捨てて計算される。尚、図１０は、行数ｎ及び列数ｍが偶数の場合を想定した図となっている。また、図１０では、図３と同様に、各行のゲート線ＧＬｉと第１制御線ＢＬｉと第２制御線ＣＬｉを１本の太い実線に纏めて模式的に表示し、画素回路７の内部の回路表示は省略している。

　第１実施形態の水平ライン反転駆動では、１つの水平期間内では、同じ行の全ての画素回路７が書き込み対象として選択される構成であったが、第４実施形態では、ドット反転駆動を実現するため、図１０に示す第２の画素アレイ構成を使用することにより、例えば、ｉ行目のゲート線ＧＬｉ、第１制御線ＢＬｉ、第２制御線ＣＬｉを選択することで、ｉ行目の奇数列目に配置された画素回路７と（ｉ－１）行目の偶数列目に配置された画素回路７が書き込み対象として選択される。但し、１行目の奇数列目に配置された画素回路７と最終行（ｎ行目）の偶数列目に配置された画素回路７は、１行目と（ｎ＋１）行目のゲート線ＧＬ１，ＧＬｎ＋１、第１制御線ＢＬ１，ＢＬｎ＋１、第２制御線ＣＬ１，ＧＬｎ＋１を同時に選択することで選択される。

　従って、１行目と（ｎ＋１）行目のゲート線ＧＬ１，ＧＬｎ＋１、第１制御線ＢＬ１，ＢＬｎ＋１、第２制御線ＣＬ１，ＧＬｎ＋１を同一行（１行目）と見做して同時に駆動し、図６に示した第１実施形態の各信号線に対する電圧印加制御を行なうことで、行方向に隣接する画素回路間では、１水平期間ずれた書き込み動作が行われるため、結果としてドット反転駆動が実現される。１つの画素回路７に対するフレーム毎の極性反転動作は、第１実施形態と同様に実現される。図６に示した電圧印加制御は、１行目と（ｎ＋１）行目のゲート線ＧＬ１，ＧＬｎ＋１、第１制御線ＢＬ１，ＢＬｎ＋１、第２制御線ＣＬ１，ＧＬｎ＋１を同一行（１行目）と見做して同時に駆動することで、全く同様となるので、重複する説明は割愛する。

　〈第５実施形態〉
　次に、上記第１乃至第４実施形態の表示装置の別実施形態（第５実施形態）について説明する。上記第１乃至第４実施形態では、図２の等価回路図に示すように、各画素回路７の第１乃至第３トランジスタは、夫々、ｎチャンネル型のＴＦＴで構成され、第１及び第２トランジスタ１３，１４の導通／非導通と第３トランジスタ１５の導通／非導通は、両者が同時に非導通となる場合を除き、基本的には、一方が導通の場合、他方が非導通となる逆の関係にあるため、第１及び第２トランジスタ１３，１４のゲート（制御端子）に接続するゲート線ＧＬと、第３トランジスタ１５のゲート（制御端子）が第２制御線ＣＬとは個別に設けられていた。これに対して、第５実施形態では、図１１の等価回路図に示すように、各画素回路７において、第１及び第２トランジスタ１３，１４の導電型と第３トランジスタ１５の導電型を逆転させることで、具体的には、第３トランジスタ１５をｐチャンネル型のＴＦＴで構成することで、各行のゲート線ＧＬと第２制御線ＣＬを１本に纏め、第３トランジスタ１５のゲート（制御端子）をゲート線ＧＬに接続することで、上記導通／非導通の逆転した関係が維持される。上記とは逆に、第１及び第２トランジスタ１３，１４をｐチャンネル型のＴＦＴで構成することで、各行のゲート線ＧＬと第２制御線ＣＬを１本に纏め、第１及び第２トランジスタ１３，１４のゲート（制御端子）を第２制御線ＣＬに接続することでも、上記導通／非導通の逆転した関係が維持される。

　図１１に示すように第３トランジスタ１５をｐチャンネル型のＴＦＴで構成した場合は、第１実施形態で説明した第１動作、第６動作において、第２制御線ＣＬ１，ＣＬ２に印加する第１ゲート電圧Ｖｃｎ（－１０Ｖ）は、第５実施形態では、ゲート線ＧＬ１，ＧＬ２に印加する第１走査電圧Ｖｇｐ（１０Ｖ）に置換され、第１実施形態で説明した第５動作、第１０動作において、第２制御線ＣＬ１，ＣＬ２に印加する第２ゲート電圧Ｖｃｐ（１０Ｖ）は、第５実施形態では、ゲート線ＧＬ１，ＧＬ２に印加する第２走査電圧Ｖｇｎ（－１０Ｖ）に置換され、第２制御線ＣＬが不要となる。第３トランジスタ１５の導電型が反転しただけで、第３トランジスタ１５の動作及び機能が同じであるため、図１１に示す画素回路７と図２に示す画素回路７は機能的には同じである。従って、図６に例示するゲート線ＧＬ１，ＧＬ２、ソース線ＳＬ１，ＳＬ２，ＳＬ３、第１制御線ＢＬ１，ＢＬ２に対する電圧印加制御は、第５実施形態においても、そのまま適用することができる。但し、第１及び第２トランジスタ１３，１４の導通動作と第３トランジスタ１５の非導通動作、第１及び第２トランジスタ１３，１４の非導通動作と第３トランジスタ１５の導通動作は、夫々同時に生じるため、第１乃至第４実施形態において、第２動作と第５動作が同じタイミング、第７動作と第１０動作が同じタイミングで実行されることと等価になる。つまり、第１乃至第４実施形態においては、第５動作、第１０動作を夫々第２動作、第７動作と同じタイミングまで早めても良いことを意味している。第５実施形態では、選択行における書き込み期間は、第３及び第４動作、または、第８及び第９動作によって終了によって終了し、それらの動作によって、データ保持電圧が導通状態の第３トランジスタ１５を介して中間ノード１７に印加され、データ保持期間が開始する。

　第５実施形態におけるゲート線ＧＬ１，ＧＬ２、ソース線ＳＬ１，ＳＬ２，ＳＬ３、第１制御線ＢＬ１，ＢＬ２に対する電圧印加制御は、第１乃至第４実施形態と同じであるため、重複する説明は割愛する。また、第５実施形態では、第１乃至第４実施形態と同様に、図３に示す第１の画素アレイ構成を使用した水平ライン反転駆動及びフレーム反転駆動、図１０に示す第２の画素アレイ構成を使用したドット反転駆動の何れも可能である。但し、図３及び図１０に示す各画素アレイ構成において、ゲートドライバ５は、第２制御線ＣＬを駆動するための回路は不要となる。

　〈第６実施形態〉
　次に、上記第１乃至第４実施形態の表示装置の別実施形態（第６実施形態）について説明する。上記第１乃至第４実施形態では、図２の等価回路図に示すように、各画素回路７において、第３トランジスタ１５のソース（第２端子）と容量素子１６の他端が同じ第１制御線ＢＬに接続している。この場合、第１制御線ＢＬに対する電圧印加制御では、例えば、図６に示す垂直期間Ｔｖ１／水平期間Ｔｈ１の動作では、第３動作で第３トランジスタ１５のソース（第２端子）に印加される第２ブースト電圧Ｖｂ２（５Ｖ）は、第５動作において、データ保持電圧として中間ノード１７に印加される。一方、第４動作では、第１ブースト電圧Ｖｂ１（－１Ｖ）から第２ブースト電圧Ｖｂ２（５Ｖ）への電圧変化に分圧比Ｒを乗じた電圧変化ΔＶｐを、画素電圧Ｖｐ１ｊに加えることで、画素電圧Ｖｐ１ｊを画素データに応じた所望の電圧値となるように調整する。従って、第３動作と第４動作を同時に同じ第１制御線ＢＬに対する電圧印加制御で行うには、ブースト信号Ｂｔの電圧振幅が、画素電圧Ｖｐ１ｊを加えるべき電圧変化ΔＶｐを分圧比Ｒで除した電圧であり、且つ、当該電圧振幅の最大値及び最小値（第２ブースト電圧Ｖｂ２、第１ブースト電圧Ｖｂ１）が夫々、水平期間Ｔｈ１、水平期間Ｔｈ２の第５動作におけるデータ保持電圧である必要がある。データ保持電圧は、画素電圧Ｖｐが当該電圧の場合に、液晶印加電圧Ｖｌｃ（絶対値）が、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ）の中央値（３Ｖ）またはその近傍（３Ｖ近傍）であるように設定される。しかし、液晶印加電圧Ｖｌｃ（絶対値）の振幅と、上記中央値、分圧比Ｒによって、第３動作と第４動作の両方に適したブースト信号Ｂｔの電圧振幅を設定できない可能性がある。

　そこで、第６実施形態では、図１２の等価回路図に示すように、第１制御線ＢＬを、第１制御線ＢＬと第３制御線ＤＬに分割し、第３トランジスタ１５のソース（第２端子）を第１制御線ＢＬに接続し、容量素子１６の他端を第３制御線ＤＬに接続し、第３動作と第４動作を夫々独立した動作に分解することで、夫々の動作に適したブースト信号Ｂｔ，Ｂｕを個別に設定可能にしている。従って、上記第１乃至第４実施形態では、第３動作と第４動作は同じタイミングで行っていたが、第３動作は、第１動作後、第２動作と同時またはその前に実行することも可能となる。第３動作は、第５動作後に遅らせることも可能であるが、第３動作が終了するまで、中間ノード１７に、データ保持電圧以外の電圧が印加されるため、第３動作は遅くとも第５動作終了直後には終了させるのが好ましい。尚、第３動作と第５動作の関係は、第８動作と第１０動作にも当てはまる。

　また、第６実施形態では、第１乃至第４実施形態と同様に、図３に示す第１の画素アレイ構成を使用した水平ライン反転駆動及びフレーム反転駆動、図１０に示す第２の画素アレイ構成を使用したドット反転駆動の何れも可能である。但し、図３及び図１０に示す各画素アレイ構成において、ゲートドライバ５は、第１制御線ＢＬと第３制御線ＤＬを個別に駆動するための回路が必要となる。また、第６実施形態に対して、第５実施形態に示すように、第１及び第２トランジスタ１３，１４の導電型と第３トランジスタ１５の導電型を逆転させ、各行のゲート線ＧＬと第２制御線ＣＬを１本に纏めることも可能である。

　図１３に、液晶印加電圧Ｖｌｃ（絶対値）の振幅が０Ｖ～５Ｖ、液晶透過率に対する電圧変動の影響の大きい液晶印加電圧Ｖｌｃ電圧範囲の中央値が３Ｖ、対向電圧Ｖｃｏｍが２．５Ｖに固定された場合の、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、２本の第２制御線ＣＬ１，ＣＬ２、２本の第３制御線ＤＬ１，ＤＬ２、に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。尚、一部の電圧波形を重ねて表示している。第１行目の第１制御線ＢＬ１と第３制御線ＤＬ１の電圧波形、第２行目の第１制御線ＢＬ２と第３制御線ＤＬ２の電圧波形を、夫々重ねて表示している。第１制御線ＢＬ１，ＢＬ２の電圧波形を夫々実線で、第３制御線ＤＬ１，ＤＬ２の電圧波形を夫々破線で表示している。その他は図６と同様の要領であるので、重複する説明は割愛する。図１３に例示するケースでは、第１信号線ＢＬに印加されるブースト信号Ｂｔｉの電圧振幅は－０．５Ｖ～５．５Ｖ、第３信号線ＤＬｉに印加されるブースト信号Ｂｕの電圧振幅は０Ｖ～５Ｖに夫々設定されており、夫々の電圧振幅は異なっている。具体的な電圧印加制御は、図６に例示したものと、第３制御線ＤＬｊが追加され、一部の信号や電圧の電圧振幅が異なる点以外は基本的な動作が同じであるため、詳細な説明は割愛する。

　〈第７実施形態〉
　次に、上記第６実施形態の表示装置の別実施形態（第７実施形態）について説明する。上記第６実施形態では、図１２の等価回路図に示すように、第３トランジスタ１５のソース（第２端子）と容量素子１６の他端を分離して、夫々別々の信号線である第１制御線ＢＬと第３制御線ＤＬに接続した。第３制御線ＤＬの目的は、第１または第６動作後の画素電圧Ｖｐｉｊ（＝Ｖｓｃｊ）に対して、数２～数５に示すような電圧変化を加えて、最終的に画素電極１０に保持すべき画素電圧Ｖｐｉｊに調整することである。これに対し、第１または第６動作において、ソース電圧Ｖｓｃｊとして、最終的に画素電極１０に保持すべき画素電圧Ｖｐｉｊを直接印加することで、第３制御線ＤＬには容量素子１６の他端を駆動するブースト信号は不要となる。この場合、図１４に示すように、第３制御線ＤＬには、所定の固定電圧（例えば、対向電圧Ｖｃｏｍと同電圧）を印加すれば良く、第３制御線ＤＬは必ずしも行毎に設ける必要もなく、また、延伸方向も行方向に限定されない。更に、図１５に示すように、画素回路７に容量素子１６を設けず、第３制御線ＤＬを設けない回路構成も可能である。図１５に示す画素回路７は、図１４に示す画素回路７において、容量素子１６を単位液晶表示素子１２の一部として構成し、第３制御線ＤＬを対向電極配線ＣＭＬと共通化した場合と等価である。

　図１６に、液晶印加電圧Ｖｌｃ（絶対値）の振幅が０Ｖ～５Ｖ、液晶透過率に対する電圧変動の影響の大きい液晶印加電圧Ｖｌｃ電圧範囲の中央値が３Ｖ、対向電圧Ｖｃｏｍ及び２本の第３制御線ＤＬ１，ＤＬ２の電圧値が２．５Ｖに固定された場合の、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、２本の第２制御線ＣＬ１，ＣＬ２に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。尚、一部の電圧波形を重ねて表示しているが、図６と同様の要領であるので、重複する説明は割愛する。具体的な電圧印加制御は、図１３に例示したものと、第３制御線ＤＬｉの電圧変化に伴う第４及び第９動作が削除されている点、ソース信号Ｓｃｊの電圧振幅が－２．５Ｖ～７．５Ｖに拡大している点、及び、これらの結果として画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊの電圧変化が異なっている以外は、基本的な動作が同じである。第７実施形態においても、垂直期間Ｔｖ１の第３及び第５動作、垂直期間Ｔｖ２の第８及び第１０動作によって、第１乃至第６実施形態と同様に、中間ノード１７にデータ保持電圧印加されるため、各列に書き込まれた画素データ値に関係なく、当該バイアス電圧の絶対値は２Ｖ以下に抑制され、更に、液晶透過率に対する電圧変動の影響の大きい電圧範囲（２Ｖ～４Ｖ、特に３Ｖ近傍）において、第２トランジスタ１４のソース・ドレイン間のバイアス電圧が更に抑制され低電圧化されるため、液晶透過率の変動が効果的に抑制されることになる。

　〈第８実施形態〉
　次に、上記第１乃至第３実施形態の表示装置の別実施形態（第８実施形態）について説明する。上記第１乃至第３実施形態では、同じ垂直期間内では、各水平期間の選択行において、同じタイミング及び同じ電圧振幅及び極性の信号を用いて第１乃至第５動作或いは第６乃至第１０動作を実行している。従って、第８実施形態では、同じ垂直期間内における連続する２つの水平期間（例えば、水平期間Ｔｈ１と水平期間Ｔｈ２）において、２回の第１乃至第５動作の内、第１乃至第４動作を各水平期間において個別に実行した後、後の水平期間において、第５動作を２つの隣接する行に対して２つの水平期間分を纏めて同時に実行する。第６乃至第１０動作についても同様とする。この場合、図１７に示すように、第２制御線ＣＬは、列方向に隣接する２つの行間で共用可能となり、２行毎に夫々１本に纏めることができ、各本数を半減できる。

　図１８に、第１実施形態の別実施形態として水平ライン反転駆動を想定した場合における、２本のゲート線ＧＬ１，ＧＬ２、３本のソース線ＳＬ１，ＳＬ２，ＳＬ３、２本の第１制御線ＢＬ１，ＢＬ２、１本の第２制御線ＣＬ１に夫々印加される電圧、２本のゲート線ＧＬ１，ＧＬ２の何れか１本と３本のソース線ＳＬ１，ＳＬ２，ＳＬ３の何れか１本と接続する画素回路７の各画素電極１０の画素電圧Ｖｐｉｊと中間ノード１７の電圧Ｖｍｉｊ（ｉは行番号で１または２、ｊは列番号で１，２または３）の電圧波形を示す。尚、一部の電圧波形を重ねて表示しているが、第２制御線ＣＬ１以外は、図６と同様の要領であるので、重複する説明は割愛する。対向電圧Ｖｃｏｍ、及び、ソース信号Ｓｃｊ、ブースト信号Ｂｔｉ、第１ゲート信号Ｇｓｉ、第２ゲート信号Ｃｓｉの各電圧振幅は、図６に示す第１実施形態の場合と同じである。

　第８実施形態では、第１行目の各画素回路７に対して、垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ０，ｔ１において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ０，ｔ１での第１動作が、垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ２において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ２での第２動作が、垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ３において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ３での第３及び第４動作が、夫々実行される。引き続き、第２行目の各画素回路７に対して、垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ５，ｔ６において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ０，ｔ１での第１動作（行番号は第２行目に変更）が、垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ７において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ２での第２動作（行番号は第２行目に変更）が、垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ８において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ３での第３及び第４動作（行番号は第２行目に変更）が夫々実行される。引き続き、第１及び第２行目の各画素回路７に対して、垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ９において、第１実施形態で説明した垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ４での第５動作（行番号は第２行目を追加）が夫々実行される。

　更に、第１行目の各画素回路７に対して、垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１０，ｔ１１において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１０，ｔ１１での第６動作が、垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１２において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１２での第７動作が、垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１３において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１３での第８及び第９動作が夫々実行される。引き続き、第２行目の各画素回路７に対して、垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１５，ｔ１６において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１０，ｔ１１での第６動作（行番号は第２行目に変更）が、垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１７において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１２での第７動作（行番号は第２行目に変更）が、垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１８において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１３での第８及び第９動作（行番号は第２行目に変更）が夫々実行される。引き続き、第１及び第２行目の各画素回路７に対して、垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１９において、第１実施形態で説明した垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１４での第１０動作（行番号は第２行目を追加）が夫々実行される。

　また、第８実施形態は、第２実施形態の別実施形態として水平ライン反転駆動を想定した場合にも適用可能であり、更に、第３実施形態の別実施形態としてフレーム反転駆動を想定した場合にも適用可能である。

　また、第８実施形態は、第６及び第７実施形態に示すように、第１制御線ＢＬを、第１制御線ＢＬと第３制御線ＤＬに分割する場合にも適用可能である。この場合、分割後の第１制御線ＢＬに係る第１行目の各画素回路７に対する第３動作と第８動作を、垂直期間Ｔｖ１／水平期間Ｔｈ１のタイミングｔ３、及び、垂直期間Ｔｖ２／水平期間Ｔｈ１のタイミングｔ１３において実行せず、垂直期間Ｔｖ１／水平期間Ｔｈ２のタイミングｔ８、及び、垂直期間Ｔｖ２／水平期間Ｔｈ２のタイミングｔ１８において、第１及び第２行目の各画素回路７に対して、同時に実行するようにしても良い。ここで、第３実施形態の別実施形態としてフレーム反転駆動を想定した場合では、分割後の第３制御線ＢＬ１，ＢＬ２を、第１及び第２行目の各画素回路７間で共用できるため、１本の第３制御線ＢＬ１に纏めることが可能となる。

　［別実施形態］
　以下に、その他の別実施形態につき説明する。

〈１〉　上記各実施形態では、１垂直期間は、画素アレイの行数ｎと同数の水平期間で構成される場合を想定したが、図１９に示すように、１垂直期間Ｔｖを走査期間Ｔ１と非走査期間Ｔ２に分割した上で、当該走査期間Ｔ１を、画素アレイの行数ｎと同数の水平期間Ｔｈで構成するようにしても良い。各走査期間Ｔ１において対応する選択行の書き込み動作を行い、非走査期間Ｔ２については、全ての行に対して保持期間とするようにしても良い。この場合、１垂直期間単位での間欠駆動が、１水平期間単位での間欠駆動に置き換えて、或いは、追加して実施される。走査期間Ｔ１内の各水平期間Ｔｈの動作は、上記各実施形態と同じである。

〈２〉　上記各実施形態では、各水平期間において各行の画素回路７の中間ノードに印加されるデータ保持電圧は、書き込まれる液晶印加電圧Ｖｌｃの極性に応じて２通り設定され、２通りのデータ保持電圧と対向電圧Ｖｃｏｍとの差電圧の絶対値は３Ｖと一定であった。当該差電圧（絶対値）は、液晶印加電圧Ｖｌｃ（絶対値）が変化した場合に液晶透過率が変化する電圧範囲（絶対値）の最大値と最小値の中間電圧である中央値（上記実施形態では、３Ｖ）に設定されていた。しかし、当該差電圧（絶対値）は、各水平期間で相互に異なった値でも良く、例えば、上記中央値の近傍値であれば、正確に中央値に揃えていなくても、上記実施形態と同様の効果は奏し得る。更に、連続する２つの垂直期間の間でも、当該差電圧（絶対値）は、同電圧に設定する必要はなく、例えば、上記中央値の近傍値であれば、正確に中央値に揃えていなくても良い。

　一例として、図６に示す垂直期間Ｔｖ１／水平期間Ｔｈ１と垂直期間Ｔｖ２／水平期間Ｔｈ２におけるデータ保持電圧が５．２Ｖで、垂直期間Ｔｖ１／水平期間Ｔｈ２と垂直期間Ｔｖ２／水平期間Ｔｈ１におけるデータ保持電圧が－０．８Ｖである場合、上記差電圧（絶対値）は、垂直期間Ｔｖ１／水平期間Ｔｈ１と垂直期間Ｔｖ２／水平期間Ｔｈ２では、３．２Ｖとなり、垂直期間Ｔｖ１／水平期間Ｔｈ２と垂直期間Ｔｖ２／水平期間Ｔｈ１では、２．８Ｖとなり、何れも３Ｖの近傍値となる。従って、例えば、第１実施形態において、分圧比Ｒが０．５を僅かに下回る場合、ブースト信号Ｂｔの電圧振幅を６Ｖより増加させ、電圧変化ΔＶｐの絶対値が３Ｖになるように調整することが可能となる。

〈３〉　上記各実施形態（第５実施形態を除く）では、画素回路７内の第１乃至第３トランジスタ１３～１５を、ｎチャンネル型のＴＦＴで構成する場合を想定したが、ｐチャンネル型のＴＦＴで構成することも可能である。ｐチャンネル型のＴＦＴで構成する場合、既述の動作条件として示されたゲートに印加される電圧値の正負を反転させる等の処置により、上記各実施形態と同様に画素回路７を動作させることが可能であり、同様の効果が得られる。

〈４〉　上記各実施形態では、ゲート線ＧＬ、ソース線ＳＬ、第１制御線ＢＬ、第２制御線ＣＬ、対向電極１１等に印加する電圧、及び、分圧比Ｒとして具体的な数値を明示して説明したが、これらの電圧値や分圧比は、使用する単位液晶表示素子１２、第１乃至第３トランジスタ１３～１５、容量素子１６の特性（透過率特性、電気容量、閾値電圧、等）に応じて、適宜変更可能である。

　１：　　液晶表示装置
　２：　　液晶パネル
　３：　　表示制御回路
　４：　　ソースドライバ
　５：　　ゲートドライバ
　６：　　コモンドライバ
　７：　　画素回路
　１０：　画素電極
　１１：　対向電極
　１２：　単位液晶表示素子
　１３：　第１トランジスタ
　１４：　第２トランジスタ
　１５：　第３トランジスタ
　１６：　容量素子
　１７：　中間ノード
　２０：　第１透明絶縁基板
　２１：　第２透明絶縁基板
　ＢＬ（ＢＬ１，ＢＬ２，……，ＢＬｎ＋１）：　第１制御線
　ＣＭＬ：　対向電極配線
　ＣＬ（ＣＬ１，ＣＬ２，……，ＣＬｎ＋１）：　第２制御線
　Ｃｔ：　タイミング信号
　ＤＡ：　ディジタル画像信号
　ＤＬ（ＤＬ１，ＤＬ２，……，ＤＬｎ）：　第３制御線
　Ｄｔ：　タイミング制御情報
　Ｄｖ：　データ信号
　ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ＋１）：　ゲート線
　Ｇｔｃ：　走査側タイミング制御信号
　Ｓｅｃ：　対向電圧制御信号
　ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）：　ソース線
　Ｓｔｃ：　データ側タイミング制御信号
　ｔ０～ｔ１９：　タイミングポイント
　Ｔ１：　走査期間
　Ｔ２：　非走査期間
　Ｔｈ１，Ｔｈ２：　水平期間
　Ｔｖ１，Ｔｖ２：　垂直期間
　Ｖｂ１：　第１ブースト電圧
　Ｖｂ２：　第２ブースト電圧
　Ｖｃｏｍ：　対向電圧
　Ｖｃｎ：　第１ゲート電圧
　Ｖｃｐ：　第２ゲート電圧
　Ｖｇｎ：　第２走査電圧
　Ｖｇｐ：　第１走査電圧
　Ｖｌｃ：　液晶印加電圧
　Ｖｍ：　中間ノード電圧
　Ｖｐ：　画素電圧

Claims

　画素電極と対向電極の間に液晶層を挟持してなる単位液晶表示素子、第１スイッチ素子、第２スイッチ素子、第３スイッチ素子、及び、一端が前記画素電極と接続する容量素子を備えてなる画素回路を、行方向及び列方向に夫々複数配置してなる画素アレイを備えてなる液晶表示装置であって、
　前記第１乃至第３スイッチ素子の夫々は、薄膜トランジスタ素子を備えて構成され、且つ、第１端子、第２端子、及び、前記第１及び第２端子間の導通非導通を制御する制御端子を備え、
　前記画素回路の夫々において、前記第１スイッチ素子の前記第２端子と前記第２スイッチ素子の前記第１端子と前記第３スイッチ素子の前記第１端子が相互に接続して中間ノードを形成し、前記第２スイッチ素子の前記第２端子が前記画素電極と接続し、前記対向電極に所定の対向電圧が印加され、
　同一列に配置された前記画素回路の夫々において、前記第１スイッチ素子の前記第１端子が、列方向に延伸する複数のデータ信号線の何れか一本と共通に接続し、
　同一行に配置された少なくとも一部の前記画素回路の夫々において、前記第１スイッチ素子と前記第２スイッチ素子の前記制御端子が行方向に延伸する複数の走査信号線の何れか一本と共通に接続し、前記第３スイッチ素子の前記第２端子が行方向に延伸する複数の第１制御線の何れか一本と共通に接続し、前記第３スイッチ素子の前記制御端子が行方向に延伸する複数の第２制御線の何れか一本と共通に接続し、前記容量素子の他端が第３制御線に接続し、
　前記第１制御線と前記第３制御線が、同一の信号線または個別の信号線として設けられ、
　前記走査信号線に、前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする所定の走査電圧が印加され、前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする所定のゲート電圧が印加され、前記画素電極に任意の画素電圧を保持している前記画素回路において、
　前記画素電圧から前記対向電圧を差し引いた液晶印加電圧の極性に応じたデータ保持電圧が、導通状態の前記第３スイッチ素子を介して、前記第１制御線から前記中間ノードに供給され、
　前記データ保持電圧が、前記液晶印加電圧の極性別に、前記液晶印加電圧が同一極性で変化した場合に前記単位液晶表示素子の透過率が変化する電圧範囲の最大値と最小値の間の中間電圧に、前記対向電圧を加えた電圧として設定されることを特徴とする液晶表示装置。
　前記容量素子の他端が行方向に延伸する複数の前記第３制御線の何れか一本と共通に接続し、
　前記データ信号線、前記走査信号線、及び、前記第１乃至第３制御線に対する電圧印加を制御する制御回路を備え、
　各列１つずつ選択された前記画素回路からなる１組の選択画素回路の夫々に対する第１の書き込み動作時において、
　前記制御回路が、
　第１動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々導通状態とする第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を非導通状態とする第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の第１ブースト電圧を印加し、前記対向電極に所定の対向電圧を印加し、
　前記第１動作後の第２動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする第２走査電圧を印加し、
　前記第１動作後の第３動作として、前記選択画素回路と接続する前記第１制御線に所定の第１制御電圧を印加し、
　前記第２動作後の第４動作として、前記選択画素回路と接続する前記第３制御線の印加電圧を前記第１ブースト電圧から所定の第２ブースト電圧に遷移させ、前記容量素子を介して前記画素電極の画素電圧に電圧変化を与え、
　前記第２動作と同時またはその後の第５動作として、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする第２ゲート電圧を印加し、
　前記第１制御電圧が、前記第４動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、
　前記第３乃至第５動作の終了後において、前記中間ノードに前記第３スイッチ素子を介して、前記第１制御電圧が印加されることを特徴とする請求項１に記載の液晶表示装置。
　前記第１制御線と前記第３制御線が同一の信号線として設けられ、
　前記第２ブースト電圧と前記第１制御電圧が同電圧であり、前記第２動作後に前記第３動作と前記第４動作が同一動作として同時に実行されることを特徴とする請求項２に記載の液晶表示装置。
　前記第１の書き込み動作後から所定のデータ保持期間経過後に開始する前記選択行に配置された前記画素回路の夫々に対する第２の書き込み動作時において、
　前記制御回路が、
　第６動作として、前記選択画素回路と接続する前記走査信号線に前記第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に第３ブースト電圧を印加し、
　前記第６動作後の第７動作として、前記選択画素回路と接続する前記走査信号線に前記第２走査電圧を印加し、
　前記第６動作後の第８動作として、前記選択画素回路と接続する前記第１制御線に所定の第２制御電圧を印加し、
　前記第７動作後の第９動作として、前記選択画素回路と接続する前記第３制御線の印加電圧を前記第３ブースト電圧から第４ブースト電圧に遷移させ、前記容量素子を介して前記画素電極の画素電圧に電圧変化を与え、
　前記第７動作と同時またはその後の第１０動作として、前記選択画素回路と接続する前記第２制御線に前記第２ゲート電圧を印加し、
　前記第２制御電圧が、前記第９動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、
　前記第８乃至第１０動作の終了後において、前記中間ノードに前記第３スイッチ素子を介して、前記第２制御電圧が印加されることを特徴とする請求項２または３に記載の液晶表示装置。
　前記第１制御線と前記第３制御線が同一の信号線として設けられ、
　前記第４ブースト電圧と前記第２制御電圧が同電圧であり、前記第７動作後に前記第８動作と前記第９動作が同一動作として同時に実行されることを特徴とする請求項４に記載の液晶表示装置。
　前記第３ブースト電圧と前記第２ブースト電圧が同電圧であり、前記第４ブースト電圧と前記第１ブースト電圧が同電圧であることを特徴とする請求項４または５に記載の液晶表示装置。
　各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第２の書き込み動作時において、
　第１組の前記選択画素回路に対して、少なくとも前記第６動作と前記第７動作と前記第９動作が順次実行され、
　第２組の前記選択画素回路に対して、少なくとも前記第６動作と前記第７動作と前記第９動作が順次実行された後、
　第１組及び第２組の前記選択画素回路に対して、前記第１０動作が同時に実行されることを特徴とする請求項４～６の何れか１項に記載の液晶表示装置。
　各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第１の書き込み動作時において、
　第１組の前記選択画素回路に対して、少なくとも前記第１動作と前記第２動作と前記第４動作が順次実行され、
　第２組の前記選択画素回路に対して、少なくとも前記第１動作と前記第２動作と前記第４動作が順次実行された後、
　第１組及び第２組の前記選択画素回路に対して、前記第５動作が同時に実行されることを特徴とする請求項２～７の何れか１項に記載の液晶表示装置。
　前記データ信号線、前記走査信号線、及び、前記第１乃至第３制御線に対する電圧印加を制御する制御回路を備え、
　前記第１制御線と前記第３制御線が個別の信号線として設けられ、
　各列１つずつ選択された前記画素回路からなる１組の選択画素回路の夫々に対する第１の書き込み動作時において、
　前記制御回路が、
　第１動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々導通状態とする第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を非導通状態とする第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の固定電圧を印加し、
　前記第１動作後の第２動作として、前記選択画素回路と接続する前記走査信号線に前記第１及び第２スイッチ素子の各第１及び第２端子間を夫々非導通状態とする第２走査電圧を印加し、
　前記第１動作後の第３動作として、前記選択画素回路と接続する前記第１制御線に所定の第１制御電圧を印加し、
　前記第２動作と同時またはその後の第４動作として、前記選択画素回路と接続する前記第２制御線に前記第３スイッチ素子の第１及び第２端子間を導通状態とする第２ゲート電圧を印加し、
　前記第１制御電圧が、前記第１動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、
　前記第３及び第４動作後において、前記中間ノードに前記第３スイッチ素子を介して、前記第１制御電圧が印加されることを特徴とする請求項１に記載の液晶表示装置。
　前記第１の書き込み動作後から所定のデータ保持期間経過後に開始する前記選択行に配置された前記画素回路の夫々に対する第２の書き込み動作時において、
　前記制御回路が、
　第５動作として、前記選択画素回路と接続する前記走査信号線に前記第１走査電圧を印加し、前記複数のデータ信号線の夫々に対応する前記画素回路に書き込む画素データに応じたソース電圧を印加し、前記選択画素回路と接続する前記第２制御線に前記第１ゲート電圧を印加し、前記選択画素回路と接続する前記第３制御線に所定の固定電圧を印加し、
　前記第５動作後の第６動作として、前記選択画素回路と接続する前記走査信号線に前記第２走査電圧を印加し、
　前記第５動作後、前記第６動作と同時またはその前または後の第７動作として、前記選択画素回路と接続する前記第１制御線に所定の第２制御電圧を印加し、
　前記第６動作と同時またはその後の第８動作として、前記選択画素回路と接続する前記第２制御線に前記第２ゲート電圧を印加し、
　前記第２制御電圧が、前記第５動作後における前記液晶印加電圧の極性に応じた前記データ保持電圧として設定され、
　前記第７及び第８動作後において、前記中間ノードに前記第３スイッチ素子を介して、前記第２制御電圧が印加されることを特徴とする請求項９に記載の液晶表示装置。
　各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第２の書き込み動作時において、
　第１組の前記選択画素回路に対して、前記第５動作と前記第６動作が順次実行され、
　第２組の前記選択画素回路に対して、前記第５動作と前記第６動作が順次実行された後に、
　第１組及び第２組の前記選択画素回路に対して、前記第７動作が同時に実行され、
　第１組及び第２組の前記選択画素回路に対して、前記第８動作が同時に実行されることを特徴とする請求項１０に記載の液晶表示装置。
　各列２つずつ選択された前記画素回路からなる２組の前記選択画素回路の夫々に対する前記第１の書き込み動作時において、
　第１組の前記選択画素回路に対して、前記第１動作と前記第２動作が順次実行され、
　第２組の前記選択画素回路に対して、前記第１動作と前記第２動作が順次実行された後に、
　第１組及び第２組の前記選択画素回路に対して、前記第３動作が同時に実行され、
　第１組及び第２組の前記選択画素回路に対して、前記第４動作が同時に実行されることを特徴とする請求項９～１１の何れか１項に記載の液晶表示装置。
　前記容量素子が、前記単位液晶表示素子の一部として構成され、前記第３制御線が前記対向電極と接続することを特徴とする請求項９～１２の何れか１項に記載の液晶表示装置。
　１組の前記選択画素回路が同一行に配置されていることを特徴とする請求項２～１３の何れか１項に記載の液晶表示装置。
　１組の前記選択画素回路の奇数番目の各列の前記画素回路が奇数または偶数番目の一方の同一行に、偶数番目の各列の前記画素回路が奇数または偶数番目の他方の同一行に配置されていることを特徴とする請求項２～１３の何れか１項に記載の液晶表示装置。
　前記第２制御線が、列方向に隣接する２つの前記画素回路間で共用されることを特徴とする請求項１～１５の何れか１項に記載の液晶表示装置。
　前記第１スイッチ素子と第２スイッチ素子は、夫々同じ導電型の薄膜トランジスタ素子を備えて構成され、
　前記第１スイッチ素子と第３スイッチ素子は、夫々互いに異なる導電型の薄膜トランジスタ素子を備えて構成され、
　各行において、前記走査信号線と前記第２制御線が同一の信号線として設けられ、
　前記第１走査電圧と第１ゲート電圧が同電圧で、前記第２走査電圧と第２ゲート電圧が同電圧であることを特徴とする請求項１～１６の何れか１項に記載の液晶表示装置。