JP2011257752A - 画素用の電荷蓄積回路、およびディスプレイ - Google Patents

Abstract

【課題】ボルテージフォロアを構成するために追加で設けなければならない部品の点数を削減すると共に、ボルテージフォロアが占める面積を低減する。
【解決手段】画素用の電荷蓄積回路は、電荷蓄積ノードを含む。電荷蓄積ノードを、データ電圧を供給するための第１の電圧入力部（９・ＳＬ）から選択的に絶縁するために、直列接続された第１のトランジスタ（８）および第２のトランジスタ（１０）が設けられている。この回路には、電荷蓄積ノード（１２）における電圧を、電荷蓄積回路内の別のノードにおいて再現するためのボルテージフォロア回路が設けられている。そのため、第２のトランジスタに印加されるドレイン−ソース電圧が、好ましくはゼロ、または、ほぼゼロまで低減され、これによって、第２のトランジスタを通るリーク電流を低減する。第１のトランジスタは、ボルテージフォロア回路の一部を形成する。
【選択図】図６

Description

本発明は、例えばアクティブマトリクスディスプレイやＤＲＡＭにおける使用に適した、低リーク電荷蓄積回路である。本発明はまた、本発明の１つまたは複数の電荷蓄積回路が組み込まれたディスプレイに関する。

図１は、典型的なアクティブマトリクスディスプレイを示す図である。このようなディスプレイは、Ｍ個のロウ（行）とＮ個のカラム（列）とに配置された画像素子（画素）のマトリクス２から構成されている。各画素ロウ（カラム）は、各ロウ（カラム）電極に接続されている。ここで、カラム電極は、データドライバ４のＮ個の出力部に接続されており、ロウ電極は、スキャンドライバ６のＭ個の出力部に接続されている。液晶ディスプレイ（ＬＣＤ）の典型的な画素の回路が、図２に示されている。この画素は、表示素子１４を備えている。表示素子１４は、共通のノード１２（以下では、「電荷蓄積ノード」または「蓄積ノード」とも呼ばれる）を介して、蓄積キャパシタ１６に並列接続されている。蓄積キャパシタ１６の他方の端子は、共通電極１８に接続されている。共通電極１８は、使用時には、キャパシタバイアス線として機能し得る。表示素子は、電荷蓄積ノード１２に電気的に接続された画素電極を備えていてよく（この場合、上記画素電極が、電荷蓄積ノード１２を構成し得る）、表示素子１４の他方の端子は、対向プレート電極２０に接続されている。電荷蓄積ノード１２はまた、トランジスタ１０のドレインに接続されている。トランジスタ１０のソースは、第１のトランジスタ８のドレインに接続されている。第１のトランジスタ８のソースは、共通のソース線９に接続されている。共通のソース線９は、データドライバ４からの出力部のうちの１つによって駆動される。直列接続された２つのトランジスタ８・１０のゲートは、共に、ゲート線１１に接続されている。ゲート線１１は、ロウの全ての画素に共通であり、スキャンドライバ６の各出力部に接続されている。

使用時には、各ロウの画素ディスプレイデータが、データドライバ４によって、ソース電極９に供給される。この供給は、スキャンドライバ６が、ゲート線１１に周期的に繰り返し供給するスキャンパルスと同期して行われる。従って、画素のロウは、全てのロウがリフレッシュされるまで１つずつリフレッシュされて、ディスプレイデータのフレームのリフレッシュが完了する。その後、このプロセスは、次のフレームのデータをリフレッシュするために繰り返される。

各画素のゲート線１１が、スキャンドライバ６からのスキャンパルスを受信すると、ソース電極９上の電圧は、蓄積キャパシタ１６と表示素子の画素電極とを、荷電させる。スキャンパルスが除去されると、トランジスタ８・１０は、次のフレームの間にリフレッシュされるまで、関連した表示素子１４の光学特性が表示素子１４に印加される蓄積電圧に相当するように、画素電極および蓄積キャパシタをソース電極９から絶縁する。（表示素子１４に印加される電圧は、蓄積キャパシタ１６に印加される電圧と必ずしも等しくなくてよい。なぜなら、表示素子１４の対向プレート電極２０、および、蓄積キャパシタ１６の第２のプレート１８は、互いに、異なる電位にあってよいからである。）
アクティブマトリクスディスプレイ内の画素電極への容量結合を用いることによって、データ信号電圧にオフセットを加えて、画素輝度の、完全なオフ状態から完全に透過した状態までの全範囲を生成するために必要な信号電圧の範囲を最少化すると共に、フレームごとに各画素領域における液晶層に印加される電圧の極性を交代させる電力効率化手段を提供する方法もよく知られている。容量結合による駆動方式が、ＥＰ第０３３６５７０Ａ１号（１９８９年１０月１１日）およびＵＳ特許第５２９６８４７号（１９９４年３月２２日、Matsushita）、並びにTsunashima et al, SID Digest’ 07, 1014〜1017頁に記載されている。この駆動方式では、まず、各画素のゲート線１１が、スキャンドライバ６からスキャンパルスを受信する周期の間において、信号データ電圧が、ソース電極９からトランジスタ８・１０を介して画素電極１２に供給され、これにより画素電極１２および蓄積キャパシタ１６をデータ信号の電圧に荷電する。そしてスキャンパルスが除去された後、蓄積キャパシタ１６の共通電極１８に印加された第２の電圧の画素電極１２への容量結合を介して、画素電極１２上のデータ電圧にオフセットが加えられる。

絶縁トランジスタ８・１０は、完璧ではない。トランジスタ８・１０では、図３に示されるように、ドレイン電流がわずかながらリークする。図３は、ＮＭＯＳトランジスタの典型的な伝達特性を示す図である。このトランジスタ内のリーク電流は、ドレインからソース（Ｖｄｓ）までの電位、および、ゲートからソース（Ｖｇｓ）までの電位に依存している。

リーク電流は、数式（１）によれば、プログラムされた画素電極電圧を時間Ｔにわたって低下させる。ここで、Ｖｐｉｘは画素電極電圧であり、Ｉｌｅａｋはリーク電流であり、Ｃｓは蓄積静電容量であり、Ｃｌｃは表示素子静電容量である。

リーク電流により画素電極電圧の低下が生じると、保持時間の間に、ディスプレイデータを書き換えて、画像の劣化を最少化することが必要になってくる。６０Ｈｚのフレームリフレッシュレートが典型的である。このようにディスプレイを絶えずリフレッシュすることは、著しい電力消費を招く。この電力消費を低減するための１つの方法は、フレームリフレッシュレートを低減することである。フレームレートの低減は、画素電極電圧の低下が抑制される場合のみ可能である。数式（１）を検討すると、蓄積キャパシタ１６の寸法を増大させるか、または、リーク電流を低減することによって、画素電極電圧の低下を抑制することが可能である。蓄積キャパシタ１６をより大きくすることは、画素面積を増大させ、各ロウをスキャンする間の画素電極荷電時間を増大させるため、望ましくない。従って、フレームリフレッシュレートを低減するための好ましい方法は、リーク電流を低減することである。

電界を誘発するリーク電流を低減するための１つの公知技術は、２つの直列トランジスタ８および１０を、３つまたはそれ以上の直列トランジスタに置き換えることである。当該公知技術は、各トランジスタのドレイン電圧をさらに低減するためのものである。しかしながら、ゲート電圧が共通であることは、リーク電流が直列トランジスタの数に対応しないことを意味している点に留意されたい。図４に示される別の公知技術は、直列接続されたトランジスタ８・１０の接合点において、さらなるホールドキャパシタ１５を用いることである。図４の技術では、フレームリフレッシュレートを低減するのに充分な程度には、リーク電流を低減できない。

米国特許第５２９６８４７号（１９９４年３月２２日、Matsushita） 欧州特許出願公開第０３３６５７０Ａ１号（１９８９年１０月１１日） 特開平５−１４２５７３号（１９９３年６月１１日） 米国特許第６０６４３６２号明細書（２０００年５月１６日） 米国特許第７５７３４５１号明細書（２００９年８月１１日）

Tsunashima et al, SID Digest’ 07, 1014〜1017頁, 2007

図５（ａ）は、日本特許出願公開第５−１４２５７３号（１９９３年６月１１日）に開示された、幾つかのフレームにわたる保持時間を増大させる別の技術を示す図である。この技術は、「ブートストラッピング」を含む。すなわち、ユニティゲイン電圧増幅器（緩衝増幅器）２２は、その入力部が、電荷蓄積ノード１２および画素電極に接続されており、その出力部が、トランジスタ８と１０との間の接合点に接続されている。換言すると、図５（ａ）の回路には、このユニティゲイン電圧増幅器２２によるフィードバック機能が提供されており、このため、画素電極電圧は、直列接続されたトランジスタ８と１０との間の接合点に生じる。この緩衝増幅器２２が、画素電極から電荷を引き出さない理想的なものであれば、トランジスタ１０のドレイン−ソース間の電圧がゼロボルトに低減されるので、画素電極からのリークをなくすことができる。図５（ｂ）に示される、開示された緩衝増幅器２２の回路の例には、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを結びつけたＣＭＯＳソースフォロア回路２４と、ＣＭＯＳ二段ソースフォロア回路２６と、演算増幅器２８を用いたボルテージフォロア回路とが含まれる。上記提案では、緩衝増幅器２２のすべての実現例おいて、少なくとも２つのトランジスタが追加され、かつ２つの電源線が設けられている。このため、これらの実現例では、画素回路の面積が増大する。また、このようにトランジスタを追加すると、ディスプレイの製造時の歩留まりが低下する。さらに、画素における能動素子形成区画の面積（Active Area）が増大すると、実現可能な最小の画素サイズが制限され、これにより、ディスプレイの最大解像度が制限される。ディスプレイが、透過形または反射透過形のディスプレイであるならば、画素における能動素子形成区画の面積の増大は、結果的に、バックライトから画素を通る光透過率を低減させ、ディスプレイの輝度を低減する。

ＵＳ特許第６０６４３６２号（２０００年５月１６日）および第７５７３４５１号（２００９年８月１１日）には、フィードバック緩衝増幅器を備える画素回路が開示されている。このフィードバック緩衝増幅器は、日本特許出願公開第５−１４２５７３号と同様に、蓄積ノードからのリークを低減することを目的としている。両開示における緩衝増幅器は、少なくとも２つのさらなるトランジスタから構成されている。

これら３つの従来の画素回路の各電力消費は、緩衝増幅器の電力消費によって左右され、緩衝増幅器の電力消費が、アクティブマトリクスディスプレイの全電力消費に大きく影響するものである。

〔トランジスタ特性〕
図３は、典型的なｎ型チャネルトランジスタの入力特性を示す図である。ゲート電圧が低い値から増大するにつれて、ドレイン電流は、最初に指数関数的に増大し、その後、横ばいになる（ドレイン電流がゲート電圧につれて増大する速度は、ゲート電圧が高い場合に低くなることを意味している）。ドレイン電流の指数関数的増加特性は、トランジスタの動作の閾値下の領域において現れる。この図はまた、ドレイン電流がドレイン電位に依存していることを示している。閾値下の領域では、ゲート電圧は、ドレイン電圧よりも、ドレイン電流に極めて大きく影響する。ゲート電圧が、例えば０．２５Ｖ変化すると、ドレイン電流は４０倍変化する。その一方で、ドレイン電流を同じだけ変化させるには、ドレイン電圧を８Ｖ変化させる必要がある。

〔発明の目的〕
本発明の目的は、従来技術の電荷蓄積回路の幾つかまたは全ての欠点を克服すること、および、特に、電力消費がより低い電荷蓄積回路を提供することにある。

本発明の第１の態様は、画素用の電荷蓄積回路を提供する。この回路は、電荷蓄積ノードと、該電荷蓄積ノードを、データ電圧を供給するための第１の電圧入力部から選択的に絶縁するための、直列接続された第１のトランジスタおよび第２のトランジスタと、該第２のトランジスタに印加されるドレイン−ソース電圧が低減されるように、電荷蓄積ノード（１２）における電圧を電荷蓄積回路内の別のノードにおいて再現するためのボルテージフォロア回路とを備えている。ここで、ボルテージフォロア回路は、第１のトランジスタを備えている。

本発明は、第１のトランジスタおよび第２のトランジスタを通るリーク電流を低減するために、ボルテージフォロアを用いている。第１のトランジスタおよび第２のトランジスタは、電圧保持モードにおいて、電荷蓄積ノードを電圧入力部から絶縁するための絶縁トランジスタである。ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現する。このため、第２のトランジスタに印加されるドレイン−ソース電圧は、低減される。第２のトランジスタに印加されるドレイン−ソース電圧は、好ましくは、ゼロまたはほぼゼロまで低減される（上記ドレイン−ソース電圧は、ボルテージフォロア回路が電荷蓄積ノードにおける電圧を別のノードにおいて正確に再現するならば、ゼロまで低減される）。第２のトランジスタに印加されるドレイン−ソース電圧のこの低減は、第２のトランジスタを通るリーク電流の低減を導く（および、基本的に、第２のトランジスタに印加されるドレイン−ソース電圧がゼロまで低減されるならば、第２のトランジスタを通るリーク電流はゼロまで低減され得る）。本発明によれば、絶縁トランジスタのうちの一方が、ボルテージフォロアの一部として用いられる。このため、ボルテージフォロアを構成するために追加で設けなければならない部品の点数が削減されると共に、ボルテージフォロアが占める面積が低減される。従って、本発明は、画素の面積をほとんど増大させない、または全く増大させないように、リーク電流を低減し、こうすることによって、必要とされるフレームリフレッシュレートを低減するものである。

本発明の、従来技術に対する利点は、次の点を含む。

・画素蓄積ノードからのリーク電流を最少化するために用いられるボルテージフォロアおよびフィードバックの機能性は、第１の絶縁トランジスタおよびさらに１つのトランジスタ、並びに電源線を再利用することによって実現される点。（その結果、画素における能動素子形成区画の面積の増大は、最小限に抑えられる。）
・電力消費がより少ない点。

・画素電極の電圧荷電時間に影響しない点。

リーク電流が減少することは、本発明の電荷蓄積回路が、より低いフレームリフレッシュレートを有することが可能であることを意味している。同様に、本発明の電荷蓄積回路が組み込まれたディスプレイも、より低いフレームリフレッシュレートを有することが可能である。

本発明の好ましい実施形態を、添付の図面を参照しながら、具体的な実施例を用いて、説明する。

図１は、典型的なアクティブマトリクス液晶ディスプレイを示す図である。 図２は、典型的な画素回路を示す図である。 図３は、ｎ型ＭＯＳトランジスタの典型的な伝達特性を示す図である。 図４は、従来の、蓄積ノードからのリーク電流を低減するための画素回路を示す図である。 図５は、従来の、蓄積ノードからのリーク電流を低減するための画素回路を示す図である。 図６は、第１の実施形態に係る画素回路を示す図である。 図７は、第１の実施形態の一変形例に係る、デュアルゲート絶縁トランジスタを備える画素回路を示す図である。 図８は、第２の実施形態に係る画素回路を示す図である。 図９は、第３の実施形態に係る画素回路を示す図である。 図１０は、第４の実施形態に係る画素回路を示す図である。

〔第１の実施形態〕
図６には、第１の実施形態が示されている。この第１の実施形態は、アクティブマトリクスディスプレイ用の画素回路から構成されている。この回路は、次の素子を含む。

・第１のトランジスタ８
・キャパシタＣｓ１６
・第２のトランジスタ１０
・第３のトランジスタ３０
画素に設けられた接続点は、次の通りである。

・同一のカラム内の画素間で共有されるソース線９。

・同一のロウ内の画素間で共有されるゲートアドレス線１１。

・同一のロウ若しくは同一のカラム内の画素間で共有され得る、または、画素マトリクス全体の間で共有され得るキャパシタバイアス線１８。

・同一のロウまたは同一のカラム内の画素間で共有され得る、または、画素マトリクス全体の間で共有され得る電源線３２。

また、液晶ディスプレイの場合の、電荷蓄積ノード１２と対向プレートノード２０との間の光学素子のインピーダンスを示す負荷素子Ｃｌｃ１４も示されている（アクティブマトリクスディスプレイの場合、対向プレートノード２０は、ディスプレイの全ての画素に共通であってよく、従って、共通電極を形成していてよい）。

この回路は、次のように接続されている。

ソース線９は、第１のトランジスタ８のソースに接続されている。第１のトランジスタ８のドレインは、第２のトランジスタ１０のソースに接続されている。ゲート線１１は、第１のトランジスタ８のゲートおよび第２のトランジスタ１０のゲートに接続されている。第２のトランジスタ１０のドレインは、蓄積ノード１２に接続されている。蓄積キャパシタＣｓ１６は、蓄積ノード１２とキャパシタバイアス線１８との間に接続されている。負荷素子Ｃｌｃ１４は、蓄積ノード１２と対向プレートノード２０との間に接続されている（このため、蓄積ノード１２は、画素電極を形成していると考えることも可能である）。蓄積ノード１２はまた、第３のトランジスタ３０のゲートに接続されている。第３のトランジスタ３０のドレインは、電源線３２に接続されており、第３のトランジスタ３０のソースは、第１のトランジスタと第２のトランジスタとの間の第１のノードに接続されている（本実施形態では、第１のノードは、第１のトランジスタ８のドレインおよび第２のトランジスタ１０のソースに接続されている）。

この回路の動作は、次のとおりである。

動作中は、この回路は、２つの機能を実行する。最初の機能は、蓄積ノード１２に電圧を書き込むことであり、その次の機能は、蓄積ノード１２に書き込まれた該電圧を保持することである。

電圧書き込みモードは、従来技術に記載されている標準的なアクティブマトリクスディスプレイの電圧書き込みモードと同じであり、例えば、図２の回路に関連して説明したような電圧書き込みモードと同じである。すなわち、各画素のゲート線１１がスキャンドライバ６からのスキャンパルスを受信すると、トランジスタ８・１０はオンにされ、ソース電極９を電荷蓄積ノード（画素電極）１２に電気的に接続させる。このため、ソース電極９上の電圧は、表示素子の画素電極および蓄積キャパシタ１６を荷電させる。スキャンパルスが除去されると、第１のトランジスタ８および第２のトランジスタ１０はオフにされ、画素電極および電荷蓄積ノード１２をソース電極９から絶縁する。このため、次のフレームの間にリフレッシュされるまで、関連する表示素子１４の光学特性は、表示素子１４に印加される電圧に対応する。従って、第１のトランジスタ８および第２のトランジスタ１０は、電圧入力部から（すなわちソース電極９から）電荷蓄積ノード１２を選択的に絶縁する。

必要に応じて、スキャンパルスが除去された後に、蓄積キャパシタ１６の第２のプレート１８に印加された第２の電圧の画素電極への容量結合を介して、画素電極上のデータ電圧に、オフセットを加えてもよい。本実施形態では、一旦、画素マトリクスの全てのロウが書き込まれると、電圧保持モードが動作可能になる。

電圧保持モードの間は、ソース線９は、スキャンドライバ６によって、第１のトランジスタ８を閾値下の領域にバイアスする電圧にプログラムされる。この電圧は、好ましくは、低レベルのゲート線１１の電圧と同一の電圧に設定されており、このため、第１のトランジスタは、ゼロボルトのゲート−ソース電圧（Ｖｇｓ）でバイアスされる。電源線３２は、使用時には、保持モードの間の（書き込み機能の間でも）最も高いデータ電圧よりも高い電圧レベルで保持される。これらのバイアス条件によって、第３のトランジスタ３０および第１のトランジスタ８は、入力部が、蓄積ノード１２に書き込まれるデータ電圧であり、出力部が、第２のトランジスタ１０のソースに接続されている、ボルテージフォロアを形成する。あるいは、第１のトランジスタ８のＶｇｓは、バイアス電流の最適化、つまり、電力消費の最適化が可能なように、非ゼロ値に設定されていてよい。（電圧Ｖｇｓがゼロから変動する量は、トランジスタのプロセス条件によって決定されるが、典型的には、ゼロから、最大数百ミリボルトの変動が可能である。）
ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現するので、第２のトランジスタ１０に印加されるドレイン−ソース電圧は低減され、好ましくは、ゼロまたはほぼゼロまで低減される。図６の回路では、ボルテージフォロアは、例えば、電荷蓄積ノードにおける電圧を、第１のトランジスタ８と第２のトランジスタ１０との間のノードにおいて再現する。結果として、第２のトランジスタ１０を通るリーク電流は低減される（第２のトランジスタ１０に印加されるドレイン−ソース電圧がゼロまで低減されるならば、このリーク電流は、ゼロまで低減されることになる）。

より詳細に言うと、ボルテージフォロアは、次のように機能する。

第１のトランジスタ８は、典型的には、０ＶのＶｇｓでバイアスされる。０ＶのＶｇｓは、バイアス電流を第１のオーダー（a first order）に設定する。これは、閾値下の領域にバイアスされたトランジスタのドレイン電流が、図３に示されるトランジスタのドレイン−ソース電圧（Ｖｄｓ）にわずかながらも依存しているからである。第２のトランジスタ１０を通るリーク電流が、バイアス電流よりも極めて少ないと仮定すると、第１のトランジスタ８によって設定されたバイアス電流も、第３のトランジスタ３０のチャネルを通過するはずである。第１のトランジスタ８および第３のトランジスタ３０が、寸法、閾値電圧、および移動度に関して適合していると仮定すると、第１のトランジスタ８および第３のトランジスタ３０の２つが、同一のバイアス条件（ＶｇｓおよびＶｄｓ）を有している場合、第３のトランジスタ３０は、第１のトランジスタ８と同じ電流を通す。これらのバイアス条件（ＶｇｓおよびＶｄｓ）は、画素電極電圧Ｖｐｉｘ（蓄積ノード１２における電圧）が、電源線３２の電圧とソース線９の電圧との間のちょうど半分である場合に成立する。この場合、第３のトランジスタ３０のＶｇｓはゼロボルトであり、従って、ボルテージフォロアの出力電圧は、その入力電圧と同一であり、結果的に、より良好なボルテージフォロアになる。従って、第２のトランジスタ１０のＶｄｓは、ゼロボルトまで低減され、蓄積ノード１２からの、電界を誘発させるリーク電流をゼロまで低減する。画素電極電圧が電源線３２の電圧とソース線９の電圧との中間電圧よりも高い場合、トランジスタ３０のＶｄｓは、減少する。Ｖｄｓが減少すると、第３のトランジスタ３０のゲート−ソース電圧は、第１のトランジスタ８に流入するバイアス電流を保持するために、０Ｖからわずかに増大することが求められる。画素電極電圧が上記中間電圧よりも低い場合、トランジスタ３０のＶｄｓは増大する。Ｖｄｓが増大すると、第３のトランジスタ３０のＶｇｓは、第１のトランジスタ８に流入するバイアス電流を保持するために、０Ｖよりも下にわずかに減少することが求められる。蓄積ノードの電圧範囲が典型的な５Ｖであり、中心が、電源線３２の電圧とソース線９のバイアス電圧との間の中間点におかれている場合、第３のトランジスタ３０のＶｇｓは、典型的には、＋１００ｍＶと−１００ｍＶとの間で変動する（第１のトランジスタ８上が、Ｖｇｓ＝ゼロである場合）。この範囲は、第１のトランジスタ８および第３のトランジスタ３０によって形成されたボルテージフォロアの最悪のエラーを示している（ここで、ボルテージフォロアの「エラー」とは、ボルテージフォロアへの入力電圧と、ボルテージフォロアからの出力電圧との差である）。

書き込み機能は、蓄積ノードのデータがアップデートを必要とする場合に、繰り返し行われる。

本実施形態の利点は、次の点を含む。

・電圧保持モードの間は、蓄積ノードからの、電界を誘発させるリーク電流を最少化するために、ボルテージフォロアが用いられる。ボルテージフォロアは、保持機能の間、第１の絶縁トランジスタをバイアス装置として再利用することによって、実行される。この画素回路は、より少ないトランジスタを有し、従って、従来技術の、リーク電流を低減するためにボルテージフォロアを用いる画素回路よりも、能動素子形成区画の面積を小さくすることができる。

本実施形態は、図７に示されるようなデュアルゲートトランジスタ１０ａ・１０ｂとして形成された第２のトランジスタ１０によっても実施可能であることは、当業者には明らかであろう。本形態は、単一のゲートトランジスタ１０の場合と比べて、蓄積ノードからのリーク電流をさらに低減する。第１のトランジスタ８のソースにおけるノードがバイアスされるため、デュアルゲートトランジスタ１０ａ・１０ｂは、図２に示される標準的な画素回路と同じ電界低減効果を有する。

〔第２の実施形態〕
図８には、第２の実施形態が示されている。本実施形態は、第１のトランジスタ８が、直列接続された２つのトランジスタ８ａ・８ｂに置き換えられていること、および、トランジスタ３０が直列接続された２つのトランジスタ３０ａ・３０ｂに置き換えられていることを除いて、第１の実施形態と同一である。トランジスタ８ａ・８ｂのゲートはゲート線１１に接続されており、トランジスタ３０ａ・３０ｂのゲートは蓄積ノード１２に接続されている。

この回路の動作は、第１の実施形態と同一である。ここでは、電圧保持モードにとって不可欠なボルテージフォロアは、４つのトランジスタ８ａ、８ｂ、３０ａ、および３０ｂによって形成されている。

このボルテージフォロアは次のように動作する。

トランジスタ８ａおよび３０ｂは、第１の実施形態におけるトランジスタ８および３０と同じ機能を有している。ボルテージフォロアは、トランジスタ８および３０のバイアス条件が同一である場合に、良好に機能する。第１の実施形態のように、トランジスタ８ａは、典型的なゼロボルトのＶｇｓで、閾値下の領域にバイアスされる。トランジスタ８ｂおよび３０ａの動作の役割は、トランジスタ８ａおよび３０ｂに、入力電圧と類似のバイアス条件を提供することである。この動作は、画素電極電圧が次の２つの状態である場合、すなわち、Ｖｐｉｘが、電源線の電圧に近い高い値の場合と、ソース線の電圧に近い低い値の場合とを検討することによって明らかになるだろう。

画素電極電圧Ｖｐｉｘが高い値の場合、
トランジスタ８ａは、バイアス電流を設定する。トランジスタ８ａにおける電圧は、Ｖｇｓ＝０Ｖ、Ｖｄｓ＝小さい、となる。

トランジスタ３０ａは、バイアス電流を通すはずである。トランジスタ３０ａにおける電圧は、Ｖｇｓ＝極めて小さい、Ｖｄｓ＝極めて小さい、となる。

トランジスタ３０ｂは、バイアス電流を通すはずである。トランジスタ３０ｂにおける電圧は、Ｖｇｓ＝小さい、Ｖｄｓ＝極めて小さい、となる。

トランジスタ８ｂは、バイアス電流を通すはずである。トランジスタ８ｂにおける電圧は、Ｖｇｓ＝小さい（負）、Ｖｄｓ＝大きい、となる。

この場合、トランジスタ８ｂは、大きなＶｄｓを吸収していたため、トランジスタ８ａおよび３０ｂは、きわめて類似のバイアス条件を有することになる。

画素電極電圧Ｖｐｉｘが低い値の場合、
トランジスタ８ａは、バイアス電流を設定する。トランジスタ８ａにおける電圧は、Ｖｇｓ＝０Ｖ，Ｖｄｓ＝小さい、となる。

トランジスタ３０ａは、バイアス電流を通すはずである。トランジスタ３０ａにおける電圧は、Ｖｇｓ＝極めて小さい（負）、Ｖｄｓ＝大きい、となる。

トランジスタ３０ｂは、バイアス電流を通すはずである。トランジスタ３０ｂにおける電圧は、Ｖｇｓ＝小さい、Ｖｄｓ＝極めて小さい、となる。

トランジスタ８ｂは、バイアス電流を通すはずである。トランジスタ８ｂにおける電圧は、Ｖｇｓ＝小さい（負）、Ｖｄｓ＝小さい、となる。

この場合、トランジスタ３０ａは、大きなＶｄｓを吸収していたため、トランジスタ８ａおよび３０ｂは、きわめて類似のバイアス条件を有することになる。

本実施形態の利点は、次の通りである。

・トランジスタ８ａおよび３０ｂが類似のバイアス条件で動作することを確保することによって、ボルテージフォロアのエラー（入力電圧と出力電圧との差）は、入力電圧の範囲全体にわたって最少化される。

〔第３の実施形態〕
図９には、第３の実施形態が示されている。本実施形態は、ゲート線１１が、２つの別々のゲート線１１ａおよび１１ｂに分かれていることを除いて、第１の実施形態と同一である。第１のゲート線１１ａは、第１のトランジスタ８のゲートに接続されており、第２のゲート線１１ｂは、第２のトランジスタ１０のゲートに接続されている。本実施形態の動作は、第１のゲート線１１ａおよび第２のゲート線１１ｂが別個に駆動されることを除いて、第１の実施形態と同一である。第１のゲート線１１ａおよび第２のゲート線１１ｂの駆動電圧は、典型的には同一である。しかし、第１のトランジスタ８のゲート上のバイアス電圧と、第２のトランジスタ１０のゲート上のスイッチング電圧とを別個に制御することが望ましい場合もあり得る。本実施形態の利点は、別々のゲート線１１ａ・１１ｂが、第１のゲート線１１ａ上のボルテージフォロアバイアス電圧、つまり、ボルテージフォロアのバイアス電流を別個に制御可能な点である。さらに、第２のゲート線１１ｂ上の電圧を調整して、トランジスタ１０が最小リーク点において動作することを確保することも可能である。従って、画素回路の電力消費および動作点は、本実施形態を用いて、最適化され得る。

〔第４の実施形態〕
図１０には、第４の実施形態が示されている。第４の実施形態は、さらに２つのトランジスタ３４・３６と、さらに１つのバイアス線１３が加えられている点を除いて、第１の実施形態と同一である。第５のトランジスタ３４のチャネルの極性は、画素回路内の残りのトランジスタの逆である。典型的には、トランジスタ３４はｐ型であり、画素回路内の残りのトランジスタはｎ型である。第４のトランジスタ３６のソースは、ソース線９に接続されている。第４のトランジスタ３６のドレインは、第１のトランジスタ８のソースに接続されている。第４のトランジスタ３６のゲートは、ゲート線１１に接続されている。第５のトランジスタ３４のソースは、（第３の電圧入力部を形成する）バイアス線１３に接続されており、第５のトランジスタ３４のドレインは、第１のトランジスタと第４のトランジスタ３６との間の第２のノード（本実施形態では、第２のノードは、第１のトランジスタ８のソースと、第４のトランジスタ３６のドレインとの間にある）に接続されており、第５のトランジスタ３４のゲートは、ゲート線１１に接続されている。

動作時には、この回路は、２つの機能を実行する。すなわち、蓄積ノード１２に電圧を書き込む機能と、蓄積ノード１２に書き込まれた電圧を保持する機能とである。

書き込み機能は、ゲート線１１がスキャンドライバ６からスキャンパルスを受信すると、トランジスタ３４がオフにされることを除いて、上述の実施形態と同一である。各ロウへの書き込み機能は、スキャンパルスがゲート線１１から除去されて、これら２つのトランジスタ１０・３６がオフにされると、完了する。このステップはまた、トランジスタ３４をオンにする。電圧保持モードは、各ロウが書き込まれたすぐ後に、ロウ単位で、１ロウずつ動作可能になる。オンにされたトランジスタ３４は、バイアス線１３の電圧を第１のトランジスタ８のソースに通す。第１の実施形態と同様に、第１のトランジスタ８および３０は、ボルテージフォロアを形成する。ここで、第１のトランジスタ８は、典型的な０ＶのＶｇｓで、閾値下の領域にバイアスされる。

本実施形態の利点は、一旦、画素が書き込まれると、電圧保持モードは、バイアス線１３を用いてボルテージフォロアをバイアスすることによって、すぐにアクティブにされ得ることにある。ソース線９を、アクティブマトリクスディスプレイの他のロウの画素に書き込むために、引き続き用いることが可能である。従って、ソース線の電圧が変動することによる画素電極電圧の低下は、回避される。（本実施形態における画素面積は、これらのさらなる電源線およびトランジスタ、すなわちバイアス線１３、トランジスタ３４・３６が必要であることから、他の実施形態よりも大きくなる傾向にある。）
本実施形態は、ｎ型トランジスタとして形成されたトランジスタ３４を用いて実施してもよいことは、当業者には明らかであろう。この場合、スイッチトランジスタ３４を制御するために、別のゲート線が必要とされる。スイッチトランジスタ３４を制御するための別のゲート線を設ける場合、このゲート線は、ゲート線１１に印加された電圧信号に相補的な電圧信号によって駆動される。

上述の実施形態は、当該実施形態において記載されたトランジスタの型に相補的な型のトランジスタを用いて実施してもよいことは、当業者には明らかであろう。相補的な信号線および電力線を用いる必要がある。すなわち、アクティブな高電圧の代わりに、アクティブな低電圧が印加される（逆の場合も当てはまる）。

本発明の回路は、例えば図１のＡＭＬＣＤといったアクティブマトリクスＬＣＤにおいて、用いてもよい。例えば、ＡＭＬＣＤの各画素は、本発明の回路を有していてよい。

上述のどの実施形態も、アクティブマトリクスＬＣＤに限定されるものではないことは、当業者には明らかであろう。これらの実施形態は、他の、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、微小電気機械（ＭＥＭ）ディスプレイ、およびエレクトロウェッティングディスプレイといったアクティブマトリクスディスプレイ技術に適用可能である。これらの実施形態は、電圧データを格納するために用いられる、単一の回路として、若しくは、アレイの一部として、または、マトリクスの一部として、適用可能である。この種の適用の１つの例は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。

上述の実施形態の特徴は、互いに組み合わせ可能であることは、当業者には明らかであろう。例えば、第２のトランジスタ１０は、図７では、デュアルゲートトランジスタによって実施されていると記載されているが、この特徴を、必要に応じて、他の実施形態、例えば図８〜１０の実施形態において提供することも可能である。他の例として、図９に示されるように、第１のトランジスタ８のゲートおよび第２のトランジスタ１０のゲートを別個に制御するという特徴を、必要に応じて、他の実施形態、例えば図８・１０の実施形態において提供することも可能である。

本発明の第１の態様は、画素用の電荷蓄積回路を提供する。この回路は、電荷蓄積ノードと、該電荷蓄積ノードを、データ電圧を供給するための第１の電圧入力部から選択的に絶縁するための、直列接続された第１のトランジスタおよび第２のトランジスタと、該第２のトランジスタに印加されるドレイン−ソース電圧が低減されるように、電荷蓄積ノード（１２）における電圧を電荷蓄積回路内の別のノードにおいて再現するためのボルテージフォロア回路とを備えている。ここで、ボルテージフォロア回路は、第１のトランジスタを備えている。

本発明は、第１のトランジスタおよび第２のトランジスタを通るリーク電流を低減するために、ボルテージフォロアを用いている。第１のトランジスタおよび第２のトランジスタは、電圧保持モードにおいて、電荷蓄積ノードを電圧入力部から絶縁するための絶縁トランジスタである。ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現する。このため、第２のトランジスタに印加されるドレイン−ソース電圧は、低減される。第２のトランジスタに印加されるドレイン−ソース電圧は、好ましくは、ゼロまたはほぼゼロまで低減される（上記ドレイン−ソース電圧は、ボルテージフォロア回路が電荷蓄積ノードにおける電圧を別のノードにおいて正確に再現するならば、ゼロまで低減される）。第２のトランジスタに印加されるドレイン−ソース電圧のこの低減は、第２のトランジスタを通るリーク電流の低減を導く（および、基本的に、第２のトランジスタに印加されるドレイン−ソース電圧がゼロまで低減されるならば、第２のトランジスタを通るリーク電流はゼロまで低減され得る）。本発明によれば、絶縁トランジスタのうちの一方が、ボルテージフォロアの一部として用いられる。このため、ボルテージフォロアを構成するために追加で設けなければならない部品の点数が削減されると共に、ボルテージフォロアが占める面積が低減される。従って、本発明は、画素の面積をほとんど増大させない、または全く増大させないように、リーク電流を低減し、こうすることによって、必要とされるフレームリフレッシュレートを低減するものである。

第１のトランジスタおよび第２のトランジスタは、第１の電圧入力部と電荷蓄積ノードとの間に直列接続されていてよい。第２のトランジスタは、第１のトランジスタと電荷蓄積ノードとの間に接続されている。本実施形態では、ボルテージフォロアは、電荷蓄積ノードにおける電圧を、第１のトランジスタと第２のトランジスタとの間のノードにおいて、可能な限り厳密に再現する。

この回路はさらに、第３のトランジスタを備えていてよい。第３のトランジスタは、（ｉ）第２の電圧入力部と、（ｉｉ）第１のトランジスタと第２のトランジスタとの間の第１のノードと、の間に接続されており、第３のトランジスタのゲートは、電荷蓄積ノードに接続されている。ボルテージフォロア回路は、第１のトランジスタおよび第３のトランジスタを含み、使用時には、電荷蓄積ノード（１２）における電圧を、第１のノードにおいて再現する。

第１のトランジスタのソースは、第１の電圧入力部に接続されていてよく、第３のトランジスタのドレインは、第２の電圧入力部に接続され、第３のトランジスタのソースは、第１のノードに接続されている。

第１のトランジスタおよび第３のトランジスタは、互いにほぼ適合されていてよい。２つのトランジスタが互いに「適合されている」という表現は、当該２つのトランジスタが、寸法（トランジスタの幅および長さ）、閾値電圧、および移動度のうちの少なくとも１つ、および、好ましくは全てにおいて、適合している（通常の製造公差の範囲内において）ことを意味する。

この回路は、電圧保持モードにおいて、第１のトランジスタに印加されたゲート−ソースバイアス電圧が、第３のトランジスタに印加されたゲート−ソースバイアス電圧と等しい、または、ほぼ等しいように構成されていてよい。第１のトランジスタに印加されたゲート−ソースバイアス電圧が、第３のトランジスタに印加されたゲート−ソースバイアス電圧と等しいならば、第１のトランジスタおよび第３のトランジスタは、（第１のトランジスタおよび第３のトランジスタのトランジスタが互いに適合していると仮定すると）同一の電流を通す。これは、結果的に、第２のトランジスタを通るリーク電流をゼロにする。

この回路は、電圧保持モードにおいて、第１のトランジスタにゲート−ソースバイアス電圧を印加するように構成されていてよい。ゲート−ソースバイアス電圧は、第１のトランジスタを、動作の閾値下の領域、例えば図３を参照して説明した閾値下の領域にバイアスする。

この回路は、電圧保持モードにおいて、第１のトランジスタに、ゼロ、または、ほぼゼロであるゲート−ソースバイアス電圧を印加するように構成されていてよい。これによって、電荷蓄積回路の電力消費を低減する。

使用時には、第２の電圧入力部は、使用時に第１の電圧入力部によって供給される最も高いデータ電圧よりも大きな電圧を供給することが可能である。

第２のトランジスタは、デュアルゲートトランジスタであってよい。

第１のトランジスタおよび第３のトランジスタは、それぞれ、２つの直列接続されたトランジスタを含んでいてよい。

この回路は、第１の電圧入力部と第１のトランジスタとの間に直列接続された第４のトランジスタ、および、（ｉ）第３の電圧入力部と、（ｉｉ）第１のトランジスタと第４のトランジスタとの間の第２のノードと、の間に接続された第５のトランジスタをさらに備えていてよい。この回路は、電圧保持モードにおいて、第５のトランジスタがオンであり、これによって、第２のノードが第３の電圧入力部に接続されるように、動作可能であり得る。本実施形態では、電圧保持モードは、電荷蓄積ノードに電圧が書き込まれるとすぐに、動作可能になり得る。電圧保持モードは、第３の電圧入力部を用いて第１のトランジスタをバイアスすることによって動作可能になり得る。

この回路は、電圧保持モードにおいて、第４のトランジスタがオフであるように動作可能であり、電圧書き込みモードにおいて、第４のトランジスタがオンであると共に第５のトランジスタがオフであるように、動作可能であってよい。

第４のトランジスタは、第５のトランジスタの逆の導電型であってよく、第４のトランジスタのゲートは、第５のトランジスタのゲートに接続されていてよい。これは、第５のトランジスタがオフである場合に、第４のトランジスタがオンであること（逆の場合も当てはまる）を確保する有効な方法である。あるいは、第４のトランジスタは、第５のトランジスタと同じ導電型であってよく、ここで、第４のトランジスタのゲートおよび第５のトランジスタのゲートは、相補型のゲート信号によって制御される。

第４のトランジスタのゲートは、第１のトランジスタのゲートに接続されていてよい。

この回路は、第１のトランジスタのゲートに接続された第１のゲート線と、第２のトランジスタのゲートに接続された第２のゲート線とを備えていてよい。これによって、ボルテージフォロアバイアス電圧を個別に制御することが可能になる。あるいは、第２のトランジスタのゲートは、第１のトランジスタのゲートに接続されていてよい。

この回路は、電荷蓄積ノードに接続された蓄積キャパシタを備えていてよい。これは、電荷蓄積ノードに接続された表示素子を備えていてよい。表示素子は、液晶表示素子であってよい。

各トランジスタは、ＭＯＳＦＥＴであってよい。
本発明の第２の態様は、第１の態様の電荷蓄積回路を含むディスプレイを提供する。低フレームリフレッシュレートの利点は、本発明の電荷蓄積回路を用いたディスプレイにも当てはまる。

このディスプレイは、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）であってよい。

ＡＭＬＣＤは、画素のマトリクスを有していてよく、各画素は、第１の態様の電荷蓄積回路を有していてよい。

ＡＭＬＣＤは、画素のロウに電圧を書き込むための電圧書き込みモードを有するように構成されていてよい。ＡＭＬＣＤの全ての画素ロウに電圧が書き込まれた後には、ＡＭＬＣＤの電荷蓄積回路は、電圧保持モードに切替わる。

あるいは、各電荷蓄積回路が、第４のトランジスタおよび第５のトランジスタを有する電荷蓄積回路であるならば、ＡＭＬＣＤは、画素の行ごとに、当該行に書き込むための電圧書き込みモードと、電圧保持モードとを有するように構成されていてよい。

本発明は、アクティブマトリクスディスプレイの画素の内部における使用に適した低リーク電荷蓄積回路である。

この回路は、少なくとも３つのＭＯＳトランジスタから構成される。最初の２つのトランジスタのチャネルは、直列接続されている。第１のトランジスタのソースは、入力線に接続されており、第２のトランジスタのドレインは、蓄積ノードを形成する蓄積キャパシタに接続されている。蓄積ノードは、第３のトランジスタのゲートに接続されており、第３のトランジスタは、電源線に接続されたドレイン、および、直列接続された第１のトランジスタと第２のトランジスタとの接合点に接続されたソースを有している。

第１のトランジスタのゲートおよび第２のトランジスタのゲートにスキャンパルスを印加することによって、蓄積ノードに画素データが書き込まれる。スキャンパルスが除去されると、ボルテージフォロアを用いて、画素電極電圧のコピーを生成し、コピーした画素電極電圧を、第２のトランジスタのソースに印加して、第２のトランジスタのソース−ドレイン電界を最少化することによって、画素電極電圧は、蓄積ノード上で保持される。ボルテージフォロアは、第３のトランジスタおよび第１のトランジスタによって形成される。蓄積ノードは、ボルテージフォロアの入力部を形成し、出力部は、第２のトランジスタのソースに接続される。ボルテージフォロアのバイアス電流は、第１のトランジスタのゲート電圧およびソース電圧によって設定される。

第１のトランジスタは、２つの役割を果たしている。データ書き込みモードの間、第１のトランジスタは、絶縁スイッチとして機能し、データ保持モードの間、第１のトランジスタは、ボルテージフォロアをバイアスするために用いられる。

ある好ましい実施形態について本発明を示し、説明してきたが、本明細書を読んで理解すれば、他の当業者ならその均等物および変形に想到するであろうことは明らかである。本発明は、そのような均等物および変形の全てを含み、以下の請求項の範囲によってのみ限定される。

本発明は、産業的に利用可能である。本発明の低リーク電荷蓄積回路は、例えば、アクティブマトリクスディスプレイまたはＤＲＡＭにおける使用に適している。

Claims (27)

1. 画素用の電荷蓄積回路であって、
   電荷蓄積ノードと、
   上記電荷蓄積ノードを、データ電圧を供給するための第１の電圧入力部から、選択的に絶縁するための、直列接続された第１のトランジスタおよび第２のトランジスタと、
   上記電荷蓄積ノードにおける電圧を、上記電荷蓄積回路内の別のノードにおいて再現し、これによって、上記第２のトランジスタに印加されるドレイン−ソース電圧を低減するボルテージフォロア回路とを備え、
   上記第１のトランジスタは、上記ボルテージフォロア回路の一部である、電荷蓄積回路。
2. 上記第１のトランジスタおよび上記第２のトランジスタは、上記第１の電圧入力部と上記電荷蓄積ノードとの間に直列接続されており、上記第２のトランジスタは、上記第１のトランジスタと上記電荷蓄積ノードとの間に接続されている、請求項１に記載の電荷蓄積回路。
3. 第３のトランジスタをさらに備え、上記第３のトランジスタは、（ｉ）第２の電圧入力部と、（ｉｉ）上記第１のトランジスタと上記第２のトランジスタとの間の第１のノードと、の間に接続されており、上記第３のトランジスタのゲートは、上記電荷蓄積ノードに接続されており、上記ボルテージフォロア回路は、上記第１のトランジスタおよび上記第３のトランジスタを含み、使用時には、上記電荷蓄積ノードにおける電圧を、上記第１のノードにおいて再現する、請求項１または２に記載の電荷蓄積回路。
4. 上記第１のトランジスタのソースは、上記第１の電圧入力部に接続されており、上記第３のトランジスタのドレインは、上記第２の電圧入力部に接続されており、上記第３のトランジスタのソースは、上記第１のノードに接続されている、請求項３に記載の電荷蓄積回路。
5. 上記第１のトランジスタおよび上記第３のトランジスタは、互いにほぼ適合されている、請求項３または４に記載の電荷蓄積回路。
6. 電圧保持モードにおいて、上記第１のトランジスタに印加されたゲート−ソースバイアス電圧が、上記第３のトランジスタに印加されたゲート−ソースバイアス電圧と等しい、または、ほぼ等しいように構成された、請求項５に記載の電荷蓄積回路。
7. 電圧保持モードにおいて、上記第１のトランジスタに、ゲート−ソースバイアス電圧を印加するように構成されており、上記ゲート−ソースバイアス電圧は、上記第１のトランジスタを、動作の閾値下の領域にバイアスする、請求項１から６のいずれか１項に記載の電荷蓄積回路。
8. 電圧保持モードにおいて、上記第１のトランジスタに、ゼロ、または、ほぼゼロであるゲート−ソースバイアス電圧を印加するように構成された、請求項１から７のいずれか１項に記載の電荷蓄積回路。
9. 使用時には、上記第２の電圧入力部は、使用時に上記第１の電圧入力部によって供給される最も高いデータ電圧よりも大きい電圧を供給する、請求項３から６のいずれか１項、または、請求項３から６のいずれか１項に従属するときの請求項７または８に記載の電荷蓄積回路。
10. 上記第２のトランジスタはデュアルゲートトランジスタである、請求項１から９のいずれか１項に記載の電荷蓄積回路。
11. 上記第１のトランジスタおよび上記第３のトランジスタは、それぞれ、直列接続された２つのトランジスタを含む、請求項３から６、および９のいずれか１項、または、請求項３から６のいずれか１項に従属するときの請求項７、８、または、請求項３から６および請求項９のいずれか１項に従属するときの請求項１０に記載の電荷蓄積回路。
12. 上記第１の電圧入力部と上記第１のトランジスタとの間に直列接続された第４のトランジスタ、および
    （ｉ）第３の電圧入力部と、（ｉｉ）上記第１のトランジスタと上記第４のトランジスタとの間の第２のノードと、の間に接続された第５のトランジスタをさらに備える電荷蓄積回路であって、
    電圧保持モードにおいて、上記第５のトランジスタはオンであり、これによって、上記第２のノードが上記第３の電圧入力部に接続されるように、動作可能である、請求項１から１０のいずれか１項に記載の電荷蓄積回路。
13. 上記電圧保持モードにおいて、上記第４のトランジスタがオフであるように動作可能である、請求項１２に記載の電荷蓄積回路。
14. 電圧書き込みモードにおいて、上記第４のトランジスタがオンであり、上記第５のトランジスタがオフであるように動作可能である、請求項１２または１３に記載の電荷蓄積回路。
15. 上記第４のトランジスタは、上記第５のトランジスタの逆の導電型であり、上記第４のトランジスタのゲートは、上記第５のトランジスタのゲートに接続されている、請求項１２、１３、または１４に記載の電荷蓄積回路。
16. 上記第４のトランジスタのゲートは、上記第１のトランジスタのゲートに接続されている、請求項１２から１５のいずれか１項に記載の電荷蓄積回路。
17. 上記第１のトランジスタのゲートに接続された第１のゲート線と、上記第２のトランジスタのゲートに接続された第２のゲート線とを備える、請求項１から１６のいずれか１項に記載の電荷蓄積回路。
18. 上記第２のトランジスタのゲートは、上記第１のトランジスタのゲートに接続されている、請求項１から１６のいずれか１項に記載の電荷蓄積回路。
19. 上記電荷蓄積ノードに接続された蓄積キャパシタを含む、請求項１から１８のいずれか１項に記載の電荷蓄積回路。
20. 上記電荷蓄積ノードに接続された表示素子を含む、請求項１から１９のいずれか１項に記載の電荷蓄積回路。
21. 上記表示素子は液晶表示素子である、請求項２０に記載の電荷蓄積回路。
22. 各上記トランジスタはＭＯＳＦＥＴである、請求項１から２１のいずれか１項に記載の電荷蓄積回路。
23. 請求項１から２２のいずれか１項に記載の電荷蓄積回路を含む、ディスプレイ。
24. アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）である、請求項２３に記載のディスプレイ。
25. 画素のマトリクスと、複数の電荷蓄積回路とを備え、
    各画素は、上記複数の電荷蓄積回路のうちの一の電荷蓄積回路を備える、請求項２４に記載のＡＭＬＣＤ。
26. 画素の行に電圧を書き込むための電圧書き込みモードを有するように構成されている、請求項２４または２５に記載のＡＭＬＣＤ。
27. 画素のマトリクスと、
    複数の電荷蓄積回路を備えるＡＭＬＣＤであって、
    上記電荷蓄積回路の各々は、請求項１２に記載の電荷蓄積回路であり、
    各画素は、上記複数の電荷蓄積回路のうちの一の電荷蓄積回路を備えており、
    さらに、各画素の行について、当該行に書き込むための電圧書き込みモードと、電圧保持モードと、を有するように構成されているＡＭＬＣＤ。

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