JP5301673B2 - 液晶表示装置およびその駆動方法 - Google Patents

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Description

本発明は、メモリ型の液晶表示装置に関する。
液晶表示装置では、一般に、画素ごとに設けられた薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称す）におけるゲート−ドレイン間の寄生容量に起因する画素電位の電位変動により、フリッカが発生するという問題がある。
図１６は、液晶表示装置における１画素の等価回路を示している。この図に示すように、ソースライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４と共通電極（対向電極）１９との間には、液晶を介して液晶容量Ｃｌｃが形成されている。
ＣＳライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。各ＣＳライン１５と、それぞれ各行に配置された画素電極１４との間には、保持容量Ｃｃｓ（「補助容量」ともいう）が形成されている。
上記の構成において、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引き込み容量（寄生容量）Ｃｇｄが必然的に形成されるため、寄生容量Ｃｇｄに起因して、画素電極に書き込まれた電位が変動する。図１７は、画素電極１４の電位（画素電位）の変化の様子を示すタイミングチャートである。なお、図１７の動作は、ＴＦＴ１３をオンしてソースライン１１から画素電極１４にデータ信号電位を供給した後ＴＦＴ１３をオフして、次にＴＦＴ１３をオンするまで、供給したデータ信号電位を保持する様子を表している。
ここで、ゲートオン電圧をＶｇｈ、ゲートオフ電圧をＶｇｌ、これらの差（Ｖｇｈ−Ｖｇｌ）を△Ｖｇ、ソース電極ｓとドレイン電極ｄとの間の寄生容量をＣｓｄとすると、変動電位（引き込み電圧）ΔＶｐｉｘは次式で表される。
△Ｖｐｉｘ＝Ｃｇｄ・△Ｖｇ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（１）
上記引き込み電圧ΔＶｐｉｘにより生じるフリッカを低減する方法として、共通電極電位（対向電位）Ｖｃｏｍを、ΔＶｐｉｘに応じて設定（シフト）する方法がある。図１７は、対向電位Ｖｃｏｍを、ΔＶｐｉｘに応じてシフトした状態を示している。具体的には、対向電位Ｖｃｏｍは、ΔＶｐｉｘを考慮して、正極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差と、負極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差とが等しくなるように設定される。この対向電位Ｖｃｏｍを最適対向電位Ｖｃｏｍという。
これにより、正極性駆動時と負極性駆動時とで同輝度の表示を行うことができるため、フリッカを低減することができる。
日本国公開特許公報「特開２００２−２２９５３２号公報（２００２年８月１６日公開）」
しかしながら、上記従来の方法では、白表示に相当する電位を書き込む場合と、黒表示に相当する電位を書き込む場合とでは、最適対向電位Ｖｃｏｍが一致せず、所定の階調においてフリッカが発生するという問題がある。ここで、白表示時と黒表示時とで最適対向電位Ｖｃｏｍがずれる原因について、図１８を用いて以下に説明する。図１８は、最適対向電位Ｖｃｏｍがずれた様子を示すタイミングチャートである。
一般に、液晶容量Ｃｌｃの容量値は、液晶がオンしている場合とオフしている場合とで異なる。以下では、ノーマリーブラックの場合を例に挙げる。この場合、液晶がオンしているときは白表示となり、液晶がオフしているときは黒表示となる。
液晶がオンしているときの、液晶容量をＣｌｃ_ｏｎ、引き込み電圧をΔＶｐｉｘ_ｏｎとし、液晶がオフしているときの、液晶容量をＣｌｃ_ｏｆｆ、引き込み電圧をΔＶｐｉｘ_ｏｆｆとすると、ΔＶｐｉｘ_ｏｎおよびΔＶｐｉｘ_ｏｆｆは、以下の式で表される。
△Ｖｐｉｘ_ｏｎ＝Ｃｇｄ・ΔＶｇ／（Ｃｌｃ_ｏｎ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（２）
△Ｖｐｉｘ_ｏｆｆ＝Ｃｇｄ・ΔＶｇ／（Ｃｌｃ_ｏｆｆ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（３）
式（２）および（３）から、液晶容量Ｃｌｃが異なると、引き込み電圧△Ｖｐｉｘも異なることが分かる。そして、最適対向電位Ｖｃｏｍは、上述のように引き込み電圧△Ｖｐｉｘに応じて設定されるため、電圧印加時と電圧非印加時とで引き込み電圧△Ｖｐｉｘがずれることにより、最適対向電位Ｖｃｏｍもずれることになる。
一般に、液晶がオンしているときの液晶容量Ｃｌｃ_ｏｎは、液晶がオフしているときの液晶容量Ｃｌｃ_ｏｆｆよりも大きい（Ｃｌｃ_ｏｎ＞Ｃｌｃ_ｏｆｆ）ため、△Ｖｐｉｘ_ｏｎ＜△Ｖｐｉｘ_ｏｆｆとなる。よって、液晶オン時の最適対向電位をＶｃｏｍ_ｏｎ、液晶オフ時の最適対向電位をＶｃｏｍ_ｏｆｆとすると、Ｖｃｏｍ_ｏｎ＞Ｖｃｏｍ_ｏｆｆとなる。
具体例を挙げると、液晶容量Ｃｌｃ_ｏｎ＝１００ｆＦ、液晶容量Ｃｌｃ_ｏｆｆ＝５０ｆＦ、補助容量Ｃｃｓ＝２００ｆＦ、ゲート−ドレイン間の寄生容量Ｃｇｄ＝１０ｆＦ、ソース−ドレイン間の寄生容量Ｃｓｄ＝１０ｆＦ、ΔＶｇ＝１５Ｖとすると、式（２）および（３）より、
△Ｖｐｉｘ_ｏｎ＝０．４６９Ｖ
△Ｖｐｉｘ_ｏｆｆ＝０．５５６Ｖ
となる。
上記の結果より、引き込み電圧の差が約０．１Ｖであることが分かる。そのため、例えば、最適対向電位Ｖｃｏｍを、中間調表示を基準に設定した場合、すなわち、センター電位（（Ｖｇｈ＋Ｖｇｌ）／２）に対してロー（Ｌｏｗ）側に０．５Ｖシフトさせた値に設定した場合、白表示では−０．０３１Ｖずれる一方、黒表示では＋０．０５６Ｖずれてしまう。この場合、画素電位がセンター電位から離れるほど（白書き込みの画素電位が大きくなるほど、または、黒書き込みの画素電位が小さくなるほど）、最適対向電位Ｖｃｏｍのずれが大きくなる。また、最適対向電位Ｖｃｏｍを、白階調表示を基準に設定した場合、すなわち、センター電位に対してロー側に０．４６９Ｖシフトさせた値に設定した場合、黒表示では０．１Ｖずれてしまう。この場合、画素電位がセンター電位から離れるほど（黒書き込みの画素電位が小さくなるほど）、最適対向電位Ｖｃｏｍのずれが大きくなる。
このように、液晶がオンしているときとオフしているときとでは、液晶容量Ｃｌｃの容量値が異なるため、最適対向電位Ｖｃｏｍを一致させることができず、これにより、所定の階調でフリッカが視認され易くなる。
上記の問題は、特に、画素メモリを備えた液晶表示装置（メモリ型の液晶表示装置）（例えば、特許文献１）において顕著となる。メモリ型の液晶表示装置では、一旦、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行って表示（メモリ動作モード）を行う。多色（多階調）表示を行う通常動作（通常動作モード、多色表示モード）においては、データ信号線を通して画素に１フレームごとに新しい画像データに書き換える一方、メモリ動作モードにおいては、メモリ回路（画素メモリ）に保持した画像データを用いることから、リフレッシュ動作を行う間はデータ信号線に書き換え用の画像データを供給する必要がない。
従って、メモリ動作モードにおいては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることが可能であるので消費電力を削減することが可能であるし、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。そのため、当該メモリ動作モードは、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示によく用いられる。
このようなメモリ型の液晶表示装置では、２値の駆動を行っているため、上記のとおり最適対向電位Ｖｃｏｍが、白表示時と黒表示時とで一致せず、フリッカによる表示品位の低下が顕著となる。
本発明では、上記問題点に鑑み、メモリ型の液晶表示装置において、フリッカを低減することにより表示品位を向上させうる構成を提案する。
本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
上記データ保持期間では、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする。
上記構成によれば、データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記データ転送線を非アクティブにしながら、上記走査信号線を一旦アクティブにした後に上記リフレッシュ線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。さらに、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことにより、トランジスタの寄生容量等に起因して低下した画素電極の電位（画素電位）を、もとの電位に戻すことができる。そのため、対向電極の電位Ｖｃｏｍを調整することなく、最適対向電位（センター電位）を設定することができる。また、データ信号電位の値（例えば、黒表示に対応する電位および白表示に対応する電位）に関わらず、最適対向電位を共通に設定することができる。よって、フリッカを低減することができるため、表示品位を向上させることができる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量に起因する上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量と、上記データ保持期間における上記データ信号線に供給されるデータ信号電位の変動とに起因する上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する構成とすることもできる。
本液晶表示装置では、上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与える構成とすることもできる。
本液晶表示装置では、上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行う構成とすることもできる。
本液晶表示装置では、上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替える構成とすることもできる。
本液晶表示装置では、上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
本発明の液晶表示装置の駆動方法は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、
上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与えるとともに、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにし、かつ、
上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする。
上記構成によれば、上記液晶表示装置と同様に効果を得ることができる。
以上のように、本発明の液晶表示装置および液晶表示装置の駆動方法では、データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
上記データ保持期間では、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻す構成である。
これにより、メモリ型の液晶表示装置において、フリッカを低減することができるため、表示品位を向上させることができる。
本実施の形態に係る液晶表示装置の構成を示すブロック図である。 本液晶表示装置における画素メモリの構成を示すブロック図である。 図２の画素メモリの動作を示す図であり、（ａ）ないし（ｈ）は、各動作を示している。 本液晶表示装置における画素メモリの構成を示す回路図である。 図４の画素メモリにおいて、実施例１の動作を説明するためのタイミングチャートである。 図５の動作における他の動作を示すタイミングチャートである。 図４の画素メモリにおいて、最適対向電位Ｖｃｏｍのずれが生じた場合の様子を示すタイミングチャートである。 図４の画素メモリにおいて、実施例１の画素に対応する動作を示すタイミングチャートである。 本発明の思想を説明するためのタイミングチャートである。 図４の画素メモリにおいて、実施例２の動作を説明するためのタイミングチャートである。 図４の画素メモリにおいて、実施例２の動作を説明するための回路図である。 図４の画素メモリにおいて、実施例２の動作を説明するための回路図である。 図４の画素メモリにおいて、最適対向電位Ｖｃｏｍのずれが生じた場合の様子を示すタイミングチャートである。 図４の画素メモリにおいて、実施例２の画素に対応する動作を示すタイミングチャートである。 本発明の思想を説明するためのタイミングチャートである。 従来の液晶表示装置における画素の構成を示す回路図である。 図１６における画素電極の電位（画素電位）の変化の様子を示すタイミングチャートである。 図１６の画素において、最適対向電位Ｖｃｏｍのずれが生じた場合の様子を示すタイミングチャートである。
本発明の一実施形態を図面を用いて説明する。図１に、本実施の形態に係る液晶表示装置の構成を示す。本液晶表示装置１は、メモリ回路（画素メモリＭＲ）が設けられた液晶パネルを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であり、携帯電話の動作時の画面表示等に用いられる多色（多階調）表示モード（通常動作モード）と、携帯電話の待ち受け時の画面表示等に用いられるメモリ動作モードとを切り替えて動作する。
液晶表示装置１は、ゲートドライバ／ＣＳドライバ２（走査信号線駆動回路／保持容量配線駆動回路）、制御信号バッファ回路３、駆動信号発生回路／映像信号発生回路４（表示制御回路）、デマルチプレクサ５、画素アレイ６、を備えている。ゲートライン（走査信号線）ＧＬ（ｉ）、ＣＳライン（補助容量配線）ＣＳＬ（ｉ）、データ転送制御線（データ転送線）ＤＴ（ｉ）、リフレッシュ出力制御線（リフレッシュ線）ＲＣ（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。但し、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
画素アレイ６は、画素メモリＭＲ（メモリ回路）を含む画素４０がｎ行ｍ列のマトリクス状に配置された構成である。各画素メモリＭＲは画像データを独立に保持する。ｉ行とｊ列との交点に位置する画素メモリＭＲに対応して、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、及び、ソースラインＳＬ（ｊ）が配されている。
ゲートドライバ／ＣＳドライバ２は、ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）は、ｉ行目の各画素４０に接続されている。
制御信号バッファ回路３は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。
駆動信号発生回路／映像信号発生回路４は、画像表示およびメモリ動作を行うための制御駆動回路であり、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
駆動信号発生回路／映像信号発生回路４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路４は、同時に、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の表示を行う。
また、駆動信号発生回路／映像信号発生回路４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ２および制御信号バッファ回路３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。
但し、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の電位レベルとで表される２値論理レベルである。画素４０が、カラー表示の各画素に対応する場合には、２に対して画素の色数だけ累乗した色数での表示が可能になる。例えば、画素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。
デマルチプレクサ５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
図２に、各画素メモリＭＲの構成の概念を示す。
画素メモリＭＲは、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
また、画素メモリＭＲには、ソースラインＳＬ（１）に相当するデータ入力線ＩＮ１、ゲートラインＧＬ（１）に相当するスイッチ制御線ＳＣ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられている。
スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ２によりスイッチ制御線ＳＣ１を介して駆動されることによって、データ入力線ＩＮ１と第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。
データ転送部ＤＴ１は、制御信号バッファ回路３によりデータ転送制御線ＤＴ１を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全画素メモリＭＲに共通であるので、データ転送制御線ＤＴ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。
リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路３によりリフレッシュ出力制御線ＲＣ１を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全画素メモリＭＲに共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。
第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
次に、上記画素メモリＭＲの状態の遷移について、図３の（ａ）〜（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリＭＲに「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段が画素メモリＭＲに「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。
データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。
書き込み期間Ｔ１においては、図３の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。
第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２（データ保持期間）が設けられる。
図３の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、デマルチプレクサ１５からデータ入力線ＩＮ１に、第１の電位レベルを出力しておく。
そして、図３の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
次いで、図３の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベルとのうちのいずれが保持されているかを表す制御情報に応じて異なる。
すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。
一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。
その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
リフレッシュ期間Ｔ２では、次いで、図３の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
次いで、図３の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
次いで、図３の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
次いで、図３の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
上記の一連の動作により、図３の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図３の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図３の（ｈ）の後に図３の（ｂ）〜（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図３の（ｄ）と図３の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図３の（ｃ）と図３の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。
なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
上記構成によれば、リフレッシュ期間Ｔ２において、図３の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図３の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのに例えばインバータを備える必要がない。
従って、データ転送部ＴＳ１に用いられるデータ転送素子にオフリーク電流が存在して第２データ保持部ＤＳ２のデータ保持ノードの電位が変動しても、当該データ保持ノードの電位に基づいてリフレッシュ動作を行う回路であるリフレッシュ出力制御部ＲＳ１に、消費電流の増加や誤動作のない動作を適切に行わせることができる。
次に、当該画素メモリＭＲの具体的な構成および動作について説明する。
図４に、本実施の形態に係る画素メモリＭＲ（メモリ回路）の構成を、等価回路として示す。
画素メモリＭＲは、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１（第１トランジスタ）からなる。第１データ保持部ＤＳ１は容量Ｃａ１（第１保持容量）からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタＮ２（第２トランジスタ）からなる。第２データ保持部ＤＳ２は容量Ｃｂ１（第２保持容量）からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ３（第４トランジスタ）と、Ｎチャネル型のＴＦＴであるトランジスタＮ４（第３トランジスタ）とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。
すなわち、図４では、画素メモリＭＲを構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなる。従って、画素メモリＭＲはアモルファスシリコン中にも作り込みやすい。
また、各画素メモリＭＲを駆動する信号線として、前述のゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、及び、ＣＳラインＣＳＬ（ｉ）が液晶表示装置１に設けられている。
また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子（導通端子）を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。このことについては他の実施例でも同様とする。
トランジスタＮ１のゲート端子（制御端子）はゲートラインＧＬ（ｉ）、トランジスタＮ１の第１のドレイン／ソース端子はソースラインＳＬ（ｊ）に、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノードＰＩＸ（保持ノード）に、それぞれ接続されている。容量Ｃａ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。
トランジスタＮ２のゲート端子はデータ転送制御線ＤＴ（ｉ）、トランジスタＮ２の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ２の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノードＭＲＹ（保持ノード）に、それぞれ接続されている。容量Ｃｂ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はデータ転送制御線ＤＴ（ｉ）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子はリフレッシュ出力制御線ＲＣ（ｉ）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。
トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
なお、ノードＰＩＸと対向電極（共通電極）ＣＯＭとの間に、液晶容量Ｃｌｃが接続されている。
次に、上記構成の画素メモリＭＲの動作について説明する。なお、ここでは、画素メモリＭＲの基本的な動作説明を主とするため、上述した寄生容量に起因した電位変動は考慮しないものとする。
図５および図６に、画素メモリＭＲのデータの書き込み動作を示す。本実施例では、画素アレイ６の各行を線順次に駆動（走査）する。従って、書き込み期間Ｔ１は行ごとに決められており、ｉ行の書き込み期間Ｔ１をＴ１ｉと表記する。図５では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示し、図６では書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示している。また、図５および図６の下方に、図３の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
図５においては、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）には、制御信号バッファ回路１３からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ソースラインＳＬ（ｊ）には、デマルチプレクサ５を介して駆動信号発生回路／映像信号発生回路１４から、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。データ転送制御線ＤＴ（ｉ）のＨｉｇｈ電位は、ソースラインＳＬ（ｊ）のＨｉｇｈ電位とゲートラインＧＬ（ｉ）のＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。また、ＣＳラインＣＳＬ（ｉ）が供給する電位（ＣＳ電位）は一定である。
データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉは行ごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は全行の画素メモリＭＲへのデータ書き込みが終了した後に、全行に対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、画素メモリＭＲ１に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、画素メモリＭＲに書き込んだデータをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３〜期間ｔ１４を有している。
書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉではゲートラインＧＬ（ｉ）およびデータ転送制御線ＤＴ（ｉ）の電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）に供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉではゲートラインＧＬ（ｉ）の電位がＬｏｗとなる一方、データ転送制御線ＤＴ（ｉ）の電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬ（ｊ）から切り離される。上記過程は、図３の（ａ）の状態に相当する。
次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬ（ｊ）の電位（Ｖｓｉｇ）は、第１の電位レベルであるＨｉｇｈとされる。また、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣｉについては、１≦ｉ≦ｎの全てについて以下に説明する駆動が行われる、すなわち、全画素メモリＭＲについて一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）ｉの電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図３の（ｂ）の状態に相当する。
期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
期間ｔ４〜期間ｔ５の過程は図５（ｃ）の状態に相当する。
期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態にななり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。データ転送制御線ＤＴ（ｉ）は図２における供給源ＶＳ１を兼ねている。
期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、第２ワード線Ｘｉ（２）から切り離されてＬｏｗを保持する。
期間ｔ６〜期間ｔ７の過程は図３の（ｄ）の状態に相当する。
期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例でも同様である。
期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８〜期間ｔ９の上記過程は図３の（ｅ）の状態に相当する。
期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
期間ｔ１０〜期間ｔ１１の過程は図３の（ｆ）の状態に相当する。
期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるため、ためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
期間ｔ１２〜期間ｔ１３の上記過程は図３の（ｇ）の状態に相当する。
期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御部ＲＳ１の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図３の（ｈ）の状態に相当する。
この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例でも同様である。
以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜期間ｔ１３でＬｏｗとなる。
この後、リフレッシュ期間Ｔ２を継続する場合には、期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータを書き込む場合には、リフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
以上が、図５についての説明である。
なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例による画素メモリＭＲを用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ゲートラインＧＬ（ｉ）ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてソースラインＳＬ（ｊ）の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
次に、図６についての説明を行う。
図６では、書き込み期間Ｔ１ｉに画素メモリＭＲに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにソースラインＳＬ（ｊ）の電位をＬｏｗとする他は、各期間における、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の電位変化は図５と同様である。
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＬｏｗ、期間ｔ４〜期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８〜期間ｔ１３でＨｉｇｈとなる。
なお、図３の（ａ）〜（ｈ）は画素メモリＭＲの状態遷移を表すものであったが、図５および図６における画素メモリＭＲの動作ステップとしては、以下のように区分することができる。
（１）第１のステップ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
第１のステップでは、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）にデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリＭＲに上記２値論理レベルを書き込み、画素メモリＭＲに上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
（２）第２のステップ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
（３）第３のステップ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
（４）第４のステップ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
ここで、図４の液晶容量Ｃｌｃは、ノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の補助容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極（対向電極）ＣＯＭは、図４の回路が形成されるマトリクス基板に対向する共通電極基板上に設けられる。但し、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。
画素メモリＭＲにおいて、多階調表示モード（通常動作モード）では、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを補助容量として機能させてもよいし、データ転送制御線ＤＴ（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて補助容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、もしくはデータ転送制御線ＤＴ（ｉ）の電位をトランジスタＮ３がＯＦＦ状態となるように高く設定することにより、データ転送制御線ＤＴ（ｉ）の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
これに対して、メモリ動作モードでは、第１データ保持部の電位に応じた表示を行うことができる。液晶はＡＣ的に極性を反転させない場合、焼きつきや液晶の劣化を引き起こすため、液晶をオンしているとき（白表示）および液晶をオフしているとき（黒表示）のどちらの場合でも、液晶に印加させる電圧の絶対値を同じにしながら極性を反転させる必要がある。そのため、対向電極ＣＯＭの電位Ｖｃｏｍは、正極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差と、負極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差とが等しくなるように設定される（最適対向電位）。
なお、図５および図６では、共通電極ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。ここで、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。また、共通電極ＣＯＭの電位（２値）はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。また、共通電極ＣＯＭの電位は、後述する実施例１および２に示すように、一定の値に設定されていても良い。
しかしながら、従来の液晶表示装置では、図１８に示したように、白表示に相当する電位を書き込む場合と、黒表示に相当する電位を書き込む場合とでは、最適対向電位（Ｖｃｏｍ_Ｗ、Ｖｃｏｍ_Ｂが一致せず、所定の階調においてフリッカが発生するという問題がある。
図５および図６では、トランジスタＮ１の寄生容量Ｃｇｄを考慮していないため、画素電位（ノードＰＩＸの電位）は、トランジスタＮ１がオフしても変動せず理想的な波形となっているが、現実には、寄生容量Ｃｇｄに起因して画素電位が変動するため、図１８と同様、最適対向電位Ｖｃｏｍがずれることになる。図７は、図４の画素メモリＭＲにおいて、最適対向電位Ｖｃｏｍのずれが生じた場合の様子を示している。図７では、図５における、リフレッシュ期間Ｔ２の、ゲートラインＧＬ（ｉ）、データ転送部ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、および、ノードＰＩＸの電位変化の詳細を示している。図７に示すように、ゲートラインＧＬ（ｉ）がＨｉｇｈ電位からＬｏｗ電位（トランジスタＮ１がＯＦＦ）になると、トランジスタＮ１の寄生容量Ｃｇｄに起因してノードＰＩＸの電位が低下することにより、最適対向電位Ｖｃｏｍがセンター電位からずれてしまう。また、白表示に相当する電位を書き込む場合の最適対向電位（Ｖｃｏｍ_Ｗ）と、黒表示に相当する電位を書き込むの最適対向電位（Ｖｃｏｍ_Ｂ）が一致しない。これにより、フリッカが発生し表示品位の低下を招くという問題がある。
そこで、本液晶表示装置では、上記の構成に加えて、ＣＳラインＣＳＬ（ｉ）に供給する電位（ＣＳ電位）を調整することにより最適対向電位Ｖｃｏｍ（ＶｃｏｍＷ・ＶｃｏｍＢ）を設定する構成を有している。この構成について、以下、実施例１〜３を挙げて説明する。
（実施例１）
図８は、本液晶表示装置の画素（図４）に対応する動作を示すタイミングチャートである。なお、以下では、説明の便宜上、図１８に示した従来の動作と比較するため、図１６の画素において本発明の思想を適用した場合の動作について、図９を例に挙げて説明することとし、図８に示す動作の説明は後述する。
図９は、図１８の動作に本発明の思想を適用した場合の、画素電極１４（図１６参照）の電位（画素電位）の変化の様子を示すタイミングチャートである。なお、図９の動作は、ＴＦＴ１３（図１６）をオンしてソースライン１１から画素電極１４にデータ信号電位を供給した後、ＴＦＴ１３をオフして、次にＴＦＴ１３をオンするまで、供給したデータ信号電位を保持する様子を表している。
図９に示すように、まず、ゲートラインＧＬ（ｉ）（ゲートライン１２）の電位がＨｉｇｈの期間に、ＣＳラインＣＳＬ（ｉ）（ＣＳライン１５）の電位（ＣＳ電位）をΔＶｃｓ分下げる（図９の（ｉ））。このとき、トランジスタ１３はＯＮ状態であるため、画素電極１４はトランジスタ１３を介してソースライン１１に接続される。そのため、ＣＳ電位が低下（ΔＶｃｓ）しても、画素電極１４の電位（画素電極に書き込まれた電位、「画素電位」ともいう）（Ｈｉｇｈ電位）は変動しない。
続いて、ゲートライン１２の電位がＬｏｗになると、トランジスタ１３がＯＦＦし、画素電極１４がフローティング状態となり、トランジスタ１３のゲート電極ｇとドレイン電極ｄとの間の寄生容量Ｃｇｄに起因して、画素電位がΔＶｐｉｘ（引き込み電圧）だけ低下する。その後、ＣＳ電位をΔＶｃｓ分引き上げて、もとの電位に戻す（図９の（ii））。このとき、トランジスタ１３はＯＦＦ状態であり、画素電極１４は電荷を保持したままフローティング状態にあるため、ＣＳ電位をΔＶｃｓ分引き上げることにより、画素電位が突き上がる。
なお、図９の（ii）に示す画素電位が突き上がる方向は、引き込みの変動方向と反対方向としているため、引き込み電圧が、本来の充電すべき電圧に補正されることになる。
ここで、画素電位の変動電圧（引き込み電圧）ΔＶｐｉｘ、及び、ＣＳ電位を調整（引き下げ、引き上げ）することによって補正される電圧（補正電圧）ΔＶｐｉｘ′は、それぞれ次式で表すことができる。なお、ゲートオン電圧をＶｇｈ、ゲートオフ電圧をＶｇｌ、これらの差を△Ｖｇとする。
△Ｖｐｉｘ＝Ｃｇｄ×△Ｖｇ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（４）
ΔＶｐｉｘ′＝ΔＶｃｓ×Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（５）
ここで、例えば、理想的な状態として、引き込み電圧（ΔＶｐｉｘ）が完全に補正された場合を想定すると、次式が成り立つ。
ΔＶｐｉｘ＝ΔＶｐｉｘ′・・・（６）
したがって、式（４）〜（６）より、ＣＳ電位の調整電圧ΔＶｃｓは、次式で表される。
ΔＶｃｓ＝△Ｖｇ×Ｃｇｄ／Ｃｃｓ・・・（７）
式（７）から分かるように、液晶のオン／オフにより変動する液晶容量Ｃｌｃが消去されている。したがって、引き込み電圧（ΔＶｐｉｘ）を補正するために設定したＣＳ電位の調整電圧（ΔＶｃｓ）を、式（７）を参照して所望の値に設定すれば、液晶のオン／オフに関わらず、式（６）の理想的な条件を満たすことが可能となる。すなわち、画素電位の低下分（引き込み電圧ΔＶｐｉｘ）を補正することができるため、対向電位Ｖｃｏｍを調整することなく、液晶のオン時とオフ時とで最適対向電位Ｖｃｏｍ（ＶｃｏｍＷ・ＶｃｏｍＢ）を一致させることができ、フリッカの発生を抑えることができる。
具体例を以下に示す。液晶容量Ｃｌｃ_ｏｎ＝１００（ｆＦ）、液晶容量Ｃｌｃ_ｏｆｆ＝５０（ｆＦ）、補助容量Ｃｃｓ＝２００（ｆＦ）、ゲート−ドレイン間の寄生容量Ｃｇｄ＝１０（ｆＦ）、ソース−ドレイン間の寄生容量Ｃｓｄ＝１０（ｆＦ）、（Ｖｇｈ−Ｖｇｌ）＝１５（Ｖ）とすると、ＣＳ電位の調整電圧ΔＶｃｓは、式（７）より、
△Ｖｃｓ＝０．７５Ｖ
となる。
白表示および黒表示それぞれの、トランジスタＮ１の寄生容量Ｃｇｄに起因する引き込み電圧△Ｖｐｉｘ_ｏｎ、△Ｖｐｉｘ_ｏｆｆは、式（２）（３）より、
ΔＶｐｉｘ_ｏｎ＝０．４６９Ｖ
ΔＶｐｉｘ_ｏｆｆ＝０．５５６Ｖ
となる。
これに対して、白表示および黒表示の場合の補正電圧ΔＶｐｉｘ′_ｏｎ、ΔＶｐｉｘ′_ｏｆｆは、式（５）より、
ΔＶｐｉｘ′_ｏｎ＝０．４６９Ｖ
ΔＶｐｉｘ′_ｏｆｆ＝０．５５６Ｖ
となる。
上記のように、画素電位の変動（引き込み電圧）があっても、それに応じた補正が可能であることが分かる。すなわち、ＣＳ電位の調整電圧（突き下げ／突き上げ電圧）ΔＶｃｓを、０．７５Ｖに設定することにより、画素電位の低下分（引き込み電圧ΔＶｐｉｘ_ｏｎ＝０．４６９Ｖ、ΔＶｐｉｘ_ｏｆｆ＝０．５５６Ｖ）を補正する（元に戻す）ことができるため、対向電位Ｖｃｏｍを調整する必要がなく、また、液晶がオンしているときの最適対向電位ＶｃｏｍＷと、液晶がオフしているときの最適対向電位ＶｃｏｍＢとを一致させることができる。当然、中間調に対してもこれに応じた補正が可能となる。よって、フリッカを低減することができるため表示品位を向上させることができる。
ここで、本液晶表示装置の画素（図４）に対応する動作について、図８を用いて説明する。
図８には、図６のリフレッシュ期間Ｔ２における、ゲートラインＧＬ（ｉ）、データ転送部ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、および、ノードＰＩＸの電位変化の詳細を示している。
まず、期間ｔ４において、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から、白表示に相当するＨｉｇｈ電位（ＶＨＷ）が書き込まれる。トランジスタＮ１がＯＮ状態の間に、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ低下する（図８の（ｉ））。
期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離され、フローティング状態となる。ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＨからΔＶｐｉｘ_Ｗだけ低下する。その後、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図８の（ii））。すると、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＨに戻る。
期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態にななり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（ＶＷＬ）が供給される。
期間ｔ７〜期間ｔ９では、図６と同様の動作を行う。
期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。また、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ低下する（図８の（iii））。
期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離され、フローティング状態となる。ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＨからΔＶｐｉｘ_Ｗだけ低下する。その後、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図８の（iv））。すると、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＨに戻る。
期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈ（ＶＷＨ）を保持したままとなる。
期間ｔ１３〜期間ｔ１４では、図６と同様の動作を行う。
なお、ノードＰＩＸにソースラインＳＬ（ｊ）から、黒表示に相当するＨｉｇｈ電位（ＶＨＢ）が書き込まれる場合には、ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間（期間ｔ５，ｔ１１）、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＢからΔＶｐｉｘ_Ｂだけ低下する。なお、式（２）、（３）より、引き込み電圧は液晶容量に応じて変化するため、△Ｖｐｉｘ_Ｗ＜△Ｖｐｉｘ_Ｂの関係となる。この場合にも、ゲートラインＧＬ（ｉ）がＨｉｇｈ電位の期間に低下したＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図８の（ii），（iv））と、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＢに戻る（期間ｔ５，期間ｔ１１）。
以上のように、本実施例１に係る液晶表示装置では、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行う期間（Ｔ２：データ保持期間）において、ゲートラインＧＬ（ｉ）をアクティブにしている間（期間ｔ４，期間ｔ１０）に、ＣＳラインＣＳＬ（ｉ）を所定電位だけ低下させ、その後ゲートラインＧＬ（ｉ）を非アクティブにしてからリフレッシュ出力制御線ＲＣ（ｉ）をアクティブにするまで（期間ｔ５、期間ｔ１１）に、ＣＳラインＣＳＬ（ｉ）の電位をもとの電位に戻す（該所定電位だけ上昇させる）構成を有している。これにより、寄生容量Ｃｇｄに起因して低下したノードＰＩＸの電位（画素電位）を、もとの電位に戻すことができるため、対向電位Ｖｃｏｍを調整することなく、最適対向電位（センター電位）を設定することができる。また、ソースラインＳＬ（ｊ）へ供給するデータ信号電位の値に関わらず、最適対向電位を共通に設定することができる。よって、フリッカを低減することができるため、表示品位を向上させることができる。
（実施例２）
上記実施例１では、トランジスタＮ１をＯＦＦしたときのトランジスタＮ１のゲート−ドレイン間の寄生容量Ｃｇｄに起因する電位変動（引き込み電圧）のみに着目している。次に、複数の要因により画素電位の変動が生じた場合に、フリッカを低減するための構成（実施例２）について説明する。
トランジスタＮ１をＯＦＦした後に画素電位が変動する要因としては、上記のようにトランジスタＮ１のゲート−ドレイン間の寄生容量Ｃｇｄに起因する引き込み電圧の他に、ソースラインＳＬ（ｊ）の電位変動による引き込み電圧が考えられる。
そこで、トランジスタＮ１をＯＦＦした後にソースラインＳＬ（ｊ）の電位（Ｖｓｉｇ）を変動させる構成について簡単に説明する。
本実施例３の画素メモリＭＲは図４と同じである。なお、ソースラインＳＬ（ｊ）はサンプリングスイッチＳＭＰを介して駆動信号発生回路／映像信号発生回路４に接続されている。また、図４におけるノードＰＩＸをｎｏｄｅＡ、ノードＭＲＹをｎｏｄｅＢ、データ転送制御線ＤＴ（ｉ）をｎｏｄｅＣとする。
図１０に示すように、リフレッシュ期間においては、リフレッシュ出力制御部ＲＳ１に出力端子ＯＵＴ１を遮断させた状態において、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とが同じ２値論理レベルを保持し、データ転送制御線ＤＴ（ｉ）の電位を第１の電位レベルと第２の電位レベルとのうちの一方（例えば図１０ではＬｏｗ）とするとともに、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）に第１の電位レベルと第２の電位レベルとのうちの他方（例えば図１０ではＨｉｇｈ）を供給してからソースラインＳＬ（ｊ）がフローティングとされた状態にある所定期間をｔｘを設ける。
図１１に、ｎｏｄｅＡ＝０Ｖ、ｎｏｄｅＢ＝０Ｖ、ｎｏｄｅＣ＝５Ｖの場合に、ソースラインＳＬ（ｊ）を０Ｖとしてからフローティングとした状態における、期間ｔｘのｎｏｄｅＡに対するリーク状態を示す。トランジスタＮ１においてはリーク電流が発生せず、トランジスタＮ３・Ｎ４においてｎｏｄｅＣからｎｏｄｅＡに向うリーク電流が発生する。
図１２に、ｎｏｄｅＡ＝５Ｖ、ｎｏｄｅＢ＝５Ｖ、ｎｏｄｅＣ＝５Ｖの場合に、ソースラインＳＬ（ｊ）を０Ｖとしてからフローティングとした状態における、期間ｔｘのｎｏｄｅＡに対するリーク状態を示す。トランジスタＮ１においてｎｏｄｅＡからソースラインＳＬ（ｊ）に向うリーク電流が発生し、トランジスタＮ３・Ｎ４においてはリーク電流が発生しない。
本実施例３によれば、第１データ保持部ＤＳ１の２値論理レベルの保持ノードが、第１の電位レベルを保持している場合と、第２の電位レベルを保持している場合とで、当該保持ノードに対して発生するリークが平衡している。
よって、書き込まれたデータに対応する２値論理レベルを保持する２つの保持部と、２つの保持部の間の２値論理レベルの転送を行うデータ転送部と、一方の保持部の保持する２値論理レベルに基づいて他方の保持部のリフレッシュ動作を行う回路とを備えたメモリ装置であって、メモリセルに２値論理レベルを供給する配線から当該２値論理レベルを書き込む１つ目の保持部に対するリーク量を異なる回路状態間で平衡させることのできるメモリ装置を実現することができる。
また、ソースラインＳＬ（ｊ）をフローティングとするので、リーク電流を減少させることができ、低消費電力化を図ることができる。
なお、所定期間ｔｘにおいて、リフレッシュ出力制御部ＲＳ１に出力端子ＯＵＴ１を遮断させた状態において、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とが同じ２値論理レベルを保持し、データ転送制御線ＤＴ（ｉ）の電位を第１の電位レベルと第２の電位レベルとのうちの一方（例えば図１０ではＬｏｗ）とするとともに、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）に第１の電位レベルと第２の電位レベルとのうちの他方（例えば図１０ではＨｉｇｈ）を供給し続けてもよい。
上記の動作を行う液晶表示装置では、トランジスタＮ１のゲート−ドレイン間の寄生容量Ｃｇｄに起因する引き込み電圧の他に、ソースラインＳＬ（ｊ）の電位変動による引き込み電圧による画素電位の変動が生じ得る。図１０では、これらの引き込み電圧を考慮していないため、画素電位（ノードＰＩＸの電位）は、トランジスタＮ１がオフしても変動せず理想的な波形となっているが、現実には、トランジスタＮ１の寄生容量ＣｇｄおよびソースラインＳＬ（ｊ）の電位変動に起因して画素電位が変動するため、最適対向電位Ｖｃｏｍがずれることになる。図１３は、図４の画素メモリＭＲにおいて、最適対向電位Ｖｃｏｍのずれが生じた場合の様子を示している。図１３では、図１０における、リフレッシュ期間Ｔ２の、ゲートラインＧＬ（ｉ）、データ転送部ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、ＣＳラインＣＳＬ（ｉ）、および、ノードＰＩＸの電位変化の詳細を示している。図１３に示すように、まず、ゲートラインＧＬ（ｉ）がＨｉｇｈ電位からＬｏｗ電位（トランジスタＮ１がＯＦＦ）になると、トランジスタＮ１の寄生容量Ｃｇｄに起因してノードＰＩＸの電位ΔＶｐｉｘ１だけ低下する。次に、ソースラインＳＬ（ｊ）の電位ＶｓｉｇがＨｉｇｈからＬｏｗに変化すると、ノードＰＩＸの電位は、さらにΔＶｐｉｘ２だけ低下する。これにより、最適対向電位Ｖｃｏｍがセンター電位からずれてしまう。また、白表示に相当する電位を書き込む場合の最適対向電位（Ｖｃｏｍ_Ｗ）と、黒表示に相当する電位を書き込むの最適対向電位（Ｖｃｏｍ_Ｂ）が一致しない。これにより、フリッカが発生し表示品位の低下を招くという問題がある。
本実施例２では、このようなトランジスタＮ１のゲート−ドレイン間の寄生容量Ｃｇｄに起因する引き込み電圧と、ソースラインＳＬ（ｊ）の電位変動による引き込み電圧とによる画素電位の変動を補正する構成について説明する。図１４は、本液晶表示装置の画素（図４）に対応する動作を示すタイミングチャートである。なお、以下では、説明の便宜上、図１８に示した従来の動作と比較するため、図１６の画素において、本発明の思想を適用した場合の動作を例に挙げて説明することとし、図１４に示す動作の説明は後述する。
図１５は、図１８の動作に本発明の思想を適用した場合の、画素電極１４（図１６参照）の電位（画素電位）の変化の様子を示すタイミングチャートである。なお、図１５の動作は、ＴＦＴ１３をオンしてソースライン１１から画素電極１４にデータ信号電位を供給した後、ＴＦＴ１３をオフして、次にＴＦＴ１３をオンするまで、供給したデータ信号電位を保持する様子を表している。
図１５に示すように、まず、ゲートラインＧＬ（ｉ）（ゲートライン１２）の電位がＨｉｇｈの期間に、ＣＳラインＣＳＬ（ｉ）（ＣＳライン１５）の電位（ＣＳ電位）をΔＶｃｓ分下げる（図１５の（ｉ））。このとき、トランジスタ１３はＯＮ状態であるため、画素電極１４はトランジスタ１３を介してソースライン１１に接続される。そのため、ＣＳ電位が低下（ΔＶｃｓ）しても、画素電極１４の電位（画素電位）（Ｈｉｇｈ電位）は変動しない。
続いて、ゲートラインＧＬ（ｉ）の電位がＬｏｗになると、トランジスタ１３がＯＦＦし、画素電極１４がフローティング状態となり、トランジスタ１３のゲート電極ｇとドレイン電極ｄとの間の寄生容量Ｃｇｄに起因して、画素電位がΔＶｐｉｘ１（引き込み電圧）だけ低下する。次に、ソースラインＳＬ（ｊ）の電位（Ｖｓｉｇ）がＨｉｇｈからＬｏｗに変化すると、画素電位は、さらにΔＶｐｉｘ２（引き込み電圧）だけ低下する。
その後、ＣＳ電位をΔＶｃｓ分引き上げて、もとの電位に戻す（図１５の（ii））。このとき、トランジスタ１３はＯＦＦ状態であり、画素電極１４は電荷を保持したままフローティング状態にあるため、ＣＳ電位をΔＶｃｓ分引き上げることにより、画素電位が突き上がる。
なお、図１５の（ii）に示す画素電位が突き上がる方向は、引き込みの変動方向と反対方向としているため、引き込み電圧が、本来の充電すべき電圧に補正されることになる。
ここで、画素電位の変動電圧（引き込み電圧）ΔＶｐｉｘは、次のように表すことができる。すなわち、１回目の引き込み（トランジスタＮ１の寄生容量Ｃｇｄに起因する引き込み）が生じてから、２回目の引き込み（ソースラインＳＬ（ｊ）の電位変動による引き込み）が生じるまでの間、ゲートラインＧＬｉはＯＦＦ状態であるため、画素電位は一定に維持される。よって、引き込み電圧ΔＶｐｉｘは、１回目および２回目の引き込み電圧の合計で表される。ΔＶｐｉｘ１、ΔＶｐｉｘ２、ΔＶｐｉｘは、次式で表される。
ΔＶｐｉｘ１＝ΔＶｇ×Ｃｇｄ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）
ΔＶｐｉｘ２＝ΔＶｓｉｇ×Ｃｓｄ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）
ΔＶｐｉｘ＝ΔＶｐｉｘ１＋ΔＶｐｉｘ２＝（ΔＶｇ×Ｃｇｄ＋ΔＶｓｉｇ×Ｃｓｄ）／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（８）
また、ＣＳ電位を調整する（ΔＶｃｓ分引き上げる）ことによって補正される（突き上がる）電圧（補正電圧）ΔＶｐｉｘ′は、次式で表すことができる。
ΔＶｐｉｘ′＝ΔＶｃｓ×Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）・・・（９）
ここで、例えば、理想的な状態として、引き込み電圧（ΔＶｐｉｘ）が完全に補正された場合を想定すると、次式が成り立つ。
ΔＶｐｉｘ＝ΔＶｐｉｘ′・・・（１０）
したがって、式（８）〜（１０）より、ＣＳ電位の調整電圧ΔＶｃｓは、次式で表される。
ΔＶｃｓ＝ΔＶｇ×Ｃｇｄ／Ｃｃｓ＋ΔＶｓｉｇ×Ｃｓｄ／Ｃｃｓ・・・（１１）
また、トランジスタＮ１の寄生容量Ｃｇｄに起因する引き込み電圧ΔＶｐｉｘ１に対する調整電圧をΔＶｃｓ_ｇｄ、ソースラインＳＬ（ｊ）の電位変動による引き込み電圧ΔＶｐｉｘ２に対する調整電圧をΔＶｃｓ_ｓｄとすると、式（７）と同様の考え方から次式が成り立つ。
ΔＶｃｓ_ｇｄ＝ΔＶｇ×Ｃｇｄ／Ｃｃｓ・・・（１２）
ΔＶｃｓ_ｓｄ＝ΔＶｓｉｇ×Ｃｓｄ／Ｃｃｓ・・・（１３）
式（９）〜（１１）より、次式が成り立つ。
ΔＶｃｓ＝ΔＶｃｓ_ｇｄ＋ΔＶｃｓ_ｓｄ・・・（１４）
したがって、式（１４）より、複数の寄生容量の影響を考慮した場合でも、それぞれ独立した調整電圧（ΔＶｃｓ_ｇｄ、ΔＶｃｓ_ｓｄ）を算出し、線形的な和を求めることにより、全体の調整電圧（ΔＶｃｓ）を算出することができる。そして、式（１２）〜（１４）から分かるように、液晶のオン／オフにより変動する液晶容量Ｃｌｃが消去されている。したがって、引き込み電圧（ΔＶｐｉｘ）を補正するために設定したＣＳ電位の調整電圧（ΔＶｃｓ）を、式（１２）（１３）を参照して所望の値に設定すれば、液晶のオン／オフに関係なく、式（１０）の理想的な条件を満たすことが可能となる。すなわち、画素電位の低下分（引き込み電圧ΔＶｐｉｘ）を補正することができるため、対向電圧Ｖｃｏｍを調整することなく、液晶のオン時とオフ時とで最適対向電位Ｖｃｏｍ（ＶｃｏｍＷ・ＶｃｏｍＢ）を一致させることができ、フリッカの発生を抑えることができる。
具体例を以下に示す。液晶容量Ｃｌｃ_ｏｎ＝１００ｆＦ、液晶容量Ｃｌｃ_ｏｆｆ＝５０ｆＦ、補助容量Ｃｃｓ＝２００ｆＦ、ゲート−ドレイン間の寄生容量Ｃｇｄ＝１０ｆＦ、ソース−ドレイン間の寄生容量Ｃｓｄ＝１０ｆＦ、ΔＶｇ＝Ｖｇｈ−Ｖｇｌ＝１５Ｖ、ΔＶｓｉｇ＝５Ｖとすると、ＣＳ電位の調整電圧ΔＶｃｓは、式（１２）〜（１４）より、
ΔＶｃｓ＝１．０Ｖ
となる。
白表示および黒表示それぞれの、トランジスタＮ１の寄生容量Ｃｇｄと、ソースラインＳＬ（ｊ）の電位変動とに起因する引き込み電圧△Ｖｐｉｘ_ｏｎ、△Ｖｐｉｘ_ｏｆｆは、式（８）より、
ΔＶｐｉｘ_ｏｎ＝０．６２５Ｖ
ΔＶｐｉｘ_ｏｆｆ＝０．７４１Ｖ
となる。
これに対して、白表示および黒表示の場合の補正電圧ΔＶｐｉｘ′_ｏｎ、ΔＶｐｉｘ′_ｏｆｆは、式（９）より、
ΔＶｐｉｘ′_ｏｎ＝０．６２５Ｖ
ΔＶｐｉｘ′_ｏｆｆ＝０．７４１Ｖ
となる。
上記のように、複数の要因による画素電位の変動（引き込み電圧）があっても、それに応じた補正が可能であることが分かる。すなわち、ＣＳ電位の調整電圧（突き下げ／突き上げ電圧）ΔＶｃｓを、１．０Ｖに設定することにより、画素電位の低下分（引き込み電圧ΔＶｐｉｘ_ｏｎ＝０．６２５Ｖ、ΔＶｐｉｘ_ｏｆｆ＝０．７４１Ｖ）を補正する（元に戻す）ことができるため、対向電位Ｖｃｏｍを調整する必要がなく、液晶に電圧が印加されているときの最適対向電位Ｖｃｏｍと、液晶に電圧が印加されていないときの最適対向電位Ｖｃｏｍとを一致させることができる。当然、中間調に対してもこれに応じた補正が可能となる。よって、液晶のオン・オフ時における液晶容量Ｃｌｃの違いによるフリッカ等の発生を抑えることができる。
ここで、本液晶表示装置の画素（図４）に対応する動作について、図１４を用いて説明する。
図１４には、図１０のリフレッシュ期間Ｔ２における、ゲートラインＧＬ（ｉ）、データ転送部ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、ＣＳラインＣＳＬ（ｉ）、および、ノードＰＩＸの電位変化の詳細を示している。
まず、期間ｔ４において、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から、白表示に相当するＨｉｇｈ電位（ＶＨＷ）が書き込まれる。トランジスタＮ１がＯＮ状態の間に、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ低下する（図１４の（ｉ））。
期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離され、フローティング状態となる。ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＨからΔＶｐｉｘ_Ｗ１だけ低下する。続いて、ソースラインＳＬ（ｊ）の電位がＨｉｇｈからＬｏｗに変化すると、画素電位は、さらにΔＶｐｉｘ_Ｗ２（引き込み電圧）だけ低下する。
その後、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図１４の（ii））。すると、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＨに戻る。
期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態にななり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（ＶＷＬ）が供給される。
期間ｔ７〜期間ｔ９では、図１０と同様の動作を行う。
期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。また、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ低下する（図１４の（iii））。
期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離され、フローティング状態となる。ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＨからΔＶｐｉｘ_Ｗ１だけ低下する。続いて、ソースラインＳＬ（ｊ）の電位がＨｉｇｈからＬｏｗに変化すると、画素電位は、さらにΔＶｐｉｘ_Ｗ２（引き込み電圧）だけ低下する。
その後、ＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図１４の（iv））。すると、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＨに戻る。
期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈ（ＶＷＨ）を保持したままとなる。
期間ｔ１３〜期間ｔ１４では、図１０と同様の動作を行う。
なお、ノードＰＩＸにソースラインＳＬ（ｊ）から、黒表示に相当するＨｉｇｈ電位（ＶＨＢ）が書き込まれる場合には、ノードＰＩＸの電位は、トランジスタＮ１がＯＦＦした瞬間（期間ｔ５，期間ｔ１１）、ゲート−ドレイン間の寄生容量Ｃｇｄに起因して、ＶＷＢからΔＶｐｉｘ_Ｂ１だけ低下し、その後、ソースラインＳＬ（ｊ）の電位がＨｉｇｈからＬｏｗに変化すると、画素電位は、さらにΔＶｐｉｘ_Ｂ２（引き込み電圧）だけ低下する。なお、式（２）、（３）より、引き込み電圧は液晶容量に応じて変化するため、△Ｖｐｉｘ_Ｗ（△Ｖｐｉｘ_Ｗ１＋△Ｖｐｉｘ_Ｗ２）＜△Ｖｐｉｘ_Ｂ（△Ｖｐｉｘ_Ｂ１＋△Ｖｐｉｘ_Ｂ２）の関係となる。この場合にも、ゲートラインＧＬ（ｉ）がＨｉｇｈ電位の期間に低下したＣＳラインＣＳＬ（ｉ）の電位がΔＶｃｓだけ上昇する（図１４の（ii），（iv））と、ノードＰＩＸの電位は上昇し、もとの電位ＶＷＢに戻る（期間ｔ５，期間ｔ１１）。
以上のように、本実施例２に係る液晶表示装置においても、実施例１と同様、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行う期間（Ｔ２：データ保持期間）において、ゲートラインＧＬ（ｉ）をアクティブにしている間に、ＣＳラインＣＳＬ（ｉ）を所定電位だけ低下させ、その後ゲートラインＧＬ（ｉ）を非アクティブにしてからリフレッシュ出力制御線ＲＣ（ｉ）をアクティブにするまで（期間ｔ５、期間ｔ１１）に、ＣＳラインＣＳＬ（ｉ）の電位をもとの電位に戻す（該所定電位だけ上昇させる）構成を有している。これにより、トランジスタＮ１のゲート−ドレイン間の寄生容量Ｃｇｄに起因する引き込み電圧と、ソースラインＳＬ（ｊ）の電位変動による引き込み電圧とによるノードＰＩＸの電位（画素電位）を、もとの電位に戻すことができるため、対向電位Ｖｃｏｍを調整することなく、最適対向電位（センター電位）を設定することができる。また、ソースラインＳＬ（ｊ）へ供給するデータ信号電位の値に関わらず、最適対向電位を共通に設定することができる。よって、フリッカを低減することができるため、表示品位を向上させることができる。
なお、上記実施例１および２では、対向電極（共通電極）ＣＯＭの電位（対向電位Ｖｃｏｍ）は、一定の構成を例示しているが、本発明はこれに限定されるものではなく、図５，６に示したように、Ｈｉｇｈ電位とＬｏｗ電位の２値間で変化するＡＣ的に変化する構成としても良い。この場合には、対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替える構成とすることができる。また、上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
上記データ保持期間では、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする。
上記構成によれば、データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記データ転送線を非アクティブにしながら、上記走査信号線を一旦アクティブにした後に上記リフレッシュ線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。さらに、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことにより、トランジスタの寄生容量等に起因して低下した画素電極の電位（画素電位）を、もとの電位に戻すことができる。そのため、対向電極の電位Ｖｃｏｍを調整することなく、最適対向電位（センター電位）を設定することができる。また、データ信号電位の値（例えば、黒表示に対応する電位および白表示に対応する電位）に関わらず、最適対向電位を共通に設定することができる。よって、フリッカを低減することができるため、表示品位を向上させることができる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量に起因する上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量と、上記データ保持期間における上記データ信号線に供給されるデータ信号電位の変動とに起因する上記画素電極の電位の低下量に応じて設定されている構成とすることもできる。
本液晶表示装置では、データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する構成とすることもできる。
本液晶表示装置では、上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与える構成とすることもできる。
本液晶表示装置では、上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行う構成とすることもできる。
本液晶表示装置では、上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替える構成とすることもできる。
本液晶表示装置では、上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
本発明の液晶表示装置の駆動方法は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、
上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与えるとともに、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにし、かつ、
上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする。
上記構成によれば、上記液晶表示装置と同様に効果を得ることができる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、携帯電話のディスプレイなどに好適に使用することができる。
１ 液晶表示装置
２ ゲートドライバ／ＣＳドライバ（走査信号線駆動回路／保持容量配線駆動回路）
３ 制御信号バッファ回路
４ 駆動信号発生回路／映像信号発生回路（表示制御回路）
５ デマルチプレクサ
６ 画素アレイ
４０ 画素
６４ 対向電極（共通電極）
ＧＬ ゲートライン（走査信号線）
ＣＳＬ ＣＳライン（補助容量配線）
ＤＴ データ転送制御線（データ転送線）
ＲＣ リフレッシュ出力制御線（リフレッシュ線）
ＳＬ ソースライン（データ信号線）
ＭＲ 画素メモリ（メモリ回路）
ＳＷ１ スイッチ回路
ＤＳ１ 第１データ保持部
ＴＳ１ データ転送部
ＤＳ２ 第２データ保持部
ＲＳ１ リフレッシュ出力制御部
ＶＳ１ 供給源
Ｎ１〜Ｎ４ トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｐ１ トランジスタ（Ｐチャネル型の電界効果トランジスタ、第５トランジスタ）
Ｎ１ トランジスタ（第１トランジスタ）
Ｎ２ トランジスタ（第２トランジスタ）
Ｎ３ トランジスタ（第３トランジスタ）
Ｎ４ トランジスタ（第４トランジスタ）
Ｃａ１ 容量（第１保持容量）
Ｃｂ１ 容量（第２保持容量）
ＰＩＸ 画素電極の電位（画素電位）

Claims (10)

  1. データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
    データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、一端が該画素電極に接続され、他端が該保持容量配線と接続された第１保持容量と、一端が該第２トランジスタを介して該画素電極に接続され、他端が該保持容量配線と接続された第２保持容量と、を備え、
    上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続され、
    上記データ保持期間では、上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする液晶表示装置。
  2. 上記保持容量配線信号の電位の変化量は、上記画素電極の電位の低下量に応じて設定されていることを特徴とする請求項１に記載の液晶表示装置。
  3. 上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量に起因する上記画素電極の電位の低下量に応じて設定されていることを特徴とする請求項１に記載の液晶表示装置。
  4. 上記保持容量配線信号の電位の変化量は、上記第１トランジスタをＯＦＦしたときのゲート端子およびドレイン端子間の寄生容量と、上記データ保持期間における上記データ信号線に供給されるデータ信号電位の変動とに起因する上記画素電極の電位の低下量に応じて設定されていることを特徴とする請求項１に記載の液晶表示装置。
  5. データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択することを特徴とする請求項１に記載の液晶表示装置。
  6. 上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与えることを特徴とする請求項５に記載の液晶表示装置。
  7. 上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行うことを特徴とする請求項６に記載の液晶表示装置。
  8. 上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替えることを特徴とする請求項７に記載の液晶表示装置。
  9. 上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さいことを特徴とする請求項８に記載の液晶表示装置。
  10. データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、
    該液晶表示装置は、データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、一端が該画素電極に接続され、他端が該保持容量配線と接続された第１保持容量と、一端が該第２トランジスタを介して該画素電極に接続され、他端が該保持容量配線と接続された第２保持容量と、を備え、
    該液晶表示装置において、上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第３トランジスタおよび第４トランジスタを介して上記データ転送線に接続されており、
    データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、
    上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与えるとともに、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにし、かつ、
    上記各走査信号線を同時にアクティブにしている間に、上記保持容量配線に供給する保持容量配線信号の電位を一旦低下させ、上記各走査信号線を同時に非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に、上記保持容量配線信号の電位をもとの電位に戻すことを特徴とする液晶表示装置の駆動方法。
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