JP4726291B2

JP4726291B2 - 平面表示装置

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Publication number: JP4726291B2
Application number: JP2000325727A
Authority: JP
Inventors: 孝志前田; 裕之木村; 貴徳綱島
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2011-07-20
Anticipated expiration: 2020-10-25
Also published as: JP2002132226A

Description

【０００１】
【発明の属する技術分野】
この発明は平面表示装置に関し、詳しくは携帯電話や電子ブック等に使用される高画質、低消費電力な液晶表示装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置に代表される平面表示装置は、軽量、薄型、低消費電力という利点を活かして携帯電話や電子ブック等の小型情報端末のディスプレイとして使われている。このような小型情報端末は、一般にバッテリー駆動方式が採用されていることから、低消費電力化が重要な課題となっている。
【０００３】
とくに携帯電話においては、待ち受け時間中に低消費電力で表示できることが求められており、これを実現するための技術としては、例えば特開昭５８−２３０９１号などが挙げられる。ここに開示された画像表示装置は、画素内にディジタルメモリを備えており、待ち受け時（静止画表示時）には、液晶を交流駆動するための交流駆動回路のみを動作させ、その他の周辺駆動回路を止めることにより、大幅な消費電力の低減を図っている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特開昭５８−２３０９１号に代表されるようなディジタルメモリを備えた液晶表示装置では、表示画面全体をデジタルメモリからの出力（又は反転出力）で交互に表示させるために、通常表示時の１画素分の負荷容量を駆動する場合に比べて、非常に大きな容量を駆動することになる。このため、デジタルメモリの電源に電圧降下を生じ、デジタルメモリの電位が元に戻らないうちに映像信号が画素へ取り込まれる、いわゆるメモリの誤動作を引き起こし、正常な表示画像が得られなくなるおそれがある。なお、デジタルメモリの電源での電圧降下が生じないようにするには、電源配線を低抵抗にすればよいが、こうすると基板上での配線幅を広くしなければならず、画素ピッチや額縁サイズが大きくなるという難点があった。
【０００５】
この発明の目的は、待ち受け時のメモリの誤動作をなくして常に正常な表示画像を得ることができ、かつ高精細化と狭額縁化を実現した平面表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、互いに交差して配置された複数の走査線及び複数の信号線、これら両線の各交差部に配置された画素電極、前記画素電極と電気的に並列に接続された補助容量、前記補助容量に所定の電圧を供給する補助容量線、前記走査線から供給される走査信号によりオン／オフ制御され、オン時に前記信号線に供給された映像信号を前記画素電極に書き込む第１のスイッチ素子、前記画素電極と電気的に接続され、前記信号線に供給された映像信号を保持可能な２つのインバータ回路を有するディジタルメモリ、前記画素電極と前記２つのインバータ回路のそれぞれの間に挿入され、前記画素電極と前記２つのインバータ回路間の導通を制御する２つのスイッチ素子からなる第２のスイッチ素子、前記２つのスイッチ素子にオン／オフ制御のためのメモリ制御信号を供給する独立した2本のメモリ制御信号線を含む第１の電極基板と、前記画素電極に対し所定間隔をもって対向配置された対向電極を含む第２の電極基板と、前記第１の電極基板と第２の電極基板との間に狭持された光変調層とを備える平面表示装置において、
前記画素電極と前記信号線とは前記第１のスイッチ素子を介して接続され、前記画素電極と前記ディジタルメモリとは前記第２のスイッチ素子を介して接続され、
通常表示期間では、前記第２のスイッチ素子により前記画素電極と前記ディジタルメモリ間の導通をオフにし、かつ前記第１のスイッチ素子を所定周期でオンにして、前記信号線に供給された映像信号を前記画素電極に書き込み、静止画表示期間では、前記第２のスイッチ素子をオンし、前記信号線に供給された映像信号を前記ディジタルメモリに保持させた後、前記第１のスイッチ素子により前記信号線と前記画素電極間の導通をオフして、前記ディジタルメモリに保持された映像信号を前記２つのスイッチ素子を交互に導通させることにより前記画素電極に書き込み、
前記２つのスイッチ素子と前記２本のメモリ制御信号線との間に、それぞれ前記メモリ制御信号線に供給されるメモリ制御信号の電位の立ち上がりを制御する電位制御手段を接続したことを特徴とする平面表示装置平面表示装置である。
【０００７】
請求項２の発明は、請求項１において、前記電位制御手段は抵抗素子により構成され、かつ前記抵抗素子の抵抗値は前記メモリ制御信号線の電位の立ち上がりが前記デジタルメモリの電源配線の電位の立ち上がりも遅くなるように設定されていることを特徴とする。
【０００８】
好ましい形態として、前記抵抗素子を前記第１の電極基板上に前記走査線と並行して形成された各メモリ制御信号線ごとに接続する。また、前記抵抗素子を前記第１の電極基板上で走査線と並行して形成される前のメモリ制御信号線に接続する。
【０００９】
また好ましい形態として、前記電位制御手段を前記メモリ制御信号線にメモリ制御信号を供給する外部駆動回路側に配置する。
【００１２】
請求項３の発明は、請求項１又は２において、前記ディジタルメモリは、２つのインバータ回路と第３のスイッチ素子で構成されることを特徴とする。
【００１３】
請求項４の発明は、請求項３において、前記第３のスイッチ素子は前記走査線に接続されることを特徴とする。
【００１４】
請求項５の発明は、請求項４において、前記第１のスイッチ素子と前記第３のスイッチ素子は、相補型のＭＯＳトランジスタで構成されることを特徴とする。請求項６の発明は、請求項１において、前記画素電極は金属薄膜で構成された光反射型の画素電極であることを特徴とする。
【００１５】
請求項７の発明は、請求項１において、前記光変調層は液晶層であることを特徴とする。
【００１７】
上記構成によれば、電位制御手段によりメモり制御信号の電位の立ち上がりが遅くなるように制御することで、デジタルメモリの電位が元に戻った時点で映像信号を画素へ取り込むことができるので、デジタルメモリの電源電圧降下の影響によりメモリの誤動作を起こすことがなくなり、常に安定した表示画像を得ることができる。この場合、デジタルメモリの電源配線を低抵抗にするために基板上での配線幅を広くする必要がないので、画素ピッチや額縁サイズが大きくなることがなく、高精細化と狭額縁化を実現することができる。
【００１８】
【発明の実施の形態】
以下、この発明に係わる平面表示装置を、アクティブマトリクス型液晶表示装置に適用した場合の実施形態について説明する。
【００１９】
図２は、本実施形態に係わるアクティブマトリクス型液晶表示装置の回路構成図であり、図３は図２の概略断面図である。
【００２０】
この液晶表示装置１００は、大別すると、複数の表示画素１０が形成された表示画素部１１０、走査線駆動回路１２０及び信号線駆動回路１３０とから構成されている。
【００２１】
本実施形態において、走査線駆動回路１２０及び信号線駆動回路１３０は、図３に示すアレイ基板１０１（第１の電極基板）上において、後述する信号線１１、走査線１２及び画素電極１３などと一体に形成されている。ただし、走査線駆動回路１２０及び信号線駆動回路１３０は、図示しない外部制御回路上に実装されていてもよい。
【００２２】
表示画素部１１０は、アレイ基板１０１上に複数本の信号線１１及びこれと交差する複数本の走査線１２が図示しない絶縁膜を介してマトリクス状に配置されており、両線の各交差部には表示画素１０が配置されている。
【００２３】
表示画素１０は、画素電極１３、第１のスイッチ素子１４、対向電極１５、液晶層１６、第２のスイッチ素子１７及びディジタルメモリ１８により構成されている。
【００２４】
なお、表示画素１０には補助容量が含まれているが、図２では説明を簡単にするために図示を省略している。補助容量（及び補助容量線）については、図１において説明する。
【００２５】
第１のスイッチ素子１４のソースは信号線１１に、ゲートは走査線１２に、ドレインは画素電極１３にそれぞれ接続されている。また画素電極１３は第２のスイッチ素子１７を介してディジタルメモリ１８に接続されており、その第２のスイッチ素子１７のゲートはメモリ制御信号線１９に、ソースは画素電極１３に、ドレインはディジタルメモリ１８にそれぞれ接続されている。
【００２６】
なお、メモリ制御信号線１９は、後述するようにメモリ制御信号線１９ａ，１９ｂとして２本配置されているが、図２では説明を簡単にするためにメモリ制御信号線１９として示している。また後述する抵抗素子１１９ａ，１１９ｂについても、図２では抵抗素子１１９として示している。
【００２７】
画素電極１３は図３に示すようにアレイ基板１０１上に形成され、この画素電極１３と相対する対向電極１５は対向基板１０２（第２の電極基板）上に形成されている。対向電極１５には、図示しない外部駆動回路から所定の対向電位が与えられている。さらに、図３に示すように、画素電極１３と対向電極１５の間には光変調層としての液晶層１６が充填され、容量Ｃｌｃを形成している。また、アレイ基板１０１及び対向基板１０２の周囲はシール材１０３により封止されている。なお、図３では配向膜や偏光板などの図示は省略している。
【００２８】
走査線駆動回路１２０は、シフトレジスタ１２１及び図示しないバッファ回路などで構成されており、図示しない外部駆動回路から供給されるコントロール信号（垂直のクロック／スタート信号）に基づいて、上から順に走査線１２に走査信号を出力する。
【００２９】
走査線駆動回路１２０では、中間調表示や動画表示時（以下、中間調／動画表示時）には、通常のアクティブマトリクス型液晶表示装置と同様に上から順に走査線１２に走査信号を出力する。また静止画表示時には、走査線１２をオフレベルとする。
【００３０】
信号線駆動回路１３０は、シフトレジスタ１３１、ＡＳＷ（アナログスイッチ）１３２などで構成されており、図示しない外部駆動回路からコントロール信号（水平のクロック／スタート信号）及びビデオバス１３３を通じて映像信号が供給されている。信号線駆動回路１３０では、水平のクロック／スタート信号に基づいて、シフトレジスタ１３１からＡＳＷ１３２の開閉信号を供給することにより、ビデオバス１３３から供給される映像信号を所定のタイミングで信号線１１にサンプリングする。
【００３１】
なお、メモリ制御信号線１９には、図示しない外部駆動回路からメモリ制御信号が供給されている。ここでは、中間調／動画表示時には、メモリ制御信号線１９にオフレベルのメモリ制御信号を供給し、静止画表示時にはオンレベルのメモリ制御信号を供給している。
【００３２】
次に、表示画素１０の回路構成を、図１を参照しながら、さらに詳細に説明する。
【００３３】
図１は、図２に示す表示画素１０の回路構成図である。
【００３４】
第２のスイッチ素子１７は、ディジタルメモリ１８の出力端子２６及び反転出力端子２７と画素電極１３との間に挿入された２つのスイッチ素子２１、２２で構成されている。このうち、スイッチ素子２１のゲートはメモリ制御信号線１９ａに接続され、スイッチ素子２２のゲートはメモリ制御信号線１９ｂに接続されている。このメモリ制御信号線１９ａ，１９ｂにオン又はオフレベルのメモリ制御信号が供給されることで、２つのスイッチ素子２１、２２は独立して制御される。この第２のスイッチ素子１７と第１のスイッチ素子１４は、ともにＭＯＳトランジスタで構成されている。
【００３５】
さらに、第２のスイッチ素子１７とメモリ制御信号線１９ａ，１９ｂとの間には、メモリ制御信号線１９ａ，１９ｂにそれぞれ供給されるメモリ制御信号の電位の立ち上がりを制御する電位制御手段としての抵抗素子１１９ａ，１１９ｂが接続されている。この抵抗素子１１９ａ，１１９ｂの抵抗値は、メモリ制御信号線１９ａ，１９ｂに供給されるメモリ制御信号の電位の立ち上がりが、デジタルメモリ１８の電源配線３１に供給される電源電位の立ち上がりよりも遅くなるように設定されている。
【００３６】
ディジタルメモリ１８は、２つのインバータ回路２３、２４と、第３のスイッチ素子２５で構成されている。インバータ回路２３は、直列に接続されたＰ−ｃｈＴＦＴ２３１及びＮ−ｃｈＴＦＴ２３２により構成され、インバータ回路２４は、同じく直列に接続されたＰ−ｃｈＴＦＴ２４１及びＮ−ｃｈＴＦＴ２４２により構成されている。また、第３のスイッチ素子２５は、第１のスイッチ素子１４とは逆チャネルのスイッチ素子であり、第１のスイッチ素子１４と相補型のＭＯＳトランジスタで構成されている。さらに、第３のスイッチ素子２５のゲートは、第１のスイッチ素子１４のゲートと同じ走査線１２に接続されている。ディジタルメモリ１８の正極性側には、正電源配線として電源配線３１が接続され、デジタルメモリ１８の負極正側には、負電源配線として電源配線３２が接続される。
【００３７】
一方、画素電極１３には対向電極１５との電位関係を保持するために、並列に補助容量２８が接続されている。この補助容量２８は画素電極１３と補助容量線２９との間に容量Ｃｓを形成している。補助容量線２９は、すべての表示画素１０の補助容量２８と電気的に接続されており、図示しない外部制御回路から必要な電位が供給されている。
【００３８】
次に、上記のように構成された液晶表示装置１００において、中間調／動画表示と静止画表示を行う場合の動作について説明する。
【００３９】
まず、中間調／動画表示時（通常表示）には、２本のメモリ制御信号線１９ａ，１９ｂをともにオフレベルとし、第２のスイッチ素子１７の機能を停止する。そして、走査線駆動回路１２０から走査信号を出力して、各走査線１２を上から順にオンし、これと同期して信号線１１に映像信号をサンプリングする。すると、オンとなった走査線１２に接続するすべての第１のスイッチ素子１４は、一水平走査期間だけオンとなり、信号線１１にサンプリングされていた映像信号は第１のスイッチ素子１４を通じて画素電極１３に書き込まれる。この映像信号は画素電極１３と対向電極１５との間及び補助容量２８に信号電圧として充電（保持）され、この信号電圧の大きさに応じて液晶層１６が応答することで表示画素からの透過光量が制御される。このような動作を一フレーム期間内にすべての走査線１２について実施することにより、一画面の映像が出来上がる。
【００４０】
この間、図示しない外部制御回路から走査線駆動回路１２０及び信号線駆動回路１３０に対し、それぞれクロック信号、スタート信号及び映像信号を供給して、通常のアクティブマトリクス型液晶表示装置と同様に駆動を行うことにより、フルカラーによる高画質な中間調／動画表示を行う。
【００４１】
このように、中間調／動画表示時においては、通常のアクティブマトリクス型液晶表示装置として駆動する場合と同様に、表示画素部１１０で動作しているのは、第１のスイッチ素子１４、画素電極１３、対向電極１５及び補助容量２８だけとなる。すなわち、中間調／動画表示の間は、第２のスイッチ素子１７やディジタルメモリ１８の機能は停止しているため、補助容量線２９には、補助容量２８を機能させるに必要な通常の電位を供給する。
【００４２】
一方、通常表示から静止画表示に切り替える際は、通常表示から静止画表示に移行する最後のフレーム（静止画書き込みフレーム）において、メモリ制御信号線１９ａをオンレベルとする。そして、第１のスイッチ素子１４がオンしている間に、信号線１１に２値化された映像信号をサンプリングし、これを第１のスイッチ素子１４及び第２のスイッチ素子１７を通じてディジタルメモリ１８に書き込む。この２値化された映像信号は、静止画表示時に表示するマルチカラー画像用の映像信号である。
【００４３】
静止画表示の期間において、ディジタルメモリ１８に書き込まれた映像信号は、短時間であればこの状態で保持することもできるが、長時間保持すると直流成分により液晶層１６が劣化するため、交流駆動する必要がある。本実施形態では、一定の周期でメモリ制御信号線１９ａ，１９ｂを交互にオンレベルとすることによって、スイッチ素子２１、２２を交互にオンし、同時に対応電極１５の電位を反転させることで交流駆動を実現している。このとき、第２のスイッチ素子１７がオンすると、デジタルメモリ１８の電源配線３１は電圧降下を生じるため、デジタルメモリ１８に書き込まれた映像信号の電位も一時的に低下することになる。このため、本来の電位に戻らないうちに映像信号が画素電極１３に出力されることになり、メモリの誤動作となる。しかし、本実施形態においては、第２のスイッチ素子１７とメモリ制御信号線１９ａ，１９ｂとの間に抵抗素子１１９ａ，１１９ｂが接続されているため、メモリ制御信号線１９ａ，１９ｂに供給されるメモリ制御信号の電位は、デジタルメモリ１８の電源配線３１に供給される電源電位の立ち上がりよりも遅く立ち上がることになる。したがって、デジタルメモリ１８の電源配線３１に電圧降下が生じ、デジタルメモリ１８に書き込まれた映像信号の電位が一時的に低下しても、第２のスイッチ素子２１、２２は映像信号が本来の電位に戻った時点でオン状態となるため、本来の電位に戻った映像信号が画素電極１３へ取り込まれることになる。したがって、デジタルメモリ１８の電源配線３１の電圧降下の影響によりメモリの誤動作を起こすことがなくなり、常に安定した表示画像を得ることができる。
【００４４】
このように、２つのスイッチ素子２１、２２を交互にオンすることで、画素電極１３の電位は正電源／負電源電位が交互に出力され、これと同期させて対向電極１５の電位を正電源／負電源電位間でシフトすることにより、対向電極１５と極性が同じ表示画素１０では液晶層１６に電圧がかからず、逆極性の表示画素１０では液晶層１６に電圧がかかるため、２値表示（マルチカラー表示）を行うことができる。このとき、表示画素部１１０で動作しているのは、低周波数のメモリ制御信号線１９と対向電極１５だけであるため、待ち受け時（静止画表示時）には、低消費電力でマルチカラー表示を行うことができる。また、この間、画素電極１３への電位の供給はディジタルメモリ１８からとなり、補助容量２８の電位は表示と無関係となる。このため、補助容量線２９には、通常表示において補助容量２８に与えている電位よりも低い電位を供給することができることになり、低消費電力で表示を行うことができる。
【００４５】
なお、静止画表示から通常表示に切り替える際は、最後のフレーム（静止画最終フレーム）を経て、再び２本のメモリ制御信号線１９ａ，１９ｂをともにオフレベルとし、走査線駆動回路１２０及び信号線駆動回路１３０に対し、それぞれクロック信号、スタート信号及び映像信号を供給する。
【００４６】
図１に示すように、第２のスイッチ素子１７とメモリ制御信号線１９ａ，１９ｂとの間に、メモリ制御信号線１９ａ，１９ｂにそれぞれ供給されるメモリ制御信号の電位の立ち上がりを遅延させるための抵抗素子１１９ａ，１１９ｂを接続した場合には、デジタルメモリ１８に保持されている映像信号の電位が元に戻った時点で画素電極１３へ取り込むことができるので、デジタルメモリの電源電圧降下の影響によりメモリの誤動作を起こすことがなくなり、常に安定した表示画像を得ることができる。この場合、デジタルメモリ１８の電源配線３１を低抵抗にするために基板上での配線幅を広くする必要がないので、画素ピッチや額縁サイズが大きくなることがなく、高精細化と狭額縁化を実現することができる。
【００４７】
なお、本実施形態では、各メモリ制御信号線１９ａ，１９ｂに抵抗素子１１９ａ，１１９ｂを接続した例について示したが、例えば図４に示すように、各メモリ制御信号線１９に分岐する前段に抵抗素子１１９を接続しても同様の効果を得ることができる。
【００４８】
また、上記実施形態では、アレイ基板上にあるメモリ制御信号線に抵抗素子を形成した例について示したが、図示しない外部駆動回路でメモリ制御信号の電位の立ち上がりを遅くして、アレイ基板に入力するようにしてもよい。
【００４９】
次に、本実施形態に係わる液晶表示装置１００の製造方法の一例を図５を用いて説明する。図５は液晶表示装置の概略断面図を示している。ここでは、製造プロセスに従って説明する。なお、カッコ内の符号は図１〜図３で使用した符号を示している。
【００５０】
まず、ガラス基板や石英基板などの透明絶縁基板６０上に、ＣＶＤ法などにより厚さ５０ｎｍ程度のアモルファスシリコン（ａ−Ｓｉ）薄膜を被着する。次いで、４５０℃で１時間炉アニールを行った後、ＸｅＣｌエキシマレーザ光を照射し、ａ−Ｓｉを多結晶化する。その後に、多結晶Ｓｉをフォトエッチング法を用いてパターニングし、表示画素部（１１０）に配置されるＴＦＴ（画素ＴＦＴ）のチャネル層６１及び図示しない駆動回路（１２０、１３０）領域のＴＦＴ（回路ＴＦＴ）のチャネル層、さらには補助容量（２８）の下部電極６２となるポリシリコン膜を形成する。
【００５１】
次に、基板６０の全面にゲート絶縁膜となるＳｉＯｘ膜６３を１００ｎｍ程度被着する。続いて、このＳｉＯｘ膜６３上の全面にＴａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜、あるいは合金膜を４００ｎｍ程度被着し、フォトエッチング法により所定の形状にパターニングする。これにより、走査線（１２）又は走査線を延在してなる画素ＴＦＴのゲート電極５２、補助容量線５３及び補助容量線５３を延在してなる補助容量（２８）の図示しない上部電極及び図示しない回路ＴＦＴのゲート電極及び駆動回路領域の各種配線を形成する。
【００５２】
その後、これらのゲート電極をマスクとしてイオン注入やイオンドーピング法により不純物の注入を行い、画素ＴＦＴのドレイン電極６４、ソース電極６５、補助容量（２８）の下部電極のコンタクト領域６６、及び図示しないＮ型の回路ＴＦＴのソース電極とドレイン電極を形成する。不純物の注入は、例えば加速電圧８０ＫｅＶで５×１０１５atoms/cm２のドーズ量でＰＨ３ /Ｈ２によりリンを高濃度注入する。
【００５３】
次に、画素ＴＦＴ６７及び図示しない駆動回路領域のＮ型の回路ＴＦＴには不純物が注入されないようにレジストで被覆した後、図示しないＰ型の回路ＴＦＴのゲート電極をそれぞれマスクとして、加速電圧８０ＫｅＶで５×１０１５atoms/cm２のドーズ量でＢ２Ｈ６ /Ｈ２によりボロンを高濃度注入して、Ｐ型の回路ＴＦＴのソース電極とドレイン電極を形成する。その後、Ｎ型ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）を形成するための不純物注入を行い、基板を６０をアニールすることにより不純物を活性化する。
【００５４】
さらに、例えばＰＥＣＶＤ法を用いて基板６０の全面に層間絶縁膜ＳｉＯ２６８を５００ｎｍ程度被着する。
【００５５】
続いて、フォトエッチング法により、画素ＴＦＴのドレイン電極６４に至るコンタクトホール６９と、ソース電極６５に至るコンタクトホール７０と、補助容量（２８）の下部電極のコンタクト領域６６に至るコンタクトホール７１と、図示しない回路ＴＦＴのソース電極とドレイン電極に至るコンタクトホールを形成する。
【００５６】
次に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜、あるいは合金膜を５００ｎｍ程度被着し、フォトエッチング法により所定の形状にパターニングする。これにより、信号線（１１）、画素ＴＦＴのドレイン電極６４と信号線（１１）との接続、及びソース電極６５と画素電極（１３）とを接続する画素電極配線８０及び、これと一体となった画素電極コンタクト８１ａ、さらに画素電極コンタクト８１ａと一体の補助容量電極コンタクト８１ｂ、及び図示しない駆動回路領域内の回路ＴＦＴの各種配線を行う。
【００５７】
さらに、ＰＥＣＶＤ法により基板６０の全面にＳｉＮｘからなる保護絶縁膜８２を成膜し、フォトエッチング法により画素電極コンタクト８１ａに至るコンタクトホール８３を形成する。
【００５８】
次に、例えば顔料などを分散させた着色層８４を全面に２μｍほど塗布し、後述する画素電極５５から画素電極コンタクト８１ａに至るコンタクトホール８５を形成する。
【００５９】
続いて、Ａｌをスパッタ法により成膜し、フォトエッチング法により所定の形状にパターニングして、画素電極５５を形成し、この画素電極５５と画素ＴＦＴのソース電極６７とを接続して、アレイ基板８６を得る。
【００６０】
一方、透明絶縁基板として、例えばガラス基板９０上に、スパッタ法により例えばＩＴＯからなる透明性電極である対向電極９１を形成することにより、対向基板９２を得る。
【００６１】
続いて、アレイ基板８６の画素電極５５側と、対向基板９２の対向電極９１側の全面に低温キュア型のポリイミドからなる配向膜８７、９３を印刷塗布し、両基板の対向時に液晶の配向軸が９０°となるようにラビング処理を施す。その後、両基板間が所定のギャップとなるようにスペーサ９４を介して対向配置し、周囲を図示しないシール材で封止してセル化する。そして、セルの隙間にネマティック液晶１００を注入し、注入口を封止する。そして、両基板の外側に図示しない配向板を貼り付けて液晶表示装置を得る。
【００６２】
上記実施形態では、画素電極５５にＡｌを用いた反射電極としたが、透明電極を用いた透過電極とした場合でも、同様の効果を得ることができる。
【００６３】
また、画素電極コンタクト８１ａを画素部の上側に配置しているが、画素下部に配置した場合でも同様の効果を得ることができる。
【００６４】
また、本実施形態においては、着色層８４をアレイ基板上に配置した場合について説明したが、有機絶縁膜を用いた場合においても同様の効果を得ることができる。
【００６５】
さらに、本実施形態では、半導体層としてポリシリコン層を用いたアクティブマトリクス型液晶表示装置について説明したが、半導体層として例えばアモルファスシリコン層などの他の半導体層を用いたアクティブマトリクス型液晶表示装置についても同様の効果を得ることができる。
【００６６】
【発明の効果】
以上説明したように、この発明に係わる平面表示装置によれば、デジタルメモリの電源電圧降下の影響によりメモリの誤動作を起こすことがないので、常に安定した表示画像を得ることができる。また、デジタルメモリの電源配線を低抵抗にするために基板上での配線幅を広くする必要がないので、画素ピッチや額縁サイズが大きくなることがなく、高精細化と狭額縁化も実現することができる。
【図面の簡単な説明】
【図１】図２に示す表示画素の回路構成図。
【図２】実施形態に係わるアクティブマトリクス型液晶表示装置の回路構成図。
【図３】図２の概略断面図。
【図４】他の実施形態に係わるアクティブマトリクス型液晶表示装置の回路構成図。
【図５】実施形態に係わる液晶表示装置の概略断面図。
【符号の説明】
１０…表示画素、１１…信号線、１２…走査線、１３…画素電極、１４…第１のスイッチ素子、１５…対向電極、１７…第２のスイッチ素子、１８…ディジタルメモリ、１９（ａ，ｂ）…メモリ制御信号線、２３，２４…インバータ回路、２５…第３のスイッチ素子、２９…補助容量線、３１，３２…電源配線、１００…液晶表示装置、１１０…表示画素部、１１９（ａ，ｂ）…抵抗素子、１２０…走査線駆動回路、１３０…信号線駆動回路

Claims

互いに交差して配置された複数の走査線及び複数の信号線、これら両線の各交差部に配置された画素電極、前記画素電極と電気的に並列に接続された補助容量、前記補助容量に所定の電圧を供給する補助容量線、前記走査線から供給される走査信号によりオン／オフ制御され、オン時に前記信号線に供給された映像信号を前記画素電極に書き込む第１のスイッチ素子、前記画素電極と電気的に接続され、前記信号線に供給された映像信号を保持可能な２つのインバータ回路を有するディジタルメモリ、前記画素電極と前記２つのインバータ回路のそれぞれの間に挿入され、前記画素電極と前記２つのインバータ回路間の導通を制御する２つのスイッチ素子からなる第２のスイッチ素子、前記２つのスイッチ素子にオン／オフ制御のためのメモリ制御信号を供給する独立した２本のメモリ制御信号線を含む第１の電極基板と、前記画素電極に対し所定間隔をもって対向配置された対向電極を含む第２の電極基板と、前記第１の電極基板と第２の電極基板との間に狭持された光変調層とを備える平面表示装置において、
前記画素電極と前記信号線とは前記第１のスイッチ素子を介して接続され、前記画素電極と前記ディジタルメモリとは前記第２のスイッチ素子を介して接続され、
通常表示期間では、前記第２のスイッチ素子により前記画素電極と前記ディジタルメモリ間の導通をオフにし、かつ前記第１のスイッチ素子を所定周期でオンにして、前記信号線に供給された映像信号を前記画素電極に書き込み、静止画表示期間では、前記第２のスイッチ素子をオンし、前記信号線に供給された映像信号を前記ディジタルメモリに保持させた後、前記第１のスイッチ素子により前記信号線と前記画素電極間の導通をオフして、前記ディジタルメモリに保持された映像信号を前記２つのスイッチ素子を交互に導通させることにより前記画素電極に書き込み、
前記２つのスイッチ素子と前記２本のメモリ制御信号線との間に、それぞれ前記メモリ制御信号線に供給されるメモリ制御信号の電位の立ち上がりを制御する電位制御手段を接続したことを特徴とする平面表示装置。
前記電位制御手段は抵抗素子により構成され、かつ前記抵抗素子の抵抗値は前記メモリ制御信号線の電位の立ち上がりが前記デジタルメモリの電源配線の電位の立ち上がりも遅くなるように設定されていることを特徴とする請求項１に記載の平面表示装置。
前記ディジタルメモリは、２つのインバータ回路と第３のスイッチ素子で構成されることを特徴とする請求項１又は２に記載の平面表示装置。
前記第３のスイッチ素子は前記走査線に接続されることを特徴とする請求項３に記載の平面表示装置。
前記第１のスイッチ素子と前記第３のスイッチ素子は、相補型のＭＯＳトランジスタで構成されることを特徴とする請求項４に記載の平面表示装置。
前記画素電極は金属薄膜で構成された光反射型の画素電極であることを特徴とする請求項１に記載の平面表示装置。
前記光変調層は液晶層であることを特徴とする請求項１に記載の平面表示装置。