JP5292451B2

JP5292451B2 - 半導体表示装置

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Publication number: JP5292451B2
Application number: JP2011256390A
Authority: JP
Inventors: 光明納; 幸夫田中
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-02-01
Filing date: 2011-11-24
Publication date: 2013-09-18
Anticipated expiration: 2021-01-29
Also published as: US20050156853A1; US7154466B2; US20010052898A1; US6856307B2; JP2012058755A

Description

本発明は、半導体表示装置および半導体表示装置の駆動方法に関する。本発明は、特に、絶縁基板上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型半導体表示装置およびアクティブマトリクス型半導体表示装置の駆動方法に関する。アクティブマトリクス型半導体表示装置の中でも、特に、アクティブマトリクス型液晶表示装置およびアクティブマトリクス型液晶表示装置の駆動方法に関する。

最近、安価なガラス基板上に半導体薄膜を形成し、ＴＦＴを作成する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶パネル）の需要が高まってきたことによる。

アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個の画素領域にそれぞれ画素ＴＦＴが配置され（この回路をアクティブマトリクス回路という）、各画素領域にある画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。

従来、アクティブマトリクス回路には、ガラス基板上に形成されたアモルファスシリコンを用いたＴＦＴが用いられてきていた。

最近、石英基板を用いることによって、石英基板上に形成された多結晶シリコン膜を用いたＴＦＴを有するアクティブマトリクス型液晶表示装置が実現されている。この場合、画素ＴＦＴを駆動する周辺駆動回路も、アクティブマトリクス回路と同一基板上に作成することができる。

また、レーザーアニール等の技術を利用することにより、ガラス基板上に多結晶シリコン膜を形成し、ＴＦＴを作成する技術も知られている。この技術を利用すると、同一ガラス基板上にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。

近年、アクティブマトリクス型液晶表示装置がパーソナルコンピュータの表示装置として多用されてきている。しかも、ノート型のパーソナルコンピュータに用いられるだけでなく、デスクトップ型のパーソナルコンピュータにも大画面のアクティブマトリクス型液晶表示装置が用いられるようになってきている。

また、小型で高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置を用いたプロジェクタ装置が注目を浴びてきている。中でも、より高解像度の映像が表示できるハイビジョン用プロジェクタ装置が注目を浴びてきている。

ところで、液晶表示装置においては、液晶素子の劣化を防ぐために反転駆動を行う必要がある。具体的には、図３（Ａ）に示すように、対向電極の電位（以下、対向コモン電位：Ｖ_COMと記述する）を中心電位（一定値）として、ビデオ信号を１フレーム期間毎に正負反転させて駆動している。このとき、ソース信号線駆動回路は、ビデオ信号のソース信号線への書き込みを確実に行うために、ビデオ信号の振幅よりもやや広い振幅を持った電圧で駆動するのが通常である。これは、アナログスイッチが１対のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで構成されており、書き込みの際には確実にソース信号線に書き込めるだけの電流能力を必要とし、また一度ソース信号線に書き込まれた電荷が、アナログスイッチからリークするのを防ぐために、確実にスイッチをＯＦＦさせることが必要なためである。通常は、このアナログスイッチのＯＮ・ＯＦＦのマージンは、各ＴＦＴのしきい値＋αを考慮して、３[Ｖ]程度が見込まれる。具体的には、ソース信号線に書き込まれるビデオ信号の振幅が±５[Ｖ]であった場合、ソース信号線駆動回路（アナログスイッチ）の駆動電圧振幅は、±８[Ｖ]となる。ゲート信号線駆動回路についても、しきい値を考慮して画素ＴＦＴのゲート・ソース間電圧を確保するために、±８[Ｖ]の振幅をもって駆動している。

ここで、液晶表示装置駆動時の消費電力に着目すると、ソース信号線駆動回路のバッファ部における消費電力は、表示装置全体の消費電力の中でも高い割合を占めている。よって、ソース信号線駆動回路の駆動電圧を低下することによって低消費電力化を可能とすれば、表示装置全体の低消費電力化に大きく寄与する。

例えば、前述の反転駆動方式によると、Ｖ_COMが一定で０[Ｖ]、ビデオ信号の振幅が−５〜５[Ｖ]（１０[Ｖ]）であるとき、アナログスイッチのＯＮ・ＯＦＦのマージンを３[Ｖ]考慮して、その駆動電圧は±８[Ｖ]（１６[Ｖ]）である。

１フレーム期間毎に正負の反転を行っているビデオ信号に対して、Ｖ_COMを正負逆で反転を行う方法を考える。図３（Ｂ）に示すように、あるフレームにおいてはビデオ信号が２．５[Ｖ]、対するＶ_COMが−２．５[Ｖ]、次のフレームにおいては、ビデオ信号が−２．５[Ｖ]、対するＶ_COMが２．５[Ｖ]という場合、各フレームにおいて、液晶素子に印加される電圧、つまりビデオ信号とＶ_COMの電位差は、通常の場合と同様に５[Ｖ]を確保しているが、ビデオ信号の振幅は−２．５〜２．５[Ｖ]（５[Ｖ]）となっている。よって、アナログスイッチのＯＮ・ＯＦＦマージンを先と同様３[Ｖ]考慮したとき、その駆動電圧は±５．５[Ｖ]（１１[Ｖ]）となり、消費電力を約４７[％]低減出来る。

また、一般にソース信号線駆動回路においては、ソース信号線の容量負荷が大きく、かく駆動周波数が高いため、ＴＦＴにはより大きな電流能力が要求される。従って、ソース信号線駆動回路を構成するＴＦＴは一般に、ゲート幅（Ｌ）が小さく、チャネル長（Ｗ）が大きい。そのため、各部のＴＦＴの中でも特に劣化の心配される部分である。ソース信号線駆動回路のバッファ電圧が５[Ｖ]低下することは、ソース信号線駆動回路のＴＦＴの信頼性を向上させることにつながる。

反面、対向コモン反転駆動により、ゲート信号線駆動回路および画素ＴＦＴへの負担が増大する。画素部においては、対向電極と画素ＴＦＴのソース領域（以後、画素ＴＦＴにおいて、ソース信号線と接続されている側の領域をドレイン領域、液晶素子と接続されている側の領域をソース領域と定義する。ビデオ信号の電位が反転する場合にも、この位置関係を統一して述べる。）は、液晶素子を挟んで容量結合しており、この容量が、駆動回路部における他の容量に比べて十分に支配的であると考えると、画素ＴＦＴがＯＦＦの状態でＶ_COMが変化するとき、容量の両電極間の電位差を保存しようとして、画素ＴＦＴのソース領域の電位が同じだけ変化する。具体的には、Ｖ_COM＝−２．５[Ｖ]のとき、液晶素子に印加される電圧が−５〜５[Ｖ]であるとすると、画素ＴＦＴのソース領域の電位は−７．５〜２．５[Ｖ]をとり得る。Ｖ_COM＝２．５[Ｖ]のとき、液晶素子に印加される電圧が−５〜５[Ｖ]であるとすると、画素ＴＦＴのソース領域の電位は−２．５〜７．５[Ｖ]をとり得る。（図３（Ｃ）（Ｄ））

この状態で、ゲート信号線駆動回路の駆動電圧振幅が±８[Ｖ]であるとき、画素ＴＦＴのＯＮ・ＯＦＦマージンは０．５[Ｖ]となるため、画素ＴＦＴのしきい値によっては正常動作が出来なくなる。ソース信号線駆動回路と同様、３[Ｖ]のマージンを確保するためには、図３（Ｅ）に示すように、ゲート信号線駆動回路の駆動電圧振幅を±１０．５[Ｖ]とする必要がある。

これにより、画素ＴＦＴのゲート・ソース間電圧が大きくなる。図４（Ａ）を参照する。Ｖ_COM＝±２．５[Ｖ]の振幅を有するとき、画素ＴＦＴのソース領域がとり得る電位は、−７．５〜７．５[Ｖ]であり、このときのゲート電極がとり得る電位は、±１０．５[Ｖ]であるから、画素ＴＦＴのゲート・ソース間電圧は、−１８〜＋１８[Ｖ]が考えられる。

図５は、Ｎチャネル型ＴＦＴの電圧−電流特性の一例を示している。横軸はゲート・ソース間電圧（Ｖ_GS）、縦軸はドレイン電流（Ｉ_D）である。ゲート電極に大きい逆バイアス電圧（ソース領域の電位に対してゲート電極の電位が低い電圧）が印加されると、ドレイン電流が急激に増加する場合がある。つまり、画素ＴＦＴにおいて、ゲート・ソース間電圧が−１８[Ｖ]などといった場合には、本来ＯＦＦしている画素ＴＦＴを通って、保持電荷のリークが生ずる。さらに、ゲート・ソース間にこのように大きい電圧が印加される場合、ゲート耐圧もまた問題となってくる。これらの問題点から、対向コモン反転駆動方式はほとんど実用されていないのが現実であり、画素ＴＦＴのＯＮ・ＯＦＦマージンを削ってＶ_COMをわずかに振幅させる程度に用いられているにすぎない。

本発明は、上述した問題を鑑みてなされたものであり、新規な駆動回路および新規な駆動方法を用いることによってゲート信号線駆動回路のバッファ電圧の振幅拡大を抑制し、かつ対向コモン反転駆動を実現することを目的とする。ならびに、画素ＴＦＴに印加されるゲートバイアスを従来電圧に保ちつつ（ゲート耐圧の確保）、ソース信号線駆動回路の駆動電圧を下げることで、液晶表示装置全体での低消費電力化を実現することを目的とする。

本発明においては、画素ＴＦＴのゲート・ソース間に印加される逆バイアス電圧を小さくするために、本発明においては、Ｖ_COMがＨｉ（２．５[Ｖ]）のフレーム期間と、Ｌｏ（−２．５[Ｖ]）のフレーム期間で、ゲート信号線駆動回路のＬｏ電位に異なる電位を与えるようにする。

今、ゲート信号線駆動回路の駆動電圧は、高圧側電位Ｖ_HI＝１０．５[Ｖ]、低圧側電位Ｖ_LO＝−１０．５[Ｖ]である。さらに、Ｖ_LO2として、−５．５[Ｖ]という電位を用意する。この電位は、大小関係がＶ_LO＜Ｖ_LO2＜Ｖ_Hiであり、画素ＴＦＴがＶ_LO2のゲート電位で確実にＯＦＦする値であれば良い。

本発明においては、Ｖ_COM＝−２．５[Ｖ]のときは、ゲート信号線駆動回路の駆動電圧振幅は、図４（Ｂ）に示すように、Ｖ_HiおよびＶ_LOを用いて±１０．５[Ｖ]、ＶＣＯＭ＝２．５[Ｖ]のときは、ゲート信号線駆動回路の駆動電圧振幅は、図４（Ｃ）に示すように、Ｖ_HiおよびＶ_LO2を用いて、−５．５〜１０．５[Ｖ]とする。これにより、Ｖ_COMの電位がいずれの電位にあるフレームにおいても、画素ＴＦＴのゲート・ソース間に印加される最大の逆バイアス電圧は−１３[Ｖ]となり、ＯＦＦ電流リークを大きく抑制出来る。

以下に、本発明の構成について記載する。

請求項１に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、前記トライステートバッファは、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路とを有し、前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第１の回路の出力信号線と、前記第２の回路の出力信号線と、はともにゲート信号線に第２の接続点で電気的に接続されていることを特徴としている。

請求項２に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、前記トライステートバッファは、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路と、を有し、前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第１の回路の出力信号線と、前記第２の回路の出力信号線と、はともにゲート信号線に第２の接続点で電気的に接続され、前記第１の回路のｐチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、前記第１の回路のｎチャネル型薄膜トランジスタのゲートには、第１の信号が入力され、前記第２の回路のｐチャネル型薄膜トランジスタのゲートには、第２の信号が入力され、前記第２の回路のｎチャネル型薄膜トランジスタのゲートには、第３の信号が入力され、前記第３の信号は、対向コモン反転駆動時において、対向電極の電位が高い電位にあるときのフレーム期間を第１のフレーム期間、前記対向電極の電位が低い電位にあるときのフレーム期間を第２のフレーム期間としたとき、第１のフレーム期間から第２のフレーム期間に切り換る間の帰線期間内に入力され、前記第２の信号は、前記ゲート信号線選択パルスが入力される直前に入力され、前記第１の信号は、前記第２のフレーム期間で、ゲート信号線選択パルスが出力されてから、前記第１のフレーム期間で、第２の信号が出力されるまでの間および、前記第１のフレーム期間で、ゲート信号線選択パルスが出力されてから、帰線期間で前記第３の信号が入力されるまでの間に入力されることを特徴としている。

請求項３に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第１の信号は外部から直接信号を入力することにより得られることを特徴としている。

請求項４に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第１の信号は、前記ゲート信号線選択パルスと前記第３の信号とを論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。

請求項５に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第１の信号は前記ゲート信号線駆動回路に外部から供給される信号のうちの１つあるいは複数の信号を論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。

請求項６に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第１の信号は、前期ゲート信号線選択パルスと前記第３の信号とをリセット・セット型フリップフロップ回路に入力し、続いて、前記リセット・セット型フリップフロップ回路の出力と前記ゲート信号線選択パルスとをＮＯＲ回路に入力し、前記ＮＯＲ回路の出力によって得られることを特徴としている。

請求項７に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第２の信号は外部から直接信号を入力することにより得られることを特徴としている。

請求項８に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第２の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている。

請求項９に記載の本発明の半導体表示装置は、請求項１乃至２のいずれか１項に記載の半導体表示装置において、前記第３の信号は外部から直接信号を入力することにより得られることを特徴としている。

請求項１０に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、前記トライステートバッファは、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路と、リセット・セット型フリップフロップ回路と、ＮＯＲ回路と、を有し、前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第１の回路の出力信号線と、前記第２の回路の出力信号線と、はともにゲート信号線に第２の接続点で電気的に接続され、前記第１の回路のｐチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、前記第１の回路のｎチャネル型薄膜トランジスタのゲートには、第１の信号が入力され、前記第２の回路のｐチャネル型薄膜トランジスタのゲートには、第２の信号が入力され、前記第２の回路のｎチャネル型薄膜トランジスタのゲートには、第３の信号が入力され、前記第３の信号は、対向コモン反転駆動時において、対向コモン電極が高い電位にあるときのフレーム期間を第１のフレーム期間、前記対向コモン電極が低い電位にあるときのフレーム期間を第２のフレーム期間としたとき、第１のフレーム期間から第２のフレーム期間に切り換る間の帰線期間内に入力され、前記第２の信号は、前記ゲート信号線選択パルスが入力される直前に入力され、前記第１の信号は、リセット・セット型フリップフロップ回路のリセット信号入力線にゲート信号線選択パルスを入力し、セット信号入力線に第３の信号を入力して得られるセット出力信号と、前記ゲート信号線選択パルスと、をＮＯＲ回路に入力して得られる、前記ＮＯＲ回路の出力信号が入力されることを特徴としている。

請求項１１に記載の本発明の半導体表示装置は、請求項１０に記載の半導体表示装置において、前記第２の信号は外部から直接信号を入力することにより得られることを特徴としている。

請求項１２に記載の本発明の半導体表示装置は、請求項１０に記載の半導体表示装置において、前記第２の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている。

請求項１３に記載の本発明の半導体表示装置は、請求項１０に記載の半導体表示装置において、前記第３の信号は外部から直接信号を入力することにより得られることを特徴としている。

請求項１４に記載の本発明の半導体表示装置の駆動方法は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、アクティブマトリクス回路を構成する画素ＴＦＴの駆動には、第１の電源電位と、第２の電源電位と、第３の電源電位との３種類の電位を用いることを特徴としている。

本発明のトライステートバッファを用いることにより、ｐｏｌｙ−ＳｉＴＦＴにおいて不可避である逆ゲートバイアス時におけるＯＦＦリーク電流の急激な増加による保持電荷のリークを回避することができ、かつ対向コモン反転駆動を正常に行うことができる。

また、本発明のトライステートバッファを用いることにより、画素ＴＦＴ部におけるゲート−ソース間電圧におけるＯＮ・ＯＦＦのマージンを確保したままで対向コモン電位に振幅を与えることができる。したがって、画素ＴＦＴに印加されるゲート電圧を従来の電圧付近に保ちつつ（ゲート耐圧確保）、ソース信号線駆動回路の消費電力を縮小することができ、さらに電圧を下げることでＴＦＴの信頼性も向上させることができる。

本発明のトライステートバッファの回路構成と信号入力を示す図。トライステートバッファの回路構成例を表す図。画素ＴＦＴにおけるゲート−ソース間電圧を示す図。画素ＴＦＴにおけるゲート−ソース間電圧を示す図。ｎチャネル型ＴＦＴにおけるゲート電圧とドレイン電流の関係を示す図。実施例１によるアクティブマトリクス型半導体表示装置の概略構成図。実施例１によるアクティブマトリクス型半導体表示装置のソース信号線駆動回路の回路図。実施例１によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。対向コモン反転駆動する際のトライステートバッファへの入力信号のタイミングおよびゲート信号線の電位を示す図。実施例１で示したトライステートバッファを用いた回路におけるシミュレーション結果を示す図。実施例２によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。実施例３によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。実施例１０によるアクティブマトリクス型半導体表示装置の概略構成図。実施例１０によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。実施例１０によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路にて用いられるゲート選択パルス切り換えスイッチの回路構成例を示す図。実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例５によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例６によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例６によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例７によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例８によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。実施例９によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。本発明のアクティブマトリクス型液晶表示装置を組み込んだ電子機器の例を示す図。本発明のアクティブマトリクス型液晶表示装置を組み込んだ電子機器の例を示す図。本発明のアクティブマトリクス型液晶表示装置をフロント型プロジェクタおよびリア型プロジェクタに組み込んだ例を示す図。

本発明の駆動回路および駆動方法について、順を追って説明する。

図１を参照する。図１は、本発明で用いるトライステートバッファの回路図を示している。ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが対になった第１の回路１０１および第２の回路１０２が図１に示すように接続される。

トライステートバッファに接続される電源電位は、第１の電源電位ＶＤＤ₁、第１の電源電位よりも低い電位を持った第２の電源電位ＶＤＤ₂、第２の電源電位よりも低い電位を持った第３の電源電位ＶＤＤ₃であり、ＶＤＤ₁は第１の回路のｐチャネル型ＴＦＴのソース領域と、ＶＤＤ₂は第１の回路と第２の回路の接続点と、ＶＤＤ₃は第２の回路のｎチャネル型ＴＦＴのソース領域と、それぞれ電気的に接続される。

トライステートバッファに入力される信号は、第１の信号（Ｓｉｇ．１）、第２の信号（Ｓｉｇ．２）、第３の信号（Ｓｉｇ．３）、およびゲート信号線選択パルス（ＧａｔｅＰｕｌｓｅ）である。

ゲート信号線選択パルスは、第１の回路のｐチャネル型ＴＦＴ側のゲート電極に、第１の信号は第１の回路のｎチャネル型ＴＦＴ側のゲート電極に、第２の信号は第２の回路のｐチャネル型ＴＦＴ側のゲート電極に、第３の信号は第２の回路のｎチャネル型ＴＦＴ側のゲート電極に、それぞれ入力される。

トライステートバッファを用いた本発明の回路構成においては、対向電位（Ｖ_COM）が−側に振れるフレーム期間が現れると、直前の帰線期間で第３の信号が入力され、画素ＴＦＴのドレイン側が電荷を保持する期間だけ、ゲート信号線電位をより低電位側であるＶＤＤ₃にシフトする。第３の信号の入力の後は、保持容量によって、ゲート信号線電位はＶＤＤ₃に固定される。これにより画素ＴＦＴは確実にＯＦＦし、電荷をより確実に保持することができる。また、ゲート信号線駆動回路からゲート信号線選択パルスが出力され、ゲート信号線の電位が＋側に持ち上げられる時は、第２の信号により一度中間の電位であるＶＤＤ₂まで持ち上げられた後、ゲート信号線選択パルスによりＶＤＤ₁に持ち上げられる。
その後、ゲート信号線選択パルスが出力されていない期間では、ゲート信号線には中間電位であるＶＤＤ₂が供給される。このような方法をとることにより、本発明のトライステートバッファを用いた回路における対向コモン反転駆動時のバッファ部でのソース・ドレイン間電圧の低減をはかる。

ゲート信号線に直接繋がる出力バッファは負荷が大きく、ゲート信号線駆動回路のＴＦＴの中では最も電流能力を要求される。そのため、バッファに高いソース・ドレイン間電圧が印加されることは信頼性の面で不安が生ずる。本発明のバッファ回路を用い、前述のような方法で駆動すると、ゲート信号線駆動回路の中で最も負荷が心配される出力バッファを構成するＴＦＴに関しては、通常のコモン反転時の電圧（ＶＤＤ₁、ＶＤＤ₃間）よりも低い電圧（ＶＤＤ₁、ＶＤＤ₂間あるいはＶＤＤ₂、ＶＤＤ₃間）での駆動が可能となる。

本発明でゲート信号線駆動回路に用いたトライステートバッファは、対向コモン電位が＋側の時と−側の時で異なる２種類のＬｏ電位をゲート信号線に与える。この時、画素ＴＦＴはｎチャネル型ＴＦＴが用いられており、通常（選択されていない時）はＬｏ電位であり、選択されるとＨｉになる。よって画素ＴＦＴは、前記の異なる２種類のＬｏ電位が入力された時はいずれもＯＦＦしている。

図４（Ｂ）は対向コモン電位が−側の時、図４（Ｃ）は対向コモン電位が＋側の時の、画素ＴＦＴ部における逆バイアス時のＶ_GSを表したものである。図４（Ｂ）において、対向コモン電位が−２．５［Ｖ］の時、ゲート信号線電位は−１０．５［Ｖ］となり、このときのＶ_GSがとり得る値は、１８[Ｖ]〜−１３［Ｖ］
となる。対向コモン電位が＋２．５［Ｖ］の時、ゲート信号線電位は−５．５［Ｖ］となり、このときのＶ_GSがとり得る値は、１３〜−１３［Ｖ］となる。このとき、図５において、Ｖ_GSが負の領域に着目すると、Ｖ_GS＝−１３[Ｖ]の場合と、Ｖ_GS＝−１８[Ｖ]の場合とでは、Ｉ_D（ここではＯＦＦリーク電流）の値には、５０１で示すように大きな差があることがわかる。つまり、ゲート逆バイアス時のＯＦＦリーク電流をこれだけ減少させることが出来るわけである。よって、対向コモン反転駆動時に画素ＴＦＴのＯＮ、ＯＦＦマージンを十分に確保し、かつゲートにかかる逆バイアスを通常の対向コモン反転駆動時よりも低く抑えることができるため、ＯＦＦリーク電流の急激な増加による保持電荷のリークも回避することができる。

ここで、以下の実施例をもって本発明の半導体表示装置および半導体表示装置の駆動方法の具体例について説明する。ただし、本発明は、以下の実施例に限定されるわけではない。

本実施例においては、本発明を適用して作成することのできる半導体表示装置として、アクティブマトリクス型液晶表示装置を例にとって説明する。

図６を参照する。図６には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。６０１はソース信号線駆動回路であり、クロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／Ｒ）、Ｖｉｄｅｏ信号（ＶｉｄｅｏＤａｔａ）等が入力される。６０２はゲート信号線駆動回路であり、クロック信号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパルス（Ｇ−ＳＰ）、バッファ制御信号（Ｇ−ＣＳ）等が入力される。６０３は画素部であり、ゲート信号線６０４およびソース信号線６０５の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素ＴＦＴ６０６を有する。また、画素ＴＦＴのソース領域とドレイン領域とのいずれか一方には画素電極（図示せず）および保持容量６０７が接続されている。また、６０８はアクティブマトリクス回路と対向基板（図示せず）との間に挟持された液晶である。また６０９はＶｉｄｅｏ信号線であり、外部からＶｉｄｅｏ信号（ＶｉｄｅｏＤａｔａ）が入力される。

図７を参照する。図７は、本実施例のアクティブマトリクス型液晶表示装置のソース信号線駆動回路の構成図であり、シフトレジスタ７０１、左右走査方向切り換え用アナログスイッチ７０２、ＮＡＮＤ回路７０３、レベルシフタ回路７０４、サンプリングスイッチ７０５、Ｖｉｄｅｏ信号線７０６等から構成される。

ソース信号線駆動回路には、クロック信号（Ｓ−ＣＬＫ）、クロック信号の反転信号（Ｓ−ＣＬＫＢ）、スタートパルス（Ｓ−ＳＰ）、および左右走査切り換え信号（Ｌ／Ｒ）が入力される。

外部から入力されるクロック信号（Ｓ−ＣＬＫ）、クロックの反転信号（Ｓ−ＣＬＫＢ）、スタートパルス（Ｓ−ＳＰ）および左右走査切り換え信号（Ｌ／Ｒ）によってシフトレジスタ７０１が動作し、左右走査切り換え信号（Ｌ／Ｒ）にＨｉが入力される時、ビデオ信号をサンプリングする信号が、左から右に向かって順にＮＡＮＤ回路７０３から出力される。ビデオ信号をサンプリングする信号は、レベルシフタ回路７０４によってその電圧振幅が高電圧側にシフトし、サンプリングスイッチ７０５に入力される。サンプリングスイッチ７０５は、前記サンプリング信号の入力によって、Ｖｉｄｅｏ信号線７０６から供給されるＶｉｄｅｏ信号（ＶｉｄｅｏＤａｔａ）をサンプリングし、ソース信号線に供給する。画素ＴＦＴが駆動することで、ソース信号線に入力されたＶｉｄｅｏ信号は画素に書き込みが行われ、画像の表示を行う。

図２を参照する。図２は本発明のトライステートバッファの一構成例を示しており、Ｒ−Ｓ−ＦＦ（リセット・セット型フリップフロップ）回路２０１、インバータ２０２、２０３、ＮＯＲ回路２０４、第１の回路２０５、第２の回路２０６から構成される。

ゲート信号線駆動回路の走査方向に対し、ｍ段目に配置されるトライステートバッファに入力される信号について説明する。本実施例においては、ｍ段目のゲート信号線選択パルス（以下Ｇ−ＳＥ）と、（ｍ−１）段目のゲート信号線選択パルス（以下Ｇ−ＰＲ）と、外部からバッファ制御信号（以下Ｇ−ＣＳ）がそれぞれ入力される。

図８を参照する。図８は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成した例であり、シフトレジスタ回路８０１、ＮＡＮＤ回路８０２、レベルシフタ回路８０３、トライステートバッファ８０４等から構成される。また、ＮＡＮＤ回路−レベルシフタ回路−バッファ回路間には、入力信号の形式等によっては、インバータ回路、バッファ回路等を配置しても良い。

ゲート信号線駆動回路には、クロック信号（Ｇ−ＣＬＫ）、クロック信号の反転信号（Ｇ−ＣＬＫＢ）、スタートパルス（Ｇ−ＳＰ）が入力される。

通常のゲート信号線駆動回路のバッファ部に替えて、本発明のトライステートバッファを、ゲート信号線１本に対して１つづつ配置する。そのｍ段目（ｍ番目のゲート線に対する）のゲート信号線選択パルス（Ｇ−ＳＥ）が信号線８０５に入力される。（ｍ−１）段目のゲート選択パルスの反転パルス（Ｇ−ＰＲ）が信号線８０６に入力される。また、バッファ制御信号（Ｇ−ＣＳ）は外部から直接あるいはレベルシフタを通して信号線８０７に入力される。

ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、図８に示す信号線８０８に、スタートパルス、クロック信号等を用いて適当なパルスを作りだして入力しても良いし、外部から直接信号を入力するようにしても良い。

外部から入力されるクロック信号（Ｇ−ＣＬＫ）、クロックの反転信号（Ｇ−ＣＬＫＢ）、スタートパルス（Ｇ−ＳＰ）によってシフトレジスタ回路８０１が動作し、シフトレジスタ出力パルスが、上から下に向かって順に出力され、続いてＮＡＮＤ回路８０２よりゲート信号線選択パルスが出力される。レベルシフタ回路８０３によってその電圧レベルが高電圧側にシフトされた後、バッファ部８０４を経てゲート信号線へと出力される。

本発明のトライステートバッファの動作について説明する。図９を参照する。
図９は本発明のトライステートバッファを用いて構成したゲート信号線駆動回路で対向コモン反転駆動を行う場合のタイミングチャートである。なお、図中のＧ−ＣＳ、Ｇ−ＰＲ、Ｇ−ＳＥは第１段目のゲート信号線のタイミングのものを例として図示している。対向コモン電位が＋側の時（９０１）は、Ｇ−ＣＳにはＬｏを入力し（９０２）、ゲート線の電位はＶ_DD2となる（９０３）。さらに、ゲート選択パルスＧ−ＳＥが入力される（９０４）とＶ_DD1のパルスが出力される（９０５）。対向コモン電位が−側に移る直前に、帰線期間内でＧ−ＣＳにＨｉを入力し（９０６）、ゲート線電位をＶ_DD3に落とす（９０７）。Ｇ−ＣＳがＬｏｗになった後も、ゲート信号線の有する保持容量によって、次の電位に移す信号の入力があるまでの期間、ゲート信号線電位はＶ_DD3に固定される。続いて、（ｍ−１）段目のゲート選択パルスの反転パルスＧ−ＰＲ（９０８）によっていったんゲート線電位はＶ_DD2に持ち上げられ（９０９）、その後ｍ段目のゲート選択パルスＧ−ＳＥが入力される（９１０）ことによってＶ_DD1の電位を持ったパルスが出力される（９１１）。

図１０は、本実施例にて図２に示したトライステートバッファを用いた、フレーム周波数６０[Ｈｚ]、ＶＧＡの表示装置において、１水平期間を約３４[μs]としたときの動作のシミュレーション結果を示している。ただし、ここでは連続する２フレーム分の比較をするため、あるフレーム期間において、ある段でゲート信号線選択パルスが出力されてから、次のフレーム期間に同じ段でゲート信号線選択パルスが出力されるまでの時間をやや省略してシミュレーションを行っている。３電位の条件は、Ｖ_DD1＝１０．５[Ｖ]、Ｖ_DD2＝−５．５[Ｖ]、Ｖ_DD3＝−１０．５[Ｖ]とした。

まず、Ｖ_COMがＨｉのフレーム期間においては、ゲート信号線のＬｏ電位はＶ_DD2＝−５．５[Ｖ]である。やがてＧ−ＰＲが入力されてもこのときは変化しない。続いてＧ−ＳＥが入力されると、ゲート信号線にＨｉ電位＝Ｖ_DD1＝１０．５[Ｖ]のパルスが出力される。Ｖ_COMがＨｉのフレーム期間Ａから、Ｖ_COM＝Ｌｏのフレーム期間Ｂに移行するとき、直前の帰線期間にＧ−ＣＳが入力され、ゲート信号線の電位はＶ_DD3＝−１０．５[Ｖ]となる。続いて、Ｇ−ＰＲが入力されると、ゲート信号線の電位は一旦Ｖ_DD2＝−５．５[Ｖ]に持ち上げられ、さらに直後のＧ−ＳＥの入力によって、ゲート信号線にはＶ_DD1＝１０．５[Ｖ]のパルスが出力される。

ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、あるいは、図１１に示すように、ゲート信号線駆動回路の１段目の直前にシフトレジスタ回路、ＮＡＮＤ回路、インバータ回路等を配置して、そのＮＡＮＤ回路への一方の入力信号線１１０１に、スタートパルス、クロック信号等を用いて生成した適当なパルスを入力することで出力されるようにしても良いし、外部から信号線１１０１への信号を入力するようにしても良い。

ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、あるいは、図１２に示すように、ゲート信号線駆動回路の１段目の直前にダミー段１２０１を配置することによってまかなっても良い。

本実施例においては、実施例１で説明したアクティブマトリクス型液晶表示装置の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路と、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。

図１６を参照する。基板５００１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板５００１のＴＦＴが形成される表面に、下地膜５００２をプラズマＣＶＤ法やスパッタ法で形成する。下地膜５００２は、窒化シリコン膜を２５〜１００［nm］、ここでは５０［nm］の厚さに、酸化シリコン膜を５０〜３００［nm］、ここでは１５０［nm］
の厚さに積層形成（特に図示せず）する。また、下地膜５００２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。

次に、この下地膜５００２の上に、５０［nm］の厚さの非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０［℃］で数時間加熱して脱水素処理を行い、含有水素量を５［atom％］以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作成方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素の含有量を十分低減させておくことが望ましい。

ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作成されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。この連続形成を行うと、下地膜を形成後、当前記下地膜の表面が大気雰囲気に曝されることを回避できるため、下地膜表面の汚染を防ぐことが可能となり、作成されるＴＦＴの特性バラツキを低減させることができる。

非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。

なお、本実施例では半導体層の形成に非晶質シリコン膜をレーザーあるいは熱により結晶化するという方法を用いているが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。

こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層５００３、５００４、５００５を形成する。

次に、島状の半導体層５００３、５００４、５００５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を１０〜２００［nm］、好ましくは５０〜１５０［nm］の厚さで形成すれば良い。ここでは１００［nm］の厚さに形成する。

そして、ゲート絶縁膜５００６の表面に第１のゲート電極となる第１の導電膜５００７と、第２のゲート電極となる第２の導電膜５００８とを形成する。第１の導電膜５００７はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜５００７の厚さは５〜５０［nm］、好ましくは１０〜３０［nm］とする必要がある。本実施例においては、２０［nm］の厚さでＳｉ膜を形成する。

第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作成法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００［℃］として、ジシラン（Ｓｉ₂Ｈ₆）を２５０［sccm］、ヘリウム（Ｈｅ）を３００［sccm］導入して作成することができる。このとき同時に、Ｓｉ₂Ｈ₆に対してＰＨ₃を０．１〜２［％］混入させてｎ型の半導体膜を形成しても良い。

第２のゲート電極となる第２の導電膜は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、Ｔａを使用し、スパッタ法で、２００〜１０００［nm］、代表的には４００［nm］の厚さに形成する。（図１６（Ａ））

次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜５００８をエッチングして第２のゲート電極を形成する工程を行う。第２の導電膜５００８はＴａ膜で形成されているので、ドライエッチング法により行う。ドライエッチングの条件として、Ｃｌ₂を８０［sccm］導入して１００［mTorr］、５００［Ｗ］の高周波電力を投入して行う。そして、図１６（Ｂ）に示すように第２のゲート電極５００９、５０１０、５０１２、５０１３と、配線５０１１を形成する。第２のゲート電極のチャネル長方向の長さは、本実施例においてはＣＭＯＳ回路を形成する第２のゲート電極５００９、５０１０で３［μm］とし、また、画素マトリクス回路はマルチゲートの構造をとっており、第２のゲート電極５０１２、５０１３の各々の長さを２［μm］とする。

エッチング後に残さが確認された場合は、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去すればよい。

また、第２の導電膜５００８はウエットエッチング法で除去しても良い。例えば、Ｔａの場合、フッ酸系のエッチング液を用いて容易に除去することができる。

また、画素マトリクス回路を構成するｎチャネル型ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第２の導電膜と同じ材料で保持容量の配線電極５０１４が形成される。

そして、ｎ型を付与する第１の不純物元素を添加する工程を行う。この工程は第２の不純物領域を形成するための工程である。本実施例においては、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜５００６と第１の導電膜５００７を通してその下の半導体層にリン（Ｐ）を添加するために、加速電圧は８０［keV］と高めに設定する必要がある。半導体層に添加されるリンの濃度は、１×１０¹⁶〜１×１０¹⁹［atoms/cm³］の範囲にするのが好ましく、ここでは１×１０¹⁸［atoms/cm³］とする。そして、半導体層にリンが添加された領域５０１５、５０１６、５０１７、５０１８、５０１９、５０２０、５０２１、５０２２が形成される。(図１６（Ｂ）)

このとき、第１の導電膜５００７において、第２のゲート電極５００９、５０１０、５０１２、５０１３、配線５０１１および保持容量配線５０１４と重ならない領域にもリンが添加される。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる効果が得られる。

次にｎチャネル型ＴＦＴを形成する領域をレジストマスク５０２３、５０２４で覆って、第１の導電膜５００７の一部を除去する工程を行う。本実施例においては、ドライエッチング法により行う。第１の導電膜５００７はＳｉであり、ドライエッチングの条件として、ＣＦ₄を５０[sccm]、Ｏ₂を４５[sccm]導入して５０[mTorr]、で２００［Ｗ］の高周波電力を投入して行う。その結果、レジストマスク５０２３、５０２４および第2のゲート導電膜に覆われている部分の第１の導電膜５０２５が残る。

そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を添加する工程を行う。ここではジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法により添加する。ここでも加速電圧を８０［keV］として、２×１０²⁰［atoms/cm³］の濃度にボロンを添加する。そして、ボロンが高濃度に添加された第３の不純物領域５０２８、５０２９が形成される。 (図１６（Ｃ）)

図１７を参照する。第３の不純物元素の添加を行った後、レジストマスク５０２３、５０２４を完全に除去して、再度レジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５を形成する。そして、レジストマスク５０３０、５０３３、５０３４、５０３５を用いて第１の導電膜をエッチングし、新たに第１の導電膜５０３６、５０３７、５０３８、５０３９を形成する。

図１７（Ａ）にて形成したレジストマスクのうち、ｎ型ＴＦＴを形成する部分に用いられる５０３０はチャネル長方向の長さを９［μm］で、５０３３、５０３４は７［μm］として形成する。

そして、ｎ型を付与する第２の不純物元素を添加する工程を行う。本実施例においては、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜５００６を通してその下の半導体層にリンを添加するために、加速電圧は８０［keV］と高めに設定している。そして、リンが添加された領域５０４０、５０４１、５０４２、５０４３、５０４４が形成される。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０¹⁹〜１×１０²¹［atoms/cm³］とするのが好ましく、ここでは１×１０²⁰［atoms/cm³］としている。（図１７（Ａ））

さらに、レジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５を除去して、新たにレジストマスク５０４５、５０４６、５０４７、５０４８、５０４９、５０５０を形成し、第１の導電膜のエッチングを行う。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク５０４５、５０４８、５０４９のチャネル長方向の長さはＴＦＴの構造を決める上で重要である。レジストマスク５０４５、５０４８、５０４９は第１の導電膜５０３６、５０３７、５０３８の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域が第１の導電膜と重なる領域と重ならない領域を、ある範囲で自由に決めることができる。（図１７（Ｂ））

そして図１７（Ｃ）に示すように第１のゲート電極５０５１、５０５２、５０５３が形成される。ここで、第１のゲート電極５０５１のチャネル長方向長さは６［μm］、第１のゲート電極５０５２、５０５３のチャネル長方向の長さは４［μm］としている。

また、画素マトリクス回路には、保持容量部の電極５０５４が形成される。

以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５０５５、第１の不純物領域５０５６、５０５７、第２の不純物領域５０５８、５０５９が形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）５０５８ａ、５０５９ａが１．５［μm］の長さに、ゲート電極と重ならない領域（ＬＤＤ領域）５０５８ｂ、５０５９ｂが１．５［μｍ］の長さにそれぞれ形成される。そして、第１の不純物領域５０５６はソース領域として、第１の不純物領域５０５７はドレイン領域となる。

ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域５０６０、第３の不純物領域５０６１、５０６２が形成される。そして、第３の不純物領域５０６２はソース領域として、第３の不純物領域５０６１はドレイン領域となる。

また、画素マトリクス回路のｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域５０６３、５０６４と第１の不純物領域５０６５、５０６６、５０６７と第２の不純物領域５０６８、５０６９、５０７０、５０７１が形成される。ここで第２の不純物領域は、ゲート電極と重なる領域５０６８ａ、５０６９ａ、５０７０ａ、５０７１ａおよびゲート電極と重ならない領域５０６８ｂ、５０６９ｂ、５０７０ｂ、５０７１ｂとが形成される。（図１７（Ｃ））

図１８を参照する。続いて、窒化シリコン膜５０７２、第１の層間絶縁膜５０７３を形成する工程を行う。最初に窒化シリコン膜５０７２を５０［nm］の厚さに成膜する。窒化シリコン膜５０７２はプラズマＣＶＤ法で形成され、ＳｉＨ₄を５［sccm］、ＮＨ₃を４０［sccm］、Ｎ₂を１００［sccm］導入して０．７［Torr］、３００［Ｗ］の高周波電力を投入する。そして、続いて第１の層間絶縁膜５０７３として酸化シリコン膜を、ＴＥＯＳを５００［sccm］、Ｏ₂を５０［sccm］導入し１［Torr］、２００［Ｗ］の高周波電力を投入して９５０［nm］の厚さに成膜する。

そして、熱処理の工程を行う。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。本実施例においては熱アニール法を用いて活性化を行う。加熱処理は、窒素雰囲気中において３００〜７００［℃］、好ましくは３５０〜５５０［℃］、本実施例においては４５０［℃］、２時間の処理を行っている。

窒化シリコン膜５０７２と第１の層間絶縁膜５０７３はその後パターニングが施され、それぞれのＴＦＴのソース領域とドレイン領域に達するコンタクトホールが形成される。そして、ソース電極５０７４、５０７５、５０７６とドレイン電極５０７７、５０７８を形成する。本実施例ではこの電極を、Ｔｉ膜を１００［nm］、Ｔｉを含むＡｌ膜３００［nm］、Ｔｉ膜１５０［nm］をスパッタ法で連続して形成した３層構造（特に図示せず）で形成している。

そして、ソース電極５０７４、５０７５、５０７６、ドレイン電極５０７７、５０７８および第１の層間絶縁膜５０７３を覆ってパッシベーション膜５０７９を形成する。パッシベーション膜５０７９は、窒化シリコン膜で５０［nm］の厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜５０８０を約１０００［nm］の厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。本実施例においては、基板に塗布後、熱重合するタイプのポリイミドを用い、３００［℃］で焼成して形成している。

こうして図１８に示すように、基板５００１上にＣＭＯＳ回路と、画素マトリクス回路が形成されたアクティブマトリクス基板が作成される。また、画素マトリクス回路のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成される。

図１８の状態のアクティブマトリクス基板に対して、図１９に示すように遮光膜５０８１、第３の層間絶縁膜５０８２を形成する。遮光膜５０８１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜５０８２は、ポリイミドなどの有機樹脂膜で形成する。そして、第３の層間絶縁膜５０８２と第２の層間絶縁膜５０８０、パッシベーション膜５０７９にドレイン電極５０７８に達するコンタクトホールを形成し、画素電極５０８３を形成する。画素電極５０８３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００［nm］の厚さにスパッタ法で形成し、画素電極５０８３を形成する。

次に、図２０に示すように、配向膜５０８４を第３の層間絶縁膜５０８２と画素電極５０８３の上に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板５０８５には、透明導電膜５０８６と、配向膜５０８７とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにしている。

上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料５０８８を注入し、封止剤（図示せず）によって完全に封止する。よって図２０に示すアクティブマトリクス型液晶表示装置が完成する。

本実施例では、実施例４と同じ工程で図１７（Ａ）に示す状態を得た後、他の方法で第１のゲート電極の一部を除去する例について説明する。

図２１を参照する。まず、図１７（Ａ）で形成したレジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５をそのまま使用してエッチングを行い、第１のゲート導電膜５１０１、５１０２、５１０３、５１０４の一部を図２１に示すように除去する。

ここでのエッチングの工程は、第１のゲート電極がシリコン膜である場合、ドライエッチング法により、ＳＦ₆を４０［sccm］、Ｏ₂を１０［sccm］導入して、１００［mTorr］、２００［Ｗ］の高周波電力を印加して行うことができる。

このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比が十分に高いため、ゲート絶縁膜５１０５はほとんどエッチングされない。

ここでは、レジストマスク５０３０は、ＴＦＴのチャネル長方向に対して９［μm］、また、レジストマスク５０３３、５０３４は７［μm］の長さで形成されている。そして、ドライエッチングにより第１の導電膜をそれぞれ１．５［μm］除去して、図１７に示すように第１のゲート電極５１０１、５１０２、５１０３および保持容量部の電極５１０４が形成される。

ここまでの工程で、ＴＦＴ部分においては実施例４における図１７（Ｃ）と同様となる。以降の工程は実施例４と同様の工程で行えば良く、電極、窒化シリコン膜、第１〜第３層間膜、パッシベーション膜、遮光膜等の形工程を経て、図１９に示すようなアクティブマトリクス基板が完成する。

本実施例では、実施例４において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例について説明する。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。

ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図２２に示す。まず基板５１０６に酸化シリコン膜５１０７を設け、その上に非晶質シリコン膜５１０８を形成する。さらに、重量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５１０９を形成する。（図２２（Ａ））

次に、５００［℃］、１時間の脱水素工程の後、５００〜６５０［℃］で４〜１２時間、例えば５５０［℃］、８時間の熱処理を行い、結晶質シリコン膜５１１０を形成する。こうして得られた結晶質シリコン膜５１１０は非常に優れた結晶質を有する。（図２２（Ｂ））

また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用する場合について、図２３を参照して説明する。

まず、基板５１１１に酸化シリコン膜５１１２を設け、その上に非晶質シリコン膜５１１３、酸化シリコン膜５１１４を連続的に形成する。本実施例においては、酸化シリコン膜５１１４の厚さは１５０［nm］としている。

次に酸化シリコン膜５１１４をパターニングして、選択的に開孔部５１１５を形成し、その後、重量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層５１１６が形成され、ニッケル含有層５１１６は開孔部５１１５の底部のみで非晶質シリコン膜５１１２と接触する。
（図２３（Ａ））

次に、５００〜６５０［℃］で４〜２４時間、例えば５７０［℃］、１４時間の熱処理を行い、結晶質シリコン膜５１１７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し（図２３（Ｂ））
、そこから横方向へと結晶化が進行する（図２３（Ｃ））。こうして形成された結晶質シリコン膜５１１７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。

尚、上記２つの技術において、触媒としてはニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。

以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作成されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作成することが可能となる。

本実施例は、実施例４で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行う例について説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いている。

同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０¹⁷［atoms/cm³］以下、好ましくは１×１０¹⁶［atoms/cm³］程度にまで低減することができる。

本実施例の構成について図２４を用いて説明する。本実施例においては、コーニング社の１７３７基板に代表される無アルカリガラス基板５１１８を用いている。図２４（Ａ）では、実施例６で示した結晶化の技術を用いて、下地膜５１１９、結晶質シリコン膜５１２０が形成された後、結晶質シリコン膜５１２０の表面にマスク用の酸化シリコン膜５１２１が１５０［nm］の厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域５１２２が設けられる。

この状態で、窒素雰囲気中で５５０〜８００［℃］、５〜２４時間、例えば６００［℃］、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域５１２２がゲッタリングサイトとして働き、結晶質シリコン膜５１２０に残存していた触媒元素を、リンが添加された領域５１２２に偏析させることができる。

そして、マスク用の酸化シリコン膜５１２１と、リンが添加された領域５１２２とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０¹⁷［atoms/cm³］以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例４で示した本願発明のＴＦＴの半導体層として使用することができる。

本実施例では、実施例４で示したＴＦＴを作成する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図２５で説明する。

本実施例においては、少なくとも７００〜１１００［℃］程度の耐熱性を有する基板が必要であり、石英基板５１２３が用いられる。そして実施例４及び実施例７で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層５１２４、５１２５を形成する。
そして、半導体層５１２４、５１２５を覆うゲート絶縁膜５１２６を酸化シリコンを主成分とする膜で形成する。本実施例においては、プラズマＣＶＤ法により、窒化酸化シリコン膜を７０［nm］の厚さで形成する。（図２５（Ａ））

そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。
本実施例においては、処理条件を９５０［℃］、３０分としている。なお、処理温度は７００〜１１００［℃］の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い。

その結果、半導体層５１２４、５１２５とゲート絶縁膜５１２６との界面で熱酸化膜５１２７が形成され（図２５（Ｂ））、ゲート絶縁膜５１２６と組み合わされた新たなゲート絶縁膜５１２８が形成される（図２５（Ｃ））。このとき、ハロゲン雰囲気での酸化の過程において、ゲート絶縁膜５１２６と半導体層５１２４、５１２５に含まれる不純物の中でも特に金属不純物元素は、ハロゲンと化合物を形成し、気相中に除去することができる。

以上の工程で作成されたゲート絶縁膜５１２８は絶縁耐圧が高く、半導体層５１２４、５１２５とゲート絶縁膜５１２８の界面は非常に良好なものである。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例４に従えば良い。

本実施例では、実施例６で示した方法で結晶質半導体膜を形成し、実施例４で示す工程でアクティブマトリクス基板を作成する方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例４において、図１６（Ａ）で示される半導体層５００３、５００４、５００５は、触媒元素を用いて作成された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存しているので、ゲッタリング工程を実施することが望ましい。

ここでは、図１６（Ｃ）に示す工程までそのまま実施例４に従う。そして、レジストマスク５０２３、５０２４を除去する。

そして、図２６（Ａ）に示すように、新たなレジストマスク５１２９〜５１３４を形成する。そして、ｎ型を付与する第２の不純物添加の工程を行う。そして、半導体層にリンが添加された領域５１３５〜５１４１が形成される。

ここで、リンが添加された領域５１３７、５１３８にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０¹⁹〜１×１０²¹［atoms/cm³］であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼすことはない。

この状態で、窒素雰囲気中で４００〜８００［℃］、１〜２４時間、例えば６００［℃］、１２時間の加熱処理を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができる。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することができる。（図２６（Ｂ））

図２６（Ｂ）の工程が終了したら、以降の工程は実施例４の工程に従い、図１９の状態を形成することにより、アクティブマトリクス基板を作成することができる。

本実施例においては、本発明のトライステートバッファを用いて構成した駆動回路において上下走査方向の切り換えを行うための構成例を記載する。

図１３を参照する。図１３には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。１３０１はソース信号線駆動回路であり、クロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／Ｒ）、Ｖｉｄｅｏ信号（ＶｉｄｅｏＤａｔａ）等が入力される。１３０２はゲート信号線駆動回路であり、クロック信号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパルス（Ｇ−ＳＰ）、上下走査方向切り換え信号（Ｕ／Ｄ）、バッファ制御信号（Ｇ−ＣＳ）等が入力される。１３０３は画素部であり、ゲート信号線１３０４およびソース信号線１３０５の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素ＴＦＴ１３０６を有する。また、画素ＴＦＴのソース領域とドレイン領域とのいずれか一方には画素電極（図示せず）および保持容量１３０７が接続されている。また、１３０８はアクティブマトリクス基盤と対向基板（図示せず）との間に挟持された液晶である。また１３０９はＶｉｄｅｏ信号線であり、外部からＶｉｄｅｏ信号（ＶｉｄｅｏＤａｔａ）が入力される。

図１４を参照する。図１４は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成し、さらに上下走査方向切り換えを有効にする場合の回路構成例であり、シフトレジスタ１４０１、上下走査方向切り換え用アナログスイッチ１４０２、ＮＡＮＤ回路１４０３、レベルシフタ１４０４、ゲート選択パルス切り換えスイッチ１４０５、トライステートバッファ１４０６から構成される。また、ＮＡＮＤ回路−レベルシフタ回路−バッファ間には、インバータ、バッファ等を配置しても良い。

トライステートバッファ回路の駆動方法は実施例１にて記述したものと同様であるが、本実施例は、新たに追加したゲート選択パルス切り換えスイッチ２４０５を用いて、ゲート信号線駆動回路の走査方向の切り換えを可能とする方法について記述する。

図１５に、ゲート選択パルス切り換えスイッチの回路図の一例を示す。図１５中、ブロック図の入出力ピンに付した１〜７の各番号は、回路図の各番号に対応する。ｍ段目のトライステートバッファに接続されるスイッチに入力される信号は、走査方向切り換え信号（Ｕ／Ｄ、Ｕ／Ｄｂ）、隣接する前段のゲート選択パルス（Ｇ_m-1）および隣接する次段のゲート選択パルス（Ｇ_m+1）であり、通常の走査方向（Ｕ／ＤにＨｉが入力される時）ではＧ_m-1が選択され、出力ピン７からＧ−ＰＲとして出力される。走査方向を逆転する（Ｕ／ＤにＬｏｗが入力される時）とＧ_m+1が選択され、出力ピン７からＧ−ＰＲとして出力される。これにより、走査方向を逆転した場合にもトライステートバッファを正常動作させることができる。

本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置には様々な用途がある。本実施例では、本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置（半導体表示装置と呼ぶ）を組み込んだ半導体装置について説明する。

このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図２７、図２８および図２９に示す。

図２７（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明はアクティブマトリクス基板を備えた表示部２６０４に適用することができる。

図２７（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明はアクティブマトリクス基板を備えた表示部２６１２に適用することができる。

図２７（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明はアクティブマトリクス基板を備えた表示部２６２５に適用することができる。

図２７（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明はアクティブマトリクス基板を備えた表示部２６３２に適用することができる。

図２７（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明はアクティブマトリクス基板を備えた表示部２６４３に適用することができる。

図２７（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明はアクティブマトリクス基板を備えた表示部２６５２に適用することができる。

図２８（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明はアクティブマトリクス基板を備えた表示部２７０３に適用することができる。

図２８（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明はアクティブマトリクス基板を備えた表示部２６１２に適用することができる。

図２８（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明はアクティブマトリクス基板を備えた表示部２７２２に適用することができる。

図２８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明はアクティブマトリクス基板を備えた表示部２７３１に適用することができる。

図２９（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、半導体表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置２８０２に適用することができる。

図２９（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、半導体表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置２８１３に適用することができる。

なお、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、半導体表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図２９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。

また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図２９（Ｃ）中における光源光学系２８２１は、図２９（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。

Claims

トランジスタと、液晶素子と、第１の配線と、第２の配線と、を有し、
前記液晶素子は、第１の電極と、第２の電極と、を有し、
前記トランジスタのゲートは、前記第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記第１の電極と電気的に接続され、
前記第１の配線は、第１の電位と、前記第１の電位よりも低い第２の電位と、前記第２の電位よりも低い第３の電位と、を供給することができる機能を有する半導体表示装置であって、
前記第２の電極の電位が第４の電位である第１の期間と、
前記第１の期間の後、前記第２の電極の電位が前記第４の電位よりも低い第５の電位である第２の期間と、
前記第２の期間の後、前記第２の電極の電位が前記第５の電位よりも高い第６の電位である第３の期間と、を有し、
前記第１の期間において前記第１の電位が供給された後、前記第１の期間から前記第２の期間に切り替わる直前の期間までの期間に、前記第２の電位が供給され、
前記直前の期間から、前記第２の期間において前記第１の電位が供給されるまでの期間に、第３の電位が供給され、
前記第２の期間において前記第１の電位が供給された後、前記３の期間において前記第１の電位が供給されるまでの期間に、前記第２の電位が供給されることを特徴とする半導体表示装置。
請求項１において、
前記第１の配線は、ゲート信号線駆動回路と電気的に接続され、
前記ゲート信号線駆動回路はトライステートバッファを有し、
前記第１の電位、前記第２の電位、及び前記第３の電位は、前記トライステートバッファから供給されることを特徴とする半導体表示装置。
請求項１又は２に記載の半導体表示装置を組み込んだことを特徴とする携帯電話、ビデオカメラ、モバイルコンピュータ、ヘッドマウントディスプレイ、テレビ、携帯書籍、パーソナルコンピュータ、デジタルカメラ、ＤＶＤプレーヤー、又はプロジェクタ。