JPH0974347A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
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- JPH0974347A JPH0974347A JP7337473A JP33747395A JPH0974347A JP H0974347 A JPH0974347 A JP H0974347A JP 7337473 A JP7337473 A JP 7337473A JP 33747395 A JP33747395 A JP 33747395A JP H0974347 A JPH0974347 A JP H0974347A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【課題】 ゲートが放電する電荷を効率よく再利用して
消費電力が小さいＭＯＳ集積回路の提供。 【解決手段】 外部から与えられる第１電圧Ｖccと第１
電圧Ｖccより低い第２電圧とを受けて作動するＭＯＳ集
積回路。第１電圧Ｖccと第２電圧との任意の中間電圧Ｖ
mid が与えられる１又は複数の中間電圧ノードと、第１
電圧Ｖcc、第２電圧及び中間電圧ノードから与えられる
１又は複数の中間電圧Ｖmid の電圧間でそれぞれ作動す
る複数の動作回路２１，２２，２３，２４と、中間電圧
ノードを中間電圧Ｖmid に安定させるためのノード安定
化回路２７とを備えている。
消費電力が小さいＭＯＳ集積回路の提供。 【解決手段】 外部から与えられる第１電圧Ｖccと第１
電圧Ｖccより低い第２電圧とを受けて作動するＭＯＳ集
積回路。第１電圧Ｖccと第２電圧との任意の中間電圧Ｖ
mid が与えられる１又は複数の中間電圧ノードと、第１
電圧Ｖcc、第２電圧及び中間電圧ノードから与えられる
１又は複数の中間電圧Ｖmid の電圧間でそれぞれ作動す
る複数の動作回路２１，２２，２３，２４と、中間電圧
ノードを中間電圧Ｖmid に安定させるためのノード安定
化回路２７とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、電源を複数のレ
ベルに分割し、それぞれのレベルで独立した回路を作動
させるように構成した多層電源方式のＭＯＳ集積回路
（ＭＯＳ ＩＣ＝Metal Oxide Semiconductor Integrat
ed Circuits)に関するものである。
ベルに分割し、それぞれのレベルで独立した回路を作動
させるように構成した多層電源方式のＭＯＳ集積回路
（ＭＯＳ ＩＣ＝Metal Oxide Semiconductor Integrat
ed Circuits)に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ ＩＣは、ＩＣ外部から単
一の電源レベルを与えられ、その電源レベルを基本とし
てフルスイング動作する構成が一般的であった。一部の
ＭＯＳＩＣには、消費電力を低減させる目的で、ＩＣ外
部から与えられた単一の電源レベルを、内部で降圧して
使用しているものもある。
一の電源レベルを与えられ、その電源レベルを基本とし
てフルスイング動作する構成が一般的であった。一部の
ＭＯＳＩＣには、消費電力を低減させる目的で、ＩＣ外
部から与えられた単一の電源レベルを、内部で降圧して
使用しているものもある。
【０００３】図３２は、従来の電源供給の１例を示す。
これは、Ｐチャネル形トランジスタ（以下、ＰｃｈＴｒ
と称す）３２０１とＮチャネル形トランジスタ（以下、
ＮｃｈＴｒと称す）３２０２とがドレイン同士で接続さ
れ、ＰｃｈＴｒ３２０１のソースに電源電圧Ｖccが与え
られ、ＮｃｈＴｒ３２０２のソースが接地されたインバ
ータの例である。このインバータは、両Ｔｒのゲートへ
与えられる入力信号に従って、両Ｔｒの何れかがオンに
なり、インバータの出力ノード（節点）である両Ｔｒの
ドレインと接地端子との間に接続された負荷容量３２０
３に対して、充放電していることを示している。この例
に示すように、従来のＭＯＳ ＩＣのような電源方式で
は、例えば１つのインバータの出力が立ち上がり、立ち
下がることによって、その出力ノードにある負荷容量の
充電と放電とが起きる。そして、この１回の立ち上がり
と立ち下がりとの組で、電力が消費されてしまうことに
なる。
これは、Ｐチャネル形トランジスタ（以下、ＰｃｈＴｒ
と称す）３２０１とＮチャネル形トランジスタ（以下、
ＮｃｈＴｒと称す）３２０２とがドレイン同士で接続さ
れ、ＰｃｈＴｒ３２０１のソースに電源電圧Ｖccが与え
られ、ＮｃｈＴｒ３２０２のソースが接地されたインバ
ータの例である。このインバータは、両Ｔｒのゲートへ
与えられる入力信号に従って、両Ｔｒの何れかがオンに
なり、インバータの出力ノード（節点）である両Ｔｒの
ドレインと接地端子との間に接続された負荷容量３２０
３に対して、充放電していることを示している。この例
に示すように、従来のＭＯＳ ＩＣのような電源方式で
は、例えば１つのインバータの出力が立ち上がり、立ち
下がることによって、その出力ノードにある負荷容量の
充電と放電とが起きる。そして、この１回の立ち上がり
と立ち下がりとの組で、電力が消費されてしまうことに
なる。
【０００４】
【発明が解決しようとする課題】従来のＭＯＳ ＩＣの
電源供給は、以上のように構成されているので、トラン
ジスタのゲートの放電時に電荷が接地レベルに流れてし
まい、消費電力が大きくなるなどの問題点があった。
電源供給は、以上のように構成されているので、トラン
ジスタのゲートの放電時に電荷が接地レベルに流れてし
まい、消費電力が大きくなるなどの問題点があった。
【０００５】本発明は、上述のような事情に鑑みてなさ
れたものであり、第１〜２３発明では、外部から与えら
れる第１電圧と第１電圧より低い第２電圧との任意の中
間電圧が与えられる１又は複数の中間電圧ノードと、第
１電圧、第２電圧及び中間電圧ノードから与えられる１
又は複数の中間電圧の電圧間でそれぞれ作動する複数の
動作回路と、中間電圧ノードを中間電圧に安定させるた
めのノード安定化回路とを設けることにより、トランジ
スタのゲートが放電する電荷を効率よく再利用して消費
電力が小さいＭＯＳ ＩＣを得ることを目的とする。
れたものであり、第１〜２３発明では、外部から与えら
れる第１電圧と第１電圧より低い第２電圧との任意の中
間電圧が与えられる１又は複数の中間電圧ノードと、第
１電圧、第２電圧及び中間電圧ノードから与えられる１
又は複数の中間電圧の電圧間でそれぞれ作動する複数の
動作回路と、中間電圧ノードを中間電圧に安定させるた
めのノード安定化回路とを設けることにより、トランジ
スタのゲートが放電する電荷を効率よく再利用して消費
電力が小さいＭＯＳ ＩＣを得ることを目的とする。
【０００６】第２４〜２６発明では、ソースに中間電圧
が与えられるトランジスタの基板電位を、外部からの信
号により複数の任意の電圧に切り替える基板電位供給回
路を動作回路に設けることにより、第１〜２３発明にお
いて、ソースに中間電圧が与えられるトランジスタの基
板電位を任意の所定電圧として、トランジスタの動作を
高速にし、また、トランジスタの動作が低速で良いとき
は、トランジスタの基板電位を第１電圧、第２電圧又は
任意の所定電圧にしてリーク電流を減少させ、トランジ
スタのゲートが放電する電荷を効率よく再利用して消費
電力が小さいＭＯＳ ＩＣを得ることを目的とする。
が与えられるトランジスタの基板電位を、外部からの信
号により複数の任意の電圧に切り替える基板電位供給回
路を動作回路に設けることにより、第１〜２３発明にお
いて、ソースに中間電圧が与えられるトランジスタの基
板電位を任意の所定電圧として、トランジスタの動作を
高速にし、また、トランジスタの動作が低速で良いとき
は、トランジスタの基板電位を第１電圧、第２電圧又は
任意の所定電圧にしてリーク電流を減少させ、トランジ
スタのゲートが放電する電荷を効率よく再利用して消費
電力が小さいＭＯＳ ＩＣを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１発明に係る
ＭＯＳ集積回路は、外部から与えられる第１電圧と第１
電圧より低い第２電圧とを受けて作動するＭＯＳ集積回
路において、第１電圧と第２電圧との任意の中間電圧が
与えられる１又は複数の中間電圧ノードと、第１電圧、
第２電圧及び前記中間電圧ノードから与えられる前記１
又は複数の中間電圧の電圧間でそれぞれ作動する複数の
動作回路と、前記中間電圧ノードを前記中間電圧に安定
させるためのノード安定化回路とを備えることを特徴と
する。
ＭＯＳ集積回路は、外部から与えられる第１電圧と第１
電圧より低い第２電圧とを受けて作動するＭＯＳ集積回
路において、第１電圧と第２電圧との任意の中間電圧が
与えられる１又は複数の中間電圧ノードと、第１電圧、
第２電圧及び前記中間電圧ノードから与えられる前記１
又は複数の中間電圧の電圧間でそれぞれ作動する複数の
動作回路と、前記中間電圧ノードを前記中間電圧に安定
させるためのノード安定化回路とを備えることを特徴と
する。
【０００８】第１発明に係るＭＯＳ集積回路では、複数
の動作回路が、第１電圧、第２電圧及び中間電圧ノード
から与えられる中間電圧の電圧間でそれぞれ作動して、
中間電圧ノードを充放電する。このとき、同じ中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、充放電が相殺し切れないことにより生じ
る、中間電圧ノードの電圧の振れを、中間電圧ノードの
電荷を抜く（放電）か補充（充電）して安定させる。
の動作回路が、第１電圧、第２電圧及び中間電圧ノード
から与えられる中間電圧の電圧間でそれぞれ作動して、
中間電圧ノードを充放電する。このとき、同じ中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、充放電が相殺し切れないことにより生じ
る、中間電圧ノードの電圧の振れを、中間電圧ノードの
電荷を抜く（放電）か補充（充電）して安定させる。
【０００９】第２発明に係るＭＯＳ集積回路は、中間電
圧ノードの内、任意のものは、それぞれの中間電圧が外
部から与えられるべくなしてあることを特徴とする。
圧ノードの内、任意のものは、それぞれの中間電圧が外
部から与えられるべくなしてあることを特徴とする。
【００１０】第２発明に係るＭＯＳ集積回路では、中間
電圧ノードの内、任意のものは、それぞれの中間電圧が
外部から与えられるので、その外部から与えられる中間
電圧のノードを挟んで、第１電圧側にある中間電圧ノー
ドと第２電圧側にある中間電圧ノードとが影響し合わな
いようにできる。
電圧ノードの内、任意のものは、それぞれの中間電圧が
外部から与えられるので、その外部から与えられる中間
電圧のノードを挟んで、第１電圧側にある中間電圧ノー
ドと第２電圧側にある中間電圧ノードとが影響し合わな
いようにできる。
【００１１】第３発明に係るＭＯＳ集積回路は、複数の
動作回路は、第１電圧と中間電圧との間で作動する第１
の動作回路と、前記中間電圧と第２電圧との間で作動す
る第２の動作回路とであり、ノード安定化回路は、中間
電圧が基準電圧として与えられる第１の基準電圧ノード
を有し、第１の基準電圧ノードの電圧よりも中間電圧ノ
ードの電圧が高いときは該中間電圧ノードを放電させ、
第１の基準電圧ノードの電圧よりも該中間電圧ノードの
電圧が低いときは該中間電圧ノードを充電して、該中間
電圧ノードの電圧を第１の基準電圧ノードの電圧に安定
させるべくなしてあることを特徴とする。
動作回路は、第１電圧と中間電圧との間で作動する第１
の動作回路と、前記中間電圧と第２電圧との間で作動す
る第２の動作回路とであり、ノード安定化回路は、中間
電圧が基準電圧として与えられる第１の基準電圧ノード
を有し、第１の基準電圧ノードの電圧よりも中間電圧ノ
ードの電圧が高いときは該中間電圧ノードを放電させ、
第１の基準電圧ノードの電圧よりも該中間電圧ノードの
電圧が低いときは該中間電圧ノードを充電して、該中間
電圧ノードの電圧を第１の基準電圧ノードの電圧に安定
させるべくなしてあることを特徴とする。
【００１２】第３発明に係るＭＯＳ集積回路では、第１
の動作回路が、第１電圧と中間電圧との間で作動し、第
２の動作回路が、中間電圧と第２電圧との間で作動し
て、中間電圧ノードを充放電する。このとき、中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、充放電が相殺し切れず、中間電圧ノードの
電圧が低下して、第１の基準電圧ノードの電圧よりも中
間電圧ノードの電圧が低くなったときは、中間電圧ノー
ドを充電する。中間電圧ノードの電圧が上昇して、第１
の基準電圧ノードの電圧よりも中間電圧ノードの電圧が
高くなったときは、中間電圧ノードを放電させる。ノー
ド安定化回路は、これにより、中間電圧ノードの電圧を
基準電圧ノードの電圧に安定させる。
の動作回路が、第１電圧と中間電圧との間で作動し、第
２の動作回路が、中間電圧と第２電圧との間で作動し
て、中間電圧ノードを充放電する。このとき、中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、充放電が相殺し切れず、中間電圧ノードの
電圧が低下して、第１の基準電圧ノードの電圧よりも中
間電圧ノードの電圧が低くなったときは、中間電圧ノー
ドを充電する。中間電圧ノードの電圧が上昇して、第１
の基準電圧ノードの電圧よりも中間電圧ノードの電圧が
高くなったときは、中間電圧ノードを放電させる。ノー
ド安定化回路は、これにより、中間電圧ノードの電圧を
基準電圧ノードの電圧に安定させる。
【００１３】第４発明に係るＭＯＳ集積回路は、第１電
圧のノード及び中間電圧ノードの間に接続された第１の
容量と、第２電圧のノード及び該中間電圧ノードの間に
接続された第２の容量とを備えることを特徴とする。
圧のノード及び中間電圧ノードの間に接続された第１の
容量と、第２電圧のノード及び該中間電圧ノードの間に
接続された第２の容量とを備えることを特徴とする。
【００１４】第４発明に係るＭＯＳ集積回路では、第１
電圧のノード及び中間電圧ノードの間に接続された第１
の容量と、第２電圧のノード及び中間電圧ノードの間に
接続された第２の容量とを備えているので、第１電圧及
び第２電圧が変動した場合の影響を小さくできる。
電圧のノード及び中間電圧ノードの間に接続された第１
の容量と、第２電圧のノード及び中間電圧ノードの間に
接続された第２の容量とを備えているので、第１電圧及
び第２電圧が変動した場合の影響を小さくできる。
【００１５】第５発明に係るＭＯＳ集積回路は、複数の
動作回路は、第１電圧と中間電圧との間で作動する第１
の動作回路と、前記中間電圧と第２電圧との間で作動す
る第２の動作回路とであり、ノード安定化回路は、複数
の中間電圧が基準電圧として与えられ、該基準電圧は第
２の基準電圧と第２の基準電圧より高い第３の基準電圧
とであり、第２の基準電圧が与えられる第２の基準電圧
ノードと、第３の基準電圧が与えられる第３の基準電圧
ノードとを有し、第３の基準電圧ノードの電圧よりも中
間電圧ノードの電圧が高いときは、該中間電圧ノードを
放電させ、第２の基準電圧ノードの電圧よりも該中間電
圧ノードの電圧が低いときは該中間電圧ノードを充電す
べくなしてあることを特徴とする。
動作回路は、第１電圧と中間電圧との間で作動する第１
の動作回路と、前記中間電圧と第２電圧との間で作動す
る第２の動作回路とであり、ノード安定化回路は、複数
の中間電圧が基準電圧として与えられ、該基準電圧は第
２の基準電圧と第２の基準電圧より高い第３の基準電圧
とであり、第２の基準電圧が与えられる第２の基準電圧
ノードと、第３の基準電圧が与えられる第３の基準電圧
ノードとを有し、第３の基準電圧ノードの電圧よりも中
間電圧ノードの電圧が高いときは、該中間電圧ノードを
放電させ、第２の基準電圧ノードの電圧よりも該中間電
圧ノードの電圧が低いときは該中間電圧ノードを充電す
べくなしてあることを特徴とする。
【００１６】第５発明に係るＭＯＳ集積回路では、第１
の動作回路が、第１電圧と中間電圧との間で作動し、第
２の動作回路が、中間電圧と第２電圧との間で作動し
て、中間電圧ノードを充放電する。このとき、中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、第３の基準電圧ノードの電圧よりも中間電
圧ノードの電圧が高いときは、中間電圧ノードを放電さ
せ、第２の基準電圧ノードの電圧よりも中間電圧ノード
の電圧が低いときは該中間電圧ノードを充電して、必要
以上に過敏に反応することを抑制する。
の動作回路が、第１電圧と中間電圧との間で作動し、第
２の動作回路が、中間電圧と第２電圧との間で作動し
て、中間電圧ノードを充放電する。このとき、中間電圧
ノードでは、充放電が相殺し合って電荷の補充が不要に
なることがあり、その分の電力を消費しない。ノード安
定化回路は、第３の基準電圧ノードの電圧よりも中間電
圧ノードの電圧が高いときは、中間電圧ノードを放電さ
せ、第２の基準電圧ノードの電圧よりも中間電圧ノード
の電圧が低いときは該中間電圧ノードを充電して、必要
以上に過敏に反応することを抑制する。
【００１７】第６発明に係るＭＯＳ集積回路は、ノード
安定化回路は、基準電圧が、内部に配置された抵抗の分
圧によって生成されるべくなしてあることを特徴とす
る。
安定化回路は、基準電圧が、内部に配置された抵抗の分
圧によって生成されるべくなしてあることを特徴とす
る。
【００１８】第６発明に係るＭＯＳ集積回路では、ノー
ド安定化回路は、基準電圧が、内部に配置された抵抗の
分圧によってそれぞれ生成されるので、外部から基準電
圧を与える必要がない。
ド安定化回路は、基準電圧が、内部に配置された抵抗の
分圧によってそれぞれ生成されるので、外部から基準電
圧を与える必要がない。
【００１９】第７発明に係るＭＯＳ集積回路は、ノード
安定化回路は、基準電圧が、ＭＯＳ集積回路の外部から
与えられるべくなしてあることを特徴とする。
安定化回路は、基準電圧が、ＭＯＳ集積回路の外部から
与えられるべくなしてあることを特徴とする。
【００２０】第７発明に係るＭＯＳ集積回路では、ノー
ド安定化回路は、基準電圧が、ＭＯＳ集積回路の外部か
ら与えられるので、中間電圧を容易に調節することがで
き、動作マージン等で問題が生じた場合でも対応が可能
である。
ド安定化回路は、基準電圧が、ＭＯＳ集積回路の外部か
ら与えられるので、中間電圧を容易に調節することがで
き、動作マージン等で問題が生じた場合でも対応が可能
である。
【００２１】第８発明に係るＭＯＳ集積回路は、ノード
安定化回路は、第１電圧、第２電圧及び基準電圧の内
の、互いに隣合う電圧値の電圧がそれぞれ与えられるノ
ードの間に接続された容量を備えることを特徴とする。
安定化回路は、第１電圧、第２電圧及び基準電圧の内
の、互いに隣合う電圧値の電圧がそれぞれ与えられるノ
ードの間に接続された容量を備えることを特徴とする。
【００２２】第８発明に係るＭＯＳ集積回路では、ノー
ド安定化回路は、第１電圧、第２電圧及び基準電圧の内
の、互いに隣合う電圧値の電圧がそれぞれ与えられるノ
ードの間に接続された容量を備えているので、第１電圧
及び２電圧が変動した場合の影響を小さくできる。
ド安定化回路は、第１電圧、第２電圧及び基準電圧の内
の、互いに隣合う電圧値の電圧がそれぞれ与えられるノ
ードの間に接続された容量を備えているので、第１電圧
及び２電圧が変動した場合の影響を小さくできる。
【００２３】第９発明に係るＭＯＳ集積回路は、第１の
動作回路及び第２の動作回路は、それぞれが有するＰチ
ャネル形トランジスタに与えられる基板電位が第１電圧
であり、それぞれが有するＮチャネル形トランジスタに
与えられる基板電位が第２電圧であることを特徴とす
る。
動作回路及び第２の動作回路は、それぞれが有するＰチ
ャネル形トランジスタに与えられる基板電位が第１電圧
であり、それぞれが有するＮチャネル形トランジスタに
与えられる基板電位が第２電圧であることを特徴とす
る。
【００２４】第９発明に係るＭＯＳ集積回路では、第１
の動作回路及び第２の動作回路は、それぞれが有するＰ
チャネル形トランジスタが与えられる基板電位が第１電
圧であり、それぞれが有するＮチャネル形トランジスタ
が与えられる基板電位が第２電圧であるので、それぞれ
が有するトランジスタの駆動能力が安定しまた増大す
る。また、それぞれが有するトランジスタのリーク電流
が減少する。また、それぞれが有するトランジスタの配
置が容易である。
の動作回路及び第２の動作回路は、それぞれが有するＰ
チャネル形トランジスタが与えられる基板電位が第１電
圧であり、それぞれが有するＮチャネル形トランジスタ
が与えられる基板電位が第２電圧であるので、それぞれ
が有するトランジスタの駆動能力が安定しまた増大す
る。また、それぞれが有するトランジスタのリーク電流
が減少する。また、それぞれが有するトランジスタの配
置が容易である。
【００２５】第１０発明に係るＭＯＳ集積回路は、第１
の動作回路は、第１電圧及び第２電圧間の振幅の入力信
号を第１電圧及び中間電圧間の振幅の信号に変換する第
１のレベル変換回路を有し、第２の動作回路は、第１電
圧及び第２電圧間の振幅の入力信号を前記中間電圧及び
第２電圧間の振幅の信号に変換する第２のレベル変換回
路を有することを特徴とする。
の動作回路は、第１電圧及び第２電圧間の振幅の入力信
号を第１電圧及び中間電圧間の振幅の信号に変換する第
１のレベル変換回路を有し、第２の動作回路は、第１電
圧及び第２電圧間の振幅の入力信号を前記中間電圧及び
第２電圧間の振幅の信号に変換する第２のレベル変換回
路を有することを特徴とする。
【００２６】第１０発明に係るＭＯＳ集積回路では、第
１のレベル変換回路が、第１電圧及び第２電圧間の振幅
の入力信号を第１電圧及び中間電圧間の振幅の信号に変
換するので、第１の動作回路は、第１電圧及び中間電圧
間で作動できる。また、第２のレベル変換回路が、第１
電圧及び第２電圧間の振幅の入力信号を中間電圧及び第
２電圧間の振幅の信号に変換するので、第２の動作回路
は、第１電圧及び中間電圧間で作動できる。
１のレベル変換回路が、第１電圧及び第２電圧間の振幅
の入力信号を第１電圧及び中間電圧間の振幅の信号に変
換するので、第１の動作回路は、第１電圧及び中間電圧
間で作動できる。また、第２のレベル変換回路が、第１
電圧及び第２電圧間の振幅の入力信号を中間電圧及び第
２電圧間の振幅の信号に変換するので、第２の動作回路
は、第１電圧及び中間電圧間で作動できる。
【００２７】第１１発明に係るＭＯＳ集積回路は、第１
の動作回路は、第１電圧及び中間電圧間の振幅の出力信
号を第１電圧及び第２電圧間の振幅の信号に変換して出
力する第３のレベル変換回路を有し、第２の動作回路
は、前記中間電圧及び第２電圧間の振幅の出力信号を第
１電圧及び第２電圧間の振幅の信号に変換して出力する
第４のレベル変換回路を有することを特徴とする。
の動作回路は、第１電圧及び中間電圧間の振幅の出力信
号を第１電圧及び第２電圧間の振幅の信号に変換して出
力する第３のレベル変換回路を有し、第２の動作回路
は、前記中間電圧及び第２電圧間の振幅の出力信号を第
１電圧及び第２電圧間の振幅の信号に変換して出力する
第４のレベル変換回路を有することを特徴とする。
【００２８】第１１発明に係るＭＯＳ集積回路では、第
３のレベル変換回路が、第１電圧及び中間電圧間の振幅
の出力信号を第１電圧及び第２電圧間の振幅の信号に変
換するので、第１の動作回路は、外部との信号の遣り取
りができる。また、第４のレベル変換回路が、中間電圧
及び第２電圧間の振幅の出力信号を第１電圧及び第２電
圧間の振幅の信号に変換して出力するので、第２の動作
回路は、外部との信号の遣り取りができる。
３のレベル変換回路が、第１電圧及び中間電圧間の振幅
の出力信号を第１電圧及び第２電圧間の振幅の信号に変
換するので、第１の動作回路は、外部との信号の遣り取
りができる。また、第４のレベル変換回路が、中間電圧
及び第２電圧間の振幅の出力信号を第１電圧及び第２電
圧間の振幅の信号に変換して出力するので、第２の動作
回路は、外部との信号の遣り取りができる。
【００２９】第１２発明に係るＭＯＳ集積回路は、第１
の動作回路は、クロックを分配するための１又は複数の
クロックバッファ回路を有する第１のクロックドライバ
回路を備え、第２の動作回路は、１又は複数の前記クロ
ックバッファ回路を有する第２のクロックドライバ回路
を備えて、第１のクロックドライバ回路に与えられるク
ロックと第２のクロックドライバ回路に与えられるクロ
ックとは、半周期ずれるべくなしてあることを特徴とす
る。
の動作回路は、クロックを分配するための１又は複数の
クロックバッファ回路を有する第１のクロックドライバ
回路を備え、第２の動作回路は、１又は複数の前記クロ
ックバッファ回路を有する第２のクロックドライバ回路
を備えて、第１のクロックドライバ回路に与えられるク
ロックと第２のクロックドライバ回路に与えられるクロ
ックとは、半周期ずれるべくなしてあることを特徴とす
る。
【００３０】第１２発明に係るＭＯＳ集積回路では、第
１のクロックドライバ回路に与えられるクロックと第２
のクロックドライバ回路に与えられるクロックとは、半
周期ずれるべくなしてあるので、第１のクロックドライ
バ回路と第２のクロックドライバ回路とは、反転波形の
電圧で作動し、それぞれに流れる電流が相殺し合って、
消費電力が減少する。
１のクロックドライバ回路に与えられるクロックと第２
のクロックドライバ回路に与えられるクロックとは、半
周期ずれるべくなしてあるので、第１のクロックドライ
バ回路と第２のクロックドライバ回路とは、反転波形の
電圧で作動し、それぞれに流れる電流が相殺し合って、
消費電力が減少する。
【００３１】第１３発明に係るＭＯＳ集積回路は、第１
のクロックドライバ回路及び第２のクロックドライバ回
路は、それぞれのクロックバッファ回路の数が等しく、
また、それぞれのクロックドライバ回路内においてクロ
ックが与えられる順番が等しいそれぞれのクロックバッ
ファ回路は、ドライブ能力が等しいことを特徴とする。
のクロックドライバ回路及び第２のクロックドライバ回
路は、それぞれのクロックバッファ回路の数が等しく、
また、それぞれのクロックドライバ回路内においてクロ
ックが与えられる順番が等しいそれぞれのクロックバッ
ファ回路は、ドライブ能力が等しいことを特徴とする。
【００３２】第１３発明に係るＭＯＳ集積回路では、第
１のクロックドライバ回路及び第２のクロックドライバ
回路は、それぞれのクロックバッファ回路の数が等し
く、また、それぞれのクロックドライバ回路内において
クロックが与えられる順番が等しいそれぞれのクロック
バッファ回路は、ドライブ能力が等しいので、それぞれ
に流れる電流が相殺し易くなり、消費電力が減少する。
１のクロックドライバ回路及び第２のクロックドライバ
回路は、それぞれのクロックバッファ回路の数が等し
く、また、それぞれのクロックドライバ回路内において
クロックが与えられる順番が等しいそれぞれのクロック
バッファ回路は、ドライブ能力が等しいので、それぞれ
に流れる電流が相殺し易くなり、消費電力が減少する。
【００３３】第１４発明に係るＭＯＳ集積回路は、第１
のクロックドライバ回路及び第２のクロックドライバ回
路は、それぞれのクロックドライバ回路内においてクロ
ックが与えられる順番が等しいそれぞれのクロックバッ
ファ回路同士を対にし隣接して配置したことを特徴とす
る。
のクロックドライバ回路及び第２のクロックドライバ回
路は、それぞれのクロックドライバ回路内においてクロ
ックが与えられる順番が等しいそれぞれのクロックバッ
ファ回路同士を対にし隣接して配置したことを特徴とす
る。
【００３４】第１４発明に係るＭＯＳ集積回路では、第
１のクロックドライバ回路及び第２のクロックドライバ
回路は、それぞれのクロックドライバ回路内においてク
ロックが与えられる順番が等しいそれぞれのクロックバ
ッファ回路同士を対にし隣接して配置しているので、そ
れぞれの対のクロックバッファ回路同士は、それぞれの
配線に寄生する負荷容量を等しくできる。また、それぞ
れの対のクロックバッファ回路同士は隣接し、同じタイ
ミングで作動するので、中間電圧ノードへの電荷供給に
おいて、配線抵抗に起因する遅れが生じ難くなる。
１のクロックドライバ回路及び第２のクロックドライバ
回路は、それぞれのクロックドライバ回路内においてク
ロックが与えられる順番が等しいそれぞれのクロックバ
ッファ回路同士を対にし隣接して配置しているので、そ
れぞれの対のクロックバッファ回路同士は、それぞれの
配線に寄生する負荷容量を等しくできる。また、それぞ
れの対のクロックバッファ回路同士は隣接し、同じタイ
ミングで作動するので、中間電圧ノードへの電荷供給に
おいて、配線抵抗に起因する遅れが生じ難くなる。
【００３５】第１５発明に係るＭＯＳ集積回路は、第１
の動作回路は、Ｎビット（Ｎは自然数）からなる多ビッ
ト構成の機能ブロックの、ｎビット分（１≦ｎ≦Ｎ−
１）を作動させる第１のビット部分を備え、第２の動作
回路は、前記機能ブロックの、ｍビット分（ｍ＝Ｎ−
ｎ）を作動させる第２のビット部分を備えることを特徴
とする。
の動作回路は、Ｎビット（Ｎは自然数）からなる多ビッ
ト構成の機能ブロックの、ｎビット分（１≦ｎ≦Ｎ−
１）を作動させる第１のビット部分を備え、第２の動作
回路は、前記機能ブロックの、ｍビット分（ｍ＝Ｎ−
ｎ）を作動させる第２のビット部分を備えることを特徴
とする。
【００３６】第１５発明に係るＭＯＳ集積回路では、第
１の動作回路は、Ｎビット（Ｎは自然数）からなる多ビ
ット構成の機能ブロックの、ｎビット分（１≦ｎ≦Ｎ−
１）を作動させる第１のビット部分を備え、第２の動作
回路は、前記機能ブロックの、ｍビット分（ｍ＝Ｎ−
ｎ）を作動させる第２のビット部分を備えているので、
第１のビット部分と第２のビット部分とは、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
１の動作回路は、Ｎビット（Ｎは自然数）からなる多ビ
ット構成の機能ブロックの、ｎビット分（１≦ｎ≦Ｎ−
１）を作動させる第１のビット部分を備え、第２の動作
回路は、前記機能ブロックの、ｍビット分（ｍ＝Ｎ−
ｎ）を作動させる第２のビット部分を備えているので、
第１のビット部分と第２のビット部分とは、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
【００３７】第１６発明に係るＭＯＳ集積回路は、第１
のビット部分と第２のビット部分とは、ビット数が等し
い（ｎ＝ｍ，Ｎは偶数）ことを特徴とする。
のビット部分と第２のビット部分とは、ビット数が等し
い（ｎ＝ｍ，Ｎは偶数）ことを特徴とする。
【００３８】第１６発明に係るＭＯＳ集積回路では、第
１のビット部分と第２のビット部分とは、ビット数が等
しい（ｎ＝ｍ，Ｎは偶数）ので、それぞれに流れる電流
が相殺し合って、消費電力が減少する。
１のビット部分と第２のビット部分とは、ビット数が等
しい（ｎ＝ｍ，Ｎは偶数）ので、それぞれに流れる電流
が相殺し合って、消費電力が減少する。
【００３９】第１７発明に係るＭＯＳ集積回路は、Ｎビ
ットからなる多ビット構成の機能ブロックは、バスドラ
イバを備えることを特徴とする。
ットからなる多ビット構成の機能ブロックは、バスドラ
イバを備えることを特徴とする。
【００４０】第１７発明に係るＭＯＳ集積回路では、Ｎ
ビットからなる多ビット構成の機能ブロックは、大きな
容量を駆動するドライバが同時にスイッチングを起こす
バスドライバを備えているので、ドライバそれぞれに流
れる電流が相殺し合って、消費電力が減少する。
ビットからなる多ビット構成の機能ブロックは、大きな
容量を駆動するドライバが同時にスイッチングを起こす
バスドライバを備えているので、ドライバそれぞれに流
れる電流が相殺し合って、消費電力が減少する。
【００４１】第１８発明に係るＭＯＳ集積回路は、Ｎビ
ットからなる多ビット構成の機能ブロックは、メモリを
備えることを特徴とする。
ットからなる多ビット構成の機能ブロックは、メモリを
備えることを特徴とする。
【００４２】第１８発明に係るＭＯＳ集積回路では、Ｎ
ビットからなる多ビット構成の機能ブロックは、メモリ
を備えているので、メモリそれぞれに流れるメモリに対
するアクセスが無い場合のスタンバイ電流等が相殺し合
って、消費電力が減少する。
ビットからなる多ビット構成の機能ブロックは、メモリ
を備えているので、メモリそれぞれに流れるメモリに対
するアクセスが無い場合のスタンバイ電流等が相殺し合
って、消費電力が減少する。
【００４３】第１９発明に係るＭＯＳ集積回路は、Ｎビ
ットからなる多ビット構成の機能ブロックは、データパ
ス部を備えることを特徴とする。
ットからなる多ビット構成の機能ブロックは、データパ
ス部を備えることを特徴とする。
【００４４】第１９発明に係るＭＯＳ集積回路では、Ｎ
ビットからなる多ビット構成の機能ブロックは、データ
パス部を備えているので、適当なビット単位で第１のビ
ット部分と第２のビット部分とを交互にレイアウトする
ことにより、中間電圧ノードへの電荷供給において、配
線抵抗に起因する遅れが生じ難くなって、消費電力が減
少する。
ビットからなる多ビット構成の機能ブロックは、データ
パス部を備えているので、適当なビット単位で第１のビ
ット部分と第２のビット部分とを交互にレイアウトする
ことにより、中間電圧ノードへの電荷供給において、配
線抵抗に起因する遅れが生じ難くなって、消費電力が減
少する。
【００４５】第２０発明に係るＭＯＳ集積回路は、Ｎビ
ットからなる多ビット構成の機能ブロックは、第１のビ
ット部分と第２のビット部分とをそれぞれ複数に分割
し、複数に分割した第１のビット部分の分割片と複数に
分割した第２のビット部分の分割片とを交互に配置した
ことを特徴とする。
ットからなる多ビット構成の機能ブロックは、第１のビ
ット部分と第２のビット部分とをそれぞれ複数に分割
し、複数に分割した第１のビット部分の分割片と複数に
分割した第２のビット部分の分割片とを交互に配置した
ことを特徴とする。
【００４６】第２０発明に係るＭＯＳ集積回路では、Ｎ
ビットからなる多ビット構成の機能ブロックは、第１の
ビット部分と第２のビット部分とをそれぞれ複数に分割
し、複数に分割した第１のビット部分の分割片と複数に
分割した第２のビット部分の分割片とを交互に配置して
いるので、中間電圧ノードへの電荷供給において、配線
抵抗に起因する遅れが生じ難くなって消費電力が減少す
る。
ビットからなる多ビット構成の機能ブロックは、第１の
ビット部分と第２のビット部分とをそれぞれ複数に分割
し、複数に分割した第１のビット部分の分割片と複数に
分割した第２のビット部分の分割片とを交互に配置して
いるので、中間電圧ノードへの電荷供給において、配線
抵抗に起因する遅れが生じ難くなって消費電力が減少す
る。
【００４７】第２１発明に係るＭＯＳ集積回路は、交互
に配置した、複数に分割した第１のビット部分の分割片
と複数に分割した第２のビット部分の分割片とは、その
境界に中間電圧の配線がなされたことを特徴とする。
に配置した、複数に分割した第１のビット部分の分割片
と複数に分割した第２のビット部分の分割片とは、その
境界に中間電圧の配線がなされたことを特徴とする。
【００４８】第２１発明に係るＭＯＳ集積回路では、交
互に配置した、複数に分割した第１のビット部分の分割
片と複数に分割した第２のビット部分の分割片とは、そ
の境界に中間電圧の配線がなされているので、中間電圧
ノードへの電荷供給において、配線抵抗に起因する遅れ
が生じ難くなって消費電力が減少する。
互に配置した、複数に分割した第１のビット部分の分割
片と複数に分割した第２のビット部分の分割片とは、そ
の境界に中間電圧の配線がなされているので、中間電圧
ノードへの電荷供給において、配線抵抗に起因する遅れ
が生じ難くなって消費電力が減少する。
【００４９】第２２発明に係るＭＯＳ集積回路は、１又
は複数の第１の動作回路よりなるレイアウトブロック
と、１又は複数の第２の動作回路の部分よりなるレイア
ウトブロックとを備えたことを特徴とする。
は複数の第１の動作回路よりなるレイアウトブロック
と、１又は複数の第２の動作回路の部分よりなるレイア
ウトブロックとを備えたことを特徴とする。
【００５０】第２２発明に係るＭＯＳ集積回路では、１
つ以上の第１の動作回路よりなるレイアウトブロック
と、１つ以上の第２の動作回路の部分よりなるレイアウ
トブロックとを備えているので、それぞれに流れる電流
が相殺し合って、消費電力が減少する。
つ以上の第１の動作回路よりなるレイアウトブロック
と、１つ以上の第２の動作回路の部分よりなるレイアウ
トブロックとを備えているので、それぞれに流れる電流
が相殺し合って、消費電力が減少する。
【００５１】第２３発明に係るＭＯＳ集積回路は、第１
の動作回路よりなるレイアウトブロックと第２の動作回
路よりなるレイアウトブロックとの境界に中間電圧の配
線をなしたことを特徴とする。
の動作回路よりなるレイアウトブロックと第２の動作回
路よりなるレイアウトブロックとの境界に中間電圧の配
線をなしたことを特徴とする。
【００５２】第２３発明に係るＭＯＳ集積回路では、第
１の動作回路よりなるレイアウトブロックと第２の動作
回路よりなるレイアウトブロックとの境界に中間電圧の
配線をなしているので、中間電圧ノードへの電荷供給に
おいて、配線抵抗に起因する遅れが生じ難くなって、消
費電力が減少する。
１の動作回路よりなるレイアウトブロックと第２の動作
回路よりなるレイアウトブロックとの境界に中間電圧の
配線をなしているので、中間電圧ノードへの電荷供給に
おいて、配線抵抗に起因する遅れが生じ難くなって、消
費電力が減少する。
【００５３】第２４発明に係るＭＯＳ集積回路は、動作
回路は、ソースに中間電圧が与えられるトランジスタの
基板電位を、外部からの信号により複数の任意の電圧に
切り替える基板電位供給回路を備えることを特徴とす
る。
回路は、ソースに中間電圧が与えられるトランジスタの
基板電位を、外部からの信号により複数の任意の電圧に
切り替える基板電位供給回路を備えることを特徴とす
る。
【００５４】第２４発明に係るＭＯＳ集積回路では、動
作回路に備わった基板電位供給回路が、ソースに中間電
圧が与えられるトランジスタの基板電位を、外部からの
信号により複数の任意の電圧に切り替える。これによ
り、基板電位の値に応じた漏れ電流の大小と動作速度の
高低とを勘案した、動作回路の動作態様に応じて、基板
電位を切り替えることができる。つまり、トランジスタ
の動作速度を高速にしたいときは、基板電位を任意の所
定電圧にすることができ、動作速度が遅くても良いとき
は、トランジスタのゲートと基板との電圧差を大きくし
て、リーク電流を減少させることができる。
作回路に備わった基板電位供給回路が、ソースに中間電
圧が与えられるトランジスタの基板電位を、外部からの
信号により複数の任意の電圧に切り替える。これによ
り、基板電位の値に応じた漏れ電流の大小と動作速度の
高低とを勘案した、動作回路の動作態様に応じて、基板
電位を切り替えることができる。つまり、トランジスタ
の動作速度を高速にしたいときは、基板電位を任意の所
定電圧にすることができ、動作速度が遅くても良いとき
は、トランジスタのゲートと基板との電圧差を大きくし
て、リーク電流を減少させることができる。
【００５５】第２５発明に係るＭＯＳ集積回路は、第１
の動作回路は、ソースに中間電圧が与えられるＮチャネ
ル形トランジスタの基板電位を、外部からの信号により
複数の任意の電圧に切り替える第１の基板電位供給回路
を備え、第２の動作回路は、ソースに中間電圧が与えら
れるＰチャネル形トランジスタの基板電位を、前記外部
からの信号により複数の任意の電圧に切り替える第２の
基板電位供給回路を備えることを特徴とする。
の動作回路は、ソースに中間電圧が与えられるＮチャネ
ル形トランジスタの基板電位を、外部からの信号により
複数の任意の電圧に切り替える第１の基板電位供給回路
を備え、第２の動作回路は、ソースに中間電圧が与えら
れるＰチャネル形トランジスタの基板電位を、前記外部
からの信号により複数の任意の電圧に切り替える第２の
基板電位供給回路を備えることを特徴とする。
【００５６】第２５発明に係るＭＯＳ集積回路では、第
１の基板電位供給回路が、第１の動作回路が有する、ソ
ースに中間電圧が与えられるＮチャネル形トランジスタ
の基板電位を、外部からの信号により複数の任意の所定
電圧に切り替え、第２の基板電位供給回路が、第２の動
作回路が有する、ソースに中間電圧が与えられるＰチャ
ネル形トランジスタの基板電位を、外部からの信号によ
り複数の任意の所定電圧に切り替える。
１の基板電位供給回路が、第１の動作回路が有する、ソ
ースに中間電圧が与えられるＮチャネル形トランジスタ
の基板電位を、外部からの信号により複数の任意の所定
電圧に切り替え、第２の基板電位供給回路が、第２の動
作回路が有する、ソースに中間電圧が与えられるＰチャ
ネル形トランジスタの基板電位を、外部からの信号によ
り複数の任意の所定電圧に切り替える。
【００５７】これにより、基板電位の値に応じた漏れ電
流の大小と動作速度の高低とを勘案した、第１の動作回
路及び第２の動作回路の動作態様に応じて、それぞれが
有する、ソースに中間電圧が与えられるトランジスタの
基板電位を切り替えることができる。つまり、トランジ
スタの動作速度を高速にしたいときは、基板電位を任意
の所定電圧にすることができ、動作速度が遅くても良い
ときは、トランジスタのゲートと基板との電圧差を大き
くして、リーク電流を減少させることができる。
流の大小と動作速度の高低とを勘案した、第１の動作回
路及び第２の動作回路の動作態様に応じて、それぞれが
有する、ソースに中間電圧が与えられるトランジスタの
基板電位を切り替えることができる。つまり、トランジ
スタの動作速度を高速にしたいときは、基板電位を任意
の所定電圧にすることができ、動作速度が遅くても良い
ときは、トランジスタのゲートと基板との電圧差を大き
くして、リーク電流を減少させることができる。
【００５８】第２６発明に係るＭＯＳ集積回路は、第１
の基板電位供給回路が、ソースに中間電圧が与えられる
Ｎチャネル形トランジスタの基板電位を中間電圧に切り
替えるときは、第２の基板電位供給回路は、ソースに中
間電圧が与えられるＰチャネル形トランジスタの基板電
位を中間電圧に切り替え、第１の基板電位供給回路が、
前記Ｎチャネル形トランジスタの基板電位を第２電圧に
切り替えるときは、第２の基板電位供給回路は、前記Ｐ
チャネル形トランジスタの基板電位を第１電圧に切り替
えるべくなしてあることを特徴とする。
の基板電位供給回路が、ソースに中間電圧が与えられる
Ｎチャネル形トランジスタの基板電位を中間電圧に切り
替えるときは、第２の基板電位供給回路は、ソースに中
間電圧が与えられるＰチャネル形トランジスタの基板電
位を中間電圧に切り替え、第１の基板電位供給回路が、
前記Ｎチャネル形トランジスタの基板電位を第２電圧に
切り替えるときは、第２の基板電位供給回路は、前記Ｐ
チャネル形トランジスタの基板電位を第１電圧に切り替
えるべくなしてあることを特徴とする。
【００５９】第２６発明に係るＭＯＳ集積回路では、第
１の基板電位供給回路が、ソースに中間電圧が与えられ
るＮチャネル形トランジスタの基板電位を中間電圧に切
り替えるときは、それに同期して、第２の基板電位供給
回路が、ソースに中間電圧が与えられるＰチャネル形ト
ランジスタの基板電位を中間電圧に切り替える。また、
第１の基板電位供給回路が、前記Ｎチャネル形トランジ
スタの基板電位を第２電圧に切り替えるときは、それに
同期して、第２の基板電位供給回路が、前記Ｐチャネル
形トランジスタの基板電位を第１の電圧に切り替える。
１の基板電位供給回路が、ソースに中間電圧が与えられ
るＮチャネル形トランジスタの基板電位を中間電圧に切
り替えるときは、それに同期して、第２の基板電位供給
回路が、ソースに中間電圧が与えられるＰチャネル形ト
ランジスタの基板電位を中間電圧に切り替える。また、
第１の基板電位供給回路が、前記Ｎチャネル形トランジ
スタの基板電位を第２電圧に切り替えるときは、それに
同期して、第２の基板電位供給回路が、前記Ｐチャネル
形トランジスタの基板電位を第１の電圧に切り替える。
【００６０】これにより、基板電位の値に応じた漏れ電
流の大小と動作速度の高低とを勘案した、第１の動作回
路及び第２の動作回路の動作態様の変化に同期して、第
１の動作回路及び第２の動作回路それぞれが有する、ソ
ースに中間電圧が与えられるトランジスタの基板電位を
切り替える。このとき、一方が有するトランジスタの基
板電位が中間電圧となるときは、他方が有するトランジ
スタの基板電位も中間電圧となる。
流の大小と動作速度の高低とを勘案した、第１の動作回
路及び第２の動作回路の動作態様の変化に同期して、第
１の動作回路及び第２の動作回路それぞれが有する、ソ
ースに中間電圧が与えられるトランジスタの基板電位を
切り替える。このとき、一方が有するトランジスタの基
板電位が中間電圧となるときは、他方が有するトランジ
スタの基板電位も中間電圧となる。
【００６１】
【発明の実施の形態】以下に本発明の実施の形態を、そ
れを示す図面を参照しながら説明する。 実施の形態１．図１は、本発明に係るＭＯＳ ＩＣ（Ｍ
ＯＳ集積回路）の実施の形態１の構成を示すブロック図
であり、電源電圧Ｖccと接地電位とが与えられたＭＯＳ
ＩＣ１が、単一の電源（電圧）Ｖccを印加されている
ことを示している。
れを示す図面を参照しながら説明する。 実施の形態１．図１は、本発明に係るＭＯＳ ＩＣ（Ｍ
ＯＳ集積回路）の実施の形態１の構成を示すブロック図
であり、電源電圧Ｖccと接地電位とが与えられたＭＯＳ
ＩＣ１が、単一の電源（電圧）Ｖccを印加されている
ことを示している。
【００６２】図２は、ＭＯＳ ＩＣ１の電源供給方式に
ついて説明するためのブロック図である。ここでは、Ｐ
チャネル形トランジスタ（以下、ＰｃｈＴｒと称す）２
１とＮチャネル形トランジスタ（以下、ＮｃｈＴｒと称
す）２２とがドレイン同士で接続され、ＰｃｈＴｒ２１
のソースに電源電圧Ｖccが与えられたインバータと、Ｐ
ｃｈＴｒ２３とＮｃｈＴｒ２４とがドレイン同士で接続
され、ＮｃｈＴｒ２４のソースが接地されたインバータ
とが、ＮｃｈＴｒ２２とＰｃｈＴｒ２３とのソース同士
で接続されている。
ついて説明するためのブロック図である。ここでは、Ｐ
チャネル形トランジスタ（以下、ＰｃｈＴｒと称す）２
１とＮチャネル形トランジスタ（以下、ＮｃｈＴｒと称
す）２２とがドレイン同士で接続され、ＰｃｈＴｒ２１
のソースに電源電圧Ｖccが与えられたインバータと、Ｐ
ｃｈＴｒ２３とＮｃｈＴｒ２４とがドレイン同士で接続
され、ＮｃｈＴｒ２４のソースが接地されたインバータ
とが、ＮｃｈＴｒ２２とＰｃｈＴｒ２３とのソース同士
で接続されている。
【００６３】ＮｃｈＴｒ２２とＰｃｈＴｒ２３との接続
ノード（節点）は、例えば電源電圧Ｖccの１／２の中間
電圧Ｖmid を出力する中間電圧用電源（ノード安定化回
路）２７の出力端子が接続され、中間電圧ノードになっ
ている。ＰｃｈＴｒ２１，２３の基板電位は電源電圧Ｖ
ccが与えられ、ＮｃｈＴｒ２２，２４の基板電位は接地
されている。ＰｃｈＴｒ２１とＮｃｈＴｒ２２とのドレ
イン同士の接続ノード（インバータの出力ノード）Ａに
は、寄生の負荷容量２５が存在し、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とのドレイン同士の接続ノードＢには、寄
生の負荷容量２６が存在する。
ノード（節点）は、例えば電源電圧Ｖccの１／２の中間
電圧Ｖmid を出力する中間電圧用電源（ノード安定化回
路）２７の出力端子が接続され、中間電圧ノードになっ
ている。ＰｃｈＴｒ２１，２３の基板電位は電源電圧Ｖ
ccが与えられ、ＮｃｈＴｒ２２，２４の基板電位は接地
されている。ＰｃｈＴｒ２１とＮｃｈＴｒ２２とのドレ
イン同士の接続ノード（インバータの出力ノード）Ａに
は、寄生の負荷容量２５が存在し、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とのドレイン同士の接続ノードＢには、寄
生の負荷容量２６が存在する。
【００６４】ＰｃｈＴｒ２１とＮｃｈＴｒ２２とからな
るインバータ（第１の動作回路の例、単純化のために１
つで代表させる。）は、電源電圧Ｖcc〜中間電圧Ｖmid
の範囲の高圧側レベルで作動させ、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とからなるインバータ（第２の動作回路の
例、単純化のために１つで代表させる。）は、中間電圧
Ｖmid 〜接地電位の範囲の低圧側レベルで作動させる。
ここで、各インバータの能力、寄生の負荷容量２５，２
６が同じで、スイッチングのタイミングも同一、さらに
信号レベルの遷移方向が反対である場合を考える。この
場合、各インバータの出力波形は図４に示すようにな
る。出力ノードＡの電圧の立ち上がり（出力ノードＢの
電圧の立ち下がり）（時刻ａ）では、ＮｃｈＴｒ２４と
ＰｃｈＴｒ２１とがオンしており、負荷容量２５は電荷
が蓄えられ、負荷容量２６は電荷が放出される。
るインバータ（第１の動作回路の例、単純化のために１
つで代表させる。）は、電源電圧Ｖcc〜中間電圧Ｖmid
の範囲の高圧側レベルで作動させ、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とからなるインバータ（第２の動作回路の
例、単純化のために１つで代表させる。）は、中間電圧
Ｖmid 〜接地電位の範囲の低圧側レベルで作動させる。
ここで、各インバータの能力、寄生の負荷容量２５，２
６が同じで、スイッチングのタイミングも同一、さらに
信号レベルの遷移方向が反対である場合を考える。この
場合、各インバータの出力波形は図４に示すようにな
る。出力ノードＡの電圧の立ち上がり（出力ノードＢの
電圧の立ち下がり）（時刻ａ）では、ＮｃｈＴｒ２４と
ＰｃｈＴｒ２１とがオンしており、負荷容量２５は電荷
が蓄えられ、負荷容量２６は電荷が放出される。
【００６５】出力ノードＡの電圧の立ち下がり（出力ノ
ードＢの電圧の立ち上がり）（時刻ｂ）では、ＰｃｈＴ
ｒ２３とＮｃｈＴｒ２２とがオンしており、負荷容量２
６は電荷が蓄えられ、負荷容量２５は電荷が放出され
る。このとき、電荷再分布が生じるが、２つの容量２
５，２６が同じなので中間電圧Ｖmid は中間電圧用電源
２７から電荷の供給がなされなくても一定に保たれる。
つまり、負荷容量２５の電荷が、ＮｃｈＴｒ２２とＰｃ
ｈＴｒ２３との接続ノードを通じて移動し、負荷容量２
６の充電に再利用されたことになる。
ードＢの電圧の立ち上がり）（時刻ｂ）では、ＰｃｈＴ
ｒ２３とＮｃｈＴｒ２２とがオンしており、負荷容量２
６は電荷が蓄えられ、負荷容量２５は電荷が放出され
る。このとき、電荷再分布が生じるが、２つの容量２
５，２６が同じなので中間電圧Ｖmid は中間電圧用電源
２７から電荷の供給がなされなくても一定に保たれる。
つまり、負荷容量２５の電荷が、ＮｃｈＴｒ２２とＰｃ
ｈＴｒ２３との接続ノードを通じて移動し、負荷容量２
６の充電に再利用されたことになる。
【００６６】ソース側に中間電圧Ｖmid が与えられるＮ
ｃｈＴｒ２２は、基板電位が中間電圧Ｖmid ではなく接
地されている。これは、基板電位を、変動する可能性の
ある中間電圧Ｖmid にすると、Ｔｒの駆動能力が変化し
てしまうためである。基板電位を接地すると、駆動能力
が安定するだけでなく、駆動能力が増大する。また、基
板電位を下げると、基板効果によって閾値電圧Ｖthが上
がり、リーク電流が減少する効果がある。また、基板電
位を接地すると、ＭＯＳ ＩＣ上のレイアウトが容易に
なる。つまり、基板電位を与えるために、ＭＯＳ ＩＣ
１上に中間電圧Ｖmid のためのウエルを作成するのは、
レイアウトを難しくする。同様の理由により、ソース側
に中間電圧Ｖmid が与えられるＰｃｈＴｒ２３は、基板
電位が中間電圧Ｖmid ではなく電源電圧Ｖccになってい
る。
ｃｈＴｒ２２は、基板電位が中間電圧Ｖmid ではなく接
地されている。これは、基板電位を、変動する可能性の
ある中間電圧Ｖmid にすると、Ｔｒの駆動能力が変化し
てしまうためである。基板電位を接地すると、駆動能力
が安定するだけでなく、駆動能力が増大する。また、基
板電位を下げると、基板効果によって閾値電圧Ｖthが上
がり、リーク電流が減少する効果がある。また、基板電
位を接地すると、ＭＯＳ ＩＣ上のレイアウトが容易に
なる。つまり、基板電位を与えるために、ＭＯＳ ＩＣ
１上に中間電圧Ｖmid のためのウエルを作成するのは、
レイアウトを難しくする。同様の理由により、ソース側
に中間電圧Ｖmid が与えられるＰｃｈＴｒ２３は、基板
電位が中間電圧Ｖmid ではなく電源電圧Ｖccになってい
る。
【００６７】２つのインバータのスイッチングタイミン
グがずれて、負荷容量２５の電荷の一部が、負荷容量２
６の充電に再利用されないときは、不足した電荷は、中
間電圧用電源２７から供給される。尚、上述では、単純
化のために、第１動作回路及び第２動作回路をそれぞれ
インバータ１つ宛で説明したが、第１動作回路及び第２
動作回路の規模がより大きい場合でも同様のことが言え
る。
グがずれて、負荷容量２５の電荷の一部が、負荷容量２
６の充電に再利用されないときは、不足した電荷は、中
間電圧用電源２７から供給される。尚、上述では、単純
化のために、第１動作回路及び第２動作回路をそれぞれ
インバータ１つ宛で説明したが、第１動作回路及び第２
動作回路の規模がより大きい場合でも同様のことが言え
る。
【００６８】図３は、中間電圧用電源２７の構成例を示
す回路図である。中間電圧用電源２７は、直列接続され
た２つの抵抗３６，３７の、抵抗３６の他端に電源電圧
Ｖccが与えられ、抵抗３７の他端が接地されている。抵
抗３６，３７の接続点には、他端に電源電圧Ｖccが与え
られた容量３０と、他端が接地された容量３９とが接続
されている。抵抗３６，３７の接続点の、抵抗３６と抵
抗３７との電源電圧Ｖccの分圧は、第１基準電圧Ｖref
として、ＯＰアンプ３１の非反転入力端子とＯＰアンプ
３２の反転入力端子とへ与えられている。
す回路図である。中間電圧用電源２７は、直列接続され
た２つの抵抗３６，３７の、抵抗３６の他端に電源電圧
Ｖccが与えられ、抵抗３７の他端が接地されている。抵
抗３６，３７の接続点には、他端に電源電圧Ｖccが与え
られた容量３０と、他端が接地された容量３９とが接続
されている。抵抗３６，３７の接続点の、抵抗３６と抵
抗３７との電源電圧Ｖccの分圧は、第１基準電圧Ｖref
として、ＯＰアンプ３１の非反転入力端子とＯＰアンプ
３２の反転入力端子とへ与えられている。
【００６９】ＯＰアンプ３１の出力端子は、電源電圧Ｖ
ccがドレイン接続されたＮｃｈＴｒ３３のゲートへ接続
され、ＯＰアンプ３２の出力端子は、ソース接地された
ＮｃｈＴｒ３４のゲートへ接続されている。ＯＰアンプ
３１の反転入力端子とＯＰアンプ３２の非反転入力端子
とは、共通接続されたＮｃｈＴｒ３３のソースとＮｃｈ
Ｔｒ３４のドレインとに共通接続されている。ＮｃｈＴ
ｒ３３のソースとＮｃｈＴｒ３４のドレインとの共通接
続点には、他端に電源電圧Ｖccが与えられた容量３８
と、他端が接地された容量３５とが接続されている。Ｎ
ｃｈＴｒ３３のソースとＮｃｈＴｒ３４のドレインとの
共通接続点は、中間電圧Ｖmid が生成され、中間電圧ノ
ードになっている。ＮｃｈＴｒ３３の基板電位及びＮｃ
ｈＴｒ３４の基板電位は接地されている。
ccがドレイン接続されたＮｃｈＴｒ３３のゲートへ接続
され、ＯＰアンプ３２の出力端子は、ソース接地された
ＮｃｈＴｒ３４のゲートへ接続されている。ＯＰアンプ
３１の反転入力端子とＯＰアンプ３２の非反転入力端子
とは、共通接続されたＮｃｈＴｒ３３のソースとＮｃｈ
Ｔｒ３４のドレインとに共通接続されている。ＮｃｈＴ
ｒ３３のソースとＮｃｈＴｒ３４のドレインとの共通接
続点には、他端に電源電圧Ｖccが与えられた容量３８
と、他端が接地された容量３５とが接続されている。Ｎ
ｃｈＴｒ３３のソースとＮｃｈＴｒ３４のドレインとの
共通接続点は、中間電圧Ｖmid が生成され、中間電圧ノ
ードになっている。ＮｃｈＴｒ３３の基板電位及びＮｃ
ｈＴｒ３４の基板電位は接地されている。
【００７０】第１基準電圧Ｖref は中間電圧Ｖmid の電
位を決める基準電圧である。第１基準電圧Ｖref は抵抗
３６，３７の比で決められる。中間電圧Ｖmid が第１基
準電圧Ｖref よりも低下したとき、ＯＰアンプ３１がそ
れを検出し、ＮｃｈＴｒ３３をオンさせて、中間電圧ノ
ードに電荷を供給する。反対に中間電圧Ｖmid が第１基
準電圧Ｖref よりも上昇したとき、ＯＰアンプ３２がそ
れを検出し、ＮｃｈＴｒ３４をオンさせて、中間電圧ノ
ードから電荷を引き抜く。中間電圧ノードに容量３８と
容量３５とを付加しているのは、電源電圧Ｖccと接地電
位のレベルとが変動したときの影響を小さくし、中間電
圧Ｖmid を安定させるためである。容量３８，３５は、
中間電圧Ｖmid を安定化させるための十分な大きさを有
し、また、大きさがほぼ同じである。
位を決める基準電圧である。第１基準電圧Ｖref は抵抗
３６，３７の比で決められる。中間電圧Ｖmid が第１基
準電圧Ｖref よりも低下したとき、ＯＰアンプ３１がそ
れを検出し、ＮｃｈＴｒ３３をオンさせて、中間電圧ノ
ードに電荷を供給する。反対に中間電圧Ｖmid が第１基
準電圧Ｖref よりも上昇したとき、ＯＰアンプ３２がそ
れを検出し、ＮｃｈＴｒ３４をオンさせて、中間電圧ノ
ードから電荷を引き抜く。中間電圧ノードに容量３８と
容量３５とを付加しているのは、電源電圧Ｖccと接地電
位のレベルとが変動したときの影響を小さくし、中間電
圧Ｖmid を安定させるためである。容量３８，３５は、
中間電圧Ｖmid を安定化させるための十分な大きさを有
し、また、大きさがほぼ同じである。
【００７１】尚、上述では、第１基準電圧は抵抗の分圧
で得ているが、第１基準電圧をＭＯＳ ＩＣ１の外部か
ら与えるようにしても良い。この場合、第１の基準電圧
を容易に調節することができ、動作マージン等で問題が
生じた場合でも対応が可能である。また、中間電圧用電
源２７内の容量３８，３５は、中間電圧用電源２７に含
めず、中間電圧用電源２７外で中間電圧ノードに接続す
る場合も、上述と同様である。
で得ているが、第１基準電圧をＭＯＳ ＩＣ１の外部か
ら与えるようにしても良い。この場合、第１の基準電圧
を容易に調節することができ、動作マージン等で問題が
生じた場合でも対応が可能である。また、中間電圧用電
源２７内の容量３８，３５は、中間電圧用電源２７に含
めず、中間電圧用電源２７外で中間電圧ノードに接続す
る場合も、上述と同様である。
【００７２】実施の形態２．図５は、本発明に係るＭＯ
Ｓ ＩＣの実施の形態２に使用される中間電圧用電源２
７ａの構成例を示す回路図である。中間電圧用電源２７
ａは、直列接続された３つの抵抗５０６，５０７，５０
８の、抵抗５０６の他端に電源電圧Ｖccが与えられ、抵
抗５０８の他端が接地されている。抵抗５０６，５０７
の接続点には、他端に電源電圧Ｖccが与えられた容量５
０９が接続され、抵抗５０７，５０８の接続点には、他
端が接地された容量５１１が接続され、抵抗５０７に
は、容量５１０が並列に接続されている。
Ｓ ＩＣの実施の形態２に使用される中間電圧用電源２
７ａの構成例を示す回路図である。中間電圧用電源２７
ａは、直列接続された３つの抵抗５０６，５０７，５０
８の、抵抗５０６の他端に電源電圧Ｖccが与えられ、抵
抗５０８の他端が接地されている。抵抗５０６，５０７
の接続点には、他端に電源電圧Ｖccが与えられた容量５
０９が接続され、抵抗５０７，５０８の接続点には、他
端が接地された容量５１１が接続され、抵抗５０７に
は、容量５１０が並列に接続されている。
【００７３】抵抗５０７，５０８の接続点の、抵抗５０
６，５０７と抵抗５０８との電源電圧Ｖccの分圧は、第
２基準電圧Ｖref1として、ＯＰアンプ５０１の非反転入
力端子へ与えられている。抵抗５０６，５０７の接続点
の、抵抗５０６と抵抗５０７，５０８との電源電圧Ｖcc
の分圧は、第３基準電圧Ｖref2として、ＯＰアンプ５０
２の反転入力端子へ与えられている。
６，５０７と抵抗５０８との電源電圧Ｖccの分圧は、第
２基準電圧Ｖref1として、ＯＰアンプ５０１の非反転入
力端子へ与えられている。抵抗５０６，５０７の接続点
の、抵抗５０６と抵抗５０７，５０８との電源電圧Ｖcc
の分圧は、第３基準電圧Ｖref2として、ＯＰアンプ５０
２の反転入力端子へ与えられている。
【００７４】ＯＰアンプ５０１の出力端子は、電源電圧
Ｖccがドレイン接続されたＮｃｈＴｒ５０３のゲートへ
接続され、ＯＰアンプ５０２の出力端子は、ソース接地
されたＮｃｈＴｒ５０４のゲートへ接続されている。Ｏ
Ｐアンプ５０１の反転入力端子とＯＰアンプ５０２の非
反転入力端子とは、共通接続されたＮｃｈＴｒ５０３の
ソースとＮｃｈＴｒ５０４のドレインとに共通接続され
ている。ＮｃｈＴｒ５０３のソースとＮｃｈＴｒ５０４
のドレインとの共通接続点には、他端に電源電圧Ｖccが
与えられた容量５１２と、他端が接地された容量５０５
とが接続されている。
Ｖccがドレイン接続されたＮｃｈＴｒ５０３のゲートへ
接続され、ＯＰアンプ５０２の出力端子は、ソース接地
されたＮｃｈＴｒ５０４のゲートへ接続されている。Ｏ
Ｐアンプ５０１の反転入力端子とＯＰアンプ５０２の非
反転入力端子とは、共通接続されたＮｃｈＴｒ５０３の
ソースとＮｃｈＴｒ５０４のドレインとに共通接続され
ている。ＮｃｈＴｒ５０３のソースとＮｃｈＴｒ５０４
のドレインとの共通接続点には、他端に電源電圧Ｖccが
与えられた容量５１２と、他端が接地された容量５０５
とが接続されている。
【００７５】ＮｃｈＴｒ５０３のソースとＮｃｈＴｒ５
０４のドレインとの共通接続点は、中間電圧Ｖmid が生
成され、中間電圧ノードになっている。ＮｃｈＴｒ５０
３，５０４の基板電位は接地されている。その他の実施
の形態２のＭＯＳ ＩＣの構成は、実施の形態１の構成
と同様であるので、説明を省略する。
０４のドレインとの共通接続点は、中間電圧Ｖmid が生
成され、中間電圧ノードになっている。ＮｃｈＴｒ５０
３，５０４の基板電位は接地されている。その他の実施
の形態２のＭＯＳ ＩＣの構成は、実施の形態１の構成
と同様であるので、説明を省略する。
【００７６】第２基準電圧Ｖref1と第３基準電圧Ｖref2
とは抵抗５０６，５０７，５０８の比で決められる。こ
こで、第２基準電圧Ｖref1と第３基準電圧Ｖref2との関
係は、Ｖref2＞Ｖref1である。中間電圧ノードの中間電
圧Ｖmid が第２基準電圧Ｖref1よりも低下したとき、Ｏ
Ｐアンプ５０１がそれを検出し、ＮｃｈＴｒ５０３をオ
ンさせて、中間電圧ノードに電荷を供給する。反対に、
中間電圧ノードの中間電圧Ｖmid の電位が第３基準電圧
Ｖref2よりも上昇したとき、ＯＰアンプ５０２がそれを
検出し、ＮｃｈＴｒ５０４をオンさせて、中間電圧ノー
ドから電荷を引き抜く。
とは抵抗５０６，５０７，５０８の比で決められる。こ
こで、第２基準電圧Ｖref1と第３基準電圧Ｖref2との関
係は、Ｖref2＞Ｖref1である。中間電圧ノードの中間電
圧Ｖmid が第２基準電圧Ｖref1よりも低下したとき、Ｏ
Ｐアンプ５０１がそれを検出し、ＮｃｈＴｒ５０３をオ
ンさせて、中間電圧ノードに電荷を供給する。反対に、
中間電圧ノードの中間電圧Ｖmid の電位が第３基準電圧
Ｖref2よりも上昇したとき、ＯＰアンプ５０２がそれを
検出し、ＮｃｈＴｒ５０４をオンさせて、中間電圧ノー
ドから電荷を引き抜く。
【００７７】中間電圧用電源２７ａの、中間電圧用電源
２７（図３）との違いは、第２基準電圧Ｖref1〜第３基
準電圧Ｖref2の電圧範囲（不感帯）では、２つのＯＰア
ンプ５０１，５０２が作動しないことである。この電圧
範囲の間では、容量５１２，５０５の電荷が中間電圧ノ
ードの中間電圧Ｖmid を安定化するために使われる。こ
れによって、中間電圧用電源２７ａが必要以上に過敏に
反応することを押さえることができる。
２７（図３）との違いは、第２基準電圧Ｖref1〜第３基
準電圧Ｖref2の電圧範囲（不感帯）では、２つのＯＰア
ンプ５０１，５０２が作動しないことである。この電圧
範囲の間では、容量５１２，５０５の電荷が中間電圧ノ
ードの中間電圧Ｖmid を安定化するために使われる。こ
れによって、中間電圧用電源２７ａが必要以上に過敏に
反応することを押さえることができる。
【００７８】中間電圧ノードに容量５１２と容量５０５
とを付加しているのは、電源電圧Ｖccと接地電位のレベ
ルとが変動したときの影響を小さくし、中間電圧Ｖmid
を安定させるためである。容量５１２，５０５は、中間
電圧Ｖmid を安定化させるための十分な大きさを有し、
また、大きさがほぼ同じである。また、容量５０９，５
１０，５１１も、第２基準電圧Ｖref1と第３基準電圧Ｖ
ref2とを安定化させるのための十分な大きさを有してい
る。尚、上述では、第２基準電圧Ｖref1と第３基準電圧
Ｖref2とは抵抗の分圧で得ているが、第２基準電圧Ｖre
f1、第３基準電圧Ｖref2をＭＯＳ ＩＣ１の外部から与
えるようにしても良い。この場合、中間電圧Ｖmid の許
容範囲を自由に変更することができ、動作マージン等で
問題が生じた場合でも対応が可能である。
とを付加しているのは、電源電圧Ｖccと接地電位のレベ
ルとが変動したときの影響を小さくし、中間電圧Ｖmid
を安定させるためである。容量５１２，５０５は、中間
電圧Ｖmid を安定化させるための十分な大きさを有し、
また、大きさがほぼ同じである。また、容量５０９，５
１０，５１１も、第２基準電圧Ｖref1と第３基準電圧Ｖ
ref2とを安定化させるのための十分な大きさを有してい
る。尚、上述では、第２基準電圧Ｖref1と第３基準電圧
Ｖref2とは抵抗の分圧で得ているが、第２基準電圧Ｖre
f1、第３基準電圧Ｖref2をＭＯＳ ＩＣ１の外部から与
えるようにしても良い。この場合、中間電圧Ｖmid の許
容範囲を自由に変更することができ、動作マージン等で
問題が生じた場合でも対応が可能である。
【００７９】図６は、本実施の形態の場合の図２に示し
た動作回路の出力波形を示している。図６に示すよう
に、出力ノードＡと出力ノードＢの出力のタイミングが
多少ずれたときも、中間電圧Ｖmid が多少ふらつくもの
の、第２基準電圧Ｖref1〜第３基準電圧Ｖref2の範囲
で、中間電圧用電源２７ａから電荷供給を受けないよう
に作動させることができる。その他の実施の形態２のＭ
ＯＳ ＩＣの動作は、実施の形態１の動作と同様である
ので、説明を省略する。
た動作回路の出力波形を示している。図６に示すよう
に、出力ノードＡと出力ノードＢの出力のタイミングが
多少ずれたときも、中間電圧Ｖmid が多少ふらつくもの
の、第２基準電圧Ｖref1〜第３基準電圧Ｖref2の範囲
で、中間電圧用電源２７ａから電荷供給を受けないよう
に作動させることができる。その他の実施の形態２のＭ
ＯＳ ＩＣの動作は、実施の形態１の動作と同様である
ので、説明を省略する。
【００８０】実施の形態３．図７は、本発明に係るＭＯ
Ｓ ＩＣの実施の形態３に使用される中間電圧用電源２
７ｂの構成例を示す回路図である。中間電圧用電源２７
ｂは、中間電圧用電源２７ａ（図５）のＯＰアンプ５０
１，５０２がレギュレータに置き代わったものである。
中間電圧用電源２７ｂは、直列接続された３つの抵抗７
４，７５，７６の、抵抗７４の他端に電源電圧Ｖccが与
えられ、抵抗７６の他端が接地されている。抵抗７４，
７５の接続点には、他端に電源電圧Ｖccが与えられた容
量７７が接続され、抵抗７５，７６の接続点には、他端
が接地された容量７９が接続され、抵抗７５には、容量
７８が並列に接続されている。
Ｓ ＩＣの実施の形態３に使用される中間電圧用電源２
７ｂの構成例を示す回路図である。中間電圧用電源２７
ｂは、中間電圧用電源２７ａ（図５）のＯＰアンプ５０
１，５０２がレギュレータに置き代わったものである。
中間電圧用電源２７ｂは、直列接続された３つの抵抗７
４，７５，７６の、抵抗７４の他端に電源電圧Ｖccが与
えられ、抵抗７６の他端が接地されている。抵抗７４，
７５の接続点には、他端に電源電圧Ｖccが与えられた容
量７７が接続され、抵抗７５，７６の接続点には、他端
が接地された容量７９が接続され、抵抗７５には、容量
７８が並列に接続されている。
【００８１】抵抗７５，７６の接続点の、抵抗７４，７
５と抵抗７６との分圧は、第２基準電圧Ｖref1として、
第１レギュレータ７１に与えられている。抵抗７４，７
５の接続点の、抵抗７４と抵抗７５，７６との電源電圧
Ｖccの分圧は、第３基準電圧Ｖref2として、第２レギュ
レータ７２に与えられている。第１レギュレータ７１の
出力端子と第２レギュレータ７２の出力端子とは共通接
続され、その共通接続点には、他端に電源電圧Ｖccが与
えられた容量７０と、他端が接地された容量７３とが接
続されている。第１レギュレータ７１及び第２レギュレ
ータ７２の出力端子の共通接続点には、中間電圧Ｖmid
が生成され、中間電圧ノードになっている。
５と抵抗７６との分圧は、第２基準電圧Ｖref1として、
第１レギュレータ７１に与えられている。抵抗７４，７
５の接続点の、抵抗７４と抵抗７５，７６との電源電圧
Ｖccの分圧は、第３基準電圧Ｖref2として、第２レギュ
レータ７２に与えられている。第１レギュレータ７１の
出力端子と第２レギュレータ７２の出力端子とは共通接
続され、その共通接続点には、他端に電源電圧Ｖccが与
えられた容量７０と、他端が接地された容量７３とが接
続されている。第１レギュレータ７１及び第２レギュレ
ータ７２の出力端子の共通接続点には、中間電圧Ｖmid
が生成され、中間電圧ノードになっている。
【００８２】図８は、第１レギュレータ７１の構成例を
示した回路図である。第１レギュレータ７１は、カレン
トミラー回路を用いており、直列接続されたＰｃｈＴｒ
とＮｃｈＴｒのＴｒ対を２対並列接続し、ＰｃｈＴｒ８
０１，８０２のソースに電源電圧Ｖccを与え、ＮｃｈＴ
ｒ８０３，８０４のソースと接地端子との間に、定電流
源としてＮｃｈＴｒ８０５を接続している。一方のＴｒ
対のＰｃｈＴｒ８０１及びＮｃｈＴｒ８０３の共通接続
されたドレインは、各ＰｃｈＴｒ８０１，８０２のゲー
トに接続している。ＮｃｈＴｒ８０５のゲートは、抵抗
８０９を介して電源電圧Ｖccに接続されると共に、ソー
スが接地されゲートとドレインとが接続されたＮｃｈＴ
ｒ８０８のドレインに接続されている。
示した回路図である。第１レギュレータ７１は、カレン
トミラー回路を用いており、直列接続されたＰｃｈＴｒ
とＮｃｈＴｒのＴｒ対を２対並列接続し、ＰｃｈＴｒ８
０１，８０２のソースに電源電圧Ｖccを与え、ＮｃｈＴ
ｒ８０３，８０４のソースと接地端子との間に、定電流
源としてＮｃｈＴｒ８０５を接続している。一方のＴｒ
対のＰｃｈＴｒ８０１及びＮｃｈＴｒ８０３の共通接続
されたドレインは、各ＰｃｈＴｒ８０１，８０２のゲー
トに接続している。ＮｃｈＴｒ８０５のゲートは、抵抗
８０９を介して電源電圧Ｖccに接続されると共に、ソー
スが接地されゲートとドレインとが接続されたＮｃｈＴ
ｒ８０８のドレインに接続されている。
【００８３】第２基準電圧Ｖref1は、バックゲートとソ
ースとが接続されたＰｃｈＴｒ８０７のソースに与えら
れている。ＰｃｈＴｒ８０７のゲートは接地され、ドレ
インはＮｃｈＴｒ８０３のゲートに接続されている。Ｎ
ｃｈＴｒ８０３のゲートには、他方が接地された容量８
１１が接続されている。他方のＴｒ対のＰｃｈＴｒ８０
２及びＮｃｈＴｒ８０４の共通接続されたドレインは、
ドレインが抵抗８１０を介して電源電圧Ｖccに接続され
たＮｃｈＴｒ８０６のゲートに接続されている。Ｎｃｈ
Ｔｒ８０６のソースは、バックゲートと接続されると共
に、ＮｃｈＴｒ８０４のゲートに接続され、中間電圧Ｖ
mid が生成される中間電圧ノードになっている。
ースとが接続されたＰｃｈＴｒ８０７のソースに与えら
れている。ＰｃｈＴｒ８０７のゲートは接地され、ドレ
インはＮｃｈＴｒ８０３のゲートに接続されている。Ｎ
ｃｈＴｒ８０３のゲートには、他方が接地された容量８
１１が接続されている。他方のＴｒ対のＰｃｈＴｒ８０
２及びＮｃｈＴｒ８０４の共通接続されたドレインは、
ドレインが抵抗８１０を介して電源電圧Ｖccに接続され
たＮｃｈＴｒ８０６のゲートに接続されている。Ｎｃｈ
Ｔｒ８０６のソースは、バックゲートと接続されると共
に、ＮｃｈＴｒ８０４のゲートに接続され、中間電圧Ｖ
mid が生成される中間電圧ノードになっている。
【００８４】ＮｃｈＴｒ８０６のドレインとＰｃｈＴｒ
８０１，８０２のゲートとの間には容量８１２が接続さ
れている。ＰｃｈＴｒ８０１，８０２の基板電位には電
源電圧Ｖccが与えられ、ＮｃｈＴｒ８０５，８０８の基
板電位は接地されている。
８０１，８０２のゲートとの間には容量８１２が接続さ
れている。ＰｃｈＴｒ８０１，８０２の基板電位には電
源電圧Ｖccが与えられ、ＮｃｈＴｒ８０５，８０８の基
板電位は接地されている。
【００８５】ＮｃｈＴｒ８０３のドレイン電流は、第２
基準電圧Ｖref1により決定され、それに伴いＰｃｈＴｒ
８０１，８０２のゲート電圧が決まる。そのため、Ｐｃ
ｈＴｒ８０２のドレイン電流は、第２基準電圧Ｖref1に
より決められている。一方、ＮｃｈＴｒ８０４のドレイ
ン電流は、中間電圧Ｖmid により決定される。中間電圧
Ｖmid が第２基準電圧Ｖref1より高いときは、ＰｃｈＴ
ｒ８０２のドレイン電流とＮｃｈＴｒ８０４のドレイン
電流とは等しく、ＮｃｈＴｒ８０６のゲート電圧は変化
せず、第１レギュレータは定常状態を保つ。中間電圧Ｖ
mid が第２基準電圧Ｖref1より低下したときは、Ｎｃｈ
Ｔｒ８０４のドレイン電流が減少するので、ＰｃｈＴｒ
８０２のドレイン電流とＮｃｈＴｒ８０４のドレイン電
流とが等しくなるように、ＮｃｈＴｒ８０６のゲート電
圧が変動し、それに伴い、中間電圧Ｖmid が上昇する。
基準電圧Ｖref1により決定され、それに伴いＰｃｈＴｒ
８０１，８０２のゲート電圧が決まる。そのため、Ｐｃ
ｈＴｒ８０２のドレイン電流は、第２基準電圧Ｖref1に
より決められている。一方、ＮｃｈＴｒ８０４のドレイ
ン電流は、中間電圧Ｖmid により決定される。中間電圧
Ｖmid が第２基準電圧Ｖref1より高いときは、ＰｃｈＴ
ｒ８０２のドレイン電流とＮｃｈＴｒ８０４のドレイン
電流とは等しく、ＮｃｈＴｒ８０６のゲート電圧は変化
せず、第１レギュレータは定常状態を保つ。中間電圧Ｖ
mid が第２基準電圧Ｖref1より低下したときは、Ｎｃｈ
Ｔｒ８０４のドレイン電流が減少するので、ＰｃｈＴｒ
８０２のドレイン電流とＮｃｈＴｒ８０４のドレイン電
流とが等しくなるように、ＮｃｈＴｒ８０６のゲート電
圧が変動し、それに伴い、中間電圧Ｖmid が上昇する。
【００８６】図９は、第２レギュレータ７２の構成例を
示した回路図である。第２レギュレータ７２は、カレン
トミラー回路を用いており、直列接続されたＰｃｈＴｒ
とＮｃｈＴｒのＴｒ対を２対並列接続し、ＰｃｈＴｒ９
０１，９０２のソースに電源電圧Ｖccを与え、ＮｃｈＴ
ｒ９０３，９０４のソースと接地端子との間に、定電流
源としてＮｃｈＴｒ９０５を接続している。一方のＴｒ
対のＰｃｈＴｒ９０１及びＮｃｈＴｒ９０３の共通接続
されたドレインは、各ＰｃｈＴｒ９０１，９０２のゲー
トに接続している。ＮｃｈＴｒ９０５のゲートは、抵抗
９０９を介して電源電圧Ｖccに接続されると共に、ソー
スが接地されゲートとドレインとが接続されたＮｃｈＴ
ｒ９０８のドレインに接続されている。
示した回路図である。第２レギュレータ７２は、カレン
トミラー回路を用いており、直列接続されたＰｃｈＴｒ
とＮｃｈＴｒのＴｒ対を２対並列接続し、ＰｃｈＴｒ９
０１，９０２のソースに電源電圧Ｖccを与え、ＮｃｈＴ
ｒ９０３，９０４のソースと接地端子との間に、定電流
源としてＮｃｈＴｒ９０５を接続している。一方のＴｒ
対のＰｃｈＴｒ９０１及びＮｃｈＴｒ９０３の共通接続
されたドレインは、各ＰｃｈＴｒ９０１，９０２のゲー
トに接続している。ＮｃｈＴｒ９０５のゲートは、抵抗
９０９を介して電源電圧Ｖccに接続されると共に、ソー
スが接地されゲートとドレインとが接続されたＮｃｈＴ
ｒ９０８のドレインに接続されている。
【００８７】第３基準電圧Ｖref2は、バックゲートとソ
ースとが接続されたＰｃｈＴｒ９０７のソースに与えら
れている。ＰｃｈＴｒ９０７のゲートは接地され、ドレ
インはＮｃｈＴｒ９０３のゲートに接続されている。Ｎ
ｃｈＴｒ９０３のゲートには、他方が接地された容量９
１１が接続されている。他方のＴｒ対のＰｃｈＴｒ９０
２及びＮｃｈＴｒ９０４の共通接続されたドレインは、
ドレインが抵抗９１０を介して接地されたＰｃｈＴｒ９
０６のゲートに接続されている。ＰｃｈＴｒ９０６のソ
ースは、バックゲートと接続されると共に、ＮｃｈＴｒ
９０４のゲートに接続され、中間電圧Ｖmid が生成され
る中間電圧ノードになっている。
ースとが接続されたＰｃｈＴｒ９０７のソースに与えら
れている。ＰｃｈＴｒ９０７のゲートは接地され、ドレ
インはＮｃｈＴｒ９０３のゲートに接続されている。Ｎ
ｃｈＴｒ９０３のゲートには、他方が接地された容量９
１１が接続されている。他方のＴｒ対のＰｃｈＴｒ９０
２及びＮｃｈＴｒ９０４の共通接続されたドレインは、
ドレインが抵抗９１０を介して接地されたＰｃｈＴｒ９
０６のゲートに接続されている。ＰｃｈＴｒ９０６のソ
ースは、バックゲートと接続されると共に、ＮｃｈＴｒ
９０４のゲートに接続され、中間電圧Ｖmid が生成され
る中間電圧ノードになっている。
【００８８】ＰｃｈＴｒ９０６のドレインとＰｃｈＴｒ
９０１，９０２のゲートとの間には容量９１２が接続さ
れている。ＰｃｈＴｒ９０１，９０２の基板電位には電
源電圧Ｖccが与えられ、ＮｃｈＴｒ９０５，９０８の基
板電位は接地されている。
９０１，９０２のゲートとの間には容量９１２が接続さ
れている。ＰｃｈＴｒ９０１，９０２の基板電位には電
源電圧Ｖccが与えられ、ＮｃｈＴｒ９０５，９０８の基
板電位は接地されている。
【００８９】ＮｃｈＴｒ９０３のドレイン電流は、第３
基準電圧Ｖref2により決定され、それに伴いＰｃｈＴｒ
９０１，９０２のゲート電圧が決まる。そのため、Ｐｃ
ｈＴｒ９０２のドレイン電流は、第３基準電圧Ｖref2に
より決められている。一方、ＮｃｈＴｒ９０４のドレイ
ン電流は、中間電圧Ｖmid により決定される。中間電圧
Ｖmid が第３基準電圧Ｖref2より低いときは、ＰｃｈＴ
ｒ９０２のドレイン電流とＮｃｈＴｒ９０４のドレイン
電流とは等しく、ＰｃｈＴｒ９０６のゲート電圧は変化
せず、第２レギュレータは定常状態を保つ。
基準電圧Ｖref2により決定され、それに伴いＰｃｈＴｒ
９０１，９０２のゲート電圧が決まる。そのため、Ｐｃ
ｈＴｒ９０２のドレイン電流は、第３基準電圧Ｖref2に
より決められている。一方、ＮｃｈＴｒ９０４のドレイ
ン電流は、中間電圧Ｖmid により決定される。中間電圧
Ｖmid が第３基準電圧Ｖref2より低いときは、ＰｃｈＴ
ｒ９０２のドレイン電流とＮｃｈＴｒ９０４のドレイン
電流とは等しく、ＰｃｈＴｒ９０６のゲート電圧は変化
せず、第２レギュレータは定常状態を保つ。
【００９０】中間電圧Ｖmid が第３基準電圧Ｖref2より
上昇したときは、ＮｃｈＴｒ９０４のドレイン電流が減
少するので、ＰｃｈＴｒ９０２のドレイン電流とＮｃｈ
Ｔｒ９０４のドレイン電流とが等しくなるように、Ｐｃ
ｈＴｒ９０６のゲート電圧が変動し、それに伴い、中間
電圧Ｖmid が低下する。その他の実施の形態３のＭＯＳ
ＩＣの構成は、実施の形態１の構成と同様であるの
で、説明を省略する。
上昇したときは、ＮｃｈＴｒ９０４のドレイン電流が減
少するので、ＰｃｈＴｒ９０２のドレイン電流とＮｃｈ
Ｔｒ９０４のドレイン電流とが等しくなるように、Ｐｃ
ｈＴｒ９０６のゲート電圧が変動し、それに伴い、中間
電圧Ｖmid が低下する。その他の実施の形態３のＭＯＳ
ＩＣの構成は、実施の形態１の構成と同様であるの
で、説明を省略する。
【００９１】第１レギュレータ７１は、中間電圧Ｖmid
が第２基準電圧Ｖref1より低下したときは、中間電圧Ｖ
mid を上昇させる（電荷を供給する）。また、中間電圧
Ｖmid が第３基準電圧Ｖref2より上昇したときは、中間
電圧Ｖmid を低下させる（電荷を引き抜く）。従って、
中間電圧用電源２７ｂは、第２基準電圧Ｖref1〜第３基
準電圧Ｖref2の電圧範囲（不感帯）では作動せず、この
電圧範囲の間では、容量７０，７３の電荷が中間電圧ノ
ードの中間電圧Ｖmid を安定化するために使われる。こ
れによって、中間電圧用電源２７ｂが必要以上に過敏に
反応することを押さえることができる。
が第２基準電圧Ｖref1より低下したときは、中間電圧Ｖ
mid を上昇させる（電荷を供給する）。また、中間電圧
Ｖmid が第３基準電圧Ｖref2より上昇したときは、中間
電圧Ｖmid を低下させる（電荷を引き抜く）。従って、
中間電圧用電源２７ｂは、第２基準電圧Ｖref1〜第３基
準電圧Ｖref2の電圧範囲（不感帯）では作動せず、この
電圧範囲の間では、容量７０，７３の電荷が中間電圧ノ
ードの中間電圧Ｖmid を安定化するために使われる。こ
れによって、中間電圧用電源２７ｂが必要以上に過敏に
反応することを押さえることができる。
【００９２】中間電圧ノードに容量７０と容量７３とを
付加しているのは、電源電圧Ｖccと接地電位のレベルと
が変動したときの影響を小さくし、中間電圧Ｖmid を安
定させるためである。容量７０，７３は、中間電圧Ｖmi
d を安定化させるための十分な大きさを有し、また、大
きさがほぼ同じである。また、容量７７，７８，７９
も、第２基準電圧Ｖref1と第３基準電圧Ｖref2とを安定
化させるのための十分な大きさを有している。その他の
実施の形態３のＭＯＳ ＩＣの動作は、実施の形態１の
動作と同様であるので、説明を省略する。尚、上述で
は、第２基準電圧Ｖref1と第３基準電圧Ｖref2とは抵抗
の分圧で得ているが、第２基準電圧Ｖref1、第３基準電
圧Ｖref2をＭＯＳ ＩＣ１の外部から与えるようにして
も良い。この場合、中間電圧Ｖmid の許容範囲を自由に
変更することができ、動作マージン等で問題が生じた場
合でも対応が可能である。
付加しているのは、電源電圧Ｖccと接地電位のレベルと
が変動したときの影響を小さくし、中間電圧Ｖmid を安
定させるためである。容量７０，７３は、中間電圧Ｖmi
d を安定化させるための十分な大きさを有し、また、大
きさがほぼ同じである。また、容量７７，７８，７９
も、第２基準電圧Ｖref1と第３基準電圧Ｖref2とを安定
化させるのための十分な大きさを有している。その他の
実施の形態３のＭＯＳ ＩＣの動作は、実施の形態１の
動作と同様であるので、説明を省略する。尚、上述で
は、第２基準電圧Ｖref1と第３基準電圧Ｖref2とは抵抗
の分圧で得ているが、第２基準電圧Ｖref1、第３基準電
圧Ｖref2をＭＯＳ ＩＣ１の外部から与えるようにして
も良い。この場合、中間電圧Ｖmid の許容範囲を自由に
変更することができ、動作マージン等で問題が生じた場
合でも対応が可能である。
【００９３】実施の形態４．図１０は、クロックバッフ
ァ回路に本発明に係るＭＯＳ ＩＣを適用した実施の形
態の構成を示す回路図である。このＭＯＳ ＩＣは、ク
ロックジェネレータ（図示せず）からのクロックが直接
与えられる第１のクロックドライバ回路（第１の動作回
路）１０８と、クロックジェネレータからのクロックが
インバータ１０７を介して与えられる第２のクロックド
ライバ回路（第２の動作回路）１０９とを備えている。
ァ回路に本発明に係るＭＯＳ ＩＣを適用した実施の形
態の構成を示す回路図である。このＭＯＳ ＩＣは、ク
ロックジェネレータ（図示せず）からのクロックが直接
与えられる第１のクロックドライバ回路（第１の動作回
路）１０８と、クロックジェネレータからのクロックが
インバータ１０７を介して与えられる第２のクロックド
ライバ回路（第２の動作回路）１０９とを備えている。
【００９４】第１のクロックドライバ回路１０８は、ク
ロックジェネレータからのクロックが与えられ、電源電
圧Ｖcc及び接地電位間でフルスイングする信号を、電源
電圧Ｖcc及び中間電圧Ｖmid （例えばＶcc／２）間の高
圧側レベルでスイングする信号に変換するレベル変換回
路１０１と、高圧側レベルで作動するインバータ（クロ
ックバッファ回路）１０２，１１０，１１１と、高圧側
レベルでスイングする信号を、電源電圧Ｖcc及び接地電
位間でフルスイングする信号（クロック）に変換し出力
するレベル変換回路１０３とが直列接続されている。
ロックジェネレータからのクロックが与えられ、電源電
圧Ｖcc及び接地電位間でフルスイングする信号を、電源
電圧Ｖcc及び中間電圧Ｖmid （例えばＶcc／２）間の高
圧側レベルでスイングする信号に変換するレベル変換回
路１０１と、高圧側レベルで作動するインバータ（クロ
ックバッファ回路）１０２，１１０，１１１と、高圧側
レベルでスイングする信号を、電源電圧Ｖcc及び接地電
位間でフルスイングする信号（クロック）に変換し出力
するレベル変換回路１０３とが直列接続されている。
【００９５】第２のクロックドライバ回路１０９は、ク
ロックジェネレータからのクロックがインバータ１０７
を介して与えられ、電源電圧Ｖcc及び接地電位間でフル
スイングする信号を、中間電圧Ｖmid 及び接地電位間の
低圧側レベルでスイングする信号に変換するレベル変換
回路１０４と、低圧側レベルで作動するインバータ（ク
ロックバッファ回路）１０５，１１２，１１３と、低圧
側レベルでスイングする信号を、電源電圧Ｖcc及び接地
電位間でフルスイングする信号（クロック）に変換し出
力するレベル変換回路１０６とが直列接続されている。
ロックジェネレータからのクロックがインバータ１０７
を介して与えられ、電源電圧Ｖcc及び接地電位間でフル
スイングする信号を、中間電圧Ｖmid 及び接地電位間の
低圧側レベルでスイングする信号に変換するレベル変換
回路１０４と、低圧側レベルで作動するインバータ（ク
ロックバッファ回路）１０５，１１２，１１３と、低圧
側レベルでスイングする信号を、電源電圧Ｖcc及び接地
電位間でフルスイングする信号（クロック）に変換し出
力するレベル変換回路１０６とが直列接続されている。
【００９６】ここで、インバータ１０２：１０５，１１
０：１１２，１１１：１１３の対をなすインバータは同
じドライブ能力を有する。また、それぞれの対のインバ
ータの寄生容量（図示せず）も同じである。第１のクロ
ックドライバ回路１０８及び第２のクロックドライバ回
路１０９は、それぞれの内部回路に、中間電圧用電源２
７から中間電圧Ｖmid が与えられた中間電圧ノードが接
続されている。
０：１１２，１１１：１１３の対をなすインバータは同
じドライブ能力を有する。また、それぞれの対のインバ
ータの寄生容量（図示せず）も同じである。第１のクロ
ックドライバ回路１０８及び第２のクロックドライバ回
路１０９は、それぞれの内部回路に、中間電圧用電源２
７から中間電圧Ｖmid が与えられた中間電圧ノードが接
続されている。
【００９７】図１１は、レベル変換回路１０１の構成例
を示す回路図である。レベル変換回路１０１は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１１２，１１１のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１１３，１１４のソースに中間電
圧ノードが接続されている。クロックジェネレータ（図
示せず）からのクロックは、ＰｃｈＴｒ１１１のゲート
と、インバータ１１５を介してＰｃｈＴｒ１１２のゲー
トとに与えられている。ＮｃｈＴｒ１１３のゲートとＮ
ｃｈＴｒ１１４のドレインとが接続され、ＮｃｈＴｒ１
１４のゲートとＮｃｈＴｒ１１３のドレインとが接続さ
れ、ＮｃｈＴｒ１１４のドレインとＰｃｈＴｒ１１１の
ドレインとの共通接続点（出力ノード）から、高圧側レ
ベルでスイングする信号が出力される。
を示す回路図である。レベル変換回路１０１は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１１２，１１１のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１１３，１１４のソースに中間電
圧ノードが接続されている。クロックジェネレータ（図
示せず）からのクロックは、ＰｃｈＴｒ１１１のゲート
と、インバータ１１５を介してＰｃｈＴｒ１１２のゲー
トとに与えられている。ＮｃｈＴｒ１１３のゲートとＮ
ｃｈＴｒ１１４のドレインとが接続され、ＮｃｈＴｒ１
１４のゲートとＮｃｈＴｒ１１３のドレインとが接続さ
れ、ＮｃｈＴｒ１１４のドレインとＰｃｈＴｒ１１１の
ドレインとの共通接続点（出力ノード）から、高圧側レ
ベルでスイングする信号が出力される。
【００９８】図１１のようにクロスカップルする部分が
ＮｃｈＴｒ１１３，１１４で構成されているので、出力
ノードは、電源電圧Ｖcc及び中間電圧Ｖmid 間の高圧側
レベルで振れることができ、中間電圧Ｖmid まで下がる
ことができる。ＰｃｈＴｒ１１１，１１２の基板電位
は、電源電圧Ｖccが与えられ、ＮｃｈＴｒ１１３，１１
４の基板電位は、接地電位が与えられている。
ＮｃｈＴｒ１１３，１１４で構成されているので、出力
ノードは、電源電圧Ｖcc及び中間電圧Ｖmid 間の高圧側
レベルで振れることができ、中間電圧Ｖmid まで下がる
ことができる。ＰｃｈＴｒ１１１，１１２の基板電位
は、電源電圧Ｖccが与えられ、ＮｃｈＴｒ１１３，１１
４の基板電位は、接地電位が与えられている。
【００９９】レベル変換回路１０１は、クロックジェネ
レータからのクロックが電源電圧Ｖccレベルのとき、Ｐ
ｃｈＴｒ１１２及びＮｃｈＴｒ１１４がオンになって、
中間電圧Ｖmid レベルの信号を出力する。クロックジェ
ネレータからのクロックが接地電位レベルのとき、Ｐｃ
ｈＴｒ１１１及びＮｃｈＴｒ１１３がオンになって、電
源電圧Ｖccレベルのクロックを出力する。
レータからのクロックが電源電圧Ｖccレベルのとき、Ｐ
ｃｈＴｒ１１２及びＮｃｈＴｒ１１４がオンになって、
中間電圧Ｖmid レベルの信号を出力する。クロックジェ
ネレータからのクロックが接地電位レベルのとき、Ｐｃ
ｈＴｒ１１１及びＮｃｈＴｒ１１３がオンになって、電
源電圧Ｖccレベルのクロックを出力する。
【０１００】図１２は、レベル変換回路１０４の構成例
を示す回路図である。レベル変換回路１０４は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１２１，１２２のソースに中間電圧ノ
ードが接続され、ＮｃｈＴｒ１２４，１２３のソースが
接地されている。クロックジェネレータ（図示せず）か
らのクロックは、ＮｃｈＴｒ１２３のゲートと、インバ
ータ１２５を介してＮｃｈＴｒ１２４のゲートとに与え
られている。ＰｃｈＴｒ１２２のゲートとＰｃｈＴｒ１
２１のドレインとが接続され、ＰｃｈＴｒ１２１のゲー
トとＰｃｈＴｒ１２２のドレインとが接続され、Ｐｃｈ
Ｔｒ１２２のドレインとＮｃｈＴｒ１２３のドレインと
の共通接続点（出力ノード）から、低圧側レベルでスイ
ングする信号が出力される。
を示す回路図である。レベル変換回路１０４は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１２１，１２２のソースに中間電圧ノ
ードが接続され、ＮｃｈＴｒ１２４，１２３のソースが
接地されている。クロックジェネレータ（図示せず）か
らのクロックは、ＮｃｈＴｒ１２３のゲートと、インバ
ータ１２５を介してＮｃｈＴｒ１２４のゲートとに与え
られている。ＰｃｈＴｒ１２２のゲートとＰｃｈＴｒ１
２１のドレインとが接続され、ＰｃｈＴｒ１２１のゲー
トとＰｃｈＴｒ１２２のドレインとが接続され、Ｐｃｈ
Ｔｒ１２２のドレインとＮｃｈＴｒ１２３のドレインと
の共通接続点（出力ノード）から、低圧側レベルでスイ
ングする信号が出力される。
【０１０１】図１２のようにクロスカップルする部分が
ＰｃｈＴｒ１２１，１２２で構成されているので、出力
ノードは、中間電圧Ｖmid 及び接地電位間の低圧側レベ
ルで振れることができ、中間電圧Ｖmid まで上がること
ができる。ＰｃｈＴｒ１２１，１２２の基板電位は、電
源電圧Ｖccが与えられ、ＮｃｈＴｒ１２３，１２４の基
板電位は、接地電位が与えられている。
ＰｃｈＴｒ１２１，１２２で構成されているので、出力
ノードは、中間電圧Ｖmid 及び接地電位間の低圧側レベ
ルで振れることができ、中間電圧Ｖmid まで上がること
ができる。ＰｃｈＴｒ１２１，１２２の基板電位は、電
源電圧Ｖccが与えられ、ＮｃｈＴｒ１２３，１２４の基
板電位は、接地電位が与えられている。
【０１０２】レベル変換回路１０４は、クロックジェネ
レータからのクロックが電源電圧Ｖccレベルのとき、Ｎ
ｃｈＴｒ１２３及びＰｃｈＴｒ１２１がオンになって、
接地電位レベルの信号を出力する。クロックジェネレー
タからのクロックが接地電位レベルのとき、ＮｃｈＴｒ
１２４及びＰｃｈＴｒ１２２がオンになって、中間電圧
Ｖmid レベルのクロックを出力する。
レータからのクロックが電源電圧Ｖccレベルのとき、Ｎ
ｃｈＴｒ１２３及びＰｃｈＴｒ１２１がオンになって、
接地電位レベルの信号を出力する。クロックジェネレー
タからのクロックが接地電位レベルのとき、ＮｃｈＴｒ
１２４及びＰｃｈＴｒ１２２がオンになって、中間電圧
Ｖmid レベルのクロックを出力する。
【０１０３】図１３は、レベル変換回路１０３の構成例
を示す回路図である。レベル変換回路１０３は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１３１，１３２のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１３３，１３４のソースが接地さ
れている。インバータ１１１からのクロックは、Ｎｃｈ
Ｔｒ１３４のゲートと、インバータ１３５を介してＮｃ
ｈＴｒ１３３のゲートとに与えられている。ＰｃｈＴｒ
１３２のゲートとＰｃｈＴｒ１３１のドレインとが接続
され、ＰｃｈＴｒ１３１のゲートとＰｃｈＴｒ１３２の
ドレインとが接続され、ＰｃｈＴｒ１３２のドレインと
ＮｃｈＴｒ１３４のドレインとの共通接続点（出力ノー
ド）から、電源電圧Ｖcc及び接地電位間でフルスイング
するクロックが出力される。
を示す回路図である。レベル変換回路１０３は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１３１，１３２のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１３３，１３４のソースが接地さ
れている。インバータ１１１からのクロックは、Ｎｃｈ
Ｔｒ１３４のゲートと、インバータ１３５を介してＮｃ
ｈＴｒ１３３のゲートとに与えられている。ＰｃｈＴｒ
１３２のゲートとＰｃｈＴｒ１３１のドレインとが接続
され、ＰｃｈＴｒ１３１のゲートとＰｃｈＴｒ１３２の
ドレインとが接続され、ＰｃｈＴｒ１３２のドレインと
ＮｃｈＴｒ１３４のドレインとの共通接続点（出力ノー
ド）から、電源電圧Ｖcc及び接地電位間でフルスイング
するクロックが出力される。
【０１０４】高圧側レベルでスイングする信号をフルス
イングする信号に変換する場合は、入力ノードが電源電
圧Ｖccから中間電圧Ｖmid までしか振れないため、図１
３のように入力ノードを、ＮｃｈＴｒ１３３，１３４の
ゲートにしなければ差分比較が十分にできない。Ｐｃｈ
Ｔｒ１３１，１３２の基板電位は、電源電圧Ｖccが与え
られ、ＮｃｈＴｒ１３３，１３４の基板電位は、接地電
位が与えられている。
イングする信号に変換する場合は、入力ノードが電源電
圧Ｖccから中間電圧Ｖmid までしか振れないため、図１
３のように入力ノードを、ＮｃｈＴｒ１３３，１３４の
ゲートにしなければ差分比較が十分にできない。Ｐｃｈ
Ｔｒ１３１，１３２の基板電位は、電源電圧Ｖccが与え
られ、ＮｃｈＴｒ１３３，１３４の基板電位は、接地電
位が与えられている。
【０１０５】レベル変換回路１０３は、インバータ１１
１からのクロックが電源電圧Ｖccレベルのとき、Ｎｃｈ
Ｔｒ１３４及びＰｃｈＴｒ１３１がオンになって、接地
電位レベルの信号を出力する。インバータ１１１からの
クロックが中間電圧Ｖmid レベルのとき、ＮｃｈＴｒ１
３３及びＰｃｈＴｒ１３２がオンになって、電源電圧Ｖ
ccレベルのクロックを出力する。
１からのクロックが電源電圧Ｖccレベルのとき、Ｎｃｈ
Ｔｒ１３４及びＰｃｈＴｒ１３１がオンになって、接地
電位レベルの信号を出力する。インバータ１１１からの
クロックが中間電圧Ｖmid レベルのとき、ＮｃｈＴｒ１
３３及びＰｃｈＴｒ１３２がオンになって、電源電圧Ｖ
ccレベルのクロックを出力する。
【０１０６】図１４は、レベル変換回路１０６の構成例
を示す回路図である。レベル変換回路１０６は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１４１，１４２のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１４３，１４４のソースが接地さ
れている。インバータ１１３からのクロックは、Ｐｃｈ
Ｔｒ１４２のゲートと、インバータ１４５を介してＰｃ
ｈＴｒ１４１のゲートとに与えられている。ＮｃｈＴｒ
１４４のゲートとＮｃｈＴｒ１４３のドレインとが接続
され、ＮｃｈＴｒ１４３のゲートとＮｃｈＴｒ１４４の
ドレインとが接続され、ＮｃｈＴｒ１４４のドレインと
ＰｃｈＴｒ１４２のドレインとの共通接続点（出力ノー
ド）から、電源電圧Ｖcc及び接地電位間でフルスイング
するクロックが出力される。
を示す回路図である。レベル変換回路１０６は、直列接
続されたＰｃｈＴｒとＮｃｈＴｒのＴｒ対を２対並列接
続し、ＰｃｈＴｒ１４１，１４２のソースに電源電圧Ｖ
ccを与え、ＮｃｈＴｒ１４３，１４４のソースが接地さ
れている。インバータ１１３からのクロックは、Ｐｃｈ
Ｔｒ１４２のゲートと、インバータ１４５を介してＰｃ
ｈＴｒ１４１のゲートとに与えられている。ＮｃｈＴｒ
１４４のゲートとＮｃｈＴｒ１４３のドレインとが接続
され、ＮｃｈＴｒ１４３のゲートとＮｃｈＴｒ１４４の
ドレインとが接続され、ＮｃｈＴｒ１４４のドレインと
ＰｃｈＴｒ１４２のドレインとの共通接続点（出力ノー
ド）から、電源電圧Ｖcc及び接地電位間でフルスイング
するクロックが出力される。
【０１０７】低圧側レベルでスイングする信号をフルス
イングする信号に変換する場合は、入力ノードが中間電
圧Ｖmid から接地電位までしか振れないため、図１４の
ように入力ノードを、ＰｃｈＴｒ１４１，１４２のゲー
トにしなければ差分比較が十分にできない。ＰｃｈＴｒ
１４１，１４２の基板電位は、電源電圧Ｖccが与えら
れ、ＮｃｈＴｒ１４３，１４４の基板電位は、接地電位
が与えられている。
イングする信号に変換する場合は、入力ノードが中間電
圧Ｖmid から接地電位までしか振れないため、図１４の
ように入力ノードを、ＰｃｈＴｒ１４１，１４２のゲー
トにしなければ差分比較が十分にできない。ＰｃｈＴｒ
１４１，１４２の基板電位は、電源電圧Ｖccが与えら
れ、ＮｃｈＴｒ１４３，１４４の基板電位は、接地電位
が与えられている。
【０１０８】レベル変換回路１０６は、インバータ１１
３からのクロックが中間電圧Ｖmidレベルのとき、Ｐｃ
ｈＴｒ１４１及びＮｃｈＴｒ１４４がオンになって、接
地電位レベルの信号を出力する。インバータ１１３から
のクロックが接地電位レベルのとき、ＰｃｈＴｒ１４２
及びＮｃｈＴｒ１４３がオンになって、電源電圧Ｖccレ
ベルのクロックを出力する。
３からのクロックが中間電圧Ｖmidレベルのとき、Ｐｃ
ｈＴｒ１４１及びＮｃｈＴｒ１４４がオンになって、接
地電位レベルの信号を出力する。インバータ１１３から
のクロックが接地電位レベルのとき、ＰｃｈＴｒ１４２
及びＮｃｈＴｒ１４３がオンになって、電源電圧Ｖccレ
ベルのクロックを出力する。
【０１０９】図１５は、インバータ１０２，１１０，１
１１の構成例を示す回路図である。インバータ１０２
（１１０，１１１）は、ＰｃｈＴｒ１５１とＮｃｈＴｒ
１５２とがドレイン同士で接続され、ＰｃｈＴｒ１５１
のソースに電源電圧Ｖccが与えられ、ＮｃｈＴｒ１５２
のソースは中間電圧ノードに接続されている。ＰｃｈＴ
ｒ１５１及びＮｃｈＴｒ１５２のゲートの共通接続点が
入力ノードであり、ドレインの共通接続点が出力ノード
である。
１１の構成例を示す回路図である。インバータ１０２
（１１０，１１１）は、ＰｃｈＴｒ１５１とＮｃｈＴｒ
１５２とがドレイン同士で接続され、ＰｃｈＴｒ１５１
のソースに電源電圧Ｖccが与えられ、ＮｃｈＴｒ１５２
のソースは中間電圧ノードに接続されている。ＰｃｈＴ
ｒ１５１及びＮｃｈＴｒ１５２のゲートの共通接続点が
入力ノードであり、ドレインの共通接続点が出力ノード
である。
【０１１０】ＰｃｈＴｒ１５１の基板電位は、電源電圧
Ｖccが与えられ、ＮｃｈＴｒ１５２の基板電位は接地さ
れている。インバータ１０２は、入力されたクロックが
電源電圧Ｖccレベルのとき、ＮｃｈＴｒ１５２がオンに
なって、中間電圧Ｖmid レベルの信号を出力する。入力
されたクロックが中間電圧Ｖmid レベルのとき、Ｐｃｈ
Ｔｒ１５１がオンになって、電源電圧Ｖccレベルのクロ
ックを出力する。
Ｖccが与えられ、ＮｃｈＴｒ１５２の基板電位は接地さ
れている。インバータ１０２は、入力されたクロックが
電源電圧Ｖccレベルのとき、ＮｃｈＴｒ１５２がオンに
なって、中間電圧Ｖmid レベルの信号を出力する。入力
されたクロックが中間電圧Ｖmid レベルのとき、Ｐｃｈ
Ｔｒ１５１がオンになって、電源電圧Ｖccレベルのクロ
ックを出力する。
【０１１１】図１６は、インバータ１０５，１１２，１
１３の構成例を示す回路図である。インバータ１０５
（１１２，１１３）は、ＰｃｈＴｒ１６１とＮｃｈＴｒ
１６２とがドレイン同士で接続され、ＰｃｈＴｒ１６１
のソースが中間電圧ノードに接続され、ＮｃｈＴｒ１６
２のソースが接地されている。ＰｃｈＴｒ１６１及びＮ
ｃｈＴｒ１６２のゲートの共通接続点が入力ノードであ
り、ドレインの共通接続点が出力ノードである。
１３の構成例を示す回路図である。インバータ１０５
（１１２，１１３）は、ＰｃｈＴｒ１６１とＮｃｈＴｒ
１６２とがドレイン同士で接続され、ＰｃｈＴｒ１６１
のソースが中間電圧ノードに接続され、ＮｃｈＴｒ１６
２のソースが接地されている。ＰｃｈＴｒ１６１及びＮ
ｃｈＴｒ１６２のゲートの共通接続点が入力ノードであ
り、ドレインの共通接続点が出力ノードである。
【０１１２】ＰｃｈＴｒ１６１の基板電位は、電源電圧
Ｖccが与えられ、ＮｃｈＴｒ１６２の基板電位は接地さ
れている。インバータ１０５は、入力されたクロックが
中間電圧Ｖmid レベルのとき、ＮｃｈＴｒ１６２がオン
になって、接地電位レベルの信号を出力する。入力され
たクロックが接地電位レベルのとき、ＰｃｈＴｒ１６１
がオンになって、中間電圧Ｖmid レベルのクロックを出
力する。その他の実施の形態４のＭＯＳ ＩＣの構成
は、実施の形態１の構成と同様であるので、説明を省略
する。
Ｖccが与えられ、ＮｃｈＴｒ１６２の基板電位は接地さ
れている。インバータ１０５は、入力されたクロックが
中間電圧Ｖmid レベルのとき、ＮｃｈＴｒ１６２がオン
になって、接地電位レベルの信号を出力する。入力され
たクロックが接地電位レベルのとき、ＰｃｈＴｒ１６１
がオンになって、中間電圧Ｖmid レベルのクロックを出
力する。その他の実施の形態４のＭＯＳ ＩＣの構成
は、実施の形態１の構成と同様であるので、説明を省略
する。
【０１１３】図１７は、図１０に示した実施の形態４に
係るＭＯＳ ＩＣの、ノードＣ（clk-upper ）及びノー
ドＤ（clk-lower ）における信号波形を示した波形図で
ある。高圧側レベルで作動するクロックドライバ回路１
０８と低圧側レベルで作動するクロックドライバ回路１
０９との対応するノードはこの波形図に示すように、同
じスイッチングタイミングで反転波形で作動するように
なっている。
係るＭＯＳ ＩＣの、ノードＣ（clk-upper ）及びノー
ドＤ（clk-lower ）における信号波形を示した波形図で
ある。高圧側レベルで作動するクロックドライバ回路１
０８と低圧側レベルで作動するクロックドライバ回路１
０９との対応するノードはこの波形図に示すように、同
じスイッチングタイミングで反転波形で作動するように
なっている。
【０１１４】図１８は、高圧側レベルで作動するクロッ
クドライバ回路１０８で消費された電流Ｉupper 、低圧
側レベルで作動するクロックドライバ回路１０９で必要
とされる電流Ｉlower 、中間電圧用電源２７から供給さ
れる電流Ｉreg を示した波形図である。図１８の時刻は
図１７の時刻と一致している。図１７と図１８から、ク
ロックドライバ回路がスイッチングしているときに電流
が流れていることが分かる。このスイッチングのタイミ
ングは、クロックドライバ回路全体において略同じなの
で、中間電圧用電源２７からあまり電流供給されずに作
動している。
クドライバ回路１０８で消費された電流Ｉupper 、低圧
側レベルで作動するクロックドライバ回路１０９で必要
とされる電流Ｉlower 、中間電圧用電源２７から供給さ
れる電流Ｉreg を示した波形図である。図１８の時刻は
図１７の時刻と一致している。図１７と図１８から、ク
ロックドライバ回路がスイッチングしているときに電流
が流れていることが分かる。このスイッチングのタイミ
ングは、クロックドライバ回路全体において略同じなの
で、中間電圧用電源２７からあまり電流供給されずに作
動している。
【０１１５】図１９は、図１０に示したＭＯＳ ＩＣの
中間電圧Ｖmid の電圧波形を示した波形図である。図１
９の時刻は図１８と同様に図１７の時刻と一致してい
る。クロックドライバ回路がスイッチングしているとき
に、中間電圧Ｖmid が動揺していることが分かる。中間
電圧Ｖmid の動揺が大きいときに、中間電圧用電源２７
から電流が供給されていることが図１８から分かる。中
間電圧用電源２７側からの電流の大部分は容量５１２，
５０５から供給されている。そのため、実際にはＮｃｈ
Ｔｒ５０３，５０４がオンして電源電圧Ｖcc又は接地電
位から供給される電流は非常に少ない。その他の実施の
形態４のＭＯＳ ＩＣの動作は、実施の形態１の動作と
同様であるので、説明を省略する。
中間電圧Ｖmid の電圧波形を示した波形図である。図１
９の時刻は図１８と同様に図１７の時刻と一致してい
る。クロックドライバ回路がスイッチングしているとき
に、中間電圧Ｖmid が動揺していることが分かる。中間
電圧Ｖmid の動揺が大きいときに、中間電圧用電源２７
から電流が供給されていることが図１８から分かる。中
間電圧用電源２７側からの電流の大部分は容量５１２，
５０５から供給されている。そのため、実際にはＮｃｈ
Ｔｒ５０３，５０４がオンして電源電圧Ｖcc又は接地電
位から供給される電流は非常に少ない。その他の実施の
形態４のＭＯＳ ＩＣの動作は、実施の形態１の動作と
同様であるので、説明を省略する。
【０１１６】実施の形態５．図２０は、実施の形態４の
ＭＯＳ ＩＣのレイアウトにおいて工夫を施した実施の
形態５に係るＭＯＳ ＩＣの構成及び配置例を示す回路
図である。このＭＯＳ ＩＣ１ａは、クロックを実際に
分配できるようにしたレイアウト例を示したものであ
る。図１０におけるインバータ１０２，１０５，１１
０，１１１，１１２，１１３は、それぞれ図２０のもの
に対応している。
ＭＯＳ ＩＣのレイアウトにおいて工夫を施した実施の
形態５に係るＭＯＳ ＩＣの構成及び配置例を示す回路
図である。このＭＯＳ ＩＣ１ａは、クロックを実際に
分配できるようにしたレイアウト例を示したものであ
る。図１０におけるインバータ１０２，１０５，１１
０，１１１，１１２，１１３は、それぞれ図２０のもの
に対応している。
【０１１７】インバータ１０２：１０５，１１０：１１
２，１１１：１１３は同じドライブ能力を有しており、
図２０では、これらを対にして隣合うように配置してい
る。こうすることによって、それぞれの対のインバータ
の配線に付随する寄生の負荷容量を等しくできる。それ
ぞれの対のインバータ同士は、全く同じタイミングで作
動する。同じタイミングで作動する回路を近くに置くこ
とで、中間電圧ノードの電荷供給における配線抵抗によ
る遅れが生じにくくなる。その他の実施の形態５のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態４の構成及び動
作と同様であるので、説明を省略する。
２，１１１：１１３は同じドライブ能力を有しており、
図２０では、これらを対にして隣合うように配置してい
る。こうすることによって、それぞれの対のインバータ
の配線に付随する寄生の負荷容量を等しくできる。それ
ぞれの対のインバータ同士は、全く同じタイミングで作
動する。同じタイミングで作動する回路を近くに置くこ
とで、中間電圧ノードの電荷供給における配線抵抗によ
る遅れが生じにくくなる。その他の実施の形態５のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態４の構成及び動
作と同様であるので、説明を省略する。
【０１１８】実施の形態６．図２１は、バスドライバに
本発明に係るＭＯＳ ＩＣを適用した実施の形態の構成
を示す回路図である。バスドライバは、大きな容量を駆
動するドライバが同時にスイッチングを起こすので、本
発明を応用するのに適した回路である。この実施の形態
では、２ビット毎に高圧側レベルで動作するトライステ
ートバッファ（２１００，２１０１〜２１６０，２１６
１）と低圧側レベルで動作するトライステートバッファ
（２１０２，２１０３〜２１６２，２１６３）とが、そ
れぞれイネーブル信号線ＥＮ及びディスイネーブル信号
線ＥＮバーに接続されて並べられている。実際のレイア
ウトにおいてもビット順通りに配置する。
本発明に係るＭＯＳ ＩＣを適用した実施の形態の構成
を示す回路図である。バスドライバは、大きな容量を駆
動するドライバが同時にスイッチングを起こすので、本
発明を応用するのに適した回路である。この実施の形態
では、２ビット毎に高圧側レベルで動作するトライステ
ートバッファ（２１００，２１０１〜２１６０，２１６
１）と低圧側レベルで動作するトライステートバッファ
（２１０２，２１０３〜２１６２，２１６３）とが、そ
れぞれイネーブル信号線ＥＮ及びディスイネーブル信号
線ＥＮバーに接続されて並べられている。実際のレイア
ウトにおいてもビット順通りに配置する。
【０１１９】図２２は、低圧側レベルで動作するトライ
ステートバッファ２１０２の構成例を示す回路図であ
る。トライステートバッファ２１０２は、直列接続され
たＰｃｈＴｒ２２０１，２２０２の、ＰｃｈＴｒ２２０
１のソースが中間電圧ノードに接続され、ゲートにディ
スイネーブル信号線ＥＮバーが接続されている。直列接
続されたＮｃｈＴｒ２２０３，２２０４の、ＮｃｈＴｒ
２２０４のソースが接地され、ゲートにイネーブル信号
線ＥＮが接続されている。ＰｃｈＴｒ２２０２及びＮｃ
ｈＴｒ２２０３のドレイン同士及びゲート同士が接続さ
れ、それぞれの接続点が出力ノードＤＯ（２）及び入力
ノードＤＩ（２）になっている。ＰｃｈＴｒ２２０１，
２２０２の基板電位は、電源電圧Ｖccが与えられ、Ｎｃ
ｈＴｒ２２０３，２２０４の基板電位は接地されてい
る。
ステートバッファ２１０２の構成例を示す回路図であ
る。トライステートバッファ２１０２は、直列接続され
たＰｃｈＴｒ２２０１，２２０２の、ＰｃｈＴｒ２２０
１のソースが中間電圧ノードに接続され、ゲートにディ
スイネーブル信号線ＥＮバーが接続されている。直列接
続されたＮｃｈＴｒ２２０３，２２０４の、ＮｃｈＴｒ
２２０４のソースが接地され、ゲートにイネーブル信号
線ＥＮが接続されている。ＰｃｈＴｒ２２０２及びＮｃ
ｈＴｒ２２０３のドレイン同士及びゲート同士が接続さ
れ、それぞれの接続点が出力ノードＤＯ（２）及び入力
ノードＤＩ（２）になっている。ＰｃｈＴｒ２２０１，
２２０２の基板電位は、電源電圧Ｖccが与えられ、Ｎｃ
ｈＴｒ２２０３，２２０４の基板電位は接地されてい
る。
【０１２０】トライステートバッファ２１０２は、イネ
ーブル信号線ＥＮが中間電圧Ｖmidレベルのとき、Ｐｃ
ｈＴｒ２２０１及びＮｃｈＴｒ２２０４がオンになり、
ＰｃｈＴｒ２２０２及びＮｃｈＴｒ２２０３が作動可能
になる。イネーブル信号線ＥＮが接地電位レベルのと
き、ＰｃｈＴｒ２２０１及びＮｃｈＴｒ２２０４がオフ
になり、ＰｃｈＴｒ２２０２及びＮｃｈＴｒ２２０３は
作動しない。
ーブル信号線ＥＮが中間電圧Ｖmidレベルのとき、Ｐｃ
ｈＴｒ２２０１及びＮｃｈＴｒ２２０４がオンになり、
ＰｃｈＴｒ２２０２及びＮｃｈＴｒ２２０３が作動可能
になる。イネーブル信号線ＥＮが接地電位レベルのと
き、ＰｃｈＴｒ２２０１及びＮｃｈＴｒ２２０４がオフ
になり、ＰｃｈＴｒ２２０２及びＮｃｈＴｒ２２０３は
作動しない。
【０１２１】図２３は、高圧側レベルで動作するトライ
ステートバッファ２１００の構成例を示す回路図であ
る。トライステートバッファ２１００は、直列接続され
たＰｃｈＴｒ２３０１，２３０２の、ＰｃｈＴｒ２３０
１のソースに電源電圧Ｖccが与えられ、ゲートにディス
イネーブル信号線ＥＮバーが接続されている。直列接続
されたＮｃｈＴｒ２３０３，２３０４の、ＮｃｈＴｒ２
３０４のソースに中間電圧ノードに接続され、ゲートに
イネーブル信号線ＥＮが接続されている。
ステートバッファ２１００の構成例を示す回路図であ
る。トライステートバッファ２１００は、直列接続され
たＰｃｈＴｒ２３０１，２３０２の、ＰｃｈＴｒ２３０
１のソースに電源電圧Ｖccが与えられ、ゲートにディス
イネーブル信号線ＥＮバーが接続されている。直列接続
されたＮｃｈＴｒ２３０３，２３０４の、ＮｃｈＴｒ２
３０４のソースに中間電圧ノードに接続され、ゲートに
イネーブル信号線ＥＮが接続されている。
【０１２２】ＰｃｈＴｒ２３０２及びＮｃｈＴｒ２３０
３のドレイン同士及びゲート同士が接続され、それぞれ
の接続点が出力ノードＤＯ（０）及び入力ノードＤＩ
（０）になっている。ＰｃｈＴｒ２３０１，２３０２の
基板電位は、電源電圧Ｖccが与えられ、ＮｃｈＴｒ２３
０３，２３０４の基板電位は接地されている。
３のドレイン同士及びゲート同士が接続され、それぞれ
の接続点が出力ノードＤＯ（０）及び入力ノードＤＩ
（０）になっている。ＰｃｈＴｒ２３０１，２３０２の
基板電位は、電源電圧Ｖccが与えられ、ＮｃｈＴｒ２３
０３，２３０４の基板電位は接地されている。
【０１２３】トライステートバッファ２１００は、イネ
ーブル信号線ＥＮが電源電圧Ｖccレベルのとき、Ｐｃｈ
Ｔｒ２３０１及びＮｃｈＴｒ２３０４がオンになり、Ｐ
ｃｈＴｒ２３０２及びＮｃｈＴｒ２３０３が作動可能に
なる。イネーブル信号線ＥＮが中間電圧Ｖmid レベルの
とき、ＰｃｈＴｒ２３０１及びＮｃｈＴｒ２３０４がオ
フになり、ＰｃｈＴｒ２３０２及びＮｃｈＴｒ２３０３
は作動しない。
ーブル信号線ＥＮが電源電圧Ｖccレベルのとき、Ｐｃｈ
Ｔｒ２３０１及びＮｃｈＴｒ２３０４がオンになり、Ｐ
ｃｈＴｒ２３０２及びＮｃｈＴｒ２３０３が作動可能に
なる。イネーブル信号線ＥＮが中間電圧Ｖmid レベルの
とき、ＰｃｈＴｒ２３０１及びＮｃｈＴｒ２３０４がオ
フになり、ＰｃｈＴｒ２３０２及びＮｃｈＴｒ２３０３
は作動しない。
【０１２４】本実施の形態のバスドライバは、バスドラ
イバ全体を中心ビットで２分した場合と比較すると、こ
のように複数の組に分割して配置する方が、中間電圧ノ
ードの電荷供給における配線抵抗による遅れが生じにく
くなる利点がある。この例では、２ビット毎を例にして
いるが、１ビット毎でも４ビット毎でも同じような効果
を生じることは明らかである。その他の実施の形態６の
ＭＯＳ ＩＣの構成及び動作は、実施の形態１の構成及
び動作と同様であるので、説明を省略する。
イバ全体を中心ビットで２分した場合と比較すると、こ
のように複数の組に分割して配置する方が、中間電圧ノ
ードの電荷供給における配線抵抗による遅れが生じにく
くなる利点がある。この例では、２ビット毎を例にして
いるが、１ビット毎でも４ビット毎でも同じような効果
を生じることは明らかである。その他の実施の形態６の
ＭＯＳ ＩＣの構成及び動作は、実施の形態１の構成及
び動作と同様であるので、説明を省略する。
【０１２５】実施の形態７．図２４は、フルアソシアテ
ィブのキャッシュメモリに本発明に係るＭＯＳ ＩＣを
適用した実施の形態の構成を示すブロック図である。こ
の実施の形態では、キャッシュメモリの容量は８ＫＢ、
ラインサイズは３２Ｂ、２５６エントリの構成である。
Ａ（４：０）は３２Ｂのライン内のバイト位置、Ａ（１
２：５）はエントリ選択、Ａ（３１：１３）はアドレス
タグ比較に用いられる。全エントリは２つの１２８エン
トリに分けられている。尚、Ａ（１２）＝０のとき、高
圧側レベルで動作する回路２４０１のエントリ、Ａ（１
２）＝１のとき、低位側レベルで動作する回路２４０２
のエントリとなる。
ィブのキャッシュメモリに本発明に係るＭＯＳ ＩＣを
適用した実施の形態の構成を示すブロック図である。こ
の実施の形態では、キャッシュメモリの容量は８ＫＢ、
ラインサイズは３２Ｂ、２５６エントリの構成である。
Ａ（４：０）は３２Ｂのライン内のバイト位置、Ａ（１
２：５）はエントリ選択、Ａ（３１：１３）はアドレス
タグ比較に用いられる。全エントリは２つの１２８エン
トリに分けられている。尚、Ａ（１２）＝０のとき、高
圧側レベルで動作する回路２４０１のエントリ、Ａ（１
２）＝１のとき、低位側レベルで動作する回路２４０２
のエントリとなる。
【０１２６】アドレスバス上のＡ（１１：５）はフルス
イングするレベルであるが、レベル変換部２４０３及び
レベル変換部２４０６に入力されて、それぞれ高圧側レ
ベル及び低圧側レベルに変換される。ここではレベル変
換後にアドレスのデコードも行われる。アドレスデコー
ドされると、２５６エントリの中から１エントリだけが
選ばれて、アドレスタグとデータが読み出される。その
エントリのタグがアドレスバス上のＡ（３１：１３）と
一致すると、データがデータバス（図示せず）に出力さ
れる。
イングするレベルであるが、レベル変換部２４０３及び
レベル変換部２４０６に入力されて、それぞれ高圧側レ
ベル及び低圧側レベルに変換される。ここではレベル変
換後にアドレスのデコードも行われる。アドレスデコー
ドされると、２５６エントリの中から１エントリだけが
選ばれて、アドレスタグとデータが読み出される。その
エントリのタグがアドレスバス上のＡ（３１：１３）と
一致すると、データがデータバス（図示せず）に出力さ
れる。
【０１２７】この例では、活性化されるエントリは１つ
なので、レベル変換とアドレスのデコード以外では、高
圧側レベルで動作する回路２４０１と低圧側レベルで動
作する回路２４０２が同時に動作することはないが、キ
ャッシュに対するアクセスがない場合のスタンバイ電流
等が節約可能である。その他の実施の形態７に係るＭＯ
Ｓ ＩＣの構成及び動作は、上述で説明した実施の形態
１に係るＭＯＳ ＩＣの構成及び動作と同様なので、説
明を省略する。
なので、レベル変換とアドレスのデコード以外では、高
圧側レベルで動作する回路２４０１と低圧側レベルで動
作する回路２４０２が同時に動作することはないが、キ
ャッシュに対するアクセスがない場合のスタンバイ電流
等が節約可能である。その他の実施の形態７に係るＭＯ
Ｓ ＩＣの構成及び動作は、上述で説明した実施の形態
１に係るＭＯＳ ＩＣの構成及び動作と同様なので、説
明を省略する。
【０１２８】実施の形態８．図２５は、フルアソシアテ
ィブのキャッシュメモリに本発明に係るＭＯＳ ＩＣを
適用した他の実施の形態の構成を示すブロック図であ
る。この実施の形態では、キャッシュメモリの容量は８
ＫＢ、ラインサイズは３２Ｂ（１６Ｂ＋１６Ｂ）、２５
６エントリの構成である。Ａ（３：０）は１６Ｂのライ
ン内のバイト位置、Ａ（４）は高圧側レベルと低圧側レ
ベルの選択、Ａ（１２：５）はエントリ選択、Ａ（３
１：１３）はアドレスタグ比較に用いられる。高圧側レ
ベルで選択されたラインは、低圧側レベルで選択された
ラインと完全に対応している。
ィブのキャッシュメモリに本発明に係るＭＯＳ ＩＣを
適用した他の実施の形態の構成を示すブロック図であ
る。この実施の形態では、キャッシュメモリの容量は８
ＫＢ、ラインサイズは３２Ｂ（１６Ｂ＋１６Ｂ）、２５
６エントリの構成である。Ａ（３：０）は１６Ｂのライ
ン内のバイト位置、Ａ（４）は高圧側レベルと低圧側レ
ベルの選択、Ａ（１２：５）はエントリ選択、Ａ（３
１：１３）はアドレスタグ比較に用いられる。高圧側レ
ベルで選択されたラインは、低圧側レベルで選択された
ラインと完全に対応している。
【０１２９】アドレスバス上のＡ（１２：５）はフルス
イングするレベルであるが、レベル変換部２５０３及び
レベル変換部２５０６に入力されて、それぞれ高圧側レ
ベル及び低圧側レベルに変換される。ここでは、レベル
変換後にアドレスのデコードも行われる。アドレスデコ
ードされると、高圧側レベルの回路２５０１と低圧側レ
ベルの回路２５０２で同じエントリが選ばれる。この２
つのレベル変換回路は、作動する電圧レベルが異なるだ
けで全く同じ機能を有する。
イングするレベルであるが、レベル変換部２５０３及び
レベル変換部２５０６に入力されて、それぞれ高圧側レ
ベル及び低圧側レベルに変換される。ここでは、レベル
変換後にアドレスのデコードも行われる。アドレスデコ
ードされると、高圧側レベルの回路２５０１と低圧側レ
ベルの回路２５０２で同じエントリが選ばれる。この２
つのレベル変換回路は、作動する電圧レベルが異なるだ
けで全く同じ機能を有する。
【０１３０】エントリ選択によって、高圧側レベルでは
アドレスタグとデータ、低圧側レベルではデータが読み
出される。そのエントリのタグがアドレスバス上のＡ
（３１：１３）と一致すると、データがデータバス（図
示せず）に出力される。この例では活性化されるエント
リは１つであるが、図２４の場合と違いレベル変換とア
ドレスのデコードの他に、データ読み出しが同時に行わ
れる。そのため、効率よく電流の再利用が可能である。
また、図２４の例と同様に、キャッシュに対するアクセ
スがない場合のスタンバイ電流等でも節約可能である。
その他の実施の形態８に係るＭＯＳ ＩＣの構成及び動
作は、上述で説明した実施の形態１に係るＭＯＳ ＩＣ
の構成及び動作と同様なので、説明を省略する。
アドレスタグとデータ、低圧側レベルではデータが読み
出される。そのエントリのタグがアドレスバス上のＡ
（３１：１３）と一致すると、データがデータバス（図
示せず）に出力される。この例では活性化されるエント
リは１つであるが、図２４の場合と違いレベル変換とア
ドレスのデコードの他に、データ読み出しが同時に行わ
れる。そのため、効率よく電流の再利用が可能である。
また、図２４の例と同様に、キャッシュに対するアクセ
スがない場合のスタンバイ電流等でも節約可能である。
その他の実施の形態８に係るＭＯＳ ＩＣの構成及び動
作は、上述で説明した実施の形態１に係るＭＯＳ ＩＣ
の構成及び動作と同様なので、説明を省略する。
【０１３１】図２４、図２５では、キャッシュメモリの
機能的な概念図を示しているが、図２１のバスドライバ
の例で示したように、適当なビット単位で高圧側レベル
で動作する回路と低圧側レベルで動作する回路とを交互
にレイアウトすると、中間電圧ノードの電荷供給におけ
る配線抵抗による遅れが生じにくくなる利点がある。上
述では、キャッシュメモリの例を述べたが、ＲＯＭ，Ｄ
ＲＡＭ，ＳＲＡＭ等のメモリにおいて、高圧側レベルと
低圧側レベルとを上述したように分割構成することによ
って、同じ効果が得られることは明らかである。
機能的な概念図を示しているが、図２１のバスドライバ
の例で示したように、適当なビット単位で高圧側レベル
で動作する回路と低圧側レベルで動作する回路とを交互
にレイアウトすると、中間電圧ノードの電荷供給におけ
る配線抵抗による遅れが生じにくくなる利点がある。上
述では、キャッシュメモリの例を述べたが、ＲＯＭ，Ｄ
ＲＡＭ，ＳＲＡＭ等のメモリにおいて、高圧側レベルと
低圧側レベルとを上述したように分割構成することによ
って、同じ効果が得られることは明らかである。
【０１３２】実施の形態９．図２６は、マイクロコンピ
ュータＩＣや信号処理用ＩＣ等に用いられるデータパス
レイアウトに本発明に係るＭＯＳ ＩＣを適用した実施
の形態の構成を示す配置図である。この実施の形態で
は、データパス２６０１は、８ビット単位で高圧側レベ
ルで作動する部分と低圧側レベルで作動する部分とを交
互に配置している。高圧側レベルで作動する部分と低圧
側レベルで作動する部分とが面している箇所には中間電
圧ノードの太い幹線が配置されている。
ュータＩＣや信号処理用ＩＣ等に用いられるデータパス
レイアウトに本発明に係るＭＯＳ ＩＣを適用した実施
の形態の構成を示す配置図である。この実施の形態で
は、データパス２６０１は、８ビット単位で高圧側レベ
ルで作動する部分と低圧側レベルで作動する部分とを交
互に配置している。高圧側レベルで作動する部分と低圧
側レベルで作動する部分とが面している箇所には中間電
圧ノードの太い幹線が配置されている。
【０１３３】この実施の形態では、８ビット単位でレイ
アウトしているが、適当なビット単位で良いことは言う
までもない。適当なビット単位で高圧側レベルで作動す
る回路と低圧側レベルで作動する回路とを交互にレイア
ウトすると、中間電圧ノードの電荷供給における配線抵
抗による遅れが生じにくくなる利点がある。
アウトしているが、適当なビット単位で良いことは言う
までもない。適当なビット単位で高圧側レベルで作動す
る回路と低圧側レベルで作動する回路とを交互にレイア
ウトすると、中間電圧ノードの電荷供給における配線抵
抗による遅れが生じにくくなる利点がある。
【０１３４】実施の形態１０．図２７は、ＭＯＳ ＩＣ
全体に本発明を適用した実施の形態の構成を示すブロッ
ク図である。この実施の形態では、ＭＯＳ ＩＣ１ｂの
半分が高圧側レベル動作部分２７０１（第１動作回
路）、残りの半分が低圧側レベル動作部分２７０２（第
２動作回路）になっている。その他の部分はフルスイン
グで作動する。図示していないが、高圧側レベル動作部
分２７０１と低圧側レベル動作部分２７０２とＩＣ１ｂ
のＩ／Ｏバッファとの間には、それぞれ適切な信号レベ
ルの変換回路が挿入されている。また、高圧側レベル動
作部分２７０１と低圧側レベル動作部分２７０２との間
には中間電圧ノードの太い幹線が配置されている。
全体に本発明を適用した実施の形態の構成を示すブロッ
ク図である。この実施の形態では、ＭＯＳ ＩＣ１ｂの
半分が高圧側レベル動作部分２７０１（第１動作回
路）、残りの半分が低圧側レベル動作部分２７０２（第
２動作回路）になっている。その他の部分はフルスイン
グで作動する。図示していないが、高圧側レベル動作部
分２７０１と低圧側レベル動作部分２７０２とＩＣ１ｂ
のＩ／Ｏバッファとの間には、それぞれ適切な信号レベ
ルの変換回路が挿入されている。また、高圧側レベル動
作部分２７０１と低圧側レベル動作部分２７０２との間
には中間電圧ノードの太い幹線が配置されている。
【０１３５】高圧側レベル動作部分２７０１で消費する
電流と低圧側レベル動作部分２７０２で消費する電流と
が全く同じになることは少ないが、平均的に考えるとか
なりの割合の電流を再利用可能である。この実施の形態
ではＭＯＳ ＩＣ１ｂを２分割してレイアウトしている
が、複数個に分割しても同様の効果が得られることは言
うまでもない。適当な割合で分割し、高圧側レベルで動
作する部分と低圧側レベルで動作する部分とを、交互に
レイアウトすると、中間電圧ノードの電荷供給における
配線抵抗による遅れが生じにくくなる利点がある。
電流と低圧側レベル動作部分２７０２で消費する電流と
が全く同じになることは少ないが、平均的に考えるとか
なりの割合の電流を再利用可能である。この実施の形態
ではＭＯＳ ＩＣ１ｂを２分割してレイアウトしている
が、複数個に分割しても同様の効果が得られることは言
うまでもない。適当な割合で分割し、高圧側レベルで動
作する部分と低圧側レベルで動作する部分とを、交互に
レイアウトすると、中間電圧ノードの電荷供給における
配線抵抗による遅れが生じにくくなる利点がある。
【０１３６】実施の形態１１．図２８は、本発明に係る
ＭＯＳ ＩＣの実施の形態１１の、ソースに中間電圧が
与えられたトランジスタの基板電位の供給方式を説明す
るためのブロック図である。ここでは、ＰｃｈＴｒ２１
とＮｃｈＴｒ２２とがドレイン同士で接続され、Ｐｃｈ
Ｔｒ２１のソースに電源電圧Ｖccが与えられたインバー
タと、ＰｃｈＴｒ２３とＮｃｈＴｒ２４とがドレイン同
士で接続され、ＮｃｈＴｒ２４のソースが接地されたイ
ンバータとが、ＮｃｈＴｒ２２とＰｃｈＴｒ２３とのソ
ース同士で接続されている。
ＭＯＳ ＩＣの実施の形態１１の、ソースに中間電圧が
与えられたトランジスタの基板電位の供給方式を説明す
るためのブロック図である。ここでは、ＰｃｈＴｒ２１
とＮｃｈＴｒ２２とがドレイン同士で接続され、Ｐｃｈ
Ｔｒ２１のソースに電源電圧Ｖccが与えられたインバー
タと、ＰｃｈＴｒ２３とＮｃｈＴｒ２４とがドレイン同
士で接続され、ＮｃｈＴｒ２４のソースが接地されたイ
ンバータとが、ＮｃｈＴｒ２２とＰｃｈＴｒ２３とのソ
ース同士で接続されている。
【０１３７】ＮｃｈＴｒ２２とＰｃｈＴｒ２３との接続
ノード（節点）は、例えば電源電圧Ｖccの１／２の中間
電圧Ｖmid を出力する中間電圧用電源（ノード安定化回
路）２７の出力端子が接続され、中間電圧ノードになっ
ている。ＰｃｈＴｒ２３の基板電位Ｖbpは第２の基板電
位供給回路２９から与えられ、ＮｃｈＴｒ２２の基板電
位Ｖbnは第１の基板電位供給回路２８から与えられてい
る。
ノード（節点）は、例えば電源電圧Ｖccの１／２の中間
電圧Ｖmid を出力する中間電圧用電源（ノード安定化回
路）２７の出力端子が接続され、中間電圧ノードになっ
ている。ＰｃｈＴｒ２３の基板電位Ｖbpは第２の基板電
位供給回路２９から与えられ、ＮｃｈＴｒ２２の基板電
位Ｖbnは第１の基板電位供給回路２８から与えられてい
る。
【０１３８】第１の基板電位供給回路２８及び基板電位
供給回路２９には、第１の動作回路及び第２の動作回路
が高速に作動する高速モードと、第１の動作回路及び第
２の動作回路が低消費電力で作動する低消費電力モード
とに切り替えるモード切り替え信号ＭＯＤＥが与えられ
ている。ＰｃｈＴｒ２１とＮｃｈＴｒ２２とのドレイン
同士の接続ノード（インバータの出力ノード）Ａには、
寄生の負荷容量２５が存在し、ＰｃｈＴｒ２３とＮｃｈ
Ｔｒ２４とのドレイン同士の接続ノードＢには、寄生の
負荷容量２６が存在する。
供給回路２９には、第１の動作回路及び第２の動作回路
が高速に作動する高速モードと、第１の動作回路及び第
２の動作回路が低消費電力で作動する低消費電力モード
とに切り替えるモード切り替え信号ＭＯＤＥが与えられ
ている。ＰｃｈＴｒ２１とＮｃｈＴｒ２２とのドレイン
同士の接続ノード（インバータの出力ノード）Ａには、
寄生の負荷容量２５が存在し、ＰｃｈＴｒ２３とＮｃｈ
Ｔｒ２４とのドレイン同士の接続ノードＢには、寄生の
負荷容量２６が存在する。
【０１３９】ＰｃｈＴｒ２１とＮｃｈＴｒ２２とからな
るインバータ（第１の動作回路の例、単純化のために１
つで代表させる。）は、電源電圧Ｖcc〜中間電圧Ｖmid
の範囲の高圧側レベルで作動させ、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とからなるインバータ（第２の動作回路の
例、単純化のために１つで代表させる。）は、中間電圧
Ｖmid 〜接地電位の範囲の低圧側レベルで作動させる。
るインバータ（第１の動作回路の例、単純化のために１
つで代表させる。）は、電源電圧Ｖcc〜中間電圧Ｖmid
の範囲の高圧側レベルで作動させ、ＰｃｈＴｒ２３とＮ
ｃｈＴｒ２４とからなるインバータ（第２の動作回路の
例、単純化のために１つで代表させる。）は、中間電圧
Ｖmid 〜接地電位の範囲の低圧側レベルで作動させる。
【０１４０】ところで、実施の形態１の図２（図２８
は、図２に第１の基板電位供給回路２８及び基板電位供
給回路２９が付加された構成である。）においては、ソ
ースに中間電圧Ｖmid が与えられるＮｃｈＴｒ２２は、
基板電位が中間電圧Ｖmid ではなく接地されている。こ
れは、実施の形態１で前述したように、基板電位を接地
すると、駆動能力が安定するだけでなく、駆動能力が増
大するためである。また、基板電位を下げると、基板効
果によって閾値電圧Ｖthが上がり、リーク電流が減少す
る効果がある。また、基板電位を接地すると、ＭＯＳ
ＩＣ上のレイアウトが容易になる。同様の理由により、
ソース側に中間電圧Ｖmid が与えられるＰｃｈＴｒ２３
は、基板電位が中間電圧Ｖmid ではなく電源電圧Ｖccに
なっている。
は、図２に第１の基板電位供給回路２８及び基板電位供
給回路２９が付加された構成である。）においては、ソ
ースに中間電圧Ｖmid が与えられるＮｃｈＴｒ２２は、
基板電位が中間電圧Ｖmid ではなく接地されている。こ
れは、実施の形態１で前述したように、基板電位を接地
すると、駆動能力が安定するだけでなく、駆動能力が増
大するためである。また、基板電位を下げると、基板効
果によって閾値電圧Ｖthが上がり、リーク電流が減少す
る効果がある。また、基板電位を接地すると、ＭＯＳ
ＩＣ上のレイアウトが容易になる。同様の理由により、
ソース側に中間電圧Ｖmid が与えられるＰｃｈＴｒ２３
は、基板電位が中間電圧Ｖmid ではなく電源電圧Ｖccに
なっている。
【０１４１】しかし、図２のように、ソースに中間電圧
Ｖmid が与えられるＮｃｈＴｒ２２の基板電位を接地
し、ソースに中間電圧Ｖmid が与えられるＰｃｈＴｒ２
３の基板電位を電源電圧Ｖccにすると、動作速度が低下
する。そのため、実施の形態１１では、第１の動作回路
及び第２の動作回路が高速に作動するがリーク電流が比
較的多い高速モードと、第１の動作回路及び第２の動作
回路が低消費電力で作動するが動作速度が遅い低消費電
力モードとを設定し、外部からのモード切り替え信号Ｍ
ＯＤＥによって切り替えるようにしている。
Ｖmid が与えられるＮｃｈＴｒ２２の基板電位を接地
し、ソースに中間電圧Ｖmid が与えられるＰｃｈＴｒ２
３の基板電位を電源電圧Ｖccにすると、動作速度が低下
する。そのため、実施の形態１１では、第１の動作回路
及び第２の動作回路が高速に作動するがリーク電流が比
較的多い高速モードと、第１の動作回路及び第２の動作
回路が低消費電力で作動するが動作速度が遅い低消費電
力モードとを設定し、外部からのモード切り替え信号Ｍ
ＯＤＥによって切り替えるようにしている。
【０１４２】これにより、第１の動作回路及び第２の動
作回路を高速に作動させたいときは、外部からモード切
り替え信号ＭＯＤＥを高速モードに設定することによ
り、第１の基板電位供給回路２８が、ＮｃｈＴｒ２２の
基板電位を接地電位より高い任意の電圧に切り替える。
また、第２の基板電位供給回路２９が、ＰｃｈＴｒ２３
の基板電位を電源電圧Ｖccより低い任意の電圧に切り替
える。そのため、ＮｃｈＴｒ２２の閾値電圧Ｖthが下が
り、ＰｃｈＴｒ２３の閾値電圧Ｖthが上がって、それぞ
れの動作速度が上昇する。
作回路を高速に作動させたいときは、外部からモード切
り替え信号ＭＯＤＥを高速モードに設定することによ
り、第１の基板電位供給回路２８が、ＮｃｈＴｒ２２の
基板電位を接地電位より高い任意の電圧に切り替える。
また、第２の基板電位供給回路２９が、ＰｃｈＴｒ２３
の基板電位を電源電圧Ｖccより低い任意の電圧に切り替
える。そのため、ＮｃｈＴｒ２２の閾値電圧Ｖthが下が
り、ＰｃｈＴｒ２３の閾値電圧Ｖthが上がって、それぞ
れの動作速度が上昇する。
【０１４３】第１の動作回路及び第２の動作回路の動作
速度が低速で良いときは、外部からモード切り替え信号
ＭＯＤＥを低消費電力モードに設定することにより、第
１の基板電位供給回路２８が、ＮｃｈＴｒ２２の基板電
位を接地電位に切り替える。また、第２の基板電位供給
回路２９が、ＰｃｈＴｒ２３の基板電位を電源電圧Ｖcc
に切り替える。そのため、ＮｃｈＴｒ２２の閾値電圧Ｖ
thが上がり、ＰｃｈＴｒ２３の閾値電圧Ｖthが下がっ
て、それぞれのリーク電流が減少する。
速度が低速で良いときは、外部からモード切り替え信号
ＭＯＤＥを低消費電力モードに設定することにより、第
１の基板電位供給回路２８が、ＮｃｈＴｒ２２の基板電
位を接地電位に切り替える。また、第２の基板電位供給
回路２９が、ＰｃｈＴｒ２３の基板電位を電源電圧Ｖcc
に切り替える。そのため、ＮｃｈＴｒ２２の閾値電圧Ｖ
thが上がり、ＰｃｈＴｒ２３の閾値電圧Ｖthが下がっ
て、それぞれのリーク電流が減少する。
【０１４４】図２９は、第１の基板電位供給回路２８の
構成例を示す回路図である。第１の基板電位供給回路２
８は、直列接続された３つの抵抗２９０７，２９０８，
２９０９の、抵抗２９０７の他端にＮｃｈＴｒ２９１３
のソースが接続され、抵抗２９０９の他端が接地されて
いる。ＮｃｈＴｒ２９１３のドレインには電源電圧Ｖcc
が与えられ、ゲートには外部からのモード切り替え信号
ＭＯＤＥが与えられる。抵抗２９０７，２９０８の接続
点には、他端に電源電圧Ｖccが与えられた容量２９１０
が接続され、抵抗２９０８，２９０９の接続点には、他
端が接地された容量２９１２が接続され、抵抗２９０８
には、容量２９１１が並列に接続されている。
構成例を示す回路図である。第１の基板電位供給回路２
８は、直列接続された３つの抵抗２９０７，２９０８，
２９０９の、抵抗２９０７の他端にＮｃｈＴｒ２９１３
のソースが接続され、抵抗２９０９の他端が接地されて
いる。ＮｃｈＴｒ２９１３のドレインには電源電圧Ｖcc
が与えられ、ゲートには外部からのモード切り替え信号
ＭＯＤＥが与えられる。抵抗２９０７，２９０８の接続
点には、他端に電源電圧Ｖccが与えられた容量２９１０
が接続され、抵抗２９０８，２９０９の接続点には、他
端が接地された容量２９１２が接続され、抵抗２９０８
には、容量２９１１が並列に接続されている。
【０１４５】ＮｃｈＴｒ２９１３がオンのとき、抵抗２
９０８，２９０９の接続点の、抵抗２９０７，２９０８
と抵抗２９０９との電源電圧Ｖccの分圧は、第４基準電
圧Ｖref3として、ＯＰアンプ２９０１の非反転入力端子
へ与えられる。ＮｃｈＴｒ２９１３がオンのとき、抵抗
２９０７，２９０８の接続点の、抵抗２９０７と抵抗２
９０８，２９０９との電源電圧Ｖccの分圧は、第５基準
電圧Ｖref4として、ＯＰアンプ２９０２の反転入力端子
へ与えられる。
９０８，２９０９の接続点の、抵抗２９０７，２９０８
と抵抗２９０９との電源電圧Ｖccの分圧は、第４基準電
圧Ｖref3として、ＯＰアンプ２９０１の非反転入力端子
へ与えられる。ＮｃｈＴｒ２９１３がオンのとき、抵抗
２９０７，２９０８の接続点の、抵抗２９０７と抵抗２
９０８，２９０９との電源電圧Ｖccの分圧は、第５基準
電圧Ｖref4として、ＯＰアンプ２９０２の反転入力端子
へ与えられる。
【０１４６】ＯＰアンプ２９０１の出力端子は、電源電
圧Ｖccがドレイン接続されたＮｃｈＴｒ２９０３のゲー
トへ接続され、ＯＰアンプ２９０２の出力端子は、ソー
ス接地されたＮｃｈＴｒ２９０４のゲートへ接続されて
いる。ＯＰアンプ２９０１の反転入力端子とＯＰアンプ
２９０２の非反転入力端子とは、共通接続されたＮｃｈ
Ｔｒ２９０３のソースとＮｃｈＴｒ２９０４のドレイン
とに共通接続されている。ＮｃｈＴｒ２９０３のソース
とＮｃｈＴｒ２９０４のドレインとの共通接続点には、
他端に電源電圧Ｖccが与えられた容量２９０５と、他端
が接地された容量２９０６とが接続されている。
圧Ｖccがドレイン接続されたＮｃｈＴｒ２９０３のゲー
トへ接続され、ＯＰアンプ２９０２の出力端子は、ソー
ス接地されたＮｃｈＴｒ２９０４のゲートへ接続されて
いる。ＯＰアンプ２９０１の反転入力端子とＯＰアンプ
２９０２の非反転入力端子とは、共通接続されたＮｃｈ
Ｔｒ２９０３のソースとＮｃｈＴｒ２９０４のドレイン
とに共通接続されている。ＮｃｈＴｒ２９０３のソース
とＮｃｈＴｒ２９０４のドレインとの共通接続点には、
他端に電源電圧Ｖccが与えられた容量２９０５と、他端
が接地された容量２９０６とが接続されている。
【０１４７】ＮｃｈＴｒ２９０３のソースとＮｃｈＴｒ
２９０４のドレインとの共通接続点には、ＮｃｈＴｒ２
２の基板電位Ｖbnが生成される。ＮｃｈＴｒ２９０３，
２９０４の基板電位は接地されている。第４基準電圧Ｖ
ref3と第５基準電圧Ｖref4とは抵抗２９０７，２９０
８，２９０９の比で決められる。ここで、第４基準電圧
Ｖref3と第５基準電圧Ｖref4との関係は、Ｖref4＞Ｖre
f3である。
２９０４のドレインとの共通接続点には、ＮｃｈＴｒ２
２の基板電位Ｖbnが生成される。ＮｃｈＴｒ２９０３，
２９０４の基板電位は接地されている。第４基準電圧Ｖ
ref3と第５基準電圧Ｖref4とは抵抗２９０７，２９０
８，２９０９の比で決められる。ここで、第４基準電圧
Ｖref3と第５基準電圧Ｖref4との関係は、Ｖref4＞Ｖre
f3である。
【０１４８】第１の基板電位供給回路２８は、ＮｃｈＴ
ｒ２９１３のゲートに高速モード信号であるＨレベルの
モード切り替え信号ＭＯＤＥが与えられたとき、Ｎｃｈ
Ｔｒ２９１３がオンになり、第４基準電圧Ｖref3と第５
基準電圧Ｖref4との間の電圧をＮｃｈＴｒ２２の基板電
位Ｖbnとしてを出力する。この状態で、ＮｃｈＴｒ２２
の基板電位Ｖbnが第４基準電圧Ｖref3よりも低下したと
き、ＯＰアンプ２９０１がそれを検出し、ＮｃｈＴｒ２
９０３をオンさせて、ＮｃｈＴｒ２２の基板に電荷を供
給する。反対に、ＮｃｈＴｒ２２の基板電位Ｖbnが第５
基準電圧Ｖref4よりも上昇したとき、ＯＰアンプ２９０
２がそれを検出し、ＮｃｈＴｒ２９０４をオンさせて、
ＮｃｈＴｒ２２の基板から電荷を引き抜く。
ｒ２９１３のゲートに高速モード信号であるＨレベルの
モード切り替え信号ＭＯＤＥが与えられたとき、Ｎｃｈ
Ｔｒ２９１３がオンになり、第４基準電圧Ｖref3と第５
基準電圧Ｖref4との間の電圧をＮｃｈＴｒ２２の基板電
位Ｖbnとしてを出力する。この状態で、ＮｃｈＴｒ２２
の基板電位Ｖbnが第４基準電圧Ｖref3よりも低下したと
き、ＯＰアンプ２９０１がそれを検出し、ＮｃｈＴｒ２
９０３をオンさせて、ＮｃｈＴｒ２２の基板に電荷を供
給する。反対に、ＮｃｈＴｒ２２の基板電位Ｖbnが第５
基準電圧Ｖref4よりも上昇したとき、ＯＰアンプ２９０
２がそれを検出し、ＮｃｈＴｒ２９０４をオンさせて、
ＮｃｈＴｒ２２の基板から電荷を引き抜く。
【０１４９】第１の基板電位供給回路２８は、第４基準
電圧Ｖref3〜第５基準電圧Ｖref4の電圧範囲（不感帯）
では、２つのＯＰアンプ２９０１，２９０２が作動しな
い。この電圧範囲では、容量２９０５，２９０６の電荷
がＮｃｈＴｒ２２の基板電位Ｖbnを安定させるために使
われる。これによって、第１の基板電位供給回路２８が
必要以上に過敏に反応することを押さえることができ
る。
電圧Ｖref3〜第５基準電圧Ｖref4の電圧範囲（不感帯）
では、２つのＯＰアンプ２９０１，２９０２が作動しな
い。この電圧範囲では、容量２９０５，２９０６の電荷
がＮｃｈＴｒ２２の基板電位Ｖbnを安定させるために使
われる。これによって、第１の基板電位供給回路２８が
必要以上に過敏に反応することを押さえることができ
る。
【０１５０】ＮｃｈＴｒ２２の基板に容量２９０５と容
量２９０６とを付加しているのは、電源電圧Ｖccと接地
電位のレベルとが変動したときの影響を小さくし、Ｎｃ
ｈＴｒ２２の基板電位Ｖbnを安定させるためである。容
量２９０５，２９０６は、ＮｃｈＴｒ２２の基板電位Ｖ
bnを安定させるための十分な大きさを有し、また、大き
さがほぼ同じである。また、容量２９１０，２９１１，
２９１２も、第４基準電圧Ｖref3と第５基準電圧Ｖref4
とを安定させるのための十分な大きさを有している。
量２９０６とを付加しているのは、電源電圧Ｖccと接地
電位のレベルとが変動したときの影響を小さくし、Ｎｃ
ｈＴｒ２２の基板電位Ｖbnを安定させるためである。容
量２９０５，２９０６は、ＮｃｈＴｒ２２の基板電位Ｖ
bnを安定させるための十分な大きさを有し、また、大き
さがほぼ同じである。また、容量２９１０，２９１１，
２９１２も、第４基準電圧Ｖref3と第５基準電圧Ｖref4
とを安定させるのための十分な大きさを有している。
【０１５１】第１の基板電位供給回路２８は、ＮｃｈＴ
ｒ２９１３のゲートに低消費電力モード信号であるＬレ
ベルのモード切り替え信号ＭＯＤＥが与えられたとき、
ＮｃｈＴｒ２９１３がオフになり、第４基準電圧Ｖref3
及び第５基準電圧Ｖref4が低下する。ＯＰアンプ２９０
１がこれを検出し、ＮｃｈＴｒ２９０３をオフさせ、ま
た、ＯＰアンプ２９０２がこれを検出し、ＮｃｈＴｒ２
９０４をオンさせて、ＮｃｈＴｒ２２の基板電位Ｖbnを
接地する。
ｒ２９１３のゲートに低消費電力モード信号であるＬレ
ベルのモード切り替え信号ＭＯＤＥが与えられたとき、
ＮｃｈＴｒ２９１３がオフになり、第４基準電圧Ｖref3
及び第５基準電圧Ｖref4が低下する。ＯＰアンプ２９０
１がこれを検出し、ＮｃｈＴｒ２９０３をオフさせ、ま
た、ＯＰアンプ２９０２がこれを検出し、ＮｃｈＴｒ２
９０４をオンさせて、ＮｃｈＴｒ２２の基板電位Ｖbnを
接地する。
【０１５２】図３０は、第２の基板電位供給回路２９の
構成例を示す回路図である。第２の基板電位供給回路２
９は、直列接続された３つの抵抗３００７，３００８，
３００９の、抵抗３００９の他端にＮｃｈＴｒ３０１３
のドレインが接続され、抵抗３００７の他端は電源電圧
Ｖccが与えられている。ＮｃｈＴｒ３０１３のソースは
接地され、ゲートには外部からのモード切り替え信号Ｍ
ＯＤＥが与えられる。抵抗３００７，３００８の接続点
には、他端に電源電圧Ｖccが与えられた容量３０１０が
接続され、抵抗３００８，３００９の接続点には、他端
が接地された容量３０１２が接続され、抵抗３００８に
は、容量３０１１が並列に接続されている。
構成例を示す回路図である。第２の基板電位供給回路２
９は、直列接続された３つの抵抗３００７，３００８，
３００９の、抵抗３００９の他端にＮｃｈＴｒ３０１３
のドレインが接続され、抵抗３００７の他端は電源電圧
Ｖccが与えられている。ＮｃｈＴｒ３０１３のソースは
接地され、ゲートには外部からのモード切り替え信号Ｍ
ＯＤＥが与えられる。抵抗３００７，３００８の接続点
には、他端に電源電圧Ｖccが与えられた容量３０１０が
接続され、抵抗３００８，３００９の接続点には、他端
が接地された容量３０１２が接続され、抵抗３００８に
は、容量３０１１が並列に接続されている。
【０１５３】ＮｃｈＴｒ３０１３がオンのとき、抵抗３
００８，３００９の接続点の、抵抗３００７，３００８
と抵抗３００９との電源電圧Ｖccの分圧は、第６基準電
圧Ｖref5として、ＯＰアンプ３００１の非反転入力端子
へ与えられる。ＮｃｈＴｒ３０１３がオンのとき、抵抗
３００７，３００８の接続点の、抵抗３００７と抵抗３
００８，３００９との電源電圧Ｖccの分圧は、第７基準
電圧Ｖref6として、ＯＰアンプ３００２の反転入力端子
へ与えられる。
００８，３００９の接続点の、抵抗３００７，３００８
と抵抗３００９との電源電圧Ｖccの分圧は、第６基準電
圧Ｖref5として、ＯＰアンプ３００１の非反転入力端子
へ与えられる。ＮｃｈＴｒ３０１３がオンのとき、抵抗
３００７，３００８の接続点の、抵抗３００７と抵抗３
００８，３００９との電源電圧Ｖccの分圧は、第７基準
電圧Ｖref6として、ＯＰアンプ３００２の反転入力端子
へ与えられる。
【０１５４】ＯＰアンプ３００１の出力端子は、電源電
圧Ｖccがドレイン接続されたＮｃｈＴｒ３００３のゲー
トへ接続され、ＯＰアンプ３００２の出力端子は、ソー
ス接地されたＮｃｈＴｒ３００４のゲートへ接続されて
いる。ＯＰアンプ３００１の反転入力端子とＯＰアンプ
３００２の非反転入力端子とは、共通接続されたＮｃｈ
Ｔｒ３００３のソースとＮｃｈＴｒ３００４のドレイン
とに共通接続されている。ＮｃｈＴｒ３００３のソース
とＮｃｈＴｒ３００４のドレインとの共通接続点には、
他端に電源電圧Ｖccが与えられた容量３００５と、他端
が接地された容量３００６とが接続されている。
圧Ｖccがドレイン接続されたＮｃｈＴｒ３００３のゲー
トへ接続され、ＯＰアンプ３００２の出力端子は、ソー
ス接地されたＮｃｈＴｒ３００４のゲートへ接続されて
いる。ＯＰアンプ３００１の反転入力端子とＯＰアンプ
３００２の非反転入力端子とは、共通接続されたＮｃｈ
Ｔｒ３００３のソースとＮｃｈＴｒ３００４のドレイン
とに共通接続されている。ＮｃｈＴｒ３００３のソース
とＮｃｈＴｒ３００４のドレインとの共通接続点には、
他端に電源電圧Ｖccが与えられた容量３００５と、他端
が接地された容量３００６とが接続されている。
【０１５５】ＮｃｈＴｒ３００３のソースとＮｃｈＴｒ
３００４のドレインとの共通接続点には、ＰｃｈＴｒ２
３の基板電位Ｖbpが生成される。ＮｃｈＴｒ３００３，
３００４の基板電位は接地されている。第６基準電圧Ｖ
ref5と第７基準電圧Ｖref6とは抵３００７，３００８，
３００９の比で決められる。ここで、第６基準電圧Ｖre
f5と第７基準電圧Ｖref6との関係は、Ｖref6＞Ｖref5で
ある。
３００４のドレインとの共通接続点には、ＰｃｈＴｒ２
３の基板電位Ｖbpが生成される。ＮｃｈＴｒ３００３，
３００４の基板電位は接地されている。第６基準電圧Ｖ
ref5と第７基準電圧Ｖref6とは抵３００７，３００８，
３００９の比で決められる。ここで、第６基準電圧Ｖre
f5と第７基準電圧Ｖref6との関係は、Ｖref6＞Ｖref5で
ある。
【０１５６】第２の基板電位供給回路２９は、ＮｃｈＴ
ｒ３０１３のゲートに高速モード信号であるＨレベルの
モード切り替え信号ＭＯＤＥが与えられたとき、Ｎｃｈ
Ｔｒ３０１３がオンになり、第６基準電圧Ｖref5と第７
基準電圧Ｖref6との間の電圧をＰｃｈＴｒ２３の基板電
位Ｖbpとしてを出力する。この状態で、ＰｃｈＴｒ２３
の基板電位Ｖbpが第６基準電圧Ｖref5よりも低下したと
き、ＯＰアンプ３００１がそれを検出し、ＮｃｈＴｒ３
００３をオンさせて、ＰｃｈＴｒ２３の基板に電荷を供
給する。反対に、ＰｃｈＴｒ２３の基板電位Ｖbpが第７
基準電圧Ｖref6よりも上昇したとき、ＯＰアンプ３００
２がそれを検出し、ＮｃｈＴｒ３００４をオンさせて、
ＰｃｈＴｒ２３の基板から電荷を引き抜く。
ｒ３０１３のゲートに高速モード信号であるＨレベルの
モード切り替え信号ＭＯＤＥが与えられたとき、Ｎｃｈ
Ｔｒ３０１３がオンになり、第６基準電圧Ｖref5と第７
基準電圧Ｖref6との間の電圧をＰｃｈＴｒ２３の基板電
位Ｖbpとしてを出力する。この状態で、ＰｃｈＴｒ２３
の基板電位Ｖbpが第６基準電圧Ｖref5よりも低下したと
き、ＯＰアンプ３００１がそれを検出し、ＮｃｈＴｒ３
００３をオンさせて、ＰｃｈＴｒ２３の基板に電荷を供
給する。反対に、ＰｃｈＴｒ２３の基板電位Ｖbpが第７
基準電圧Ｖref6よりも上昇したとき、ＯＰアンプ３００
２がそれを検出し、ＮｃｈＴｒ３００４をオンさせて、
ＰｃｈＴｒ２３の基板から電荷を引き抜く。
【０１５７】第２の基板電位供給回路２９は、第６基準
電圧Ｖref5〜第７基準電圧Ｖref6の電圧範囲（不感帯）
では、２つのＯＰアンプ３００１，３００２が作動しな
い。この電圧範囲では、容量３００５，３００６の電荷
がＰｃｈＴｒ２３の基板電位Ｖbpを安定させるために使
われる。これによって、第２の基板電位供給回路２９が
必要以上に過敏に反応することを押さえることができ
る。
電圧Ｖref5〜第７基準電圧Ｖref6の電圧範囲（不感帯）
では、２つのＯＰアンプ３００１，３００２が作動しな
い。この電圧範囲では、容量３００５，３００６の電荷
がＰｃｈＴｒ２３の基板電位Ｖbpを安定させるために使
われる。これによって、第２の基板電位供給回路２９が
必要以上に過敏に反応することを押さえることができ
る。
【０１５８】ＰｃｈＴｒ２３の基板に容量３００５と容
量３００６とを付加しているのは、電源電圧Ｖccと接地
電位のレベルとが変動したときの影響を小さくし、Ｐｃ
ｈＴｒ２３の基板電位Ｖbpを安定させるためである。容
量３００５，３００６は、ＰｃｈＴｒ２３の基板電位Ｖ
bpを安定させるための十分な大きさを有し、また、大き
さがほぼ同じである。また、容量３０１０，３０１１，
３０１２も、第６基準電圧Ｖref5と第７基準電圧Ｖref6
とを安定させるのための十分な大きさを有している。
量３００６とを付加しているのは、電源電圧Ｖccと接地
電位のレベルとが変動したときの影響を小さくし、Ｐｃ
ｈＴｒ２３の基板電位Ｖbpを安定させるためである。容
量３００５，３００６は、ＰｃｈＴｒ２３の基板電位Ｖ
bpを安定させるための十分な大きさを有し、また、大き
さがほぼ同じである。また、容量３０１０，３０１１，
３０１２も、第６基準電圧Ｖref5と第７基準電圧Ｖref6
とを安定させるのための十分な大きさを有している。
【０１５９】第２の基板電位供給回路２９は、ＮｃｈＴ
ｒ３０１３のゲートに低消費電力モード信号であるＬレ
ベルのモード切り替え信号ＭＯＤＥが与えられたとき、
ＮｃｈＴｒ３０１３がオフになり、第６基準電圧Ｖref5
及び第７基準電圧Ｖref6が上昇する。ＯＰアンプ３００
１がこれを検出し、ＮｃｈＴｒ３００３をオンさせ、ま
た、ＯＰアンプ３００２がこれを検出し、ＮｃｈＴｒ３
００４をオフさせて、ＰｃｈＴｒ２３の基板電位Ｖbpに
電源電圧Ｖccを与える。その他の実施の形態１１のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態１のＭＯＳ Ｉ
Ｃの構成及び動作と同様であるので、説明を省略する。
ｒ３０１３のゲートに低消費電力モード信号であるＬレ
ベルのモード切り替え信号ＭＯＤＥが与えられたとき、
ＮｃｈＴｒ３０１３がオフになり、第６基準電圧Ｖref5
及び第７基準電圧Ｖref6が上昇する。ＯＰアンプ３００
１がこれを検出し、ＮｃｈＴｒ３００３をオンさせ、ま
た、ＯＰアンプ３００２がこれを検出し、ＮｃｈＴｒ３
００４をオフさせて、ＰｃｈＴｒ２３の基板電位Ｖbpに
電源電圧Ｖccを与える。その他の実施の形態１１のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態１のＭＯＳ Ｉ
Ｃの構成及び動作と同様であるので、説明を省略する。
【０１６０】実施の形態１２．図３１は、本発明に係る
ＭＯＳ ＩＣの実施の形態１２の、ソースに中間電圧が
与えられたトランジスタの基板電位の他の供給方式を説
明するためのブロック図である。このＭＯＳ ＩＣは、
ＰｃｈＴｒ２３の基板電位Ｖbpが第２の基板電位供給回
路２９ａから与えられ、ＮｃｈＴｒ２２の基板電位Ｖbn
は第１の基板電位供給回路２８ａから与えられている。
ＭＯＳ ＩＣの実施の形態１２の、ソースに中間電圧が
与えられたトランジスタの基板電位の他の供給方式を説
明するためのブロック図である。このＭＯＳ ＩＣは、
ＰｃｈＴｒ２３の基板電位Ｖbpが第２の基板電位供給回
路２９ａから与えられ、ＮｃｈＴｒ２２の基板電位Ｖbn
は第１の基板電位供給回路２８ａから与えられている。
【０１６１】第１の基板電位供給回路２８ａは、ソース
が接地されたＮｃｈＴｒ３１１のドレインと、ドレイン
が中間電圧ノードに接続されたＮｃｈＴｒ３１２のソー
スとが接続され、その接続点にはＮｃｈＴｒ２２の基板
が接続されている。第２の基板電位供給回路２９ａは、
ソースに電源電圧Ｖccが与えられたＰｃｈＴｒ３１４の
ドレインと、ドレインが中間電圧ノードに接続されたＰ
ｃｈＴｒ３１３のソースとが接続され、その接続点には
ＰｃｈＴｒ２３の基板が接続されている。ＮｃｈＴｒ３
１１及びＰｃｈＴｒ３１３のゲートにはモード切り替え
信号ＭＯＤＥ−Ｈが与えられ、ＮｃｈＴｒ３１２及びＰ
ｃｈＴｒ３１４のゲートにはモード切り替え信号ＭＯＤ
Ｅ−Ｈの反転信号ＭＯＤＥ−Ｌが与えられる。
が接地されたＮｃｈＴｒ３１１のドレインと、ドレイン
が中間電圧ノードに接続されたＮｃｈＴｒ３１２のソー
スとが接続され、その接続点にはＮｃｈＴｒ２２の基板
が接続されている。第２の基板電位供給回路２９ａは、
ソースに電源電圧Ｖccが与えられたＰｃｈＴｒ３１４の
ドレインと、ドレインが中間電圧ノードに接続されたＰ
ｃｈＴｒ３１３のソースとが接続され、その接続点には
ＰｃｈＴｒ２３の基板が接続されている。ＮｃｈＴｒ３
１１及びＰｃｈＴｒ３１３のゲートにはモード切り替え
信号ＭＯＤＥ−Ｈが与えられ、ＮｃｈＴｒ３１２及びＰ
ｃｈＴｒ３１４のゲートにはモード切り替え信号ＭＯＤ
Ｅ−Ｈの反転信号ＭＯＤＥ−Ｌが与えられる。
【０１６２】第１の基板電位供給回路２８ａは、Ｎｃｈ
Ｔｒ３１１のゲートに低消費電力モード信号であるＨレ
ベルのモード切り替え信号ＭＯＤＥ−Ｈが与えられたと
き、ＮｃｈＴｒ３１１がオンに、ＮｃｈＴｒ３１２がオ
フになり、ＮｃｈＴｒ２２の基板電位Ｖbnは接地され
る。このとき、第２の基板電位供給回路２９ａは、Ｐｃ
ｈＴｒ３１３がオフに、ＰｃｈＴｒ３１４がオンにな
り、ＰｃｈＴｒ２３の基板電位Ｖbpには電源電圧Ｖccが
与えられる。
Ｔｒ３１１のゲートに低消費電力モード信号であるＨレ
ベルのモード切り替え信号ＭＯＤＥ−Ｈが与えられたと
き、ＮｃｈＴｒ３１１がオンに、ＮｃｈＴｒ３１２がオ
フになり、ＮｃｈＴｒ２２の基板電位Ｖbnは接地され
る。このとき、第２の基板電位供給回路２９ａは、Ｐｃ
ｈＴｒ３１３がオフに、ＰｃｈＴｒ３１４がオンにな
り、ＰｃｈＴｒ２３の基板電位Ｖbpには電源電圧Ｖccが
与えられる。
【０１６３】第１の基板電位供給回路２８ａは、Ｎｃｈ
Ｔｒ３１１のゲートに高速モード信号であるＬレベルの
モード切り替え信号ＭＯＤＥ−Ｈが与えられたとき、Ｎ
ｃｈＴｒ３１１がオフに、ＮｃｈＴｒ３１２がオンにな
り、ＮｃｈＴｒ２２の基板電位Ｖbnには中間電圧Ｖmid
が与えられる。このとき、第２の基板電位供給回路２９
ａは、ＰｃｈＴｒ３１３がオンに、ＰｃｈＴｒ３１４が
オフになり、ＰｃｈＴｒ２３の基板電位Ｖbpには中間電
圧Ｖmid が与えられる。その他の実施の形態１２のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態１１のＭＯＳ
ＩＣの構成及び動作と同様であるので、説明を省略す
る。尚、上述した実施の形態１１，１２では、基板電位
の種類を各２種類として記述したが、高速モード、低消
費電力モードの他にもモードの種類を加えて、基板電位
の種類を各３種類以上としても良い。
Ｔｒ３１１のゲートに高速モード信号であるＬレベルの
モード切り替え信号ＭＯＤＥ−Ｈが与えられたとき、Ｎ
ｃｈＴｒ３１１がオフに、ＮｃｈＴｒ３１２がオンにな
り、ＮｃｈＴｒ２２の基板電位Ｖbnには中間電圧Ｖmid
が与えられる。このとき、第２の基板電位供給回路２９
ａは、ＰｃｈＴｒ３１３がオンに、ＰｃｈＴｒ３１４が
オフになり、ＰｃｈＴｒ２３の基板電位Ｖbpには中間電
圧Ｖmid が与えられる。その他の実施の形態１２のＭＯ
Ｓ ＩＣの構成及び動作は、実施の形態１１のＭＯＳ
ＩＣの構成及び動作と同様であるので、説明を省略す
る。尚、上述した実施の形態１１，１２では、基板電位
の種類を各２種類として記述したが、高速モード、低消
費電力モードの他にもモードの種類を加えて、基板電位
の種類を各３種類以上としても良い。
【０１６４】尚、上述した各実施の形態では、単純化の
ために、第１動作回路及び第２動作回路をそれぞれイン
バータ１つ宛で説明したが、第１動作回路及び第２動作
回路の規模がより大きい場合でも同様のことが言える。
また、上述した各実施の形態では、電源電圧Ｖcc及び接
地電位間を高圧側レベルと低圧側レベルの２分割にした
例を述べたが、３つ以上に分割することも可能である。
分割数が多くなると、さらに電流を有効に再利用するこ
とができる。また、３つ以上に分割した場合、任意の中
間電圧のノードの電位をＭＯＳ ＩＣ外部から供給して
も良い。そうすることによって、ＭＯＳ ＩＣ内部で生
成する中間電圧のノードにおいて、外部から電圧供給さ
れるノードを挟んで電源電圧Ｖcc側にあるノードと接地
電位側にあるノードとが影響しあわないようにできる利
点がある。
ために、第１動作回路及び第２動作回路をそれぞれイン
バータ１つ宛で説明したが、第１動作回路及び第２動作
回路の規模がより大きい場合でも同様のことが言える。
また、上述した各実施の形態では、電源電圧Ｖcc及び接
地電位間を高圧側レベルと低圧側レベルの２分割にした
例を述べたが、３つ以上に分割することも可能である。
分割数が多くなると、さらに電流を有効に再利用するこ
とができる。また、３つ以上に分割した場合、任意の中
間電圧のノードの電位をＭＯＳ ＩＣ外部から供給して
も良い。そうすることによって、ＭＯＳ ＩＣ内部で生
成する中間電圧のノードにおいて、外部から電圧供給さ
れるノードを挟んで電源電圧Ｖcc側にあるノードと接地
電位側にあるノードとが影響しあわないようにできる利
点がある。
【０１６５】
【発明の効果】本発明の第１発明に係るＭＯＳ集積回路
によれば、簡単な回路構成で消費する電流を再利用でき
るように構成したので、安価に低消費電力のＭＯＳ集積
回路を実現できる。
によれば、簡単な回路構成で消費する電流を再利用でき
るように構成したので、安価に低消費電力のＭＯＳ集積
回路を実現できる。
【０１６６】第２発明に係るＭＯＳ集積回路によれば、
外部から与えられる中間電圧のノードを挟んで、第１電
圧側にある中間電圧ノードと第２電圧側にある中間電圧
ノードとが影響し合わないようにできる。
外部から与えられる中間電圧のノードを挟んで、第１電
圧側にある中間電圧ノードと第２電圧側にある中間電圧
ノードとが影響し合わないようにできる。
【０１６７】第３発明に係るＭＯＳ集積回路によれば、
簡単な回路構成で消費する電流を再利用できるように構
成したので、安価に低消費電力のＭＯＳ集積回路を実現
できる。また、ノード安定化回路が、中間電圧ノードの
電圧を第１の基準電圧ノードの電圧に安定させることが
できる。
簡単な回路構成で消費する電流を再利用できるように構
成したので、安価に低消費電力のＭＯＳ集積回路を実現
できる。また、ノード安定化回路が、中間電圧ノードの
電圧を第１の基準電圧ノードの電圧に安定させることが
できる。
【０１６８】第４発明に係るＭＯＳ集積回路によれば、
第１電圧及び第２電圧が変動した場合の影響を小さくで
きる。
第１電圧及び第２電圧が変動した場合の影響を小さくで
きる。
【０１６９】第５発明に係るＭＯＳ集積回路によれば、
ノード安定化回路は、必要以上に過敏に反応することを
抑制できる。
ノード安定化回路は、必要以上に過敏に反応することを
抑制できる。
【０１７０】第６発明に係るＭＯＳ集積回路によれば、
ノード安定化回路は、外部から基準電圧を与える必要が
ない。
ノード安定化回路は、外部から基準電圧を与える必要が
ない。
【０１７１】第７発明に係るＭＯＳ集積回路によれば、
ノード安定化回路は、基準電圧を容易に調節することが
でき、動作マージン等で問題が生じた場合でも対応が可
能である。
ノード安定化回路は、基準電圧を容易に調節することが
でき、動作マージン等で問題が生じた場合でも対応が可
能である。
【０１７２】第８発明に係るＭＯＳ集積回路によれば、
ノード安定化回路は、第１電圧及び２電圧が変動した場
合の影響を小さくできる。
ノード安定化回路は、第１電圧及び２電圧が変動した場
合の影響を小さくできる。
【０１７３】第９発明に係るＭＯＳ集積回路によれば、
第１の動作回路及び第２の動作回路は、それぞれが有す
るトランジスタの駆動能力が安定しまた増大する。ま
た、それぞれが有するトランジスタのリーク電流が減少
する。また、それぞれが有するトランジスタの配置が容
易である。
第１の動作回路及び第２の動作回路は、それぞれが有す
るトランジスタの駆動能力が安定しまた増大する。ま
た、それぞれが有するトランジスタのリーク電流が減少
する。また、それぞれが有するトランジスタの配置が容
易である。
【０１７４】第１０発明に係るＭＯＳ集積回路によれ
ば、第１の動作回路は、第１電圧及び中間電圧間で作動
できる。また、第２の動作回路は、第１電圧及び中間電
圧間で作動できる。
ば、第１の動作回路は、第１電圧及び中間電圧間で作動
できる。また、第２の動作回路は、第１電圧及び中間電
圧間で作動できる。
【０１７５】第１１発明に係るＭＯＳ集積回路によれ
ば、第１の動作回路及び第２の動作回路は、外部との信
号の授受を行うことができる。
ば、第１の動作回路及び第２の動作回路は、外部との信
号の授受を行うことができる。
【０１７６】第１２発明に係るＭＯＳ集積回路によれ
ば、第１のクロックドライバ回路と第２のクロックドラ
イバ回路とは、反転波形の電圧で作動し、それぞれに流
れる電流が相殺し合って、消費電力が減少する。
ば、第１のクロックドライバ回路と第２のクロックドラ
イバ回路とは、反転波形の電圧で作動し、それぞれに流
れる電流が相殺し合って、消費電力が減少する。
【０１７７】第１３発明に係るＭＯＳ集積回路によれ
ば、第１のクロックドライバ回路及び第２のクロックド
ライバ回路は、それぞれに流れる電流が相殺し易くな
り、消費電力が減少する。
ば、第１のクロックドライバ回路及び第２のクロックド
ライバ回路は、それぞれに流れる電流が相殺し易くな
り、消費電力が減少する。
【０１７８】第１４発明に係るＭＯＳ集積回路によれ
ば、第１のクロックドライバ回路及び第２のクロックド
ライバ回路は、それぞれの配線に寄生する負荷容量を等
しくできる。また、中間電圧ノードへの電荷供給におい
て、配線抵抗に起因する遅れが生じ難くなる。
ば、第１のクロックドライバ回路及び第２のクロックド
ライバ回路は、それぞれの配線に寄生する負荷容量を等
しくできる。また、中間電圧ノードへの電荷供給におい
て、配線抵抗に起因する遅れが生じ難くなる。
【０１７９】第１５発明に係るＭＯＳ集積回路によれ
ば、第１の動作回路及び第２の動作回路は、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
ば、第１の動作回路及び第２の動作回路は、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
【０１８０】第１６発明に係るＭＯＳ集積回路によれ
ば、第１のビット部分と第２のビット部分とは、それぞ
れに流れる電流が相殺し合って、消費電力が減少する。
ば、第１のビット部分と第２のビット部分とは、それぞ
れに流れる電流が相殺し合って、消費電力が減少する。
【０１８１】第１７発明に係るＭＯＳ集積回路によれ
ば、ドライバそれぞれに流れる電流が相殺し合って、消
費電力が減少する。
ば、ドライバそれぞれに流れる電流が相殺し合って、消
費電力が減少する。
【０１８２】第１８発明に係るＭＯＳ集積回路によれ
ば、メモリそれぞれに流れるメモリに対するアクセスが
無い場合のスタンバイ電流等が相殺し合って、消費電力
が減少する。
ば、メモリそれぞれに流れるメモリに対するアクセスが
無い場合のスタンバイ電流等が相殺し合って、消費電力
が減少する。
【０１８３】第１９発明に係るＭＯＳ集積回路によれ
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって、消費電力が減少する。
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって、消費電力が減少する。
【０１８４】第２０発明に係るＭＯＳ集積回路によれ
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって消費電力が減少する。
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって消費電力が減少する。
【０１８５】第２１発明に係るＭＯＳ集積回路によれ
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって消費電力が減少する。
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって消費電力が減少する。
【０１８６】第２２発明に係るＭＯＳ集積回路によれ
ば、第１の動作回路及び第２の動作回路は、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
ば、第１の動作回路及び第２の動作回路は、それぞれに
流れる電流が相殺し合って、消費電力が減少する。
【０１８７】第２３発明に係るＭＯＳ集積回路によれ
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって、消費電力が減少する。
ば、中間電圧ノードへの電荷供給において、配線抵抗に
起因する遅れが生じ難くなって、消費電力が減少する。
【０１８８】第２４発明に係るＭＯＳ集積回路によれ
ば、基板電位の値に応じた漏れ電流の大小と動作速度の
高低とを勘案した、動作回路の動作態様に応じて、基板
電位を切り替えることができる。
ば、基板電位の値に応じた漏れ電流の大小と動作速度の
高低とを勘案した、動作回路の動作態様に応じて、基板
電位を切り替えることができる。
【０１８９】第２５，２６発明に係るＭＯＳ集積回路に
よれば、基板電位の値に応じた漏れ電流の大小と動作速
度の高低とを勘案した、第１の動作回路及び第２の動作
回路の動作態様に応じて、それぞれが有する、ソースに
中間電圧が与えられるトランジスタの基板電位を切り替
えることができる。
よれば、基板電位の値に応じた漏れ電流の大小と動作速
度の高低とを勘案した、第１の動作回路及び第２の動作
回路の動作態様に応じて、それぞれが有する、ソースに
中間電圧が与えられるトランジスタの基板電位を切り替
えることができる。
【図１】 本発明に係るＭＯＳ ＩＣの実施の形態１の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 本発明に係るＭＯＳ ＩＣの電源供給方式に
ついて説明するためのブロック図である。
ついて説明するためのブロック図である。
【図３】 中間電圧用電源の構成例を示す回路図であ
る。
る。
【図４】 第１動作回路及び第２動作回路の出力波形を
示す波形図である。
示す波形図である。
【図５】 中間電圧用電源の構成例を示す回路図であ
る。
る。
【図６】 第１動作回路及び第２動作回路の出力波形を
示す波形図である。
示す波形図である。
【図７】 中間電圧用電源の構成例を示す回路図であ
る。
る。
【図８】 第１レギュレータの構成例を示した回路図で
ある。
ある。
【図９】 第２レギュレータの構成例を示した回路図で
ある。
ある。
【図１０】 クロックバッファ回路に本発明に係るＭＯ
Ｓ ＩＣを適用した実施の形態の構成を示す回路図であ
る。
Ｓ ＩＣを適用した実施の形態の構成を示す回路図であ
る。
【図１１】 レベル変換回路の構成例を示す回路図であ
る。
る。
【図１２】 レベル変換回路の構成例を示す回路図であ
る。
る。
【図１３】 レベル変換回路の構成例を示す回路図であ
る。
る。
【図１４】 レベル変換回路の構成例を示す回路図であ
る。
る。
【図１５】 インバータの構成例を示す回路図である。
【図１６】 インバータの構成例を示す回路図である。
【図１７】 図１０に示す回路の高圧側レベルのクロッ
クと低圧側レベルのクロックの波形を示す波形図であ
る。
クと低圧側レベルのクロックの波形を示す波形図であ
る。
【図１８】 図１０に示す回路の高圧側レベル及び低圧
側レベルの各回路での電流の消費量を示す波形図であ
る。
側レベルの各回路での電流の消費量を示す波形図であ
る。
【図１９】 中間電圧モードの中間電圧の同様を示す波
形図である。
形図である。
【図２０】 実施の形態５に係るＭＯＳ ＩＣの構成及
び配置例を示す回路図である。
び配置例を示す回路図である。
【図２１】 バスドライバに本発明に係るＭＯＳ ＩＣ
を適用した実施の形態の構成を示す回路図である。
を適用した実施の形態の構成を示す回路図である。
【図２２】 トライステートバッファの構成例を示す回
路図である。
路図である。
【図２３】 トライステートバッファの構成例を示す回
路図である。
路図である。
【図２４】 フルアソシアティブのキャッシュメモリに
本発明に係るＭＯＳＩＣを適用した実施の形態の構成を
示すブロック図である。
本発明に係るＭＯＳＩＣを適用した実施の形態の構成を
示すブロック図である。
【図２５】 フルアソシアティブのキャッシュメモリに
本発明に係るＭＯＳＩＣを適用した他の実施の形態の構
成を示すブロック図である。
本発明に係るＭＯＳＩＣを適用した他の実施の形態の構
成を示すブロック図である。
【図２６】 データパスレイアウトに本発明に係るＭＯ
Ｓ ＩＣを適用した実施の形態の構成を示す配置図であ
る。
Ｓ ＩＣを適用した実施の形態の構成を示す配置図であ
る。
【図２７】 ＭＯＳ ＩＣ全体に本発明を適用した実施
の形態の構成を示すブロック図である。
の形態の構成を示すブロック図である。
【図２８】 ソースに中間電圧が与えられたトランジス
タの基板電位の供給方式を説明するためのブロック図で
ある。
タの基板電位の供給方式を説明するためのブロック図で
ある。
【図２９】 第１の基板電位供給回路の構成例を示す回
路図である。
路図である。
【図３０】 第２の基板電位供給回路の構成例を示す回
路図である。
路図である。
【図３１】 ソースに中間電圧が与えられたトランジス
タの基板電位の他の供給方式を説明するためのブロック
図である。
タの基板電位の他の供給方式を説明するためのブロック
図である。
【図３２】 従来のＭＯＳ ＩＣのＣの電源供給方式に
ついて説明するためのブロック図である。
ついて説明するためのブロック図である。
１，１ｂ ＭＯＳ ＩＣ、２７，２７ａ，２７ｂ 中間
電圧用電源（ノード安定化回路）、２８，２８ａ 第１
の基板電位供給回路、２９，２９ａ 第２の基板電位供
給回路、７１ 第１レギュレータ、７２ 第２レギュレ
ータ、１０１ 第１レベル変換回路、１０２，１０５，
１１０〜１１３ バッファ回路、１０３ 第３レベル変
換回路、１０４ 第２レベル変換回路、１０６ 第４レ
ベル変換回路、１０７ インバータ、１０８ 第１のク
ロックドライバ回路、１０９ 第２のクロックドライバ
回路、 ２６０１ データパス、２７０１ 高圧レベル
側動作部分（第１の動作回路）、２７０２ 低圧レベル
側動作部分（第２の動作回路）、Ｖcc 電源電圧、Ｖmi
d 中間電圧、Ｖref 第１基準電圧（基準電圧）、Ｖ
ref1 第２基準電圧、Ｖref2 第３基準電圧。
電圧用電源（ノード安定化回路）、２８，２８ａ 第１
の基板電位供給回路、２９，２９ａ 第２の基板電位供
給回路、７１ 第１レギュレータ、７２ 第２レギュレ
ータ、１０１ 第１レベル変換回路、１０２，１０５，
１１０〜１１３ バッファ回路、１０３ 第３レベル変
換回路、１０４ 第２レベル変換回路、１０６ 第４レ
ベル変換回路、１０７ インバータ、１０８ 第１のク
ロックドライバ回路、１０９ 第２のクロックドライバ
回路、 ２６０１ データパス、２７０１ 高圧レベル
側動作部分（第１の動作回路）、２７０２ 低圧レベル
側動作部分（第２の動作回路）、Ｖcc 電源電圧、Ｖmi
d 中間電圧、Ｖref 第１基準電圧（基準電圧）、Ｖ
ref1 第２基準電圧、Ｖref2 第３基準電圧。
Claims (26)
- 【請求項１】 外部から与えられる第１電圧と第１電圧
より低い第２電圧とを受けて作動するＭＯＳ集積回路に
おいて、 第１電圧と第２電圧との任意の中間電圧が与えられる１
又は複数の中間電圧ノードと、第１電圧、第２電圧及び
前記中間電圧ノードから与えられる前記１又は複数の中
間電圧の電圧間でそれぞれ作動する複数の動作回路と、
前記中間電圧ノードを前記中間電圧に安定させるための
ノード安定化回路とを備えることを特徴とするＭＯＳ集
積回路。 - 【請求項２】 第１電圧と第２電圧との任意の中間電圧
が与えられる中間電圧ノードの内、任意の中間電圧ノー
ドは、中間電圧が外部から与えられるべくなしてある請
求項１記載のＭＯＳ集積回路。 - 【請求項３】 複数の動作回路は、第１電圧と中間電圧
との間で作動する第１の動作回路と、前記中間電圧と第
２電圧との間で作動する第２の動作回路とであり、ノー
ド安定化回路は、中間電圧が基準電圧として与えられる
第１の基準電圧ノードを有し、第１の基準電圧ノードの
電圧よりも中間電圧ノードの電圧が高いときは該中間電
圧ノードを放電させ、第１の基準電圧ノードの電圧より
も該中間電圧ノードの電圧が低いときは該中間電圧ノー
ドを充電して、該中間電圧ノードの電圧を第１の基準電
圧ノードの電圧に安定させるべくなしてある請求項１記
載のＭＯＳ集積回路。 - 【請求項４】 第１電圧のノード及び中間電圧ノードの
間に接続された第１の容量と、第２電圧のノード及び該
中間電圧ノードの間に接続された第２の容量とを備える
請求項３記載のＭＯＳ集積回路。 - 【請求項５】 複数の動作回路は、第１電圧と中間電圧
との間で作動する第１の動作回路と、前記中間電圧と第
２電圧との間で作動する第２の動作回路とであり、ノー
ド安定化回路は、複数の中間電圧が基準電圧として与え
られ、該基準電圧は第２の基準電圧と第２の基準電圧よ
り高い第３の基準電圧とであり、第２の基準電圧が与え
られる第２の基準電圧ノードと、第３の基準電圧が与え
られる第３の基準電圧ノードとを有し、第３の基準電圧
ノードの電圧よりも中間電圧ノードの電圧が高いとき
は、該中間電圧ノードを放電させ、第２の基準電圧ノー
ドの電圧よりも該中間電圧ノードの電圧が低いときは該
中間電圧ノードを充電すべくなしてある請求項１記載の
ＭＯＳ集積回路。 - 【請求項６】 ノード安定化回路は、基準電圧が、内部
に配置された抵抗の分圧によって生成されるべくなして
ある請求項３〜５の何れかに記載のＭＯＳ集積回路。 - 【請求項７】 ノード安定化回路は、基準電圧が、ＭＯ
Ｓ集積回路の外部から与えられるべくなしてある請求項
３〜５の何れかに記載のＭＯＳ集積回路。 - 【請求項８】 ノード安定化回路は、第１電圧、第２電
圧及び基準電圧の内の、互いに隣合う電圧値の電圧がそ
れぞれ与えられるノードの間に接続された容量を備える
請求項３〜７の何れかに記載のＭＯＳ集積回路。 - 【請求項９】 第１の動作回路及び第２の動作回路は、
それぞれが有するＰチャネル形トランジスタに与えられ
る基板電位が第１電圧であり、それぞれが有するＮチャ
ネル形トランジスタに与えられる基板電位が第２電圧で
ある請求項３〜９の何れかに記載のＭＯＳ集積回路。 - 【請求項１０】 第１の動作回路は、第１電圧及び第２
電圧間の振幅の入力信号を第１電圧及び中間電圧間の振
幅の信号に変換する第１のレベル変換回路を有し、第２
の動作回路は、第１電圧及び第２電圧間の振幅の入力信
号を前記中間電圧及び第２電圧間の振幅の信号に変換す
る第２のレベル変換回路を有する請求項３〜１０の何れ
かに記載のＭＯＳ集積回路。 - 【請求項１１】 第１の動作回路は、第１電圧及び中間
電圧間の振幅の出力信号を第１電圧及び第２電圧間の振
幅の信号に変換して出力する第３のレベル変換回路を有
し、第２の動作回路は、前記中間電圧及び第２電圧間の
振幅の出力信号を第１電圧及び第２電圧間の振幅の信号
に変換して出力する第４のレベル変換回路を有する請求
項１０記載のＭＯＳ集積回路。 - 【請求項１２】 第１の動作回路は、クロックを分配す
るための１又は複数のクロックバッファ回路を有する第
１のクロックドライバ回路を備え、第２の動作回路は、
１又は複数の前記クロックバッファ回路を有する第２の
クロックドライバ回路を備えて、第１のクロックドライ
バ回路に与えられるクロックと第２のクロックドライバ
回路に与えられるクロックとは、半周期ずれるべくなし
てある請求項１０又は１１に記載のＭＯＳ集積回路。 - 【請求項１３】 第１のクロックドライバ回路及び第２
のクロックドライバ回路は、それぞれのクロックバッフ
ァ回路の数が等しく、また、それぞれのクロックドライ
バ回路内においてクロックが与えられる順番が等しいそ
れぞれのクロックバッファ回路は、ドライブ能力が等し
い請求項１２記載のＭＯＳ集積回路。 - 【請求項１４】 第１のクロックドライバ回路及び第２
のクロックドライバ回路は、それぞれのクロックドライ
バ回路内においてクロックが与えられる順番が等しいそ
れぞれのクロックバッファ回路同士を対にし隣接して配
置した請求項１３記載のＭＯＳ集積回路。 - 【請求項１５】 第１の動作回路は、Ｎビット（Ｎは自
然数）からなる多ビット構成の機能ブロックの、ｎビッ
ト分（１≦ｎ≦Ｎ−１）を作動させる第１のビット部分
を備え、第２の動作回路は、前記機能ブロックの、ｍビ
ット分（ｍ＝Ｎ−ｎ）を作動させる第２のビット部分を
備える請求項１０〜１４の何れかに記載のＭＯＳ集積回
路。 - 【請求項１６】 第１のビット部分と第２のビット部分
とは、ビット数が等しい（ｎ＝ｍ，Ｎは偶数）請求項１
５記載のＭＯＳ集積回路。 - 【請求項１７】 Ｎビットからなる多ビット構成の機能
ブロックは、バスドライバを備える請求項１５又は１６
記載のＭＯＳ集積回路。 - 【請求項１８】 Ｎビットからなる多ビット構成の機能
ブロックは、メモリを備える請求項１５〜１７の何れか
に記載のＭＯＳ集積回路。 - 【請求項１９】 Ｎビットからなる多ビット構成の機能
ブロックは、データパス部を備える請求項１５〜１８の
何れかに記載のＭＯＳ集積回路。 - 【請求項２０】 Ｎビットからなる多ビット構成の機能
ブロックは、第１のビット部分と第２のビット部分とを
それぞれ複数に分割し、複数に分割した第１のビット部
分の分割片と複数に分割した第２のビット部分の分割片
とを交互に配置した請求項１５〜１９の何れかに記載の
ＭＯＳ集積回路。 - 【請求項２１】 交互に配置した、複数に分割した第１
のビット部分の分割片と複数に分割した第２のビット部
分の分割片とは、その境界に中間電圧の配線がなされた
請求項１５〜２０の何れかに記載のＭＯＳ集積回路。 - 【請求項２２】 １又は複数の第１の動作回路よりなる
レイアウトブロックと、１又は複数の第２の動作回路よ
りなるレイアウトブロックとを備えた請求項３〜２１の
何れかに記載のＭＯＳ集積回路。 - 【請求項２３】 第１の動作回路よりなるレイアウトブ
ロックと第２の動作回路よりなるレイアウトブロックと
の境界に中間電圧の配線をなしてある請求項２２記載の
ＭＯＳ集積回路。 - 【請求項２４】 動作回路は、ソースに中間電圧が与え
られるトランジスタの基板電位を、外部からの信号によ
り複数の任意の電圧に切り替える基板電位供給回路を備
える請求項１又は２記載のＭＯＳ集積回路。 - 【請求項２５】 第１の動作回路は、ソースに中間電圧
が与えられるＮチャネル形トランジスタの基板電位を、
外部からの信号により複数の任意の電圧に切り替える第
１の基板電位供給回路を備え、第２の動作回路は、ソー
スに中間電圧が与えられるＰチャネル形トランジスタの
基板電位を、前記外部からの信号により複数の任意の電
圧に切り替える第２の基板電位供給回路を備える請求項
３〜８，１０〜２３の何れかに記載のＭＯＳ集積回路。 - 【請求項２６】 第１の基板電位供給回路が、ソースに
中間電圧が与えられるＮチャネル形トランジスタの基板
電位を中間電圧に切り替えるときは、第２の基板電位供
給回路は、ソースに中間電圧が与えられるＰチャネル形
トランジスタの基板電位を中間電圧に切り替え、第１の
基板電位供給回路が、前記Ｎチャネル形トランジスタの
基板電位を第２電圧に切り替えるときは、第２の基板電
位供給回路は、前記Ｐチャネル形トランジスタの基板電
位を第１電圧に切り替えるべくなしてある請求項２５記
載のＭＯＳ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7337473A JPH0974347A (ja) | 1995-06-26 | 1995-12-25 | Ｍｏｓ集積回路 |
| US08/611,087 US5936455A (en) | 1995-06-26 | 1996-03-05 | MOS integrated circuit with low power consumption |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15968595 | 1995-06-26 | ||
| JP7-159685 | 1995-06-26 | ||
| JP7337473A JPH0974347A (ja) | 1995-06-26 | 1995-12-25 | Ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974347A true JPH0974347A (ja) | 1997-03-18 |
Family
ID=26486406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7337473A Pending JPH0974347A (ja) | 1995-06-26 | 1995-12-25 | Ｍｏｓ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5936455A (ja) |
| JP (1) | JPH0974347A (ja) |
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