JP2003051548A - 半導体集積回路装置およびそれを用いた携帯端末 - Google Patents

半導体集積回路装置およびそれを用いた携帯端末

Info

Publication number
JP2003051548A
JP2003051548A JP2001238016A JP2001238016A JP2003051548A JP 2003051548 A JP2003051548 A JP 2003051548A JP 2001238016 A JP2001238016 A JP 2001238016A JP 2001238016 A JP2001238016 A JP 2001238016A JP 2003051548 A JP2003051548 A JP 2003051548A
Authority
JP
Japan
Prior art keywords
power supply
supply voltage
circuit
mos transistor
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001238016A
Other languages
English (en)
Inventor
Shinji Toyoyama
愼治 豊山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001238016A priority Critical patent/JP2003051548A/ja
Priority to US10/485,988 priority patent/US6985026B2/en
Priority to PCT/JP2002/007888 priority patent/WO2003014856A1/ja
Publication of JP2003051548A publication Critical patent/JP2003051548A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】 内部回路が正常動作する範囲で電源電圧をで
きるだけ低くすると共に、ゲート電流の増加を抑えて、
ＭＯＳトランジスタ回路の不安定動作や消費電流の増加
を防止できる半導体集積回路装置を提供する。 【解決手段】 電源電圧評価回路１１から出力された第
１の制御信号によって、内部回路１４が正常動作する範
囲で電源電圧が低くなるように、電源電圧発生回路１１
の電源電圧を制御すると共に、所定電圧検出回路１２か
ら出力された第２の制御信号によって、電源電圧発生回
路１１で発生した電源電圧が所定電圧以上にならないよ
うに、電源電圧発生回路１１の電源電圧を制御する。上
記電源電圧評価回路１２による電源電圧の制御に加え
て、所定電圧検出回路１１によっても制御を行うことに
より、電源電圧発生回路１１の電源電圧が上昇し過ぎる
のを抑え、回路動作が不安定になったり消費電流が著し
く増加したりするのを防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、内部回路に電源
電圧を供給する電源電圧発生回路を備えた半導体集積回
路装置およびそれを用いた携帯端末に関する。
【０００２】
【従来の技術】一般に、動作クロックにしたがって演算
処理等が実行される集積回路においては、製造プロセス
のばらつきや電源変動,温度変化等に対して常に正常な
動作を行わせるために、大きな設計マージンを設ける必
要がある。すなわち、各種の変動等によって回路遅延が
大きくなって処理時間が増加しても、処理時間がクロッ
クの一周期の時間以内に収まるように、回路を並列的に
構成して処理時間を抑えたり、集積回路が正常動作する
電源電圧より高い電源電圧を印加して回路遅延を小さく
したりする等の設計マージンを設ける。これらの大きな
設計マージンは、集積回路の小規模化や低消費電力化の
妨げとなる。
【０００３】そこで、集積回路の動作状況を検知し、集
積回路の動作に必要最低限の電源電圧を与えられるよう
に電源電圧を制御するための技術が提案されている。こ
の技術の概念は特開平８−１３６６２１号公報に開示さ
れている。この技術は、製造プロセスのばらつきや電源
変動,温度変化等の変動等によって処理時間が変化して
も、処理時間がクロックの一周期の時間以内にちょうど
収まる範囲でできるだけ電源電圧が小さくなるように調
整するものである。すなわち、処理時間が増加してクロ
ックの一周期の時間を超えそうであれば電源電圧を大き
くして処理時間を抑制し、処理時間が減少してクロック
の一周期の時間に対して余裕があれば電源電圧を小さく
する。これにより、各種の変動等によって回路遅延が大
きくなり処理時間が増加しても、回路を並列的に構成し
て演算処理時間を抑えたり、集積回路が正常動作する電
源電圧より大きな電源電圧を印加したりする必要がなく
なる。
【０００４】上記電源電圧の調整は、図３に示す半導体
集積回路装置において次のように行われる。
【０００５】上記半導体集積回路装置は、図３に示すよ
うに、電源電圧を発生する電源電圧発生回路３１と、発
生した電源電圧が入力されて制御信号を出力する電源電
圧評価回路３２と、発生した電源電圧が入力されて所定
の処理を行う内部回路３３とを備えている。
【０００６】上電源電圧評価回路３２から出力される記
制御信号は、内部回路３３が正常動作する範囲で電源電
圧ができるだけ低くなるように電源電圧を調整する。具
体的には、内部回路３３におけるクリティカルパス(最
長の論理ゲート段数を有する信号経路)と同程度の遅延
となるようなインバータ列を遅延評価回路として電源電
圧評価回路３２に設け、その遅延評価回路により検出さ
れた遅延量に基づいて制御信号を出力する。例えば、上
記遅延量が下限設定値よりも小さければ、内部回路の動
作速度が速いということであるので、電源電圧を下げる
ように制御信号を出力する。一方、上記遅延量が上限設
定値よりも大きければ、内部回路の動作速度が遅いとい
うことであるので、電源電圧を上げるように制御信号を
出力する。また、上記遅延量が下限設定値以上かつ上限
設定値以下であれば、内部回路の動作速度が適切という
ことであるので、電源電圧を保持するように制御信号を
出力する。このようにして遅延評価回路の動作状況を検
知し、内部回路３３の動作に必要最低限の電源電圧を与
えるように電源電圧発生回路３１から発生する電源電圧
が制御される。
【０００７】また、半導体集積回路装置の消費電力を大
幅に低減するために電源電圧を極端に下げる技術が提案
されている。半導体集積回路装置では、集積回路のスイ
ッチングによる消費電力は電源電圧の２乗に比例するの
で、低消費電力化のためには電源電圧を下げることが有
効であるが、電源電圧だけを下げるとＭＯＳトランジス
タのオン電流が小さくなり高速動作できなくなる問題が
ある。この問題を避けるには、電源電圧を下げるのに応
じてＭＯＳトランジスタの閾値電圧の絶対値を小さくす
る必要があるが、閾値電圧の絶対値を小さくすると、Ｍ
ＯＳトランジスタのサブスレッショルド電流によるオフ
電流が大きくなるという別の問題が生じる。
【０００８】このようなオフ電流の増大化問題を軽減す
るＭＯＳトランジスタ回路として、特公平８−１２９１
７号公報に開示されているように、ＭＯＳトランジスタ
が形成された半導体基板(またはウェル)をゲート端子に
接続して、ＭＯＳトランジスタの閾値電圧をゲート端子
の電圧で制御する方法が提案されている。すなわち、図
４に示すように、Ｎ型ＭＯＳトランジスタ４１が形成さ
れた半導体基板(またはウェル)と上記Ｎ型ＭＯＳトラン
ジスタ４１のゲート端子とを接続し、Ｎ型ＭＯＳトラン
ジスタ４１がオンする電圧(すなわちソース電圧Ｖsに対
して正の電圧)がゲート電圧Ｖgとしてゲート端子に印加
されると、上記半導体基板(またはウェル)にも同じ電圧
が印加されるので、等価的に閾値電圧の絶対値が小さく
なってオン電流が大きくなる。一方、Ｎ型ＭＯＳトラン
ジスタ４１がオフする電圧(すなわちソース電圧Ｖsに対
して同じか負の電圧)がゲート電圧Ｖgとしてゲート端子
に印加されると、上記半導体基板(またはウェル)にも同
じ電圧が印加されるので、等価的に閾値電圧の絶対値が
大きくなってオフ電流が小さくなるのである。
【０００９】例えば、上記ＭＯＳトランジスタ回路で
は、Ｎ型ＭＯＳトランジスタ４１のゲート電圧Ｖgsとド
レイン電流Ｉdsとの関係を図５に示すように設定するこ
とができ、閾値電圧の低い通常ＭＯＳトランジスタと同
程度にオン電流を１０-4Ａ／μｍと大きくする一方、閾
値電圧の高い通常ＭＯＳトランジスタと同程度にオフ電
流を１０-10Ａ／μｍと小さくすることができる。
【００１０】なお、図４では、Ｎ型ＭＯＳトランジスタ
を示したが、Ｐ型ＭＯＳトランジスタの場合も同様であ
る。すなわち、Ｐ型ＭＯＳトランジスタがオンする電圧
(すなわちソース電圧Ｖsに対して負の電圧)がゲート電
圧Ｖgとしてゲート端子に印加されると、Ｐ型ＭＯＳト
ランジスタが形成された半導体基板(またはウェル)にも
同じ電圧が印加されるので、等価的に閾値電圧の絶対値
が小さくなってオン電流が大きくなる。一方、Ｐ型ＭＯ
Ｓトランジスタがオフする電圧(すなわちソース電圧Ｖs
に対して同じかまたは正の電圧)がゲート電圧Ｖgとして
ゲート端子に印加されると、上記半導体基板(またはウ
ェル)にも同じ電圧が印加されるので、等価的に閾値電
圧の絶対値が大きくなってオフ電流が小さくなる。
【００１１】このような半導体基板(またはウェル)をゲ
ート端子に接続したＭＯＳトランジスタを用いてＣＭＯ
Ｓ(相補型金属酸化膜半導体)インバータ回路を構成する
と、図６に示すようになる。
【００１２】以下、説明を簡単にするために、Ｐ型ＭＯ
Ｓトランジスタ６１,Ｎ型ＭＯＳトランジスタ６２の両
方が図５に示す特性を有するものとする。上記Ｐ型ＭＯ
Ｓトランジスタ６１およびＮ型ＭＯＳトランジスタ６２
が形成された半導体基板(またはウェル)は、Ｐ型ＭＯＳ
トランジスタ６１およびＮ型ＭＯＳトランジスタ６２の
ゲート端子(すなわちＣＭＯＳインバータ回路の入力端
子６３)に接続されており、上記半導体基板(またはウェ
ル)の電圧Ｖsubp,Ｖsubnは入力端子６３の電圧Ｖinと等
しくなっている。
【００１３】したがって、入力端子６３の電圧Ｖinが接
地電圧Ｇndと同じである場合は、Ｐ型ＭＯＳトランジス
タ６１のゲート端子にオンする電圧が印加されるので、
等価的に閾値電圧の絶対値が小さくなってオン電流が１
０-4Ａ／μｍ(チャネル幅１μｍ当りの電流)と大きくな
る。それと同時に、Ｎ型ＭＯＳトランジスタ６２のゲー
ト端子にオフする電圧が印加されるので、等価的に閾値
電圧の絶対値が大きくなってオフ電流が１０-10Ａ／μ
ｍと小さくなる。これに対して、入力端子６３の電圧Ｖ
inが電源電圧Ｖddと同じである場合には、Ｐ型ＭＯＳト
ランジスタ６１にはオフする電圧が印加されるので、等
価的に閾値電圧の絶対値が大きくなってオフ電流が１０
-10Ａ／μｍと小さくなる。それと同時に、Ｎ型ＭＯＳ
トランジスタ６２にはオンする電圧が印加されるので、
等価的に閾値電圧の絶対値が小さくなってオン電流が１
０-4Ａ／μｍと大きくなる。
【００１４】以上のように、オンするＰ型ＭＯＳトラン
ジスタ６１,Ｎ型ＭＯＳトランジスタ６２のオン電流が
１０-4Ａ／μｍとなって、ＣＭＯＳインバータ回路の駆
動電流が１０-4Ａ／μｍと大きくなる一方、オフするＰ
型ＭＯＳトランジスタ６１,Ｎ型ＭＯＳトランジスタ６
２のオフ電流が１０-10Ａ／μｍとなって、電源電圧端
子から接地電圧端子へ流れるリーク電流が１０-10Ａ／
μｍと小さくなるのである。
【００１５】今後、集積回路の微細化と共に電源電圧の
低下が進むと、製造プロセスのばらつきや電源変動,温
度変化等の変動の処理速度への影響が大きくなると共
に、閾値電圧の低下によるオフ電流の増加が問題となる
ので、図３に示すような電源電圧制御技術および図６に
示すような半導体基板(またはウェル)をゲート端子に接
続したＭＯＳトランジスタ回路が有効になる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記図
３に示す半導体集積回路装置の電源電圧制御技術および
図６に示すＭＯＳトランジスタ回路を組み合わせた場
合、次のような問題がある。
【００１７】上記電源電圧制御技術を用いると、製造プ
ロセスのばらつきや電源変動,温度変化等の変動に対応
して、電源電圧がビルトインポテンシャル(拡散電位)以
上に上昇する場合がある。上記ＭＯＳトランジスタ回路
を構成するＭＯＳトランジスタが形成された半導体基板
(またはウェル)はゲート端子に接続されているので、電
源電圧がビルトインポテンシャル以上になると、半導体
基板(またはウェル)とソース端子との間にビルトインポ
テンシャル以上の電圧が印加されることになる。そのた
め、半導体基板(またはウェル)とソース端子との間(す
なわちゲート端子とソース端子との間)に電流が流れる
ようになり、ゲート電流が著しく増大するので、ＭＯＳ
トランジスタ回路の動作が不安定になったり消費電流が
著しく増加したりするという問題がある。
【００１８】そこで、この発明の目的は、内部回路が正
常動作する範囲で電源電圧ができるだけ低くなるように
電源電圧を調整する電源電圧制御技術と、半導体基板
(またはウェル)をゲート端子に接続したＭＯＳトランジ
スタ回路とを組み合わせた場合でも、ゲート電流の増加
を抑えて、ＭＯＳトランジスタ回路の不安定動作や消費
電流の増加を防止できる半導体集積回路装置およびそれ
を用いた携帯端末を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体集積回路装置は、電源電圧を発生
する電源電圧発生回路と、上記電源電圧発生回路から上
記電源電圧が供給され、所定の処理を行う内部回路とを
備えた半導体集積回路装置において、上記電源電圧発生
回路で発生する電源電圧が上記内部回路が正常動作する
範囲で上記電源電圧が低くなるように、上記電源電圧発
生回路の電源電圧を制御する第１の制御信号を出力する
第１電源電圧制御回路と、上記電源電圧発生回路で発生
する電源電圧が所定電圧以上にならないように、上記電
源電圧発生回路の電源電圧を制御する第２の制御信号を
出力する第２電源電圧制御回路とを備えたことを特徴と
している。
【００２０】上記構成の半導体集積回路装置によれば、
上記第１電源電圧制御回路から出力された第１の制御信
号によって、上記内部回路が正常動作する範囲で上記電
源電圧が低くなるように、電源電圧発生回路の電源電圧
を制御すると共に、上記第２電源電圧制御回路から出力
された第２の制御信号によって、上記電源電圧発生回路
で発生した電源電圧が所定電圧以上にならないように、
上記電源電圧発生回路の電源電圧を制御する。したがっ
て、上記第１電源電圧制御回路による電源電圧の制御に
加えて、上記第２電源電圧制御回路によっても電源電圧
の制御を行うので、第１電源電圧制御回路による電源電
圧の制御により電源電圧が上昇し過ぎるのを抑え、回路
動作が不安定になったり消費電流が著しく増加したりす
るのを防ぐことができる。
【００２１】また、一実施形態の半導体集積回路装置
は、上記第１電源電圧制御回路が、上記内部回路の遅延
量を評価するための遅延評価回路と、上記遅延評価回路
の評価結果に基づいて、上記内部回路の遅延量が上限値
よりも大きくなると上記電源電圧発生回路で発生する電
源電圧を上げるように、かつ、上記内部回路の遅延量が
下限値よりも小さくなると上記電源電圧発生回路で発生
する電源電圧を下げるように、上記電源電圧発生回路の
電源電圧を制御する上記第１の制御信号を出力する第１
制御信号出力回路とを有することを特徴としている。
【００２２】上記実施形態の半導体集積回路装置によれ
ば、上記第１電源電圧制御回路の遅延評価回路によって
上記内部回路の遅延量を評価し、その評価結果に基づい
て、第１電源電圧制御回路の第１制御信号出力回路は、
内部回路の遅延量が上限値よりも大きくなると電源電圧
発生回路で発生する電源電圧を上げるように、上記電源
電圧発生回路の電源電圧を制御する第１の制御信号を出
力する。また、上記第１電源電圧制御回路の第１制御信
号出力回路は、内部回路の遅延量が下限値よりも小さく
なると電源電圧発生回路で発生する電源電圧を下げるよ
うに、上記電源電圧発生回路の電源電圧を制御する第１
の制御信号を出力する。したがって、製造プロセスのば
らつきや電源変動,温度変化等の変動等によって上記内
部回路の処理時間が変化しても、処理時間がクロックの
一周期の時間以内にちょうど収まる範囲でできるだけ電
源電圧が低くなるように調整することができる。
【００２３】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路が、上記電源電圧発生回
路で発生する電源電圧が所定電圧以上か否かを判別する
判別回路と、上記判別回路が上記電源電圧発生回路で発
生する電源電圧が上記所定電圧以上であると判別したと
き、上記電源電圧発生回路で発生する電源電圧が上記所
定電圧以上にならないように、上記電源電圧発生回路の
電源電圧を制御する上記第２の制御信号を出力する第２
制御信号出力回路とを有することを特徴としている。
【００２４】上記実施形態の半導体集積回路装置によれ
ば、上記第２電源電圧制御回路の判別回路が電源電圧発
生回路で発生する電源電圧が所定電圧以上であると判別
したときに、第２制御信号出力回路の第２の制御信号に
よって、上記電源電圧発生回路で発生する電源電圧が所
定電圧以上にならないように、上記電源電圧発生回路の
電源電圧を制御する。したがって、上記電源電圧発生回
路の電源電圧が所定電圧以上に上昇することを抑えるこ
とができ、回路動作が不安定になったり消費電流が著し
く増加したりするのを防ぐことができる。
【００２５】また、一実施形態の半導体集積回路装置
は、上記電源電圧発生回路が、上記第１の制御信号より
も上記第２の制御信号を優先し、優先された上記第２の
制御信号により上記電源電圧発生回路の上記電源電圧が
制御されることを特徴としている。
【００２６】上記実施形態の半導体集積回路装置によれ
ば、製造プロセスのばらつきや電源変動,温度変化等の
変動等によって処理時間が変化しても、処理時間がクロ
ックの一周期の時間以内にちょうど収まる範囲でできる
だけ電源電圧が低くなるように調整することよりも、電
源電圧が所定電圧以上に上昇することを抑えることを優
先するので、処理時間を抑えるために必要以上に電源電
圧が上昇して回路動作が不安定になったり消費電流が著
しく増加したりするのを防ぐことができる。
【００２７】また、一実施形態の半導体集積回路装置
は、上記内部回路がＭＯＳトランジスタで構成され、上
記内部回路の上記ＭＯＳトランジスタが形成された半導
体基板またはウェルが上記ＭＯＳトランジスタのゲート
端子に電気的に接続されていることを特徴としている。
【００２８】上記実施形態の半導体集積回路装置によれ
ば、上記電源電圧発生回路の電源電圧の低下に伴い上記
ＭＯＳトランジスタの閾値電圧を小さくしても、上記内
部回路を構成するＭＯＳトランジスタのオフ電流の増加
を抑えることができる。
【００２９】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路において検出される所定
電圧が、ビルトインポテンシャルに相当する電圧である
ことを特徴としている。
【００３０】上記実施形態の半導体集積回路装置によれ
ば、半導体基板(またはウェル)をゲート端子に接続した
ＭＯＳトランジスタ回路において、上記第２電源電圧制
御回路により電源電圧発生回路の電源電圧がビルトイン
ポテンシャル以上に上昇するのを抑えることができ、ビ
ルトインポテンシャル以上に電源電圧が上昇して回路動
作が不安定になったり消費電流が著しく増加したりする
のを防ぐことができる。
【００３１】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路は、上記電源電圧が供給
される端子と接地電圧が供給される端子との間に直列接
続されたダイオードおよび抵抗と、上記抵抗の両端電圧
を増幅する増幅回路ととを有することを特徴としてい
る。
【００３２】上記実施形態の半導体集積回路装置によれ
ば、上記ダイオード,抵抗および増幅回路を用いて上記
第２電源電圧制御回路を小規模な回路で構成することが
できる。
【００３３】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路の上記ダイオードが、Ｍ
ＯＳトランジスタで構成され、上記ＭＯＳトランジスタ
が形成された半導体基板またはウェルが上記ＭＯＳトラ
ンジスタのゲート端子に電気的に接続され、上記ＭＯＳ
トランジスタのソース端子がドレイン端子に電気的に接
続されていることを特徴としている。
【００３４】上記実施形態の半導体集積回路装置によれ
ば、上記第２電源電圧制御回路のダイオードを構成する
ＭＯＳトランジスタにビルトインポテンシャル以上の電
圧が印加されたとき、半導体基板(またはウェル)をゲー
ト端子に接続したＭＯＳトランジスタの半導体基板(ま
たはウェル)とソース端子との間(すなわちゲート端子と
ソース端子との間)に流れる電流が増加するので、電源
電圧がビルトインポテンシャル以上であることを簡単に
検出することができる。
【００３５】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路の上記ダイオードが、Ｐ
型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタで
構成され、上記Ｐ型ＭＯＳトランジスタのソース端子お
よびドレイン端子と、上記Ｎ型ＭＯＳトランジスタが形
成された半導体基板またはウェルと、上記Ｎ型ＭＯＳト
ランジスタのゲート端子が電気的に接続され、上記Ｎ型
ＭＯＳトランジスタのソース端子およびドレイン端子
と、上記Ｐ型ＭＯＳトランジスタが形成された半導体基
板またはウェルと、上記Ｐ型ＭＯＳトランジスタのゲー
ト端子が電気的に接続されていることを特徴としてい
る。
【００３６】上記実施形態の半導体集積回路装置によれ
ば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
の両方の電流増加を検出することができ、片方の電流増
加が大きい場合でも回路動作を安定させることができ
る。
【００３７】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路の上記抵抗が、ソース端
子とドレイン端子との間に電圧が印加されるＭＯＳトラ
ンジスタで構成されていることを特徴としている。
【００３８】上記実施形態の半導体集積回路装置によれ
ば、上記第２電源電圧制御回路の抵抗を構成するＭＯＳ
トランジスタのソース端子とドレイン端子との間に電圧
が印加されているので、温度変化に伴いＭＯＳトランジ
スタの閾値電圧が変化しても、第２電源電圧制御回路の
検出電圧の変化を抑えることができる。
【００３９】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路の上記抵抗が、サリサイ
ド化されていない多結晶シリコンで構成されていること
を特徴としている。
【００４０】上記実施形態の半導体集積回路装置によれ
ば、上記第２電源電圧制御回路の抵抗をサリサイド化さ
れていない多結晶シリコンで構成することによって、大
きな値の抵抗を容易に形成することができ、上記第２電
源電圧制御回路を構成するダイオードの大きさを小さく
することができる。
【００４１】また、一実施形態の半導体集積回路装置
は、上記第２電源電圧制御回路の上記増幅回路が、電源
電圧が供給される端子と接地電圧が供給される端子との
間にコンプリメンタリ接続されたＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタを有し、上記Ｐ型ＭＯ
Ｓトランジスタが形成された半導体基板またはウェルが
上記電源電圧が供給される端子に接続され、上記Ｎ型Ｍ
ＯＳトランジスタが形成された半導体基板またはウェル
が上記Ｎ型ＭＯＳトランジスタのゲート端子に接続され
ていることを特徴としている。
【００４２】上記実施形態の半導体集積回路装置によれ
ば、上記増幅回路の出力電圧を反転させる入力電圧を低
くすることができ、上記第２電源電圧制御回路の抵抗の
両端電圧が小さくても、上記増幅回路により増幅するこ
とができる。
【００４３】また、この発明の携帯端末は、上記半導体
集積回路装置を構成要素とすることを特徴としている。
【００４４】上記構成の携帯端末によれば、電源電圧制
御技術および半導体基板(またはウェル)をゲート端子に
接続したＭＯＳトランジスタ回路を組み合わせた場合で
も、ゲート電流の増加を抑え、ＭＯＳトランジスタ回路
の動作が不安定になったり消費電流が著しく増加したり
しない半導体集積回路を構成要素とするので、消費電力
を抑えることができ、電池の寿命を長くすることができ
る。
【００４５】
【発明の実施の形態】以下、この発明の半導体集積回路
装置およびそれを用いた携帯端末を図示の実施の形態に
より詳細に説明する。
【００４６】図１はこの発明の実施の一形態の半導体集
積回路装置の構成を示すブロック図である。
【００４７】この半導体集積回路装置は、図１に示すよ
うに、電源電圧を発生する電源電圧発生回路１１と、上
記電源電圧発生回路１１からの電源電圧が入力され、上
記電源電圧発生回路１１に第１の制御信号を出力する第
１電源電圧制御回路としての電源電圧評価回路１２と、
上記電源電圧発生回路１１からの電源電圧が入力され、
上記電源電圧発生回路１１に第２の制御信号を出力する
第２電源電圧制御回路としての所定電圧検出回路１３
と、上記電源電圧発生回路１１から電源電圧が供給さ
れ、所定の処理を行う内部回路１４とを備えている。
【００４８】上記構成の半導体集積回路装置において、
電源電圧評価回路１２から出力される第１の制御信号
は、内部回路１４が正常動作する範囲で電源電圧ができ
るだけ低くなるように電源電圧を調整する。具体的に
は、内部回路１４におけるクリティカルパスと同程度の
遅延量となるようなインバータ列を遅延評価回路１２a
として電源電圧評価回路１２に設け、その遅延評価回路
１２aにより遅延量を検出し、検出された遅延量に基づ
いて第１制御信号出力回路１２bから第１の制御信号を
出力する。例えば、遅延評価回路１２aにより検出され
た遅延量が下限設定値よりも小さければ、内部回路１４
の動作速度が速いということであるので、電源電圧を下
げるように第１の制御信号を出力する。上記遅延評価回
路１２aにより検出された遅延量が上限設定値よりも大
きければ、内部回路１４の動作速度が遅いということで
あるので、電源電圧を上げるように第１の制御信号を出
力する。また、上記遅延評価回路１２aの遅延量が下限
設定値以上かつ上限設定値以下であれば、内部回路１４
の動作速度が適切ということであるので、電源電圧を保
持するように第１の制御信号を出力する。このように遅
延評価回路１２aの動作状況に応じて、内部回路１４の
動作に必要最低限の電源電圧を与えるように電源電圧発
生回路１１の電源電圧を制御する。
【００４９】一方、上記所定電圧検出回路１３から出力
される第２の制御信号は、電源電圧が所定電圧以上に上
昇しないように電源電圧を調整する。具体的には、電源
電圧が所定電圧より小さい場合に接地電圧と同じにな
り、電源電圧が所定電圧以上である場合に電源電圧と同
じになるように第２の制御信号を出力する。
【００５０】上記第２の制御信号が第１の制御信号より
も優先して電源電圧の制御を行うことにより、電源電圧
評価回路１２による電源電圧の制御によって電源電圧が
上昇し過ぎるのを抑えることができる。したがって、内
部回路１４が半導体基板(またはウェル)をゲート端子に
接続したＭＯＳトランジスタで構成されていても、回路
動作が不安定になったり消費電流が著しく増加したりす
るのを防ぐことができる。
【００５１】また、図２は上記半導体集積回路装置の所
定電圧検出回路の回路図である。図２に示すように、上
記所定電圧検出回路１３は、電源電圧Ｖddが供給される
端子と接地電圧Ｇndが供給される端子との間に直列接続
されたダイオード２１および抵抗２２と、ダイオード２
１と抵抗２２との接続点Ａの電圧を増幅する増幅回路２
３とで構成されている。上記ダイオード２１と抵抗２２
で判別回路を構成し、増幅回路２３で第２制御信号出力
回路を構成している。
【００５２】この構成において、直列接続されたダイオ
ード２１および抵抗２２に電源電圧Ｖddに対応した電流
が流れ、その電流の大きさに対応した電圧がダイオード
２１と抵抗２２との接続点Ａに現れる。この電圧は小さ
いので、増幅回路２３で増幅して第２の制御信号を出力
する。電源電圧Ｖddが所定電圧より小さい場合に第２の
制御信号が接地電圧と同じになり、電源電圧Ｖddが所定
電圧以上である場合に第２の制御信号が電源電圧と同じ
になるように、ダイオード２１と抵抗２２と増幅回路２
３の電気的特性が設定される。このように、上記所定電
圧検出回路１３を小規模な回路で構成することができ
る。
【００５３】また、上記ダイオード２１は、Ｐ型ＭＯＳ
トランジスタ２４およびＮ型ＭＯＳトランジスタ２５で
構成されている。上記Ｐ型ＭＯＳトランジスタ２４のソ
ース端子およびドレイン端子と、Ｎ型ＭＯＳトランジス
タ２５が形成された半導体基板(またはウェル)と、Ｎ型
ＭＯＳトランジスタ２５のゲート端子とを電気的に接続
し、Ｎ型ＭＯＳトランジスタ２５のソース端子およびド
レイン端子と、Ｐ型ＭＯＳトランジスタ２４が形成され
た半導体基板(またはウェル)と、Ｐ型ＭＯＳトランジス
タ２４のゲート端子とを電気的に接続している。すなわ
ち、Ｐ型ＭＯＳトランジスタ２４とＮ型ＭＯＳトランジ
スタ２５はそれぞれダイオードと等価になり、２つのダ
イオードが並列接続されていることになる。
【００５４】このようにＰ型ＭＯＳトランジスタ２４お
よびＮ型ＭＯＳトランジスタ２５ででダイオード２１を
構成すれば、ビルトインポテンシャル以上の電圧が印加
された場合にダイオード２１を流れる電流が急激に増加
する。これにより、半導体基板(またはウェル)をゲート
端子に接続したＭＯＳトランジスタの半導体基板(また
はウェル)とソース端子との間(すなわちゲート端子とソ
ース端子との間)に流れる電流が増加することを簡単に
検出することができる。また、Ｐ型ＭＯＳトランジスタ
２４とＮ型ＭＯＳトランジスタ２６の両方の電流増加を
検出することができ、片方の電流増加が大きい場合でも
回路動作を安定させることができる。
【００５５】また、上記抵抗２２は、Ｎ型ＭＯＳトラン
ジスタ２６で構成され、ＭＯＳトランジスタ２６のソー
ス端子とドレイン端子との間に電圧が印加されるように
接続されている。上記抵抗２２では、温度変化に伴い抵
抗としてのＮ型ＭＯＳトランジスタ２６の閾値電圧が増
大すると、Ｎ型ＭＯＳトランジスタ２６の抵抗値が大き
くなってダイオード２１と抵抗２２との接続点Ａの電圧
(抵抗２２の両端電圧)が増大する。一方、増幅回路２３
も同じ閾値電圧を持つＮ型ＭＯＳトランジスタを通常含
んでおり、第２の制御信号が電源電圧と同じになる場合
のダイオード２１と抵抗２２との接続点Ａの電圧も増大
する。したがって、温度変化に伴いＮ型ＭＯＳトランジ
スタの閾値電圧が変化しても、所定電圧検出回路１３の
検出電圧の変化を抑えることができる。
【００５６】なお、この実施形態では、抵抗２２をＮ型
ＭＯＳトランジスタで構成し、ダイオード２１に対して
低電圧側に配置したが、抵抗２２をＰ型ＭＯＳトランジ
スタで構成し、ダイオード２１に対して高電圧側に配置
してもよい。
【００５７】また、抵抗２２は、サリサイド化されてい
ない多結晶シリコンで構成されているのが望ましい。こ
のサリサイド化されていない多結晶シリコンは、シート
抵抗が約１００Ω／□と高いので、幅１μｍで長さ１０
ｍｍの配線を形成することにより、１０6Ωの大きな値
の抵抗を形成することができる。したがって、上記抵抗
２２がサリサイド化されていない多結晶シリコンで構成
されていると、ダイオード２１に流れる電流が０.２μ
Ａと小さくてもダイオード２１と抵抗２２との接続点Ａ
の電圧を、増幅回路２３の出力が変化する０.２Ｖ程度
に十分大きくすることができるので、ダイオード２１の
大きさを小さくすることができる。
【００５８】また、上記増幅回路２３は、電源電圧Ｖdd
が供給される端子と接地電圧Ｇndが供給される端子との
間にコンプリメンタリ接続されたＰ型ＭＯＳトランジス
タ２７およびＮ型ＭＯＳトランジスタ２８を有し、Ｐ型
ＭＯＳトランジスタ２７が形成された半導体基板(また
はウェル)を電源電圧Ｖddが供給される端子に接続し、
Ｎ型ＭＯＳトランジスタ２８が形成された半導体基板
(またはウェル)をＮ型ＭＯＳトランジスタ２８のゲート
端子に接続している。上記Ｐ型ＭＯＳトランジスタ２７
とＮ型ＭＯＳトランジスタ２８との接続点Ｂの電圧は、
電源電圧Ｖddが供給される端子と接地電圧Ｇndが供給さ
れる端子との間に、コンプリメンタリ接続されたＰ型Ｍ
ＯＳトランジスタ２９およびＮ型ＭＯＳトランジスタ３
０で反転され、第２の制御信号が出力される。上記Ｐ型
ＭＯＳトランジスタ２９が形成された半導体基板(また
はウェル)をＰ型ＭＯＳトランジスタ２９のゲート端子
に接続し、Ｎ型ＭＯＳトランジスタ３０が形成された半
導体基板(またはウェル)をＮ型ＭＯＳトランジスタ３０
のゲート端子に接続している。
【００５９】上記増幅回路２３では、Ｐ型ＭＯＳトラン
ジスタ２７が形成された半導体基板(またはウェル)を電
源電圧Ｖddが供給される端子に接続し、Ｎ型ＭＯＳトラ
ンジスタ２８が形成された半導体基板(またはウェル)を
Ｎ型ＭＯＳトランジスタ２８のゲート端子に接続してい
るので、上記Ｐ型ＭＯＳトランジスタ２７の電流駆動力
よりもＮ型ＭＯＳトランジスタ２８の電流駆動力を高め
ることができる。そうすることによって、上記増幅回路
２３の出力電圧を反転させる入力電圧を低くすることが
でき、ダイオード２１と抵抗２２との接続点Ａの電圧が
小さくても、増幅回路２３により増幅することができ
る。
【００６０】なお、図１の半導体集積回路装置を携帯電
話や携帯情報端末などの携帯端末の構成要素として用い
ると、消費電力を抑えることができ、電池の寿命を長く
することができる。
【００６１】
【発明の効果】以上より明らかなように、この発明の半
導体集積回路装置によれば、電源電圧を発生する電源電
圧発生回路と、上記電源電圧発生回路から上記電源電圧
が供給され、所定の処理を行う内部回路とを備えた半導
体集積回路装置において、上記電源電圧発生回路で発生
した電源電圧に基づいて、上記内部回路が正常動作する
範囲で上記電源電圧が低くなるように、上記電源電圧発
生回路の電源電圧を制御する第１の制御信号を出力する
第１電源電圧制御回路と、上記電源電圧発生回路で発生
した電源電圧が所定電圧以上にならないように、上記電
源電圧発生回路の電源電圧を制御する第２の制御信号を
出力する第２電源電圧制御回路とを備えているので、第
１電源電圧制御回路による電源電圧の制御に加え、第２
電源電圧制御回路によっても制御を行うことができ、第
１電源電圧制御回路による電源電圧の制御により電源電
圧が上昇し過ぎるのを抑え、回路動作が不安定になった
り消費電流が著しく増加したりするのを防ぐことができ
る。
【００６２】また、上記半導体集積回路装置は、上記第
１電源電圧制御回路の遅延評価回路によって上記内部回
路の遅延量を評価し、その評価結果に基づいて、第１電
源電圧制御回路の第１制御信号出力回路が、内部回路の
遅延量が上限値よりも大きくなると電源電圧発生回路で
発生する電源電圧を上げるように、かつ、内部回路の遅
延量が下限値よりも小さくなると電源電圧発生回路で発
生する電源電圧を下げるように、上記電源電圧発生回路
の電源電圧を制御する第１の制御信号を出力するので、
製造プロセスのばらつきや電源変動,温度変化等の変動
等によって処理時間が変化しても、処理時間がクロック
の一周期の時間以内にちょうど収まる範囲でできるだけ
電源電圧が小さくなるように調整することができる。
【００６３】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路の判別回路が電源電圧発生回路で発
生する電源電圧が所定電圧以上であると判別したとき
に、第２制御信号出力回路の第２の制御信号によって、
上記電源電圧発生回路で発生する電源電圧が所定電圧以
上にならないように、上記電源電圧発生回路の電源電圧
を制御するので、電源電圧が所定電圧以上に上昇するこ
とを抑えることができ、回路動作が不安定になったり消
費電流が著しく増加したりするのを防ぐことができる。
【００６４】また、上記半導体集積回路装置は、上記第
１の制御信号より第２の制御信号を優先して電源電圧発
生回路で発生する電源電圧を制御するので、製造プロセ
スのばらつきや電源変動,温度変化等の変動等によって
処理時間が変化しても、内部回路が正常動作する範囲で
できるだけ電源電圧が小さくなるように調整することよ
りも、電源電圧が所定電圧以上に上昇することを抑える
ことを優先し、処理時間を抑えるために必要以上に電源
電圧が上昇して、回路動作が不安定になったり消費電流
が著しく増加したりするのを防ぐことができる。
【００６５】また、上記半導体集積回路装置は、上記内
部回路が、ＭＯＳトランジスタで構成され、上記ＭＯＳ
トランジスタが形成された半導体基板(またはウェル)を
ゲート端子に電気的に接続しているので、電源電圧の低
下に伴い閾値電圧を小さくしても、内部回路を構成する
ＭＯＳトランジスタのオフ電流の増加を抑えることがで
きる。
【００６６】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路において検出される所定電圧がビル
トインポテンシャルに相当する電圧であるので、半導体
基板(またはウェル)をゲート端子に接続したＭＯＳトラ
ンジスタ回路において、ビルトインポテンシャル以上に
電源電圧が上昇して、回路動作が不安定になったり消費
電流が著しく増加したりするのを防ぐことができる。
【００６７】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路が、電源電圧が供給される端子と接
地電圧が供給される端子との間に直列接続されたダイオ
ードおよび抵抗と、抵抗の両端電圧を増幅する増幅回路
とで構成されるので、第２電源電圧制御回路を小規模な
回路で構成することができる。
【００６８】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路のダイオードが、ＭＯＳトランジス
タで構成され、上記ＭＯＳトランジスタが形成された半
導体基板(またはウェル)をゲート端子に電気的に接続
し、上記ＭＯＳトランジスタのソース端子をドレイン端
子に電気的に接続しているので、上記第２電源電圧制御
回路のダイオードを構成するＭＯＳトランジスタのゲー
ト端子とソース端子との間にビルトインポテンシャル以
上の電圧が印加されると、ＭＯＳトランジスタが形成さ
れた半導体基板(またはウェル)とソース端子との間(す
なわちゲート端子とソース端子との間)に流れる電流が
増加し、電源電圧がビルトインポテンシャル以上である
ことを簡単に検出することができる。
【００６９】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路のダイオードが、Ｐ型ＭＯＳトラン
ジスタおよびＮ型ＭＯＳトランジスタで構成され、上記
Ｐ型ＭＯＳトランジスタのソース端子およびドレイン端
子と、Ｎ型ＭＯＳトランジスタが形成された半導体基板
(またはウェル)と、Ｎ型ＭＯＳトランジスタのゲート端
子とを電気的に接続すると共に、Ｎ型ＭＯＳトランジス
タのソース端子およびドレイン端子と、Ｐ型ＭＯＳトラ
ンジスタが形成された半導体基板(またはウェル)と、Ｐ
型ＭＯＳトランジスタのゲート端子とを電気的に接続し
ているので、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタの両方の電流増加を検出することができ、Ｐ型
ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのいずれ
か一方の電流増加が大きい場合でも回路動作を安定させ
ることができる。
【００７０】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路の抵抗を構成するＭＯＳトランジス
タのソース端子とドレイン端子との間に電圧が印加され
ているので、温度変化に伴いＭＯＳトランジスタの閾値
電圧が変化しても、第２電源電圧制御回路の検出電圧の
変化を抑えることができる。
【００７１】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路の抵抗がサリサイド化されていない
多結晶シリコンで構成されるので、大きな値の抵抗を容
易に形成することができ、上記第２電源電圧制御回路を
構成するダイオードの大きさを小さくすることができ
る。
【００７２】また、上記半導体集積回路装置は、上記第
２電源電圧制御回路の増幅回路が、電源電圧が供給され
る端子と接地電圧が供給される端子との間にコンプリメ
ンタリ接続されたＰ型ＭＯＳトランジスタおよびＮ型Ｍ
ＯＳトランジスタを有し、Ｐ型ＭＯＳトランジスタが形
成された半導体基板(またはウェル)を電源電圧が供給さ
れる端子に接続し、Ｎ型ＭＯＳトランジスタが形成され
た半導体基板(またはウェル)をＮ型ＭＯＳトランジスタ
のゲート端子に接続しているので、増幅回路の出力電圧
を反転させる入力電圧を低くすることができ、上記第２
電源電圧制御回路の抵抗の両端電圧が小さくても増幅す
ることができる。
【００７３】また、この発明の携帯端末は、上記半導体
集積回路装置を構成要素としているので、消費電力を抑
えることができ、電池の寿命を長くすることができる。
【図面の簡単な説明】
【図１】 図１はこの発明の実施の一形態の半導体集積
回路装置の構成図である。
【図２】 図２は上記半導体集積回路装置の所定電圧検
出回路の回路図である。
【図３】 図３は従来の半導体集積回路装置の構成図で
ある。
【図４】 図４は従来のオフ電流の低減化を図るＮ型Ｍ
ＯＳトランジスタ回路の回路図である。
【図５】 図５は上記Ｎ型ＭＯＳトランジスタ回路のゲ
ート電圧とドレイン電流との関係を示す図である。
【図６】 図６は上記ＭＯＳトランジスタ回路を用いて
構成したＣＭＯＳインバータ回路の回路図である。
【符号の説明】
１１,３１…電源電圧発生回路、 １２,３２…電源電圧評価回路、 １２a…遅延評価回路、 １２b…第１制御信号出力回路、 １３…所定電圧検出回路、 １４,３３…内部回路、 ２１…ダイオード、 ２２…抵抗、 ２３…増幅回路、 ２４,２７,２９,６１…Ｐ型ＭＯＳトランジスタ、 ２５,２６,２８,３０,４１,６２…Ｎ型ＭＯＳトランジ
スタ、 ６３…入力端子。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧を発生する電源電圧発生回路
    と、上記電源電圧発生回路から上記電源電圧が供給さ
    れ、所定の処理を行う内部回路とを備えた半導体集積回
    路装置において、 上記電源電圧発生回路で発生する電源電圧が上記内部回
    路が正常動作する範囲で上記電源電圧が低くなるよう
    に、上記電源電圧発生回路の電源電圧を制御する第１の
    制御信号を出力する第１電源電圧制御回路と、 上記電源電圧発生回路で発生する電源電圧が所定電圧以
    上にならないように、上記電源電圧発生回路の電源電圧
    を制御する第２の制御信号を出力する第２電源電圧制御
    回路とを備えたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１に記載の半導体集積回路装置に
    おいて、 上記第１電源電圧制御回路は、 上記内部回路の遅延量を評価するための遅延評価回路
    と、 上記遅延評価回路の評価結果に基づいて、上記内部回路
    の遅延量が上限値よりも大きくなると上記電源電圧発生
    回路で発生する電源電圧を上げるように、かつ、上記内
    部回路の遅延量が下限値よりも小さくなると上記電源電
    圧発生回路で発生する電源電圧を下げるように、上記電
    源電圧発生回路の電源電圧を制御する上記第１の制御信
    号を出力する第１制御信号出力回路とを有することを特
    徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１に記載の半導体集積回路装置に
    おいて、 上記第２電源電圧制御回路は、 上記電源電圧発生回路で発生する電源電圧が所定電圧以
    上か否かを判別する判別回路と、 上記判別回路が上記電源電圧発生回路で発生する電源電
    圧が上記所定電圧以上であると判別したとき、上記電源
    電圧発生回路で発生する電源電圧が上記所定電圧以上に
    ならないように、上記電源電圧発生回路の電源電圧を制
    御する上記第２の制御信号を出力する第２制御信号出力
    回路とを有することを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１に記載の半導体集積回路装置に
    おいて、 上記電源電圧発生回路は、上記第１の制御信号よりも上
    記第２の制御信号を優先し、優先された上記第２の制御
    信号により上記電源電圧発生回路の上記電源電圧が制御
    されることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１乃至４のいずれか1つに記載の
    半導体集積回路装置において、 上記内部回路はＭＯＳトランジスタで構成され、 上記内部回路の上記ＭＯＳトランジスタが形成された半
    導体基板またはウェルが上記ＭＯＳトランジスタのゲー
    ト端子に電気的に接続されていることを特徴とする半導
    体集積回路装置。
  6. 【請求項６】 請求項５に記載の半導体集積回路装置に
    おいて、 上記第２電源電圧制御回路において検出される所定電圧
    は、ビルトインポテンシャルに相当する電圧であること
    を特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１に記載の半導体集積回路装置に
    おいて、 上記第２電源電圧制御回路は、 上記電源電圧が供給される端子と接地電圧が供給される
    端子との間に直列接続されたダイオードおよび抵抗と、
    上記抵抗の両端電圧を増幅する増幅回路とを有すること
    を特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項７に記載の半導体集積回路装置に
    おいて、 上記第２電源電圧制御回路の上記ダイオードは、ＭＯＳ
    トランジスタで構成され、 上記ＭＯＳトランジスタが形成された半導体基板または
    ウェルが上記ＭＯＳトランジスタのゲート端子に電気的
    に接続され、上記ＭＯＳトランジスタのソース端子がド
    レイン端子に電気的に接続されていることを特徴とする
    半導体集積回路装置。
  9. 【請求項９】 請求項７に記載の半導体集積回路装置に
    おいて、 上記第２電源電圧制御回路の上記ダイオードは、Ｐ型Ｍ
    ＯＳトランジスタおよびＮ型ＭＯＳトランジスタで構成
    され、 上記Ｐ型ＭＯＳトランジスタのソース端子およびドレイ
    ン端子と、上記Ｎ型ＭＯＳトランジスタが形成された半
    導体基板またはウェルと、上記Ｎ型ＭＯＳトランジスタ
    のゲート端子が電気的に接続され、 上記Ｎ型ＭＯＳトランジスタのソース端子およびドレイ
    ン端子と、上記Ｐ型ＭＯＳトランジスタが形成された半
    導体基板またはウェルと、上記Ｐ型ＭＯＳトランジスタ
    のゲート端子が電気的に接続されていることを特徴とす
    る半導体集積回路装置。
  10. 【請求項１０】 請求項７乃至９のいずれか1つに記載
    の半導体集積回路装置において、 上記第２電源電圧制御回路の上記抵抗は、ソース端子と
    ドレイン端子との間に電圧が印加されるＭＯＳトランジ
    スタで構成されていることを特徴とする半導体集積回路
    装置。
  11. 【請求項１１】 請求項７乃至９のいずれか1つに記載
    の半導体集積回路装置において、 上記第２電源電圧制御回路の上記抵抗は、サリサイド化
    されていない多結晶シリコンで構成されていることを特
    徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項７に記載の半導体集積回路装置
    において、 上記第２電源電圧制御回路の上記増幅回路は、電源電圧
    が供給される端子と接地電圧が供給される端子との間に
    コンプリメンタリ接続されたＰ型ＭＯＳトランジスタお
    よびＮ型ＭＯＳトランジスタを有し、 上記Ｐ型ＭＯＳトランジスタが形成された半導体基板ま
    たはウェルが上記電源電圧が供給される端子に接続さ
    れ、 上記Ｎ型ＭＯＳトランジスタが形成された半導体基板ま
    たはウェルが上記Ｎ型ＭＯＳトランジスタのゲート端子
    に接続されていることを特徴とする半導体集積回路装
    置。
  13. 【請求項１３】 請求項１乃至１２のいずれか1つに記
    載の半導体集積回路装置を構成要素とすることを特徴と
    する携帯端末。
JP2001238016A 2001-08-06 2001-08-06 半導体集積回路装置およびそれを用いた携帯端末 Pending JP2003051548A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001238016A JP2003051548A (ja) 2001-08-06 2001-08-06 半導体集積回路装置およびそれを用いた携帯端末
US10/485,988 US6985026B2 (en) 2001-08-06 2002-08-02 Semiconductor integrated circuit device and cellular terminal using the same
PCT/JP2002/007888 WO2003014856A1 (fr) 2001-08-06 2002-08-02 Circuit integre a semi-conducteur et terminal cellulaire utilisant ce circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001238016A JP2003051548A (ja) 2001-08-06 2001-08-06 半導体集積回路装置およびそれを用いた携帯端末

Publications (1)

Publication Number Publication Date
JP2003051548A true JP2003051548A (ja) 2003-02-21

Family

ID=19069007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001238016A Pending JP2003051548A (ja) 2001-08-06 2001-08-06 半導体集積回路装置およびそれを用いた携帯端末

Country Status (3)

Country Link
US (1) US6985026B2 (ja)
JP (1) JP2003051548A (ja)
WO (1) WO2003014856A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375402B2 (en) * 2004-07-07 2008-05-20 Semi Solutions, Llc Method and apparatus for increasing stability of MOS memory cells
US7683433B2 (en) * 2004-07-07 2010-03-23 Semi Solution, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors
US8247840B2 (en) * 2004-07-07 2012-08-21 Semi Solutions, Llc Apparatus and method for improved leakage current of silicon on insulator transistors using a forward biased diode
JP2007208004A (ja) * 2006-02-01 2007-08-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
US7863689B2 (en) * 2006-09-19 2011-01-04 Semi Solutions, Llc. Apparatus for using a well current source to effect a dynamic threshold voltage of a MOS transistor
JP7106495B2 (ja) * 2019-07-22 2022-07-26 株式会社東芝 入力回路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60176121A (ja) * 1984-02-22 1985-09-10 Toshiba Corp 電圧降下回路
US4595889A (en) * 1984-11-27 1986-06-17 The United States Of America As Represented By The Secretary Of The Air Force Frequency selective signal-to-noise enhancer/limiter apparatus
US4845439A (en) * 1988-03-18 1989-07-04 Westinghouse Electric Corp. Frequency selective limiting device
US4980657A (en) * 1989-09-29 1990-12-25 Westinghouse Electric Corp. Coplanar waveguide frequency selective limiter
JPH06265584A (ja) * 1993-03-11 1994-09-22 Nippondenso Co Ltd 半導体装置
KR0131746B1 (ko) * 1993-12-01 1998-04-14 김주용 내부 강압전원 회로
JPH08136621A (ja) * 1994-11-11 1996-05-31 Oki Electric Ind Co Ltd 電源電圧供給装置
JPH0974347A (ja) * 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
JPH0925125A (ja) 1995-07-14 1997-01-28 Natl Res Inst For Metals 酸化物超電導体の製造方法
JP2806324B2 (ja) * 1995-08-25 1998-09-30 日本電気株式会社 内部降圧回路
JP3517493B2 (ja) * 1995-09-21 2004-04-12 松下電器産業株式会社 内部降圧回路
JP3592423B2 (ja) * 1996-01-26 2004-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
JPH09252125A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 半導体装置
US5955987A (en) * 1997-01-28 1999-09-21 Northrop Grumman Corporation Hybrid radio frequency system with distributed anti-jam capabilities for navigation use
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JPH10294383A (ja) * 1997-04-22 1998-11-04 Sony Corp 入力保護ダイオード
US5892381A (en) * 1997-06-03 1999-04-06 Motorola, Inc. Fast start-up circuit
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
JP3306048B2 (ja) * 2000-07-06 2002-07-24 株式会社東芝 ダイナミック型半導体記憶装置およびその制御方法
US6661279B2 (en) * 2001-04-11 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage

Also Published As

Publication number Publication date
US20040245572A1 (en) 2004-12-09
US6985026B2 (en) 2006-01-10
WO2003014856A1 (fr) 2003-02-20

Similar Documents

Publication Publication Date Title
US6768370B2 (en) Internal voltage step-down circuit
US8847569B2 (en) Semiconductor integrated circuit for regulator
JP2004038831A (ja) 電流制限機能付き安定化電源装置
KR20060121831A (ko) 회로 전압 조정
US8319548B2 (en) Integrated circuit having low power mode voltage regulator
US20020190752A1 (en) High speed semiconductor circuit having low power consumption
US20190109589A1 (en) Nano Power Under-Voltage Lockout Circuits (UVLO) Using Flipped-Gate MOS
JPH11102229A (ja) 低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法
US20020043994A1 (en) Resetting circuit and semiconductor device having the same
JPH10229332A (ja) トランジスタのスレッシュホールド電圧を積極的にバイアスする集積回路及び関連方法
JP2022135949A (ja) 負荷変化に対する即応を提供する電圧レギュレータ
JP2003051548A (ja) 半導体集積回路装置およびそれを用いた携帯端末
US20010048325A1 (en) Integrated CMOS semiconductor circuit
US20100283445A1 (en) Integrated circuit having low power mode voltage regulator
JP2003115753A (ja) 電圧検出回路
JP2706721B2 (ja) ボルテージ・レギュレーター
US20230087732A1 (en) Voltage generating circuit and semiconductor device
JP2005293067A (ja) ボルテージレギュレータ
US11482520B2 (en) Semiconductor device and electrostatic discharge protection method
KR100196952B1 (ko) 반도체 기억 회로
US20120268208A1 (en) Semiconductor integrated circuit device
JP3130878B2 (ja) 温度検知装置および温度検知方法
JP2001034349A (ja) 内部降圧電源回路
US8134404B2 (en) Semiconductor device that degrades leak current of a transistor
JP3641345B2 (ja) 基板バイアス効果を利用した遅延回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080304