JP3517493B2 - 内部降圧回路 - Google Patents
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Description
ダムアクセスメモリ(DRAM)等の半導体集積回路に
搭載される内部降圧回路に関するものである。
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路は、外部電源電圧Vccに基づいてその電圧Vccよ
りも低い電圧を発生して出力する回路である。内部降圧
回路から出力される電圧を内部降圧電圧という。この内
部降圧電圧を半導体集積回路の内部素子に供給すること
によって、半導体集積回路の低消費電力化及びその内部
素子の信頼性確保を実現する。
集積回路において省電力を要求される動作モードにも対
応可能な内部降圧回路が、特開平6−208791に開
示されている。
ク図である。ここでは、内部降圧回路50はDRAMに
搭載されているものとする。図8において、基準電圧発
生回路51は第1の基準電圧Vref1及び第2の基準電圧
Vref2を発生する。第1の差動増幅回路52及び第1の
出力ドライバー53は第1の基準電圧Vref1を基にして
第1の内部降圧電圧Vint1を出力する。同様に、第2の
差動増幅回路54及び第2の出力ドライバー55は第2
の基準電圧Vref2を基にして第2の内部降圧電圧Vint2
を出力する。第2の基準電圧Vref2は第1の基準電圧V
ref1よりも低いので、第2の内部降圧電圧Vint2は第1
の内部降圧電圧Vint1よりも低くなる。
択回路57から出力される動作モード信号に従って、第
1の内部降圧電圧Vint1又は第2の内部降圧電圧Vint2
のいずれかを内部降圧電圧Vint として出力する。動作
モード選択回路57は、DRAMが通常動作を行う場合
(以下、通常動作モードという)は第1の動作モード信
号mode1を“H”レベルにする一方、例えばセルフリフ
レッシュを行うときのようにDRAMが高い動作速度を
必要としない場合(以下、低消費電力モードという)は
第2の動作モード信号mode2を“H”レベルにする。
号mode1が“H”レベルになるので、動作モード切換回
路56において第1の内部降圧電圧Vint1が選択され内
部降圧電圧Vint として出力される。低消費電力モード
では、第2の動作モード信号mode2が“H”レベルとな
るので、動作モード切換回路56において第2の内部降
圧電圧Vint2が選択され内部降圧電圧Vint として出力
される。
は、互いに異なる2つの電圧Vint1又はVint2のいずれ
かを内部降圧電圧Vint として選択出力できるようにし
たものである。
内部降圧回路には以下のような問題がある。
圧と内部降圧電圧との差動を増幅する差動増幅回路及び
前記差動増幅回路の出力電位を上昇させる出力ドライバ
ーによって内部降圧電圧を生成する。すなわち、従来の
内部降圧回路は内部降圧電圧を降下させる機能を有して
いない。このため、DRAMの内部素子が動作待機状態
にあり内部降圧回路から電流が供給されないとき、例え
ば外部電源と内部降圧回路との間に微小なリーク電流が
流れているとすると、内部降圧電圧が与えられた基準電
圧を越えて過度に上昇してしまうという問題があった。
る2つの電圧のいずれかを選択出力できるように互いに
独立した2つの差動増幅回路及び出力ドライバーを備え
ているので、消費電力及び回路面積の増加を招いてしま
うという問題があった。
内部降圧電圧が基準電圧を越えて過度に上昇することの
ない内部降圧回路を提供することを目的とする。
め、本発明は、内部降圧電圧が与えられた上限基準電圧
を越えると内部降圧電圧を降下させる出力制御回路を備
えるものである。
は、半導体集積回路に搭載されており外部電源電圧より
も低い内部降圧電圧を発生して前記半導体集積回路が備
える内部素子に供給する内部降圧回路を対象とし、第1
の基準電圧及びこの第1の基準電圧よりも所定の電圧だ
け高い第2の基準電圧をそれぞれ発生して出力する基準
電圧発生回路と、前記基準電圧発生回路から出力された
第1の基準電圧を基にして前記内部降圧電圧を上昇させ
て出力し、かつ、前記内部降圧電圧を降下させる機能を
有しない出力回路と、前記出力回路から出力された内部
降圧電圧が前記基準電圧発生回路から出力された第2の
基準電圧を越えたとき、前記内部降圧電圧を降下させる
出力制御回路とを備え、前記出力回路と前記出力制御回
路とによって前記内部降圧電圧を生成する構成とするも
のである。
内部降圧回路の間の微小リーク電流等に起因して内部降
圧電圧が上昇した場合でも、内部降圧電圧が基準電圧発
生回路から出力された第2の基準電圧を越えたときに
は、出力制御回路によって内部降圧電圧は降下させられ
る。このため、内部降圧電圧は過度に上昇することがな
い。
に、前記出力制御回路は、前記第2の基準電圧及び内部
降圧電圧を入力とし前記第2の基準電圧と前記内部降圧
電圧との差に応じて変化する電圧を出力する差動増幅回
路と、前記差動増幅回路から出力された電圧に従って前
記内部降圧電圧を降下させる出力降圧回路とを有する構
成を付加するものである。
に、前記差動増幅回路は、電流源と、前記電流源にソー
スが接続され前記第2の基準電圧がゲートに印加された
第1の一の導電型MOSトランジスタと、前記電流源に
ソースが接続され前記内部降圧電圧がゲートに印加され
た第2の一の導電型MOSトランジスタと、前記第1の
一の導電型MOSトランジスタに対して互いのドレイン
同士が接続されると共にソースが電源に接続された第1
の他の導電型MOSトランジスタと、前記第2の一の導
電型MOSトランジスタに対して互いのドレイン同士が
接続されると共にソースが電源に接続された第2の他の
導電型MOSトランジスタとを有し、前記第1の他の導
電型MOSトランジスタ及び第2の他の導電型MOSト
ランジスタは互いのゲート同士が接続され、さらに前記
第2の他の導電型MOSトランジスタのゲートとドレイ
ンとが接続されており、前記出力降圧回路は、ソースが
電源に接続され前記第1の一の導電型MOSトランジス
タのドレイン電圧がゲートに印加され、ドレイン電圧が
前記内部降圧電圧となるN型MOSトランジスタを有す
る構成を付加するものである。
第2の一の導電型MOSトランジスタとにより差動増幅
器が構成されており、第1及び第2の他の導電型MOS
トランジスタによりカレントミラー回路が構成されてい
る。第2の一の導電型MOSトランジスタのゲートに印
加される内部降圧電圧が第1の一の導電型MOSトラン
ジスタのゲートに印加される第2の基準電圧よりも高く
なると、出力降圧回路を構成するN型MOSトランジス
タのゲートに印加される前記第1の一の導電型MOSト
ランジスタのドレイン電圧が上昇し、前記N型MOSト
ランジスタが導通状態となる。このため、前記N型MO
Sトランジスタのドレイン電圧すなわち内部降圧電圧が
降下する。
に、前記第2の基準電圧と前記第1の基準電圧との差は
0.3V以下である構成を付加するものである。
に、前記出力制御回路は、CMOSトランジスタの組み
合わせによって構成されている構成を付加するものであ
る。
回路について、図面を参照しながら説明する。
圧回路及び外部電源の間の微小なリーク電流等に起因す
る内部降圧電圧の過度の上昇を防ぐものである。
0のブロック図である。図1に示す内部降圧回路10
は、DRAMに搭載されておりDRAMの内部素子への
供給電源として内部降圧電圧Vint を出力する回路であ
って、基準電圧発生回路11、第1の差動増幅回路1
2、出力ドライバー13、第2の差動増幅回路14及び
出力降圧回路15を備えている。第1の差動増幅回路1
2及び出力ドライバー13によって出力回路が構成さ
れ、第2の差動増幅回路14及び出力降圧回路15によ
って出力制御回路が構成される。また16は、内部降圧
回路の出力端子と外部電源との間の寄生抵抗であって、
内部降圧回路及び外部電源の間に微小なリーク電流が流
れることを示している。
路であって、外部電源電圧Vccに対して依存性の小さい
第1の基準電圧としての基準電圧Vref 及び基準電圧V
ref に対して所定の電位だけ高い第2の基準電圧として
の上限基準電圧Vreflimを発生して出力する。第1の差
動増幅回路12及び出力ドライバー13は図8に示す従
来例における第1の差動増幅回路52及び第1の出力ド
ライバー53と同様の構成を有し、第1の差動増幅回路
12は基準電圧Vref と内部降圧電圧Vint との差動を
増幅し、P型MOSトランジスタによって構成される出
力ドライバー13は第1の差動増幅回路12の出力電圧
に従って内部降圧電圧Vint を駆動する。
Vreflimと内部降圧電圧Vint との差動を増幅し、出力
降圧回路15は、第2の差動増幅回路14の出力電圧に
従って内部降圧電圧Vint を制御する。
する。基準電圧発生回路11から出力された基準電圧V
ref を基準として第1の差動増幅回路12及び出力ドラ
イバー13によって内部降圧電圧Vint が発生される。
外部電源と内部降圧回路10との間の微小なリーク電流
又は外部接地電源電圧の変動等に起因して内部降圧電圧
Vint が上昇して上限基準電圧Vreflimを越えると、第
2の差動増幅回路14が作動し出力降圧回路15は内部
降圧電圧Vint を上限基準電圧Vreflim以下の電圧に降
下させる。
及び出力降圧回路15の回路図である。図2に示す回路
はCMOS構成の回路であって、第2の差動増幅回路1
4は電流源としてのP型MOSトランジスタ(以下、P
MOSという)Qp11、第1の一の導電型MOSトラン
ジスタとしてのPMOSQp12及び第2の一の導電型M
OSトランジスタとしてのPMOSQp13、並びに第1
の他の導電型MOSトランジスタとしてのN型MOSト
ランジスタ(以下、NMOSという)Qn11及び第2の
他の導電型MOSトランジスタとしてのNMOSQn12
によって構成され、出力降圧回路15はNMOSQn13
によって構成されている。
電源Vssに接続されていると共にQn11及びQn12のゲ
ート並びにQn12のドレインが接続されており、カレン
トミラー回路が構成されている。また、PMOSQp11
のソースを外部電源Vccに接続すると共にゲートを接地
電源Vssに接続することによってQp11を定電流源とす
ると共に、Qp11のドレインとPMOSQp12及びQp
13のソースとを接続することによって、差動増幅器が構
成されている。Qp12のドレインはQn11のドレインに
接続されており、Qp13のドレインはQn12のドレイン
に接続されている。第2の差動増幅回路14の第1の入
力である上限基準電圧VreflimはQp12のゲートに印加
され、第2の入力である内部降圧電圧Vint はQp13の
ゲートに印加される。
OSQn13は、ゲートにはPMOSQp12のドレイン電
圧(すなわちNMOSQn11のドレイン電圧)が印加さ
れると共にソースは接地されている。また、Qn13のド
レイン電圧が内部降圧電圧Vint として出力されると共
にPMOSQp13のゲートに印加される。
部降圧電圧Vint が上昇して上限基準電圧Vreflimより
高くなったとすると、PMOSQp12のゲート・ソース
間電圧はPMOSQp13のゲート・ソース間電圧よりも
大きくなるのでQp12を流れるドレイン電流I12はQp
13を流れるドレイン電流I13よりも大きくなる。このと
き、NMOSQn11のドレイン電圧はNMOSQn12の
ドレイン電圧よりも大きくなるのでNMOSQn13は導
通状態となり、Qn13のドレイン電圧すなわち内部降圧
電圧Vint は降下することになる。
準電圧Vreflimまで達すると、Qp13のゲート・ソース
間電圧は大きくなりQp13のドレイン電流I13が大きく
なると共にQp12のドレイン電流I12が小さくなる。こ
のとき、Qn11のドレイン電圧は低下するのでQn13は
非導通状態となり内部降圧電圧Vint は降下しなくな
る。
生する内部降圧電圧Vint の変化を示すグラフである。
図3に示すように、通常動作モードにおいて、内部降圧
電圧Vint はDRAMの内部素子の電流消費により低下
すると第1の差動増幅回路12及び出力ドライバー13
によって基準電圧Vref を基に駆動される。ところが低
消費電力モードにおいて内部素子の電流消費がなくなっ
た場合、微小なリーク電流等により内部降圧電圧Vint
が徐々に上昇していく。従来の内部降圧回路は、図3に
おいて一点鎖線で示すように、このような内部降圧電圧
Vint の過度なる上昇を防ぐことができなかった。本実
施形態に係る内部降圧回路では、図2に示す第2の差動
増幅回路14及び出力降圧回路15によって上限基準電
圧Vreflimを基にして内部降圧電圧Vint を制御するこ
とができる。
f 及び上限基準電圧Vreflimの値について説明する。外
部電源電圧が5Vである半導体集積回路に規格電源電圧
が3.3Vの内部素子が含まれており、内部素子に電源
電圧を供給する内部降圧回路が搭載されているとする。
内部素子の正常動作が保証される電圧範囲の規格は3.
3±0.3Vであるので、例えば基準電圧Vref を3.
3V、上限基準電圧Vreflimを3.6Vとすれば、半導
体集積回路の内部素子を安定動作させることが可能にな
る。
部降圧回路によると、内部降圧電圧Vint を降下させる
出力制御回路を付加することによって内部降圧電圧Vin
t の過度なる上昇を防ぐことができる。
のブロック図である。
の内部素子への供給電源として内部降圧電圧Vint を出
力するための回路であって、基準電圧発生回路21、差
動増幅回路22、出力ドライバー23及び動作モード選
択回路24を備えている。
における第1の基準電圧Vref1及び低消費電力モードに
おける第2の基準電圧Vref2を発生するものであり、例
えば、特開平6−208791に開示されているような
CMOS構成の回路によって実現される。
ドを示す第1の動作モード信号mode1及び低消費電力モ
ードを示す第2の動作モード信号mode2を発生する。差
動増幅回路22は、第1の基準電圧Vref1又は第2の基
準電圧Vref2のいずれか一方を第1の動作モード信号mo
de1及び第2の動作モード信号mode2に従って選択し、
選択した基準電圧と内部降圧電圧Vint との差動を増幅
する。出力ドライバー23は差動増幅回路22の出力電
圧によって制御され内部降圧電圧Vint を出力する。
する。
回路24から発生された第1の動作モード信号mode1に
より、差動増幅回路22を構成する差動増幅器の第1の
入力として第1の基準電圧Vref1が選択され、内部降圧
電圧Vint は出力ドライバー23により電圧Vref1まで
駆動される。また、低消費電力モードにおいて、動作モ
ード選択回路24から発生された第2の動作モード信号
mode2により、差動増幅回路22を構成する差動増幅器
の第1の入力として第2の基準電圧Vref2が選択され、
内部降圧電圧Vint は出力ドライバー23により電圧V
ref2まで駆動される。
モード毎に選択的に切り替えられるよう差動増幅回路2
2を構成することにより、従来の内部降圧回路において
動作モード毎に設けられていた差動増幅回路及び出力ド
ライバーを各々1つにできるのが本参考例の特徴であ
る。したがって、従来よりも消費電流及びレイアウト面
積が低減される。
び出力ドライバー23の回路図である。図5に示す回路
はCMOS構成の回路であって、差動増幅回路22は第
1の他の導電型MOSトランジスタとしてのPMOSQ
p21及び第2の他の導電型MOSトランジスタとしての
PMOSQp22、並びに第1の一の導電型MOSトラン
ジスタとしてのNMOSQn21、第2の一の導電型MO
SトランジスタとしてのNMOSQn22、第3の一の導
電型MOSトランジスタとしてのNMOSQn23、第4
の一の導電型MOSトランジスタとしてのNMOSQn
24、第5の一の導電型MOSトランジスタとしてのNM
OSQn25、第6の一の導電型MOSトランジスタとし
てのNMOSQn26及び電流源としてのNMOSQn27
によって構成されており、出力ドライバー23はPMO
SQp23によって構成されている。
電源Vccに接続されており、さらにQp21及びQp22の
ゲート並びにQp22のドレインが接続されており、カレ
ントミラー回路が構成されている。
基準電圧Vref1が入力され、NMOSQn22のゲートに
は第1の動作モード信号mode1が入力される。NMOS
Qn23のゲートには第2の基準電圧Vref2が入力され、
NMOSQn24のゲートには第2の動作モード信号mode
2が入力される。Qn21のドレイン及びQn22のソース
は直列に接続されており、Qn23のドレイン及びQn24
のソースは直列に接続されている。Qn21及びQn23の
ソースは共にNMOSQn27のドレインに接続されてお
り、Qn22及びQn24のドレインは共にPMOSQp21
のドレインに接続されている。
Vint が入力され、NMOSQn26のゲートには外部電
源電圧Vccが入力される。Qn25のドレイン及びQn26
のソースは直列に接続されており、Qn26のドレインは
PMOSQp22のドレインに接続され、Qn25のソース
はNMOSQn27のドレインに接続されている。また、
Qn27はソースが接地されると共にゲートに外部電源電
圧Vccが入力されることにより定電流源となっている。
このような構成により、差動増幅器が構成されている。
OSQp23は、ソースが外部電源電圧Vccに接続される
と共にゲートはNMOSQn22及びQn24のドレインに
接続されている。また、Qp23のドレイン電圧が内部降
圧電圧Vint として出力されると共にNMOSQn25の
ゲートに印加される。
る。
ド信号mode1が“H”レベルとなるのでNMOSQn22
は導通状態となる。一方、第2の動作モード信号mode2
が“L”レベルとなるのでNMOSQn24は非導通状態
となる。このため、差動増幅器の第1の入力として第1
の基準電圧Vref1のみが有効となる。
f1よりも小さいとき、差動増幅器によってNMOSQn
21のドレイン電流I21はNMOSQn25のドレイン電流
I25よりも大きくなる。このため、カレントミラー回路
を構成しているPMOSQp21及びQp22のソース・ド
レイン間の電圧は、Qp21の方がより大きくなる。した
がって、PMOSQp23は導通状態となり内部降圧電圧
Vint を上昇させる。内部降圧電圧Vint が上昇すると
Qn25のドレイン電流I25が大きくなると共にQn21の
ドレイン電流I21は小さくなり、差動増幅器によって逆
にQp22のソース・ドレイン間電圧が大きくなると共に
Qp21のソース・ドレイン間電圧が小さくなる。このた
め、Qp23は非導通状態となり内部降圧電圧Vint の上
昇は停止する。すなわち、内部降圧電圧Vint はほぼ第
1の基準電圧Vref1まで駆動されることになる。
ード信号mode2が“H”レベルとなるのでNMOSQn
24は導通状態となる。一方、第1の動作モード信号mode
1が“L”レベルとなるのでNMOSQn22は非導通状
態となる。このため、差動増幅器の第1の入力として第
2の基準電圧Vref2のみが有効となる。以下、内部降圧
電圧Vint を発生する動作は、通常動作モードと同様で
ある。
従来では複数の差動増幅回路により実現されていた機能
を複数の基準電圧が入力可能な単一の差動増幅回路によ
って実現されているので、内部降圧回路の消費電力及び
レイアウト面積を低減することができる。
合わせても良い。すなわち、通常動作モードにおいては
第1の基準電圧Vref1及び第1の上限基準電圧Vreflim
1 を与え、低消費電力モードにおいては第2の基準電圧
Vref2及び第2の上限基準電圧Vreflim2 を与えれば良
い。
動作モード信号の切換タイミングによってはNMOSQ
n22及びQn24が共に導通状態となる可能性がある。Q
n22及びQn24が共に導通状態となると出力端子に過電
流が流れ、内部降圧電圧Vint が基準電圧よりも上昇し
てしまう。例えば、通常動作モードから低消費電力モー
ドに切り換えるとき、内部降圧電圧Vint は第1の基準
電圧Vref1よりも高くなってしまうという現象が生じ
る。すなわち、内部降圧電圧Vint が過度に上昇すると
いう問題が生じる。
を解決するものであり、動作モードを切り換える際にN
MOSQn22及びQn24が共に導通状態となることのな
いよう動作モード信号を制御するものである。
ける動作モード選択回路の回路図である。図6におい
て、31は遅延器、32はOR回路、33はAND回路
及び34はインバータである。
回路32及びAND回路33に直接入力されると共に遅
延器31を介してOR回路32及びAND回路33に入
力される。OR回路32の出力信号はインバータ34に
より反転された後第1の動作モード信号mode1として出
力され、AND回路33の出力信号は第2の動作モード
信号mode2として出力される。
の動作モード信号mode1は“H”レベルであり且つ第2
の動作モード信号mode2は“L”レベルである。一方、
動作信号modeが“H”レベルのときは第1の動作モード
信号mode1は“L”レベルであり且つ第2の動作モード
信号mode2は“H”レベルである。
いて説明する。
動作を示すタイミングチャートである。動作信号modeを
“L”レベルから“H”レベルに切り換えると、第1の
動作モード信号mode1は“H”レベルから“L”レベル
に切り換わる。しかし、第2の動作モード信号mode2は
遅延器31による遅延時間td の後“H”レベルにな
る。第1の動作モード信号mode1及び第2の動作モード
信号mode2が共に“L”レベルの間は差動増幅回路は動
作しないので、DRAM内部素子への電流供給によって
内部降圧電圧Vint は徐々に降下していく。第2の動作
モード信号mode2が“H”レベルになると、内部降圧電
圧Vint は第2の基準電圧Vref2にほぼ等しくなる。
ベルに切り替えると、第2の動作モード信号mode2は
“H”レベルから“L”レベルに切り換わる。しかし、
第1の動作モード信号mode1は遅延器31による遅延時
間td の後“H”レベルになる。第1の動作モード信号
mode1及び第2の動作モード信号mode2が共に“L”レ
ベルの間は差動増幅回路は動作しないので、内部降圧電
圧Vint は上昇しない。第1の動作モード信号mode1が
“H”レベルになると、内部降圧電圧Vint は第1の基
準電圧Vref1まで上昇する。
動作モードを切り換えるとき差動増幅回路を動作させな
いことにより内部降圧電圧の過度の上昇を防ぐことがで
きる。これにより、内部降圧回路の消費電力が低減され
る。
DRAMに搭載する内部降圧回路について説明したが、
本発明に係る内部降圧回路は他の種類の半導体集積回路
においても利用可能である。例えば、EEPROMの読
み出し回路に電源を供給するために本発明に係る内部降
圧回路を適用しても良い。
によると、内部降圧電圧が与えられた第1の基準電圧よ
りも所定の電圧だけ高い第2の基準電圧を越えたとき、
出力制御回路によって内部降圧電圧を降下させることが
できるので、内部降圧電圧が過度に上昇することがなく
なり半導体集積回路の内部素子に安定した電源電圧を供
給することが可能になる。また、半導体集積回路の内部
素子へのストレスを低減することができる。
構成を示すブロック図である。
幅回路及び出力降圧回路の回路図である。
圧の変化を示すグラフである。
成を示すブロック図である。
及び出力ドライバーの回路図である。
ける動作モード選択回路の回路図である。
イミング図である。
ある。
OSトランジスタ) Qp13 P型MOSトランジスタ(第2の一の導電型M
OSトランジスタ) Qn11 N型MOSトランジスタ(第1の他の導電型M
OSトランジスタ) Qn12 N型MOSトランジスタ(第2の他の導電型M
OSトランジスタ) Qn13 N型MOSトランジスタ 20 内部降圧回路 21 基準電圧発生回路 22 差動増幅回路 23 出力ドライバー 24 動作モード選択回路 Qp21 P型MOSトランジスタ(第1の他の導電型M
OSトランジスタ) Qp22 P型MOSトランジスタ(第2の他の導電型M
OSトランジスタ) Qp23 P型MOSトランジスタ Qn21 N型MOSトランジスタ(第1の一の導電型M
OSトランジスタ) Qn22 N型MOSトランジスタ(第2の一の導電型M
OSトランジスタ) Qn23 N型MOSトランジスタ(第3の一の導電型M
OSトランジスタ) Qn24 N型MOSトランジスタ(第4の一の導電型M
OSトランジスタ) Qn25 N型MOSトランジスタ(第5の一の導電型M
OSトランジスタ) Qn26 N型MOSトランジスタ(第6の一の導電型M
OSトランジスタ) Qn27 N型MOSトランジスタ(電流源) 31 遅延器 32 OR回路 33 AND回路 34 インバータ
Claims (5)
- 【請求項1】 半導体集積回路に搭載され、外部電源電
圧よりも低い内部降圧電圧を発生して前記半導体集積回
路が備える内部素子に供給する内部降圧回路であって、 第1の基準電圧及びこの第1の基準電圧よりも所定の電
圧だけ高い第2の基準電圧をそれぞれ発生して出力する
基準電圧発生回路と、 前記基準電圧発生回路から出力された第1の基準電圧を
基にして前記内部降圧電圧を上昇させて出力し、かつ、
前記内部降圧電圧を降下させる機能を有しない出力回路
と、 前記出力回路から出力された内部降圧電圧が前記基準電
圧発生回路から出力された第2の基準電圧を越えたと
き、前記内部降圧電圧を降下させる出力制御回路とを備
え、 前記出力回路と前記出力制御回路とによって前記内部降
圧電圧を生成する ことを特徴とする内部降圧回路。 - 【請求項2】 前記出力制御回路は、 前記第2の基準電圧及び内部降圧電圧を入力とし、前記
第2の基準電圧と前記内部降圧電圧との差に応じて変化
する電圧を出力する差動増幅回路と、 前記差動増幅回路から出力された電圧に従って前記内部
降圧電圧を降下させる出力降圧回路とを有することを特
徴とする請求項1に記載の内部降圧回路。 - 【請求項3】 前記差動増幅回路は、 電流源と、 前記電流源にソースが接続され、前記第2の基準電圧が
ゲートに印加された第1の一の導電型MOSトランジス
タと、 前記電流源にソースが接続され、前記内部降圧電圧がゲ
ートに印加された第2の一の導電型MOSトランジスタ
と、 前記第1の一の導電型MOSトランジスタに対して互い
のドレイン同士が接続されると共に、ソースが電源に接
続された第1の他の導電型MOSトランジスタと、 前記第2の一の導電型MOSトランジスタに対して互い
のドレイン同士が接続されると共に、ソースが電源に接
続された第2の他の導電型MOSトランジスタとを有
し、 前記第1の他の導電型MOSトランジスタ及び第2の他
の導電型MOSトランジスタは互いのゲート同士が接続
され、さらに前記第2の他の導電型MOSトランジスタ
のゲートとドレインとが接続されており、 前記出力降圧回路は、 ソースが電源に接続され、前記第1の一の導電型MOS
トランジスタのドレイン電圧がゲートに印加され、ドレ
イン電圧が前記内部降圧電圧となるN型MOSトランジ
スタを有することを特徴とする請求項2に記載の内部降
圧回路。 - 【請求項4】 前記第2の基準電圧と前記第1の基準電
圧との差は0.3V以下であることを特徴とする請求項
1に記載の内部降圧回路。 - 【請求項5】 前記出力制御回路は、CMOSトランジ
スタの組み合わせによって構成されていることを特徴と
する請求項1に記載の内部降圧回路。
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