JPH0991047A - 内部降圧回路 - Google Patents
内部降圧回路Info
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- JPH0991047A JPH0991047A JP7242743A JP24274395A JPH0991047A JP H0991047 A JPH0991047 A JP H0991047A JP 7242743 A JP7242743 A JP 7242743A JP 24274395 A JP24274395 A JP 24274395A JP H0991047 A JPH0991047 A JP H0991047A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】
【課題】 出力される内部降圧電圧が基準電圧を越えて
過度に上昇することのない内部降圧回路を提供する。 【解決手段】 差動増幅回路１４において、Ｎ型ＭＯＳ
トランジスタＱｎ11及びＱｎ12によってカレントミラー
回路が構成され、また、電流源となるＰ型トランジスタ
Ｑｐ11、Ｑｐ12及びＱｐ13によって差動増幅器が構成さ
れている。Ｑｐ12のゲートには上限基準電圧Ｖreflimが
印加される一方、Ｑｐ13のゲートには内部降圧電圧Ｖ
int が印加される。内部降圧電圧Ｖint が上限基準電圧
Ｖreflimを越えると、Ｑｐ12のドレイン電流Ｉ12が増加
しＱｎ11のドレイン電圧が上昇して出力降圧回路１５を
構成するＮ型ＭＯＳトランジスタＱｎ13が導通状態とな
るので、Ｑｎ13のドレイン電圧である内部降圧電圧Ｖ
int が降下する。
過度に上昇することのない内部降圧回路を提供する。 【解決手段】 差動増幅回路１４において、Ｎ型ＭＯＳ
トランジスタＱｎ11及びＱｎ12によってカレントミラー
回路が構成され、また、電流源となるＰ型トランジスタ
Ｑｐ11、Ｑｐ12及びＱｐ13によって差動増幅器が構成さ
れている。Ｑｐ12のゲートには上限基準電圧Ｖreflimが
印加される一方、Ｑｐ13のゲートには内部降圧電圧Ｖ
int が印加される。内部降圧電圧Ｖint が上限基準電圧
Ｖreflimを越えると、Ｑｐ12のドレイン電流Ｉ12が増加
しＱｎ11のドレイン電圧が上昇して出力降圧回路１５を
構成するＮ型ＭＯＳトランジスタＱｎ13が導通状態とな
るので、Ｑｎ13のドレイン電圧である内部降圧電圧Ｖ
int が降下する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の半導体集積回路に
搭載される内部降圧回路に関するものである。
ダムアクセスメモリ（ＤＲＡＭ）等の半導体集積回路に
搭載される内部降圧回路に関するものである。
【０００２】
【従来の技術】半導体集積回路の低消費電力化及びその
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路は、外部電源電圧Ｖccに基づいてその電圧Ｖccよ
りも低い電圧を発生して出力する回路である。内部降圧
回路から出力される電圧を内部降圧電圧という。この内
部降圧電圧を半導体集積回路の内部素子に供給すること
によって、半導体集積回路の低消費電力化及びその内部
素子の信頼性確保を実現する。
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路は、外部電源電圧Ｖccに基づいてその電圧Ｖccよ
りも低い電圧を発生して出力する回路である。内部降圧
回路から出力される電圧を内部降圧電圧という。この内
部降圧電圧を半導体集積回路の内部素子に供給すること
によって、半導体集積回路の低消費電力化及びその内部
素子の信頼性確保を実現する。
【０００３】従来の内部降圧回路として、例えば半導体
集積回路において省電力を要求される動作モードにも対
応可能な内部降圧回路が、特開平６−２０８７９１に開
示されている。
集積回路において省電力を要求される動作モードにも対
応可能な内部降圧回路が、特開平６−２０８７９１に開
示されている。
【０００４】図８は、従来の内部降圧回路５０のブロッ
ク図である。ここでは、内部降圧回路５０はＤＲＡＭに
搭載されているものとする。図８において、基準電圧発
生回路５１は第１の基準電圧Ｖref1及び第２の基準電圧
Ｖref2を発生する。第１の差動増幅回路５２及び第１の
出力ドライバー５３は第１の基準電圧Ｖref1を基にして
第１の内部降圧電圧Ｖint1を出力する。同様に、第２の
差動増幅回路５４及び第２の出力ドライバー５５は第２
の基準電圧Ｖref2を基にして第２の内部降圧電圧Ｖint2
を出力する。第２の基準電圧Ｖref2は第１の基準電圧Ｖ
ref1よりも低いので、第２の内部降圧電圧Ｖint2は第１
の内部降圧電圧Ｖint1よりも低くなる。
ク図である。ここでは、内部降圧回路５０はＤＲＡＭに
搭載されているものとする。図８において、基準電圧発
生回路５１は第１の基準電圧Ｖref1及び第２の基準電圧
Ｖref2を発生する。第１の差動増幅回路５２及び第１の
出力ドライバー５３は第１の基準電圧Ｖref1を基にして
第１の内部降圧電圧Ｖint1を出力する。同様に、第２の
差動増幅回路５４及び第２の出力ドライバー５５は第２
の基準電圧Ｖref2を基にして第２の内部降圧電圧Ｖint2
を出力する。第２の基準電圧Ｖref2は第１の基準電圧Ｖ
ref1よりも低いので、第２の内部降圧電圧Ｖint2は第１
の内部降圧電圧Ｖint1よりも低くなる。
【０００５】動作モード切換回路５６は、動作モード選
択回路５７から出力される動作モード信号に従って、第
１の内部降圧電圧Ｖint1又は第２の内部降圧電圧Ｖint2
のいずれかを内部降圧電圧Ｖint として出力する。動作
モード選択回路５７は、ＤＲＡＭが通常動作を行う場合
（以下、通常動作モードという）は第１の動作モード信
号mode１を“Ｈ”レベルにする一方、例えばセルフリフ
レッシュを行うときのようにＤＲＡＭが高い動作速度を
必要としない場合（以下、低消費電力モードという）は
第２の動作モード信号mode２を“Ｈ”レベルにする。
択回路５７から出力される動作モード信号に従って、第
１の内部降圧電圧Ｖint1又は第２の内部降圧電圧Ｖint2
のいずれかを内部降圧電圧Ｖint として出力する。動作
モード選択回路５７は、ＤＲＡＭが通常動作を行う場合
（以下、通常動作モードという）は第１の動作モード信
号mode１を“Ｈ”レベルにする一方、例えばセルフリフ
レッシュを行うときのようにＤＲＡＭが高い動作速度を
必要としない場合（以下、低消費電力モードという）は
第２の動作モード信号mode２を“Ｈ”レベルにする。
【０００６】通常動作モードでは、第１の動作モード信
号mode１が“Ｈ”レベルになるので、動作モード切換回
路５６において第１の内部降圧電圧Ｖint1が選択され内
部降圧電圧Ｖint として出力される。低消費電力モード
では、第２の動作モード信号mode２が“Ｈ”レベルとな
るので、動作モード切換回路５６において第２の内部降
圧電圧Ｖint2が選択され内部降圧電圧Ｖint として出力
される。
号mode１が“Ｈ”レベルになるので、動作モード切換回
路５６において第１の内部降圧電圧Ｖint1が選択され内
部降圧電圧Ｖint として出力される。低消費電力モード
では、第２の動作モード信号mode２が“Ｈ”レベルとな
るので、動作モード切換回路５６において第２の内部降
圧電圧Ｖint2が選択され内部降圧電圧Ｖint として出力
される。
【０００７】このように、図８に示す内部降圧回路５０
は、互いに異なる２つの電圧Ｖint1又はＶint2のいずれ
かを内部降圧電圧Ｖint として選択出力できるようにし
たものである。
は、互いに異なる２つの電圧Ｖint1又はＶint2のいずれ
かを内部降圧電圧Ｖint として選択出力できるようにし
たものである。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
内部降圧回路には以下のような問題がある。
内部降圧回路には以下のような問題がある。
【０００９】従来の内部降圧回路は、与えられた基準電
圧と内部降圧電圧との差動を増幅する差動増幅回路及び
前記差動増幅回路の出力電位を上昇させる出力ドライバ
ーによって内部降圧電圧を生成する。すなわち、従来の
内部降圧回路は内部降圧電圧を降下させる機能を有して
いない。このため、ＤＲＡＭの内部素子が動作待機状態
にあり内部降圧回路から電流が供給されないとき、例え
ば外部電源と内部降圧回路との間に微小なリーク電流が
流れているとすると、内部降圧電圧が与えられた基準電
圧を越えて過度に上昇してしまうという問題があった。
圧と内部降圧電圧との差動を増幅する差動増幅回路及び
前記差動増幅回路の出力電位を上昇させる出力ドライバ
ーによって内部降圧電圧を生成する。すなわち、従来の
内部降圧回路は内部降圧電圧を降下させる機能を有して
いない。このため、ＤＲＡＭの内部素子が動作待機状態
にあり内部降圧回路から電流が供給されないとき、例え
ば外部電源と内部降圧回路との間に微小なリーク電流が
流れているとすると、内部降圧電圧が与えられた基準電
圧を越えて過度に上昇してしまうという問題があった。
【００１０】また、従来の内部降圧回路は、互いに異な
る２つの電圧のいずれかを選択出力できるように互いに
独立した２つの差動増幅回路及び出力ドライバーを備え
ているので、消費電力及び回路面積の増加を招いてしま
うという問題があった。
る２つの電圧のいずれかを選択出力できるように互いに
独立した２つの差動増幅回路及び出力ドライバーを備え
ているので、消費電力及び回路面積の増加を招いてしま
うという問題があった。
【００１１】前記の問題に鑑み、本発明は、出力される
内部降圧電圧が基準電圧を越えて過度に上昇することの
ない内部降圧回路を提供することを目的とする。
内部降圧電圧が基準電圧を越えて過度に上昇することの
ない内部降圧回路を提供することを目的とする。
【００１２】また、本発明は、複数の内部降圧電圧のう
ちいずれか１つを選択出力でき、しかも消費電力及び回
路面積の小さい内部降圧回路を提供することを目的とす
る。
ちいずれか１つを選択出力でき、しかも消費電力及び回
路面積の小さい内部降圧回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、内部降圧電圧が与えられた上限基準電圧
を越えると内部降圧電圧を降下させる出力制御回路を備
えるものである。
め、本発明は、内部降圧電圧が与えられた上限基準電圧
を越えると内部降圧電圧を降下させる出力制御回路を備
えるものである。
【００１４】また、本発明は、与えられた複数の基準電
圧のうち１つを選択し、選択された基準電圧を基にして
内部降圧電圧を出力する出力回路を備えるものである。
圧のうち１つを選択し、選択された基準電圧を基にして
内部降圧電圧を出力する出力回路を備えるものである。
【００１５】具体的に請求項１の発明が講じた解決手段
は、半導体集積回路に搭載されており外部電源電圧より
も低い内部降圧電圧を発生して前記半導体集積回路が備
える内部素子に供給する内部降圧回路を対象とし、第１
の基準電圧及びこの第１の基準電圧よりも所定の電圧だ
け高い第２の基準電圧をそれぞれ発生して出力する基準
電圧発生回路と、前記基準電圧発生回路から出力された
第１の基準電圧を基にして前記内部降圧電圧を出力する
出力回路と、前記出力回路から出力された内部降圧電圧
が前記基準電圧発生回路から出力された第２の基準電圧
を越えたとき、前記内部降圧電圧を降下させる出力制御
回路とを備えている構成とするものである。
は、半導体集積回路に搭載されており外部電源電圧より
も低い内部降圧電圧を発生して前記半導体集積回路が備
える内部素子に供給する内部降圧回路を対象とし、第１
の基準電圧及びこの第１の基準電圧よりも所定の電圧だ
け高い第２の基準電圧をそれぞれ発生して出力する基準
電圧発生回路と、前記基準電圧発生回路から出力された
第１の基準電圧を基にして前記内部降圧電圧を出力する
出力回路と、前記出力回路から出力された内部降圧電圧
が前記基準電圧発生回路から出力された第２の基準電圧
を越えたとき、前記内部降圧電圧を降下させる出力制御
回路とを備えている構成とするものである。
【００１６】請求項１の発明により、外部電源電圧及び
内部降圧回路の間の微小リーク電流等に起因して内部降
圧電圧が上昇した場合でも、内部降圧電圧が基準電圧発
生回路から出力された第２の基準電圧を越えたときに
は、出力制御回路によって内部降圧電圧は降下させられ
る。このため、内部降圧電圧は過度に上昇することがな
い。
内部降圧回路の間の微小リーク電流等に起因して内部降
圧電圧が上昇した場合でも、内部降圧電圧が基準電圧発
生回路から出力された第２の基準電圧を越えたときに
は、出力制御回路によって内部降圧電圧は降下させられ
る。このため、内部降圧電圧は過度に上昇することがな
い。
【００１７】請求項２の発明は、請求項１の発明の構成
に、前記出力制御回路は、前記第２の基準電圧及び内部
降圧電圧を入力とし前記第２の基準電圧と前記内部降圧
電圧との差に応じて変化する電圧を出力する差動増幅回
路と、前記差動増幅回路から出力された電圧に従って前
記内部降圧電圧を降下させる出力降圧回路とを有する構
成を付加するものである。
に、前記出力制御回路は、前記第２の基準電圧及び内部
降圧電圧を入力とし前記第２の基準電圧と前記内部降圧
電圧との差に応じて変化する電圧を出力する差動増幅回
路と、前記差動増幅回路から出力された電圧に従って前
記内部降圧電圧を降下させる出力降圧回路とを有する構
成を付加するものである。
【００１８】請求項３の発明は、請求項２の発明の構成
に、前記差動増幅回路は、電流源と、前記電流源にソー
スが接続され前記第２の基準電圧がゲートに印加された
第１の一の導電型ＭＯＳトランジスタと、前記電流源に
ソースが接続され前記内部降圧電圧がゲートに印加され
た第２の一の導電型ＭＯＳトランジスタと、前記第１の
一の導電型ＭＯＳトランジスタに対して互いのドレイン
同士が接続されると共にソースが電源に接続された第１
の他の導電型ＭＯＳトランジスタと、前記第２の一の導
電型ＭＯＳトランジスタに対して互いのドレイン同士が
接続されると共にソースが電源に接続された第２の他の
導電型ＭＯＳトランジスタとを有し、前記第１の他の導
電型ＭＯＳトランジスタ及び第２の他の導電型ＭＯＳト
ランジスタは互いのゲート同士が接続され、さらに前記
第２の他の導電型ＭＯＳトランジスタのゲートとドレイ
ンとが接続されており、前記出力降圧回路は、ソースが
電源に接続され前記第１の一の導電型ＭＯＳトランジス
タのドレイン電圧がゲートに印加され、ドレイン電圧が
前記内部降圧電圧となるＮ型ＭＯＳトランジスタを有す
る構成を付加するものである。
に、前記差動増幅回路は、電流源と、前記電流源にソー
スが接続され前記第２の基準電圧がゲートに印加された
第１の一の導電型ＭＯＳトランジスタと、前記電流源に
ソースが接続され前記内部降圧電圧がゲートに印加され
た第２の一の導電型ＭＯＳトランジスタと、前記第１の
一の導電型ＭＯＳトランジスタに対して互いのドレイン
同士が接続されると共にソースが電源に接続された第１
の他の導電型ＭＯＳトランジスタと、前記第２の一の導
電型ＭＯＳトランジスタに対して互いのドレイン同士が
接続されると共にソースが電源に接続された第２の他の
導電型ＭＯＳトランジスタとを有し、前記第１の他の導
電型ＭＯＳトランジスタ及び第２の他の導電型ＭＯＳト
ランジスタは互いのゲート同士が接続され、さらに前記
第２の他の導電型ＭＯＳトランジスタのゲートとドレイ
ンとが接続されており、前記出力降圧回路は、ソースが
電源に接続され前記第１の一の導電型ＭＯＳトランジス
タのドレイン電圧がゲートに印加され、ドレイン電圧が
前記内部降圧電圧となるＮ型ＭＯＳトランジスタを有す
る構成を付加するものである。
【００１９】請求項３の発明により、電流源と第１及び
第２の一の導電型ＭＯＳトランジスタとにより差動増幅
器が構成されており、第１及び第２の他の導電型ＭＯＳ
トランジスタによりカレントミラー回路が構成されてい
る。第２の一の導電型ＭＯＳトランジスタのゲートに印
加される内部降圧電圧が第１の一の導電型ＭＯＳトラン
ジスタのゲートに印加される第２の基準電圧よりも高く
なると、出力降圧回路を構成するＮ型ＭＯＳトランジス
タのゲートに印加される前記第１の一の導電型ＭＯＳト
ランジスタのドレイン電圧が上昇し、前記Ｎ型ＭＯＳト
ランジスタが導通状態となる。このため、前記Ｎ型ＭＯ
Ｓトランジスタのドレイン電圧すなわち内部降圧電圧が
降下する。
第２の一の導電型ＭＯＳトランジスタとにより差動増幅
器が構成されており、第１及び第２の他の導電型ＭＯＳ
トランジスタによりカレントミラー回路が構成されてい
る。第２の一の導電型ＭＯＳトランジスタのゲートに印
加される内部降圧電圧が第１の一の導電型ＭＯＳトラン
ジスタのゲートに印加される第２の基準電圧よりも高く
なると、出力降圧回路を構成するＮ型ＭＯＳトランジス
タのゲートに印加される前記第１の一の導電型ＭＯＳト
ランジスタのドレイン電圧が上昇し、前記Ｎ型ＭＯＳト
ランジスタが導通状態となる。このため、前記Ｎ型ＭＯ
Ｓトランジスタのドレイン電圧すなわち内部降圧電圧が
降下する。
【００２０】請求項４の発明は、請求項１の発明の構成
に、前記第２の基準電圧と前記第１の基準電圧との差は
０．３Ｖ以下である構成を付加するものである。
に、前記第２の基準電圧と前記第１の基準電圧との差は
０．３Ｖ以下である構成を付加するものである。
【００２１】請求項５の発明は、請求項１の発明の構成
に、前記出力制御回路は、ＣＭＯＳトランジスタの組み
合わせによって構成されている構成を付加するものであ
る。
に、前記出力制御回路は、ＣＭＯＳトランジスタの組み
合わせによって構成されている構成を付加するものであ
る。
【００２２】また、請求項６の発明が講じた解決手段
は、半導体集積回路に搭載されており外部電源電圧より
も低い内部降圧電圧を発生して前記半導体集積回路が備
える内部素子に供給する内部降圧回路を対象とし、第１
の基準電圧及び第２の基準電圧を発生して出力する基準
電圧発生回路と、前記基準電圧発生回路から出力される
第１の基準電圧又は第２の基準電圧のいずれか一方を選
択し、選択された基準電圧を基にして前記内部降圧電圧
を出力する出力回路とを備えている構成とするものであ
る。
は、半導体集積回路に搭載されており外部電源電圧より
も低い内部降圧電圧を発生して前記半導体集積回路が備
える内部素子に供給する内部降圧回路を対象とし、第１
の基準電圧及び第２の基準電圧を発生して出力する基準
電圧発生回路と、前記基準電圧発生回路から出力される
第１の基準電圧又は第２の基準電圧のいずれか一方を選
択し、選択された基準電圧を基にして前記内部降圧電圧
を出力する出力回路とを備えている構成とするものであ
る。
【００２３】請求項６の発明により、単一の出力回路に
よって、第１の基準電圧を基にした内部降圧電圧又は第
２の基準電圧を基にした内部降圧電圧のいずれか一方を
出力することができる。
よって、第１の基準電圧を基にした内部降圧電圧又は第
２の基準電圧を基にした内部降圧電圧のいずれか一方を
出力することができる。
【００２４】請求項７の発明は、請求項６の発明の構成
に、前記第１の基準電圧は前記第２の基準電圧よりも高
く設定されており、前記出力回路は、前記半導体集積回
路の内部素子が通常動作するときは前記第１の基準電圧
を選択する一方、前記半導体集積回路の内部素子が通常
よりも低い速度で動作するときは前記第２の基準電圧を
選択する構成を付加するものである。
に、前記第１の基準電圧は前記第２の基準電圧よりも高
く設定されており、前記出力回路は、前記半導体集積回
路の内部素子が通常動作するときは前記第１の基準電圧
を選択する一方、前記半導体集積回路の内部素子が通常
よりも低い速度で動作するときは前記第２の基準電圧を
選択する構成を付加するものである。
【００２５】請求項８の発明は、請求項６の発明の構成
に、前記第１の基準電圧を選択するよう指示する第１の
動作モード信号及び前記第２の基準電圧を選択するよう
指示する第２の動作モード信号を前記出力回路に出力す
る動作モード選択回路をさらに備え、前記出力回路は、
前記第１の動作モード信号により前記第１の基準電圧を
選択するよう指示されたときは前記第１の基準電圧を基
にして前記内部降圧電圧を出力する一方、前記第２の動
作モード信号により前記第２の基準電圧を選択するよう
指示されたときは前記第２の基準電圧を基にして前記内
部降圧電圧を出力する構成を付加するものである。
に、前記第１の基準電圧を選択するよう指示する第１の
動作モード信号及び前記第２の基準電圧を選択するよう
指示する第２の動作モード信号を前記出力回路に出力す
る動作モード選択回路をさらに備え、前記出力回路は、
前記第１の動作モード信号により前記第１の基準電圧を
選択するよう指示されたときは前記第１の基準電圧を基
にして前記内部降圧電圧を出力する一方、前記第２の動
作モード信号により前記第２の基準電圧を選択するよう
指示されたときは前記第２の基準電圧を基にして前記内
部降圧電圧を出力する構成を付加するものである。
【００２６】請求項９の発明は、請求項８の発明の構成
に、前記出力回路は、前記第１の基準電圧、第２の基準
電圧、第１の動作モード信号、第２の動作モード信号及
び内部降圧電圧を入力とし、前記第１の動作モード信号
により前記第１の基準電圧を選択するよう指示されたと
きは前記第１の基準電圧と前記内部降圧電圧との差に応
じて変化する電圧を出力する一方、前記第２の動作モー
ド信号により前記第２の基準電圧を選択するよう指示さ
れたときは前記第２の基準電圧と前記内部降圧電圧との
差に応じて変化する電圧を出力する差動増幅回路と、前
記差動増幅回路から出力された電圧に従って前記内部降
圧電圧を駆動する出力ドライバーとを有する構成を付加
するものである。
に、前記出力回路は、前記第１の基準電圧、第２の基準
電圧、第１の動作モード信号、第２の動作モード信号及
び内部降圧電圧を入力とし、前記第１の動作モード信号
により前記第１の基準電圧を選択するよう指示されたと
きは前記第１の基準電圧と前記内部降圧電圧との差に応
じて変化する電圧を出力する一方、前記第２の動作モー
ド信号により前記第２の基準電圧を選択するよう指示さ
れたときは前記第２の基準電圧と前記内部降圧電圧との
差に応じて変化する電圧を出力する差動増幅回路と、前
記差動増幅回路から出力された電圧に従って前記内部降
圧電圧を駆動する出力ドライバーとを有する構成を付加
するものである。
【００２７】請求項１０の発明は、請求項８の発明の構
成に、前記差動増幅回路は、電流源と、前記電流源にソ
ースが接続され前記第１の基準電圧がゲートに印加され
た第１の一の導電型ＭＯＳトランジスタと、前記第１の
一の導電型ＭＯＳトランジスタのドレインにソースが接
続され前記第１の動作モード信号がゲートに印加された
第２の一の導電型ＭＯＳトランジスタと、前記電流源に
ソースが接続され前記第２の基準電圧がゲートに印加さ
れた第３の一の導電型ＭＯＳトランジスタと、前記第３
の一の導電型ＭＯＳトランジスタのドレインにソースが
接続され前記第２の動作モード信号がゲートに印加され
た第４の一の導電型ＭＯＳトランジスタと、前記電流源
にソースが接続され前記内部降圧電圧がゲートに印加さ
れた第５の一の導電型ＭＯＳトランジスタと、前記第５
の一の導電型ＭＯＳトランジスタのドレインにソースが
接続されゲートが電源に接続された第６の一の導電型Ｍ
ＯＳトランジスタと、前記第２の一の導電型ＭＯＳトラ
ンジスタ及び第４の一の導電型ＭＯＳトランジスタに対
して互いのドレイン同士が接続されると共にソースが電
源に接続された第１の他の導電型ＭＯＳトランジスタ
と、前記第６の一の導電型ＭＯＳトランジスタに対して
互いのドレイン同士が接続されると共にソースが電源に
接続された第２の他の導電型ＭＯＳトランジスタとを有
し、前記第１の他の導電型ＭＯＳトランジスタ及び第２
の他の導電型ＭＯＳトランジスタは互いのゲート同士が
接続され、さらに前記第２の他の導電型ＭＯＳトランジ
スタのゲートとドレインとが接続されており、前記出力
ドライバーは、ソースが電源に接続され前記第２の一の
導電型ＭＯＳトランジスタ及び第４の一の導電型ＭＯＳ
トランジスタのドレイン電圧がゲートに印加され、ドレ
イン電圧が前記内部降圧電圧となるＰ型ＭＯＳトランジ
スタを有する構成を付加するものである。
成に、前記差動増幅回路は、電流源と、前記電流源にソ
ースが接続され前記第１の基準電圧がゲートに印加され
た第１の一の導電型ＭＯＳトランジスタと、前記第１の
一の導電型ＭＯＳトランジスタのドレインにソースが接
続され前記第１の動作モード信号がゲートに印加された
第２の一の導電型ＭＯＳトランジスタと、前記電流源に
ソースが接続され前記第２の基準電圧がゲートに印加さ
れた第３の一の導電型ＭＯＳトランジスタと、前記第３
の一の導電型ＭＯＳトランジスタのドレインにソースが
接続され前記第２の動作モード信号がゲートに印加され
た第４の一の導電型ＭＯＳトランジスタと、前記電流源
にソースが接続され前記内部降圧電圧がゲートに印加さ
れた第５の一の導電型ＭＯＳトランジスタと、前記第５
の一の導電型ＭＯＳトランジスタのドレインにソースが
接続されゲートが電源に接続された第６の一の導電型Ｍ
ＯＳトランジスタと、前記第２の一の導電型ＭＯＳトラ
ンジスタ及び第４の一の導電型ＭＯＳトランジスタに対
して互いのドレイン同士が接続されると共にソースが電
源に接続された第１の他の導電型ＭＯＳトランジスタ
と、前記第６の一の導電型ＭＯＳトランジスタに対して
互いのドレイン同士が接続されると共にソースが電源に
接続された第２の他の導電型ＭＯＳトランジスタとを有
し、前記第１の他の導電型ＭＯＳトランジスタ及び第２
の他の導電型ＭＯＳトランジスタは互いのゲート同士が
接続され、さらに前記第２の他の導電型ＭＯＳトランジ
スタのゲートとドレインとが接続されており、前記出力
ドライバーは、ソースが電源に接続され前記第２の一の
導電型ＭＯＳトランジスタ及び第４の一の導電型ＭＯＳ
トランジスタのドレイン電圧がゲートに印加され、ドレ
イン電圧が前記内部降圧電圧となるＰ型ＭＯＳトランジ
スタを有する構成を付加するものである。
【００２８】請求項１０の発明により、電流源と第１〜
第６の一の導電型ＭＯＳトランジスタによって差動増幅
器が構成されており、第１及び第２の他の導電型ＭＯＳ
トランジスタによってカレントミラー回路が構成されて
いる。第１の動作モード信号により第２の一の導電型Ｍ
ＯＳトランジスタが導通状態となると、差動増幅器の第
１の入力として第１の一の導電型ＭＯＳトランジスタの
ゲートに入力される第１の基準電圧が選択される。ま
た、第２の動作モード信号により第４の一の導電型ＭＯ
Ｓトランジスタが導通状態となると、差動増幅器の第１
の入力として第３の一の導電型ＭＯＳトランジスタのゲ
ートに入力される第２の基準電圧が選択される。このと
き、出力ドライバーを構成するＰ型ＭＯＳトランジスタ
のゲートに印加される前記第２の一の導電型ＭＯＳトラ
ンジスタのドレイン電圧は、選択された基準電圧と内部
降圧電圧とがほぼ等しくなるように変化する。
第６の一の導電型ＭＯＳトランジスタによって差動増幅
器が構成されており、第１及び第２の他の導電型ＭＯＳ
トランジスタによってカレントミラー回路が構成されて
いる。第１の動作モード信号により第２の一の導電型Ｍ
ＯＳトランジスタが導通状態となると、差動増幅器の第
１の入力として第１の一の導電型ＭＯＳトランジスタの
ゲートに入力される第１の基準電圧が選択される。ま
た、第２の動作モード信号により第４の一の導電型ＭＯ
Ｓトランジスタが導通状態となると、差動増幅器の第１
の入力として第３の一の導電型ＭＯＳトランジスタのゲ
ートに入力される第２の基準電圧が選択される。このと
き、出力ドライバーを構成するＰ型ＭＯＳトランジスタ
のゲートに印加される前記第２の一の導電型ＭＯＳトラ
ンジスタのドレイン電圧は、選択された基準電圧と内部
降圧電圧とがほぼ等しくなるように変化する。
【００２９】請求項１１の発明は、請求項８の発明の構
成に、前記出力回路は、ＣＭＯＳトランジスタの組み合
わせによって構成されている構成を付加するものであ
る。
成に、前記出力回路は、ＣＭＯＳトランジスタの組み合
わせによって構成されている構成を付加するものであ
る。
【００３０】請求項１２の発明は、請求項８の発明の構
成に、前記動作モード選択回路は、前記出力回路におい
て前記第１の基準電圧及び第２の基準電圧が同時に選択
されないように、前記第１の基準電圧を選択するよう前
記第１の動作モード信号によって指示するときは前記第
２の基準電圧を選択するよう前記第２の動作モード信号
によって指示せず、前記第２の基準電圧を選択するよう
前記第２の動作モード信号によって指示するときは前記
第１の基準電圧を選択するよう前記第１の動作モード信
号によって指示しない構成を付加するものである。
成に、前記動作モード選択回路は、前記出力回路におい
て前記第１の基準電圧及び第２の基準電圧が同時に選択
されないように、前記第１の基準電圧を選択するよう前
記第１の動作モード信号によって指示するときは前記第
２の基準電圧を選択するよう前記第２の動作モード信号
によって指示せず、前記第２の基準電圧を選択するよう
前記第２の動作モード信号によって指示するときは前記
第１の基準電圧を選択するよう前記第１の動作モード信
号によって指示しない構成を付加するものである。
【００３１】
【発明の実施の形態】本発明の実施形態に係る内部降圧
回路について、図面を参照しながら説明する。
回路について、図面を参照しながら説明する。
【００３２】（第１の実施形態）本発明の第１の実施形
態に係る内部降圧回路は、内部降圧回路及び外部電源の
間の微小なリーク電流等に起因する内部降圧電圧の過度
の上昇を防ぐものである。
態に係る内部降圧回路は、内部降圧回路及び外部電源の
間の微小なリーク電流等に起因する内部降圧電圧の過度
の上昇を防ぐものである。
【００３３】図１は、本実施形態に係る内部降圧回路１
０のブロック図である。図１に示す内部降圧回路１０
は、ＤＲＡＭに搭載されておりＤＲＡＭの内部素子への
供給電源として内部降圧電圧Ｖint を出力する回路であ
って、基準電圧発生回路１１、第１の差動増幅回路１
２、出力ドライバー１３、第２の差動増幅回路１４及び
出力降圧回路１５を備えている。第１の差動増幅回路１
２及び出力ドライバー１３によって出力回路が構成さ
れ、第２の差動増幅回路１４及び出力降圧回路１５によ
って出力制御回路が構成される。また１６は、内部降圧
回路の出力端子と外部電源との間の寄生抵抗であって、
内部降圧回路及び外部電源の間に微小なリーク電流が流
れることを示している。
０のブロック図である。図１に示す内部降圧回路１０
は、ＤＲＡＭに搭載されておりＤＲＡＭの内部素子への
供給電源として内部降圧電圧Ｖint を出力する回路であ
って、基準電圧発生回路１１、第１の差動増幅回路１
２、出力ドライバー１３、第２の差動増幅回路１４及び
出力降圧回路１５を備えている。第１の差動増幅回路１
２及び出力ドライバー１３によって出力回路が構成さ
れ、第２の差動増幅回路１４及び出力降圧回路１５によ
って出力制御回路が構成される。また１６は、内部降圧
回路の出力端子と外部電源との間の寄生抵抗であって、
内部降圧回路及び外部電源の間に微小なリーク電流が流
れることを示している。
【００３４】基準電圧発生回路１１はＣＭＯＳ構成の回
路であって、外部電源電圧Ｖccに対して依存性の小さい
第１の基準電圧としての基準電圧Ｖref 及び基準電圧Ｖ
refに対して所定の電位だけ高い第２の基準電圧として
の上限基準電圧Ｖreflimを発生して出力する。第１の差
動増幅回路１２及び出力ドライバー１３は図８に示す従
来例における第１の差動増幅回路５２及び第１の出力ド
ライバー５３と同様の構成を有し、第１の差動増幅回路
１２は基準電圧Ｖref と内部降圧電圧Ｖint との差動を
増幅し、Ｐ型ＭＯＳトランジスタによって構成される出
力ドライバー１３は第１の差動増幅回路１２の出力電圧
に従って内部降圧電圧Ｖint を駆動する。
路であって、外部電源電圧Ｖccに対して依存性の小さい
第１の基準電圧としての基準電圧Ｖref 及び基準電圧Ｖ
refに対して所定の電位だけ高い第２の基準電圧として
の上限基準電圧Ｖreflimを発生して出力する。第１の差
動増幅回路１２及び出力ドライバー１３は図８に示す従
来例における第１の差動増幅回路５２及び第１の出力ド
ライバー５３と同様の構成を有し、第１の差動増幅回路
１２は基準電圧Ｖref と内部降圧電圧Ｖint との差動を
増幅し、Ｐ型ＭＯＳトランジスタによって構成される出
力ドライバー１３は第１の差動増幅回路１２の出力電圧
に従って内部降圧電圧Ｖint を駆動する。
【００３５】第２の差動増幅回路１４は、上限基準電圧
Ｖreflimと内部降圧電圧Ｖint との差動を増幅し、出力
降圧回路１５は、第２の差動増幅回路１４の出力電圧に
従って内部降圧電圧Ｖint を制御する。
Ｖreflimと内部降圧電圧Ｖint との差動を増幅し、出力
降圧回路１５は、第２の差動増幅回路１４の出力電圧に
従って内部降圧電圧Ｖint を制御する。
【００３６】図１に示す内部降圧回路１０の動作を説明
する。基準電圧発生回路１１から出力された基準電圧Ｖ
ref を基準として第１の差動増幅回路１２及び出力ドラ
イバー１３によって内部降圧電圧Ｖint が発生される。
外部電源と内部降圧回路１０との間の微小なリーク電流
又は外部接地電源電圧の変動等に起因して内部降圧電圧
Ｖint が上昇して上限基準電圧Ｖreflimを越えると、第
２の差動増幅回路１４が作動し出力降圧回路１５は内部
降圧電圧Ｖint を上限基準電圧Ｖreflim以下の電圧に降
下させる。
する。基準電圧発生回路１１から出力された基準電圧Ｖ
ref を基準として第１の差動増幅回路１２及び出力ドラ
イバー１３によって内部降圧電圧Ｖint が発生される。
外部電源と内部降圧回路１０との間の微小なリーク電流
又は外部接地電源電圧の変動等に起因して内部降圧電圧
Ｖint が上昇して上限基準電圧Ｖreflimを越えると、第
２の差動増幅回路１４が作動し出力降圧回路１５は内部
降圧電圧Ｖint を上限基準電圧Ｖreflim以下の電圧に降
下させる。
【００３７】図２は図１に示す第２の差動増幅回路１４
及び出力降圧回路１５の回路図である。図２に示す回路
はＣＭＯＳ構成の回路であって、第２の差動増幅回路１
４は電流源としてのＰ型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）Ｑｐ11、第１の一の導電型ＭＯＳトラン
ジスタとしてのＰＭＯＳＱｐ12及び第２の一の導電型Ｍ
ＯＳトランジスタとしてのＰＭＯＳＱｐ13、並びに第１
の他の導電型ＭＯＳトランジスタとしてのＮ型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）Ｑｎ11及び第２の
他の導電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ12
によって構成され、出力降圧回路１５はＮＭＯＳＱｎ13
によって構成されている。
及び出力降圧回路１５の回路図である。図２に示す回路
はＣＭＯＳ構成の回路であって、第２の差動増幅回路１
４は電流源としてのＰ型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）Ｑｐ11、第１の一の導電型ＭＯＳトラン
ジスタとしてのＰＭＯＳＱｐ12及び第２の一の導電型Ｍ
ＯＳトランジスタとしてのＰＭＯＳＱｐ13、並びに第１
の他の導電型ＭＯＳトランジスタとしてのＮ型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）Ｑｎ11及び第２の
他の導電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ12
によって構成され、出力降圧回路１５はＮＭＯＳＱｎ13
によって構成されている。
【００３８】ＮＭＯＳＱｎ11及びＱｎ12のソースは接地
電源Ｖssに接続されていると共にＱｎ11及びＱｎ12のゲ
ート並びにＱｎ12のドレインが接続されており、カレン
トミラー回路が構成されている。また、ＰＭＯＳＱｐ11
のソースを外部電源Ｖccに接続すると共にゲートを接地
電源Ｖssに接続することによってＱｐ11を定電流源とす
ると共に、Ｑｐ11のドレインとＰＭＯＳＱｐ12及びＱｐ
13のソースとを接続することによって、差動増幅器が構
成されている。Ｑｐ12のドレインはＱｎ12のドレインに
接続されており、Ｑｐ13のドレインはＱｎ12のドレイン
に接続されている。第２の差動増幅回路１４の第１の入
力である上限基準電圧ＶreflimはＱｐ12のゲートに印加
され、第２の入力である内部降圧電圧Ｖint はＱｐ13の
ゲートに印加される。
電源Ｖssに接続されていると共にＱｎ11及びＱｎ12のゲ
ート並びにＱｎ12のドレインが接続されており、カレン
トミラー回路が構成されている。また、ＰＭＯＳＱｐ11
のソースを外部電源Ｖccに接続すると共にゲートを接地
電源Ｖssに接続することによってＱｐ11を定電流源とす
ると共に、Ｑｐ11のドレインとＰＭＯＳＱｐ12及びＱｐ
13のソースとを接続することによって、差動増幅器が構
成されている。Ｑｐ12のドレインはＱｎ12のドレインに
接続されており、Ｑｐ13のドレインはＱｎ12のドレイン
に接続されている。第２の差動増幅回路１４の第１の入
力である上限基準電圧ＶreflimはＱｐ12のゲートに印加
され、第２の入力である内部降圧電圧Ｖint はＱｐ13の
ゲートに印加される。
【００３９】さらに、出力降圧回路１５を構成するＮＭ
ＯＳＱｎ13は、ゲートにはＰＭＯＳＱｐ12のドレイン電
圧（すなわちＮＭＯＳＱｎ11のドレイン電圧）が印加さ
れると共にソースは接地されている。また、Ｑｎ13のド
レイン電圧が内部降圧電圧Ｖint として出力されると共
にＰＭＯＳＱｐ13のゲートに印加される。
ＯＳＱｎ13は、ゲートにはＰＭＯＳＱｐ12のドレイン電
圧（すなわちＮＭＯＳＱｎ11のドレイン電圧）が印加さ
れると共にソースは接地されている。また、Ｑｎ13のド
レイン電圧が内部降圧電圧Ｖint として出力されると共
にＰＭＯＳＱｐ13のゲートに印加される。
【００４０】図２に示す回路の動作原理を説明する。内
部降圧電圧Ｖint が上昇して上限基準電圧Ｖreflimより
高くなったとすると、ＰＭＯＳＱｐ12のゲート・ソース
間電圧はＰＭＯＳＱｐ13のゲート・ソース間電圧よりも
大きくなるのでＱｐ12を流れるドレイン電流Ｉ12はＱｐ
13を流れるドレイン電流Ｉ13よりも大きくなる。このと
き、ＮＭＯＳＱｎ11のドレイン電圧はＮＭＯＳＱｎ12の
ドレイン電圧よりも大きくなるのでＮＭＯＳＱｎ13は導
通状態となり、Ｑｎ13のドレイン電圧すなわち内部降圧
電圧Ｖint は降下することになる。
部降圧電圧Ｖint が上昇して上限基準電圧Ｖreflimより
高くなったとすると、ＰＭＯＳＱｐ12のゲート・ソース
間電圧はＰＭＯＳＱｐ13のゲート・ソース間電圧よりも
大きくなるのでＱｐ12を流れるドレイン電流Ｉ12はＱｐ
13を流れるドレイン電流Ｉ13よりも大きくなる。このと
き、ＮＭＯＳＱｎ11のドレイン電圧はＮＭＯＳＱｎ12の
ドレイン電圧よりも大きくなるのでＮＭＯＳＱｎ13は導
通状態となり、Ｑｎ13のドレイン電圧すなわち内部降圧
電圧Ｖint は降下することになる。
【００４１】内部降圧電圧Ｖint が降下してほぼ上限基
準電圧Ｖreflimまで達すると、Ｑｐ13のゲート・ソース
間電圧は大きくなりＱｐ13のドレイン電流Ｉ13が大きく
なると共にＱｐ12のドレイン電流Ｉ12が小さくなる。こ
のとき、Ｑｎ11のドレイン電圧は低下するのでＱｎ13は
非導通状態となり内部降圧電圧Ｖint は降下しなくな
る。
準電圧Ｖreflimまで達すると、Ｑｐ13のゲート・ソース
間電圧は大きくなりＱｐ13のドレイン電流Ｉ13が大きく
なると共にＱｐ12のドレイン電流Ｉ12が小さくなる。こ
のとき、Ｑｎ11のドレイン電圧は低下するのでＱｎ13は
非導通状態となり内部降圧電圧Ｖint は降下しなくな
る。
【００４２】図３は本実施形態に係る内部降圧回路が発
生する内部降圧電圧Ｖint の変化を示すグラフである。
図３に示すように、通常動作モードにおいて、内部降圧
電圧Ｖint はＤＲＡＭの内部素子の電流消費により低下
すると第１の差動増幅回路１２及び出力ドライバー１３
によって基準電圧Ｖref を基に駆動される。ところが低
消費電力モードにおいて内部素子の電流消費がなくなっ
た場合、微小なリーク電流等により内部降圧電圧Ｖint
が徐々に上昇していく。従来の内部降圧回路は、図３に
おいて一点鎖線で示すように、このような内部降圧電圧
Ｖint の過度なる上昇を防ぐことができなかった。本実
施形態に係る内部降圧回路では、図２に示す第２の差動
増幅回路１４及び出力降圧回路１５によって上限基準電
圧Ｖrefl imを基にして内部降圧電圧Ｖint を制御するこ
とができる。
生する内部降圧電圧Ｖint の変化を示すグラフである。
図３に示すように、通常動作モードにおいて、内部降圧
電圧Ｖint はＤＲＡＭの内部素子の電流消費により低下
すると第１の差動増幅回路１２及び出力ドライバー１３
によって基準電圧Ｖref を基に駆動される。ところが低
消費電力モードにおいて内部素子の電流消費がなくなっ
た場合、微小なリーク電流等により内部降圧電圧Ｖint
が徐々に上昇していく。従来の内部降圧回路は、図３に
おいて一点鎖線で示すように、このような内部降圧電圧
Ｖint の過度なる上昇を防ぐことができなかった。本実
施形態に係る内部降圧回路では、図２に示す第２の差動
増幅回路１４及び出力降圧回路１５によって上限基準電
圧Ｖrefl imを基にして内部降圧電圧Ｖint を制御するこ
とができる。
【００４３】実際の内部降圧回路における基準電圧Ｖ
ref 及び上限基準電圧Ｖreflimの値について説明する。
外部電源電圧が５Ｖである半導体集積回路に規格電源電
圧が３．３Ｖの内部素子が含まれており、内部素子に電
源電圧を供給する内部降圧回路が搭載されているとす
る。内部素子の正常動作が保証される電圧範囲の規格は
３．３±０．３Ｖであるので、例えば基準電圧Ｖref を
３．３Ｖ、上限基準電圧Ｖreflimを３．６Ｖとすれば、
半導体集積回路の内部素子を安定動作させることが可能
になる。
ref 及び上限基準電圧Ｖreflimの値について説明する。
外部電源電圧が５Ｖである半導体集積回路に規格電源電
圧が３．３Ｖの内部素子が含まれており、内部素子に電
源電圧を供給する内部降圧回路が搭載されているとす
る。内部素子の正常動作が保証される電圧範囲の規格は
３．３±０．３Ｖであるので、例えば基準電圧Ｖref を
３．３Ｖ、上限基準電圧Ｖreflimを３．６Ｖとすれば、
半導体集積回路の内部素子を安定動作させることが可能
になる。
【００４４】以上説明したように、本実施形態に係る内
部降圧回路によると、内部降圧電圧Ｖint を降下させる
出力制御回路を付加することによって内部降圧電圧Ｖ
int の過度なる上昇を防ぐことができる。
部降圧回路によると、内部降圧電圧Ｖint を降下させる
出力制御回路を付加することによって内部降圧電圧Ｖ
int の過度なる上昇を防ぐことができる。
【００４５】（第２の実施形態）図４は、本発明の第２
の実施形態に係る内部降圧回路２０のブロック図であ
る。
の実施形態に係る内部降圧回路２０のブロック図であ
る。
【００４６】図４に示す内部降圧回路２０は、ＤＲＡＭ
の内部素子への供給電源として内部降圧電圧Ｖint を出
力するための回路であって、基準電圧発生回路２１、差
動増幅回路２２、出力ドライバー２３及び動作モード選
択回路２４を備えている。
の内部素子への供給電源として内部降圧電圧Ｖint を出
力するための回路であって、基準電圧発生回路２１、差
動増幅回路２２、出力ドライバー２３及び動作モード選
択回路２４を備えている。
【００４７】基準電圧発生回路２１は、通常動作モード
における第１の基準電圧Ｖref1及び低消費電力モードに
おける第２の基準電圧Ｖref2を発生するものであり、例
えば、特開平６−２０８７９１に開示されているような
ＣＭＯＳ構成の回路によって実現される。
における第１の基準電圧Ｖref1及び低消費電力モードに
おける第２の基準電圧Ｖref2を発生するものであり、例
えば、特開平６−２０８７９１に開示されているような
ＣＭＯＳ構成の回路によって実現される。
【００４８】動作モード選択回路２４は、通常動作モー
ドを示す第１の動作モード信号mode１及び低消費電力モ
ードを示す第２の動作モード信号mode２を発生する。差
動増幅回路２２は、第１の基準電圧Ｖref1又は第２の基
準電圧Ｖref2のいずれか一方を第１の動作モード信号mo
de１及び第２の動作モード信号mode２に従って選択し、
選択した基準電圧と内部降圧電圧Ｖint との差動を増幅
する。出力ドライバー２３は差動増幅回路２２の出力電
圧によって制御され内部降圧電圧Ｖint を出力する。
ドを示す第１の動作モード信号mode１及び低消費電力モ
ードを示す第２の動作モード信号mode２を発生する。差
動増幅回路２２は、第１の基準電圧Ｖref1又は第２の基
準電圧Ｖref2のいずれか一方を第１の動作モード信号mo
de１及び第２の動作モード信号mode２に従って選択し、
選択した基準電圧と内部降圧電圧Ｖint との差動を増幅
する。出力ドライバー２３は差動増幅回路２２の出力電
圧によって制御され内部降圧電圧Ｖint を出力する。
【００４９】図４に示す内部降圧回路２０の動作を説明
する。
する。
【００５０】通常動作モードにおいて、動作モード選択
回路２４から発生された第１の動作モード信号mode１に
より、差動増幅回路２２を構成する差動増幅器の第１の
入力として第１の基準電圧Ｖref1が選択され、内部降圧
電圧Ｖint は出力ドライバー２３により電圧Ｖref1まで
駆動される。また、低消費電力モードにおいて、動作モ
ード選択回路２４から発生された第２の動作モード信号
mode２により、差動増幅回路２２を構成する差動増幅器
の第１の入力として第２の基準電圧Ｖre2 が選択され、
内部降圧電圧Ｖint は出力ドライバー２３により電圧Ｖ
ref2まで駆動される。
回路２４から発生された第１の動作モード信号mode１に
より、差動増幅回路２２を構成する差動増幅器の第１の
入力として第１の基準電圧Ｖref1が選択され、内部降圧
電圧Ｖint は出力ドライバー２３により電圧Ｖref1まで
駆動される。また、低消費電力モードにおいて、動作モ
ード選択回路２４から発生された第２の動作モード信号
mode２により、差動増幅回路２２を構成する差動増幅器
の第１の入力として第２の基準電圧Ｖre2 が選択され、
内部降圧電圧Ｖint は出力ドライバー２３により電圧Ｖ
ref2まで駆動される。
【００５１】すなわち、差動増幅器の第１の入力を動作
モード毎に選択的に切り替えられるよう差動増幅回路２
２を構成することにより、従来の内部降圧回路において
動作モード毎に設けられていた差動増幅回路及び出力ド
ライバーを各々１つにできるのが本実施形態の特徴であ
る。したがって、従来よりも消費電流及びレイアウト面
積が低減される。
モード毎に選択的に切り替えられるよう差動増幅回路２
２を構成することにより、従来の内部降圧回路において
動作モード毎に設けられていた差動増幅回路及び出力ド
ライバーを各々１つにできるのが本実施形態の特徴であ
る。したがって、従来よりも消費電流及びレイアウト面
積が低減される。
【００５２】図５は、図４における差動増幅回路２２及
び出力ドライバー２３の回路図である。図５に示す回路
はＣＭＯＳ構成の回路であって、差動増幅回路２２は第
１の他の導電型ＭＯＳトランジスタとしてのＰＭＯＳＱ
ｐ21及び第２の他の導電型ＭＯＳトランジスタとしての
ＰＭＯＳＱｐ22、並びに第１の一の導電型ＭＯＳトラン
ジスタとしてのＮＭＯＳＱｎ21、第２の一の導電型ＭＯ
ＳトランジスタとしてのＮＭＯＳＱｎ22、第３の一の導
電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ23、第４
の一の導電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ
24、第５の一の導電型ＭＯＳトランジスタとしてのＮＭ
ＯＳＱｎ25、第６の一の導電型ＭＯＳトランジスタとし
てのＮＭＯＳＱｎ26及び電流源としてのＮＭＯＳＱｎ27
によって構成されており、出力ドライバー２３はＰＭＯ
ＳＱｐ23によって構成されている。
び出力ドライバー２３の回路図である。図５に示す回路
はＣＭＯＳ構成の回路であって、差動増幅回路２２は第
１の他の導電型ＭＯＳトランジスタとしてのＰＭＯＳＱ
ｐ21及び第２の他の導電型ＭＯＳトランジスタとしての
ＰＭＯＳＱｐ22、並びに第１の一の導電型ＭＯＳトラン
ジスタとしてのＮＭＯＳＱｎ21、第２の一の導電型ＭＯ
ＳトランジスタとしてのＮＭＯＳＱｎ22、第３の一の導
電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ23、第４
の一の導電型ＭＯＳトランジスタとしてのＮＭＯＳＱｎ
24、第５の一の導電型ＭＯＳトランジスタとしてのＮＭ
ＯＳＱｎ25、第６の一の導電型ＭＯＳトランジスタとし
てのＮＭＯＳＱｎ26及び電流源としてのＮＭＯＳＱｎ27
によって構成されており、出力ドライバー２３はＰＭＯ
ＳＱｐ23によって構成されている。
【００５３】ＰＭＯＳＱｐ21及びＱｐ22のソースは外部
電源Ｖccに接続されており、さらにＱｐ21及びＱｐ22の
ゲート並びにＱｐ22のドレインが接続されており、カレ
ントミラー回路が構成されている。
電源Ｖccに接続されており、さらにＱｐ21及びＱｐ22の
ゲート並びにＱｐ22のドレインが接続されており、カレ
ントミラー回路が構成されている。
【００５４】また、ＮＭＯＳＱｎ21のゲートには第１の
基準電圧Ｖref1が入力され、ＮＭＯＳＱｎ22のゲートに
は第１の動作モード信号mode１が入力される。ＮＭＯＳ
Ｑｎ23のゲートには第２の基準電圧Ｖref2が入力され、
ＮＭＯＳＱｎ24のゲートには第２の動作モード信号mode
２が入力される。Ｑｎ21のドレイン及びＱｎ22のソース
は直列に接続されており、Ｑｎ23のドレイン及びＱｎ24
のソースは直列に接続されている。Ｑｎ21及びＱｎ23の
ソースは共にＮＭＯＳＱｎ27のドレインに接続されてお
り、Ｑｎ22及びＱｎ24のドレインは共にＰＭＯＳＱｐ21
のドレインに接続されている。
基準電圧Ｖref1が入力され、ＮＭＯＳＱｎ22のゲートに
は第１の動作モード信号mode１が入力される。ＮＭＯＳ
Ｑｎ23のゲートには第２の基準電圧Ｖref2が入力され、
ＮＭＯＳＱｎ24のゲートには第２の動作モード信号mode
２が入力される。Ｑｎ21のドレイン及びＱｎ22のソース
は直列に接続されており、Ｑｎ23のドレイン及びＱｎ24
のソースは直列に接続されている。Ｑｎ21及びＱｎ23の
ソースは共にＮＭＯＳＱｎ27のドレインに接続されてお
り、Ｑｎ22及びＱｎ24のドレインは共にＰＭＯＳＱｐ21
のドレインに接続されている。
【００５５】ＮＭＯＳＱｎ25のゲートには内部降圧電圧
Ｖint が入力され、ＮＭＯＳＱｎ26のゲートには外部電
源電圧Ｖccが入力される。Ｑｎ25のドレイン及びＱｎ26
のソースは直列に接続されており、Ｑｎ26のドレインは
ＰＭＯＳＱｐ22のドレインに接続され、Ｑｎ25のソース
はＮＭＯＳＱｎ27のドレインに接続されている。また、
Ｑｎ27はソースが接地されると共にゲートに外部電源電
圧Ｖccが入力されることにより定電流源となっている。
このような構成により、差動増幅器が構成されている。
Ｖint が入力され、ＮＭＯＳＱｎ26のゲートには外部電
源電圧Ｖccが入力される。Ｑｎ25のドレイン及びＱｎ26
のソースは直列に接続されており、Ｑｎ26のドレインは
ＰＭＯＳＱｐ22のドレインに接続され、Ｑｎ25のソース
はＮＭＯＳＱｎ27のドレインに接続されている。また、
Ｑｎ27はソースが接地されると共にゲートに外部電源電
圧Ｖccが入力されることにより定電流源となっている。
このような構成により、差動増幅器が構成されている。
【００５６】また、出力ドライバー２３を構成するＰＭ
ＯＳＱｐ23は、ソースが外部電源電圧Ｖccに接続される
と共にゲートはＮＭＯＳＱｎ22及びＱｎ24のドレインに
接続されている。また、Ｑｐ23のドレイン電圧が内部降
圧電圧Ｖint として出力されると共にＮＭＯＳＱｎ25の
ゲートに印加される。
ＯＳＱｐ23は、ソースが外部電源電圧Ｖccに接続される
と共にゲートはＮＭＯＳＱｎ22及びＱｎ24のドレインに
接続されている。また、Ｑｐ23のドレイン電圧が内部降
圧電圧Ｖint として出力されると共にＮＭＯＳＱｎ25の
ゲートに印加される。
【００５７】図５に示す回路の動作原理について説明す
る。
る。
【００５８】通常動作モードにおいて、第１の動作モー
ド信号mode１が“Ｈ”レベルとなるのでＮＭＯＳＱｎ22
は導通状態となる。一方、第２の動作モード信号mode２
が“Ｌ”レベルとなるのでＮＭＯＳＱｎ24は非導通状態
となる。このため、差動増幅器の第１の入力として第１
の基準電圧Ｖref1のみが有効となる。
ド信号mode１が“Ｈ”レベルとなるのでＮＭＯＳＱｎ22
は導通状態となる。一方、第２の動作モード信号mode２
が“Ｌ”レベルとなるのでＮＭＯＳＱｎ24は非導通状態
となる。このため、差動増幅器の第１の入力として第１
の基準電圧Ｖref1のみが有効となる。
【００５９】内部降圧電圧Ｖint が第１の基準電圧Ｖ
ref1よりも小さいとき、差動増幅器によってＮＭＯＳＱ
ｎ21のドレイン電流Ｉ21はＮＭＯＳＱｎ25のドレイン電
流Ｉ25よりも大きくなる。このため、カレントミラー回
路を構成しているＰＭＯＳＱｐ21及びＱｐ22のソース・
ドレイン間の電圧は、Ｑｐ21の方がより大きくなる。し
たがって、ＰＭＯＳＱｐ23は導通状態となり内部降圧電
圧Ｖint を上昇させる。内部降圧電圧Ｖint が上昇する
とＱｎ25のドレイン電流Ｉ25が大きくなると共にＱｎ21
のドレイン電流Ｉ21は小さくなり、差動増幅器によって
逆にＱｐ22のソース・ドレイン間電圧が大きくなると共
にＱｐ21のソース・ドレイン間電圧が小さくなる。この
ため、Ｑｐ23は非導通状態となり内部降圧電圧Ｖint の
上昇は停止する。すなわち、内部降圧電圧Ｖint はほぼ
第１の基準電圧Ｖref1まで駆動されることになる。
ref1よりも小さいとき、差動増幅器によってＮＭＯＳＱ
ｎ21のドレイン電流Ｉ21はＮＭＯＳＱｎ25のドレイン電
流Ｉ25よりも大きくなる。このため、カレントミラー回
路を構成しているＰＭＯＳＱｐ21及びＱｐ22のソース・
ドレイン間の電圧は、Ｑｐ21の方がより大きくなる。し
たがって、ＰＭＯＳＱｐ23は導通状態となり内部降圧電
圧Ｖint を上昇させる。内部降圧電圧Ｖint が上昇する
とＱｎ25のドレイン電流Ｉ25が大きくなると共にＱｎ21
のドレイン電流Ｉ21は小さくなり、差動増幅器によって
逆にＱｐ22のソース・ドレイン間電圧が大きくなると共
にＱｐ21のソース・ドレイン間電圧が小さくなる。この
ため、Ｑｐ23は非導通状態となり内部降圧電圧Ｖint の
上昇は停止する。すなわち、内部降圧電圧Ｖint はほぼ
第１の基準電圧Ｖref1まで駆動されることになる。
【００６０】低消費電力モードにおいて、第２の動作モ
ード信号mode２が“Ｈ”レベルとなるのでＮＭＯＳＱｎ
24は導通状態となる。一方、第１の動作モード信号mode
１が“Ｌ”レベルとなるのでＮＭＯＳＱｎ22は非導通状
態となる。このため、差動増幅器の第１の入力として第
２の基準電圧Ｖref2のみが有効となる。以下、内部降圧
電圧Ｖint を発生する動作は、通常動作モードと同様で
ある。
ード信号mode２が“Ｈ”レベルとなるのでＮＭＯＳＱｎ
24は導通状態となる。一方、第１の動作モード信号mode
１が“Ｌ”レベルとなるのでＮＭＯＳＱｎ22は非導通状
態となる。このため、差動増幅器の第１の入力として第
２の基準電圧Ｖref2のみが有効となる。以下、内部降圧
電圧Ｖint を発生する動作は、通常動作モードと同様で
ある。
【００６１】以上説明したように、本実施形態による
と、従来では複数の差動増幅回路により実現されていた
機能を複数の基準電圧が入力可能な単一の差動増幅回路
によって実現されているので、内部降圧回路の消費電力
及びレイアウト面積を低減することができる。
と、従来では複数の差動増幅回路により実現されていた
機能を複数の基準電圧が入力可能な単一の差動増幅回路
によって実現されているので、内部降圧回路の消費電力
及びレイアウト面積を低減することができる。
【００６２】また、本実施形態と第１の実施形態とを組
み合わせても良い。すなわち、通常動作モードにおいて
は第１の基準電圧Ｖref1及び第１の上限基準電圧Ｖ
reflim1を与え、低消費電力モードにおいては第２の基
準電圧Ｖref2及び第２の上限基準電圧Ｖreflim2 を与え
れば良い。
み合わせても良い。すなわち、通常動作モードにおいて
は第１の基準電圧Ｖref1及び第１の上限基準電圧Ｖ
reflim1を与え、低消費電力モードにおいては第２の基
準電圧Ｖref2及び第２の上限基準電圧Ｖreflim2 を与え
れば良い。
【００６３】（第３の実施形態）図５に示す回路におい
て動作モードを切り換えるとき、動作モード信号の切換
タイミングによってはＮＭＯＳＱｎ22及びＱｎ24が共に
導通状態となる可能性がある。Ｑｎ22及びＱｎ24が共に
導通状態となると出力端子に過電流が流れ、内部降圧電
圧Ｖint が基準電圧よりも上昇してしまう。例えば、通
常動作モードから低消費電力モードに切り換えるとき、
内部降圧電圧Ｖint は第１の基準電圧Ｖre f1よりも高く
なってしまうという現象が生じる。すなわち、内部降圧
電圧Ｖintが過度に上昇するという問題が生じる。
て動作モードを切り換えるとき、動作モード信号の切換
タイミングによってはＮＭＯＳＱｎ22及びＱｎ24が共に
導通状態となる可能性がある。Ｑｎ22及びＱｎ24が共に
導通状態となると出力端子に過電流が流れ、内部降圧電
圧Ｖint が基準電圧よりも上昇してしまう。例えば、通
常動作モードから低消費電力モードに切り換えるとき、
内部降圧電圧Ｖint は第１の基準電圧Ｖre f1よりも高く
なってしまうという現象が生じる。すなわち、内部降圧
電圧Ｖintが過度に上昇するという問題が生じる。
【００６４】本実施形態に係る内部降圧回路は前記の問
題を解決するものであり、動作モードを切り換える際に
ＮＭＯＳＱｎ22及びＱｎ24が共に導通状態となることの
ないよう動作モード信号を制御するものである。
題を解決するものであり、動作モードを切り換える際に
ＮＭＯＳＱｎ22及びＱｎ24が共に導通状態となることの
ないよう動作モード信号を制御するものである。
【００６５】図６は、本実施形態に係る内部降圧回路に
おける動作モード選択回路の回路図である。図６におい
て、３１は遅延器、３２はＯＲ回路、３３はＡＮＤ回路
及び３４はインバータである。
おける動作モード選択回路の回路図である。図６におい
て、３１は遅延器、３２はＯＲ回路、３３はＡＮＤ回路
及び３４はインバータである。
【００６６】外部から入力される動作信号modeは、ＯＲ
回路３２及びＡＮＤ回路３３に直接入力されると共に遅
延器３１を介してＯＲ回路３２及びＡＮＤ回路３３に入
力される。ＯＲ回路３２の出力信号はインバータ３４に
より反転された後第１の動作モード信号mode１として出
力され、ＡＮＤ回路３３の出力信号は第２の動作モード
信号mode２として出力される。
回路３２及びＡＮＤ回路３３に直接入力されると共に遅
延器３１を介してＯＲ回路３２及びＡＮＤ回路３３に入
力される。ＯＲ回路３２の出力信号はインバータ３４に
より反転された後第１の動作モード信号mode１として出
力され、ＡＮＤ回路３３の出力信号は第２の動作モード
信号mode２として出力される。
【００６７】動作信号modeが“Ｌ”レベルのときは第１
の動作モード信号mode１は“Ｈ”レベルであり且つ第２
の動作モード信号mode２は“Ｌ”レベルである。一方、
動作信号modeが“Ｈ”レベルのときは第１の動作モード
信号mode１は“Ｌ”レベルであり且つ第２の動作モード
信号mode２は“Ｈ”レベルである。
の動作モード信号mode１は“Ｈ”レベルであり且つ第２
の動作モード信号mode２は“Ｌ”レベルである。一方、
動作信号modeが“Ｈ”レベルのときは第１の動作モード
信号mode１は“Ｌ”レベルであり且つ第２の動作モード
信号mode２は“Ｈ”レベルである。
【００６８】図６に示す動作モード選択回路の動作につ
いて説明する。
いて説明する。
【００６９】図７は、図６に示す動作モード選択回路の
動作を示すタイミングチャートである。動作信号modeを
“Ｌ”レベルから“Ｈ”レベルに切り換えると、第１の
動作モード信号mode１は“Ｈ”レベルから“Ｌ”レベル
に切り換わる。しかし、第２の動作モード信号mode２は
遅延器３１による遅延時間ｔd の後“Ｈ”レベルにな
る。第１の動作モード信号mode１及び第２の動作モード
信号mode２が共に“Ｌ”レベルの間は差動増幅回路は動
作しないので、ＤＲＡＭ内部素子への電流供給によって
内部降圧電圧Ｖint は徐々に降下していく。第２の動作
モード信号mode２が“Ｈ”レベルになると、内部降圧電
圧Ｖint は第２の基準電圧Ｖref2にほぼ等しくなる。
動作を示すタイミングチャートである。動作信号modeを
“Ｌ”レベルから“Ｈ”レベルに切り換えると、第１の
動作モード信号mode１は“Ｈ”レベルから“Ｌ”レベル
に切り換わる。しかし、第２の動作モード信号mode２は
遅延器３１による遅延時間ｔd の後“Ｈ”レベルにな
る。第１の動作モード信号mode１及び第２の動作モード
信号mode２が共に“Ｌ”レベルの間は差動増幅回路は動
作しないので、ＤＲＡＭ内部素子への電流供給によって
内部降圧電圧Ｖint は徐々に降下していく。第２の動作
モード信号mode２が“Ｈ”レベルになると、内部降圧電
圧Ｖint は第２の基準電圧Ｖref2にほぼ等しくなる。
【００７０】動作信号modeを“Ｈ”レベルから“Ｌ”レ
ベルに切り替えると、第２の動作モード信号mode２は
“Ｈ”レベルから“Ｌ”レベルに切り換わる。しかし、
第１の動作モード信号mode１は遅延器３１による遅延時
間ｔd の後“Ｈ”レベルになる。第１の動作モード信号
mode１及び第２の動作モード信号mode２が共に“Ｌ”レ
ベルの間は差動増幅回路は動作しないので、内部降圧電
圧Ｖint は上昇しない。第１の動作モード信号mode１が
“Ｈ”レベルになると、内部降圧電圧Ｖint は第１の基
準電圧Ｖref1まで上昇する。
ベルに切り替えると、第２の動作モード信号mode２は
“Ｈ”レベルから“Ｌ”レベルに切り換わる。しかし、
第１の動作モード信号mode１は遅延器３１による遅延時
間ｔd の後“Ｈ”レベルになる。第１の動作モード信号
mode１及び第２の動作モード信号mode２が共に“Ｌ”レ
ベルの間は差動増幅回路は動作しないので、内部降圧電
圧Ｖint は上昇しない。第１の動作モード信号mode１が
“Ｈ”レベルになると、内部降圧電圧Ｖint は第１の基
準電圧Ｖref1まで上昇する。
【００７１】以上説明したように、本実施形態による
と、動作モードを切り換えるとき差動増幅回路を動作さ
せないことにより内部降圧電圧の過度の上昇を防ぐこと
ができる。これにより、内部降圧回路の消費電力が低減
される。
と、動作モードを切り換えるとき差動増幅回路を動作さ
せないことにより内部降圧電圧の過度の上昇を防ぐこと
ができる。これにより、内部降圧回路の消費電力が低減
される。
【００７２】なお、各実施形態において、ＤＲＡＭに搭
載する内部降圧回路について説明したが、本発明に係る
内部降圧回路は他の種類の半導体集積回路においても利
用可能である。例えば、ＥＥＰＲＯＭの読み出し回路に
電源を供給するために本発明に係る内部降圧回路を適用
しても良い。
載する内部降圧回路について説明したが、本発明に係る
内部降圧回路は他の種類の半導体集積回路においても利
用可能である。例えば、ＥＥＰＲＯＭの読み出し回路に
電源を供給するために本発明に係る内部降圧回路を適用
しても良い。
【００７３】
【発明の効果】請求項１〜５の発明に係る内部降圧回路
によると、内部降圧電圧が与えられた第１の基準電圧よ
りも所定の電圧だけ高い第２の基準電圧を越えたとき、
出力制御回路によって内部降圧電圧を降下させることが
できるので、内部降圧電圧が過度に上昇することがなく
なり半導体集積回路の内部素子に安定した電源電圧を供
給することが可能になる。また、半導体集積回路の内部
素子へのストレスを低減することができる。
によると、内部降圧電圧が与えられた第１の基準電圧よ
りも所定の電圧だけ高い第２の基準電圧を越えたとき、
出力制御回路によって内部降圧電圧を降下させることが
できるので、内部降圧電圧が過度に上昇することがなく
なり半導体集積回路の内部素子に安定した電源電圧を供
給することが可能になる。また、半導体集積回路の内部
素子へのストレスを低減することができる。
【００７４】請求項６〜１１の発明に係る内部降圧回路
によると、単一の出力回路によって、第１の基準電圧を
基にした内部降圧電圧又は第２の基準電圧を基にした内
部降圧電圧のいずれか一方を選択して出力することがで
きるので、従来よりも内部降圧回路の消費電力及び回路
面積を低減することができる。
によると、単一の出力回路によって、第１の基準電圧を
基にした内部降圧電圧又は第２の基準電圧を基にした内
部降圧電圧のいずれか一方を選択して出力することがで
きるので、従来よりも内部降圧回路の消費電力及び回路
面積を低減することができる。
【００７５】請求項１２の発明に係る内部降圧回路によ
ると、出力回路において第１の基準電圧及び第２の基準
電圧が同時に選択されることがなくなるので、内部降圧
回路の消費電力がさらに低減できると共に内部降圧電圧
がより安定する。
ると、出力回路において第１の基準電圧及び第２の基準
電圧が同時に選択されることがなくなるので、内部降圧
回路の消費電力がさらに低減できると共に内部降圧電圧
がより安定する。
【図１】本発明の第１の実施形態に係る内部降圧回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示す内部降圧回路における第２の差動増
幅回路及び出力降圧回路の回路図である。
幅回路及び出力降圧回路の回路図である。
【図３】図１に示す内部降圧回路が発生する内部降圧電
圧の変化を示すグラフである。
圧の変化を示すグラフである。
【図４】本発明の第２の実施形態に係る内部降圧回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図４に示す内部降圧回路における差動増幅回路
及び出力ドライバーの回路図である。
及び出力ドライバーの回路図である。
【図６】本発明の第３の実施形態に係る内部降圧回路に
おける動作モード選択回路の回路図である。
おける動作モード選択回路の回路図である。
【図７】図６に示す動作モード選択回路の動作を示すタ
イミング図である。
イミング図である。
【図８】従来の内部降圧回路の構成を示すブロック図で
ある。
ある。
１０ 内部降圧回路 １１ 基準電圧発生回路 １２ 第１の差動増幅回路 １３ 出力ドライバー １４ 第２の差動増幅回路 １５ 出力降圧回路 Ｑｐ11 Ｐ型ＭＯＳトランジスタ（電流源） Ｑｐ12 Ｐ型ＭＯＳトランジスタ（第１の一の導電型Ｍ
ＯＳトランジスタ） Ｑｐ13 Ｐ型ＭＯＳトランジスタ（第２の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ11 Ｎ型ＭＯＳトランジスタ（第１の他の導電型Ｍ
ＯＳトランジスタ） Ｑｎ12 Ｎ型ＭＯＳトランジスタ（第２の他の導電型Ｍ
ＯＳトランジスタ） Ｑｎ13 Ｎ型ＭＯＳトランジスタ ２０ 内部降圧回路 ２１ 基準電圧発生回路 ２２ 差動増幅回路 ２３ 出力ドライバー ２４ 動作モード選択回路 Ｑｐ21 Ｐ型ＭＯＳトランジスタ（第１の他の導電型Ｍ
ＯＳトランジスタ） Ｑｐ22 Ｐ型ＭＯＳトランジスタ（第２の他の導電型Ｍ
ＯＳトランジスタ） Ｑｐ23 Ｐ型ＭＯＳトランジスタ Ｑｎ21 Ｎ型ＭＯＳトランジスタ（第１の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ22 Ｎ型ＭＯＳトランジスタ（第２の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ23 Ｎ型ＭＯＳトランジスタ（第３の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ24 Ｎ型ＭＯＳトランジスタ（第４の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ25 Ｎ型ＭＯＳトランジスタ（第５の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ26 Ｎ型ＭＯＳトランジスタ（第６の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ27 Ｎ型ＭＯＳトランジスタ（電流源） ３１ 遅延器 ３２ ＯＲ回路 ３３ ＡＮＤ回路 ３４ インバータ
ＯＳトランジスタ） Ｑｐ13 Ｐ型ＭＯＳトランジスタ（第２の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ11 Ｎ型ＭＯＳトランジスタ（第１の他の導電型Ｍ
ＯＳトランジスタ） Ｑｎ12 Ｎ型ＭＯＳトランジスタ（第２の他の導電型Ｍ
ＯＳトランジスタ） Ｑｎ13 Ｎ型ＭＯＳトランジスタ ２０ 内部降圧回路 ２１ 基準電圧発生回路 ２２ 差動増幅回路 ２３ 出力ドライバー ２４ 動作モード選択回路 Ｑｐ21 Ｐ型ＭＯＳトランジスタ（第１の他の導電型Ｍ
ＯＳトランジスタ） Ｑｐ22 Ｐ型ＭＯＳトランジスタ（第２の他の導電型Ｍ
ＯＳトランジスタ） Ｑｐ23 Ｐ型ＭＯＳトランジスタ Ｑｎ21 Ｎ型ＭＯＳトランジスタ（第１の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ22 Ｎ型ＭＯＳトランジスタ（第２の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ23 Ｎ型ＭＯＳトランジスタ（第３の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ24 Ｎ型ＭＯＳトランジスタ（第４の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ25 Ｎ型ＭＯＳトランジスタ（第５の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ26 Ｎ型ＭＯＳトランジスタ（第６の一の導電型Ｍ
ＯＳトランジスタ） Ｑｎ27 Ｎ型ＭＯＳトランジスタ（電流源） ３１ 遅延器 ３２ ＯＲ回路 ３３ ＡＮＤ回路 ３４ インバータ
Claims (12)
- 【請求項１】 半導体集積回路に搭載され、外部電源電
圧よりも低い内部降圧電圧を発生して前記半導体集積回
路が備える内部素子に供給する内部降圧回路であって、 第１の基準電圧及びこの第１の基準電圧よりも所定の電
圧だけ高い第２の基準電圧をそれぞれ発生して出力する
基準電圧発生回路と、 前記基準電圧発生回路から出力された第１の基準電圧を
基にして前記内部降圧電圧を出力する出力回路と、 前記出力回路から出力された内部降圧電圧が前記基準電
圧発生回路から出力された第２の基準電圧を越えたと
き、前記内部降圧電圧を降下させる出力制御回路とを備
えていることを特徴とする内部降圧回路。 - 【請求項２】 前記出力制御回路は、 前記第２の基準電圧及び内部降圧電圧を入力とし、前記
第２の基準電圧と前記内部降圧電圧との差に応じて変化
する電圧を出力する差動増幅回路と、 前記差動増幅回路から出力された電圧に従って前記内部
降圧電圧を降下させる出力降圧回路とを有することを特
徴とする請求項１に記載の内部降圧回路。 - 【請求項３】 前記差動増幅回路は、 電流源と、 前記電流源にソースが接続され、前記第２の基準電圧が
ゲートに印加された第１の一の導電型ＭＯＳトランジス
タと、 前記電流源にソースが接続され、前記内部降圧電圧がゲ
ートに印加された第２の一の導電型ＭＯＳトランジスタ
と、 前記第１の一の導電型ＭＯＳトランジスタに対して互い
のドレイン同士が接続されると共に、ソースが電源に接
続された第１の他の導電型ＭＯＳトランジスタと、 前記第２の一の導電型ＭＯＳトランジスタに対して互い
のドレイン同士が接続されると共に、ソースが電源に接
続された第２の他の導電型ＭＯＳトランジスタとを有
し、 前記第１の他の導電型ＭＯＳトランジスタ及び第２の他
の導電型ＭＯＳトランジスタは互いのゲート同士が接続
され、さらに前記第２の他の導電型ＭＯＳトランジスタ
のゲートとドレインとが接続されており、 前記出力降圧回路は、 ソースが電源に接続され、前記第１の一の導電型ＭＯＳ
トランジスタのドレイン電圧がゲートに印加され、ドレ
イン電圧が前記内部降圧電圧となるＮ型ＭＯＳトランジ
スタを有することを特徴とする請求項２に記載の内部降
圧回路。 - 【請求項４】 前記第２の基準電圧と前記第１の基準電
圧との差は０．３Ｖ以下であることを特徴とする請求項
１に記載の内部降圧回路。 - 【請求項５】 前記出力制御回路は、ＣＭＯＳトランジ
スタの組み合わせによって構成されていることを特徴と
する請求項１に記載の内部降圧回路。 - 【請求項６】 半導体集積回路に搭載され、外部電源電
圧よりも低い内部降圧電圧を発生して前記半導体集積回
路が備える内部素子に供給する内部降圧回路であって、 第１の基準電圧及び第２の基準電圧を発生して出力する
基準電圧発生回路と、 前記基準電圧発生回路から出力される第１の基準電圧又
は第２の基準電圧のいずれか一方を選択し、選択された
基準電圧を基にして前記内部降圧電圧を出力する出力回
路とを備えていることを特徴とする内部降圧回路。 - 【請求項７】 前記第１の基準電圧は前記第２の基準電
圧よりも高く設定されており、 前記出力回路は、前記半導体集積回路の内部素子が通常
動作するときは前記第１の基準電圧を選択する一方、前
記半導体集積回路の内部素子が通常よりも低い速度で動
作するときは前記第２の基準電圧を選択することを特徴
とする請求項６に記載の内部降圧回路。 - 【請求項８】 前記第１の基準電圧を選択するよう指示
する第１の動作モード信号及び前記第２の基準電圧を選
択するよう指示する第２の動作モード信号を前記出力回
路に出力する動作モード選択回路をさらに備え、 前記出力回路は、 前記第１の動作モード信号により前記第１の基準電圧を
選択するよう指示されたときは前記第１の基準電圧を基
にして前記内部降圧電圧を出力する一方、前記第２の動
作モード信号により前記第２の基準電圧を選択するよう
指示されたときは前記第２の基準電圧を基にして前記内
部降圧電圧を出力することを特徴とする請求項６に記載
の内部降圧回路。 - 【請求項９】 前記出力回路は、 前記第１の基準電圧、第２の基準電圧、第１の動作モー
ド信号、第２の動作モード信号及び内部降圧電圧を入力
とし、前記第１の動作モード信号により前記第１の基準
電圧を選択するよう指示されたときは前記第１の基準電
圧と前記内部降圧電圧との差に応じて変化する電圧を出
力する一方、前記第２の動作モード信号により前記第２
の基準電圧を選択するよう指示されたときは前記第２の
基準電圧と前記内部降圧電圧との差に応じて変化する電
圧を出力する差動増幅回路と、 前記差動増幅回路から出力された電圧に従って前記内部
降圧電圧を駆動する出力ドライバーとを有することを特
徴とする請求項８に記載の内部降圧回路。 - 【請求項１０】 前記差動増幅回路は、 電流源と、 前記電流源にソースが接続され、前記第１の基準電圧が
ゲートに印加された第１の一の導電型ＭＯＳトランジス
タと、 前記第１の一の導電型ＭＯＳトランジスタのドレインに
ソースが接続され、前記第１の動作モード信号がゲート
に印加された第２の一の導電型ＭＯＳトランジスタと、 前記電流源にソースが接続され、前記第２の基準電圧が
ゲートに印加された第３の一の導電型ＭＯＳトランジス
タと、 前記第３の一の導電型ＭＯＳトランジスタのドレインに
ソースが接続され、前記第２の動作モード信号がゲート
に印加された第４の一の導電型ＭＯＳトランジスタと、 前記電流源にソースが接続され、前記内部降圧電圧がゲ
ートに印加された第５の一の導電型ＭＯＳトランジスタ
と、 前記第５の一の導電型ＭＯＳトランジスタのドレインに
ソースが接続され、ゲートが電源に接続された第６の一
の導電型ＭＯＳトランジスタと、 前記第２の一の導電型ＭＯＳトランジスタ及び第４の一
の導電型ＭＯＳトランジスタに対して互いのドレイン同
士が接続されると共に、ソースが電源に接続された第１
の他の導電型ＭＯＳトランジスタと、 前記第６の一の導電型ＭＯＳトランジスタに対して互い
のドレイン同士が接続されると共に、ソースが電源に接
続された第２の他の導電型ＭＯＳトランジスタとを有
し、 前記第１の他の導電型ＭＯＳトランジスタ及び第２の他
の導電型ＭＯＳトランジスタは互いのゲート同士が接続
され、さらに前記第２の他の導電型ＭＯＳトランジスタ
のゲートとドレインとが接続されており、 前記出力ドライバーは、 ソースが電源に接続され、前記第２の一の導電型ＭＯＳ
トランジスタ及び第４の一の導電型ＭＯＳトランジスタ
のドレイン電圧がゲートに印加され、ドレイン電圧が前
記内部降圧電圧となるＰ型ＭＯＳトランジスタを有する
ことを特徴とする請求項８に記載の内部降圧回路。 - 【請求項１１】 前記出力回路は、ＣＭＯＳトランジス
タの組み合わせによって構成されていることを特徴とす
る請求項８に記載の内部降圧回路。 - 【請求項１２】 前記動作モード選択回路は、前記出力
回路において前記第１の基準電圧及び第２の基準電圧が
同時に選択されないように、前記第１の基準電圧を選択
するよう前記第１の動作モード信号によって指示すると
きは前記第２の基準電圧を選択するよう前記第２の動作
モード信号によって指示せず、前記第２の基準電圧を選
択するよう前記第２の動作モード信号によって指示する
ときは前記第１の基準電圧を選択するよう前記第１の動
作モード信号によって指示しないことを特徴とする請求
項８に記載の内部降圧回路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP2005316959A (ja) * | 2004-03-29 | 2005-11-10 | Ricoh Co Ltd | 定電圧回路 |
| JP2010518547A (ja) * | 2007-02-16 | 2010-05-27 | モスエイド テクノロジーズ インコーポレイテッド | メモリシステムのクロックモード決定 |
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|---|---|---|---|---|
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| KR100518399B1 (ko) * | 2000-07-25 | 2005-09-29 | 엔이씨 일렉트로닉스 가부시키가이샤 | 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 |
| JP2003051548A (ja) * | 2001-08-06 | 2003-02-21 | Sharp Corp | 半導体集積回路装置およびそれを用いた携帯端末 |
| KR100635167B1 (ko) * | 2005-08-08 | 2006-10-17 | 삼성전기주식회사 | 온도 보상 바이어스 소스회로 |
| US8575976B2 (en) * | 2009-11-23 | 2013-11-05 | Samsung Electronics Co., Ltd. | Frequency divider systems and methods thereof |
| DE202010017716U1 (de) * | 2009-11-25 | 2012-08-20 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der eine Spannungskonversionsschaltung umfasst |
| DE202010017717U1 (de) * | 2009-11-25 | 2012-08-06 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der Dünnschicht-Oxid-Transistoren umfasst |
Family Cites Families (4)
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|---|---|---|---|---|
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| JP3238526B2 (ja) * | 1992-06-10 | 2001-12-17 | 松下電器産業株式会社 | 基準電位発生回路とそれを用いた半導体集積回路 |
| JP3096541B2 (ja) * | 1992-10-07 | 2000-10-10 | 松下電器産業株式会社 | 半導体集積回路のための内部降圧回路 |
| US5434498A (en) * | 1992-12-14 | 1995-07-18 | United Memories, Inc. | Fuse programmable voltage converter with a secondary tuning path |
-
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-
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP4632623B2 (ja) * | 2001-12-24 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP2005316959A (ja) * | 2004-03-29 | 2005-11-10 | Ricoh Co Ltd | 定電圧回路 |
| JP2010518547A (ja) * | 2007-02-16 | 2010-05-27 | モスエイド テクノロジーズ インコーポレイテッド | メモリシステムのクロックモード決定 |
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