JPH11122093A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH11122093A JPH11122093A JP9281889A JP28188997A JPH11122093A JP H11122093 A JPH11122093 A JP H11122093A JP 9281889 A JP9281889 A JP 9281889A JP 28188997 A JP28188997 A JP 28188997A JP H11122093 A JPH11122093 A JP H11122093A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 消費電流の低減と外部電源電圧動作マージン
の増大を図る。 【解決手段】 トランジスタ１，２は第１のインバータ
を構成し、トランジスタ５，６は第２のインバータを構
成する。ダイオード４を設けることにより、第２のイン
バータを駆動するノードＢの振幅をＶＣＣ−Ｖｆｂ（ダ
イオード４の順方向電圧）と接地電位ＧＮＤ間の振幅レ
ベルとする。ＶＣＣからＧＮＤへ流れる電流の経路はト
ランジスタ１又はトランジスタ２でカットオフされ、Ｖ
ＰＰからＧＮＤへ流れる経路はトランジスタ６，７又は
トランジスタ２，５でカットオフされ、ＶＰＰからＶＣ
Ｃへ流れる経路はトランジスタ７又はトランジスタ３，
４でカットオフされる。
の増大を図る。 【解決手段】 トランジスタ１，２は第１のインバータ
を構成し、トランジスタ５，６は第２のインバータを構
成する。ダイオード４を設けることにより、第２のイン
バータを駆動するノードＢの振幅をＶＣＣ−Ｖｆｂ（ダ
イオード４の順方向電圧）と接地電位ＧＮＤ間の振幅レ
ベルとする。ＶＣＣからＧＮＤへ流れる電流の経路はト
ランジスタ１又はトランジスタ２でカットオフされ、Ｖ
ＰＰからＧＮＤへ流れる経路はトランジスタ６，７又は
トランジスタ２，５でカットオフされ、ＶＰＰからＶＣ
Ｃへ流れる経路はトランジスタ７又はトランジスタ３，
４でカットオフされる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力信号の振幅レ
ベルを入力信号の振幅レベルより大きくする、あるいは
小さくするレベル変換回路に関し、特に２電源以上を用
いて動作するレベル変換回路に関するものである。
ベルを入力信号の振幅レベルより大きくする、あるいは
小さくするレベル変換回路に関し、特に２電源以上を用
いて動作するレベル変換回路に関するものである。
【０００２】
【従来の技術】図４は従来のレベル変換回路の回路図で
ある。このレベル変換回路は各種電圧を必要とし、かつ
高速に動作することが必要なデコーダ回路等に用いられ
る。特に、不揮発性半導体装置においてフローティング
ゲートを有するメモリーセルのしきい値電圧等をモニタ
ーする場合、外部電源電圧より高い電圧と外部電源電圧
より低い電圧が必要な場合と外部電源電圧と同一な電圧
が必要な場合が生ずる。内部に必要な高電圧や低電圧は
回路内部で生成される。
ある。このレベル変換回路は各種電圧を必要とし、かつ
高速に動作することが必要なデコーダ回路等に用いられ
る。特に、不揮発性半導体装置においてフローティング
ゲートを有するメモリーセルのしきい値電圧等をモニタ
ーする場合、外部電源電圧より高い電圧と外部電源電圧
より低い電圧が必要な場合と外部電源電圧と同一な電圧
が必要な場合が生ずる。内部に必要な高電圧や低電圧は
回路内部で生成される。
【０００３】図４において、外部電源電圧ＶＣＣは外部
から供給される電圧であり、内部電圧ＶＰＰは図示しな
い電源手段によってＶＣＣから生成される電圧である。
ＰｃｈＭＯＳトランジスタ２１、ＮｃｈＭＯＳトランジ
スタ２２は、ＶＣＣを電源とし入力端子ＩＮより入力信
号を受ける第１のインバータを構成している。ＰｃｈＭ
ＯＳトランジスタ２５、ＮｃｈＭＯＳトランジスタ２６
は、ＶＰＰを電源としノードＦより入力信号を受ける第
２のインバータを構成している。ＮｃｈＭＯＳトランジ
スタ２３は、第１のインバータの出力を第２のインバー
タの入力に伝達すると共に、ＶＰＰレベルのノードＦか
らＶＣＣレベルのノードＥへ流れる電流を阻止する。Ｐ
ｃｈＭＯＳトランジスタ２７は、第２のインバータの出
力を受け、この出力に応じて第２のインバータの入力を
ＶＰＰレベルにプルアップする。
から供給される電圧であり、内部電圧ＶＰＰは図示しな
い電源手段によってＶＣＣから生成される電圧である。
ＰｃｈＭＯＳトランジスタ２１、ＮｃｈＭＯＳトランジ
スタ２２は、ＶＣＣを電源とし入力端子ＩＮより入力信
号を受ける第１のインバータを構成している。ＰｃｈＭ
ＯＳトランジスタ２５、ＮｃｈＭＯＳトランジスタ２６
は、ＶＰＰを電源としノードＦより入力信号を受ける第
２のインバータを構成している。ＮｃｈＭＯＳトランジ
スタ２３は、第１のインバータの出力を第２のインバー
タの入力に伝達すると共に、ＶＰＰレベルのノードＦか
らＶＣＣレベルのノードＥへ流れる電流を阻止する。Ｐ
ｃｈＭＯＳトランジスタ２７は、第２のインバータの出
力を受け、この出力に応じて第２のインバータの入力を
ＶＰＰレベルにプルアップする。
【０００４】次に、このようなレベル変換回路の動作を
説明する。まず、外部電源電圧ＶＣＣと内部電圧ＶＰＰ
が同一電位の場合について説明する。入力端子ＩＮに与
えられる入力信号の電位レベルは、接地電位ＧＮＤ（以
下、接地電位ＧＮＤは０Ｖとする）とＶＣＣの間で変化
する。入力端子ＩＮの電位がＶＣＣから０Ｖに変化した
場合、トランジスタ１，２で構成される第１のインバー
タの出力ノードＥの電位はＶＣＣとなる。ノードＦの電
位は、ＮｃｈＭＯＳトランジスタ２３を介して、図５に
示すＶＣＣ−Ｖｔｎのレベルまで上昇する。なお、Ｖｔ
ｎはトランジスタ２３のバックゲート特性を考慮した場
合のしきい値である。ノードＦの「Ｈ」レベル出力によ
り、トランジスタ２５，２６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ２７はオンし、ノードＦをＶＰＰレベルまで
上昇させる。
説明する。まず、外部電源電圧ＶＣＣと内部電圧ＶＰＰ
が同一電位の場合について説明する。入力端子ＩＮに与
えられる入力信号の電位レベルは、接地電位ＧＮＤ（以
下、接地電位ＧＮＤは０Ｖとする）とＶＣＣの間で変化
する。入力端子ＩＮの電位がＶＣＣから０Ｖに変化した
場合、トランジスタ１，２で構成される第１のインバー
タの出力ノードＥの電位はＶＣＣとなる。ノードＦの電
位は、ＮｃｈＭＯＳトランジスタ２３を介して、図５に
示すＶＣＣ−Ｖｔｎのレベルまで上昇する。なお、Ｖｔ
ｎはトランジスタ２３のバックゲート特性を考慮した場
合のしきい値である。ノードＦの「Ｈ」レベル出力によ
り、トランジスタ２５，２６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ２７はオンし、ノードＦをＶＰＰレベルまで
上昇させる。
【０００５】入力端子ＩＮの電位が０ＶからＶＣＣに変
化した場合、第１のインバータの出力ノードＥの電位は
０Ｖに下降する。これに応じて、ノードＦの電位はＮｃ
ｈＭＯＳトランジスタ２３を介して０Ｖに下降し始め
る。ノードＦの「Ｌ」レベル出力により、第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。出力ノードＯＵＴの変化により、Ｐｃｈトランジ
スタ２７はオフする。電圧ＶＰＰが電圧ＶＣＣより高い
場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一レベルに
して上記と同様に状態を確定した後、電圧ＶＰＰを高電
圧に昇圧すればよい。Ｎｃｈトランジスタ２３のゲート
電位はＶＣＣレベルで、ノードＥに接続されたドレイン
の電位はＶＣＣレベル、ノードＦに接続されたソースの
電位はＶＰＰレベルになることで、ＶＣＣより高い電位
のノードＦからＶＣＣレベルのノードＥへの貫通電流を
防止することができる。
化した場合、第１のインバータの出力ノードＥの電位は
０Ｖに下降する。これに応じて、ノードＦの電位はＮｃ
ｈＭＯＳトランジスタ２３を介して０Ｖに下降し始め
る。ノードＦの「Ｌ」レベル出力により、第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。出力ノードＯＵＴの変化により、Ｐｃｈトランジ
スタ２７はオフする。電圧ＶＰＰが電圧ＶＣＣより高い
場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一レベルに
して上記と同様に状態を確定した後、電圧ＶＰＰを高電
圧に昇圧すればよい。Ｎｃｈトランジスタ２３のゲート
電位はＶＣＣレベルで、ノードＥに接続されたドレイン
の電位はＶＣＣレベル、ノードＦに接続されたソースの
電位はＶＰＰレベルになることで、ＶＣＣより高い電位
のノードＦからＶＣＣレベルのノードＥへの貫通電流を
防止することができる。
【０００６】次に、特開平５−３０４４６２号公報に開
示されたレベル変換回路の回路図を図６に示す。このレ
ベル変換回路は、第１のインバータを構成するＰｃｈＭ
ＯＳトランジスタ３１及びＮｃｈＭＯＳトランジスタ３
２、第２のインバータを構成するＰｃｈＭＯＳトランジ
スタ３５及びＮｃｈＭＯＳトランジスタ３６、第２のイ
ンバータの出力を受け、この出力に応じて電圧ＶＰＰを
第２のインバータの入力に供給するＰｃｈＭＯＳトラン
ジスタ３７、トランジスタ３１，３２のドレイン間に接
続されたダイオード３８から構成されている。
示されたレベル変換回路の回路図を図６に示す。このレ
ベル変換回路は、第１のインバータを構成するＰｃｈＭ
ＯＳトランジスタ３１及びＮｃｈＭＯＳトランジスタ３
２、第２のインバータを構成するＰｃｈＭＯＳトランジ
スタ３５及びＮｃｈＭＯＳトランジスタ３６、第２のイ
ンバータの出力を受け、この出力に応じて電圧ＶＰＰを
第２のインバータの入力に供給するＰｃｈＭＯＳトラン
ジスタ３７、トランジスタ３１，３２のドレイン間に接
続されたダイオード３８から構成されている。
【０００７】入力端子ＩＮの電位がＶＣＣから０Ｖに変
化した場合、トランジスタ３１，３２で構成される第１
のインバータの出力ノードＧの電位は、図５に示すＶＣ
Ｃ−Ｖｆｂのレベルまで上昇する。なお、Ｖｆｂはダイ
オード３８の順方向電圧である。ノードＧの「Ｈ」レベ
ル出力により、トランジスタ３５，３６で構成される第
２のインバータの出力ノードＯＵＴの電位は、ＶＰＰか
ら０Ｖに下降する。この出力ノードＯＵＴの変化によ
り、Ｐｃｈトランジスタ３７はオンし、ノードＩをＶＰ
Ｐレベルまで上昇させる。入力端子ＩＮの電位が０Ｖか
らＶＣＣに変化した場合、第１のインバータの出力ノー
ドＧの電位は０Ｖに下降する。ノードＧの「Ｌ」レベル
出力により、第２のインバータの出力ノードＯＵＴの電
位はＶＰＰに上昇する。この出力ノードＯＵＴの変化に
より、Ｐｃｈトランジスタ３７はオフする。図６のレベ
ル変換回路では、ＶＰＰからＶＣＣへ流れる定常的な動
作電流、ＶＰＰから接地電位ＧＮＤへ流れる定常的な動
作電流は存在しないが、電圧ＶＰＰがＶＣＣより高電圧
の場合に、ＶＣＣから接地電位ＧＮＤへ流れる定常的な
動作電流が存在する。
化した場合、トランジスタ３１，３２で構成される第１
のインバータの出力ノードＧの電位は、図５に示すＶＣ
Ｃ−Ｖｆｂのレベルまで上昇する。なお、Ｖｆｂはダイ
オード３８の順方向電圧である。ノードＧの「Ｈ」レベ
ル出力により、トランジスタ３５，３６で構成される第
２のインバータの出力ノードＯＵＴの電位は、ＶＰＰか
ら０Ｖに下降する。この出力ノードＯＵＴの変化によ
り、Ｐｃｈトランジスタ３７はオンし、ノードＩをＶＰ
Ｐレベルまで上昇させる。入力端子ＩＮの電位が０Ｖか
らＶＣＣに変化した場合、第１のインバータの出力ノー
ドＧの電位は０Ｖに下降する。ノードＧの「Ｌ」レベル
出力により、第２のインバータの出力ノードＯＵＴの電
位はＶＰＰに上昇する。この出力ノードＯＵＴの変化に
より、Ｐｃｈトランジスタ３７はオフする。図６のレベ
ル変換回路では、ＶＰＰからＶＣＣへ流れる定常的な動
作電流、ＶＰＰから接地電位ＧＮＤへ流れる定常的な動
作電流は存在しないが、電圧ＶＰＰがＶＣＣより高電圧
の場合に、ＶＣＣから接地電位ＧＮＤへ流れる定常的な
動作電流が存在する。
【０００８】
【発明が解決しようとする課題】従来のレベル変換回路
は以上のように構成されており、図４のレベル変換回路
では、外部電源電圧ＶＣＣと内部電圧ＶＰＰが同一値の
場合、出力段の第２のインバータを駆動する入力振幅
（ノードＦの振幅）がＶＣＣ−Ｖｔｎと接地電位ＧＮＤ
間の振幅レベルとなる。ＶｔｎはＮｃｈＭＯＳトランジ
スタのバックゲート特性を考慮した場合のしきい値であ
るため、例えばＶＣＣ＝２Ｖぐらいの低電圧で動作させ
ると、ＶＣＣ−Ｖｔｎは１Ｖ程度なので、第２のインバ
ータの入力振幅は１Ｖ程度の振幅レベルとなる。したが
って、図４のレベル変換回路では、出力段の第２のイン
バータの入力振幅に十分なマージンがとれないという問
題点があった。また、図６のレベル変換回路では、図４
のレベル変換回路よりも入力振幅のマージンを増大させ
ることができるが、出力段の第２のインバータで高電圧
を選択する場合に、外部電源電圧ＶＣＣから接地電位Ｇ
ＮＤへの定常的な動作電流が存在するため、消費電流が
増大するという問題点があった。また、図４、図６のレ
ベル変換回路では、電圧ＶＰＰが外部電源電圧ＶＣＣよ
り低い場合に、ＶＣＣからＶＰＰへ流れる定常的な動作
電流が存在するため、消費電流が増大するという問題点
があった。本発明は、上記課題を解決するためになされ
たもので、消費電流の低減と外部電源電圧動作マージン
の増大を図ることができるレベル変換回路を提供するこ
とを目的とする。
は以上のように構成されており、図４のレベル変換回路
では、外部電源電圧ＶＣＣと内部電圧ＶＰＰが同一値の
場合、出力段の第２のインバータを駆動する入力振幅
（ノードＦの振幅）がＶＣＣ−Ｖｔｎと接地電位ＧＮＤ
間の振幅レベルとなる。ＶｔｎはＮｃｈＭＯＳトランジ
スタのバックゲート特性を考慮した場合のしきい値であ
るため、例えばＶＣＣ＝２Ｖぐらいの低電圧で動作させ
ると、ＶＣＣ−Ｖｔｎは１Ｖ程度なので、第２のインバ
ータの入力振幅は１Ｖ程度の振幅レベルとなる。したが
って、図４のレベル変換回路では、出力段の第２のイン
バータの入力振幅に十分なマージンがとれないという問
題点があった。また、図６のレベル変換回路では、図４
のレベル変換回路よりも入力振幅のマージンを増大させ
ることができるが、出力段の第２のインバータで高電圧
を選択する場合に、外部電源電圧ＶＣＣから接地電位Ｇ
ＮＤへの定常的な動作電流が存在するため、消費電流が
増大するという問題点があった。また、図４、図６のレ
ベル変換回路では、電圧ＶＰＰが外部電源電圧ＶＣＣよ
り低い場合に、ＶＣＣからＶＰＰへ流れる定常的な動作
電流が存在するため、消費電流が増大するという問題点
があった。本発明は、上記課題を解決するためになされ
たもので、消費電流の低減と外部電源電圧動作マージン
の増大を図ることができるレベル変換回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明は、請求項１に記
載のように、第１の電源電圧により駆動される第１のイ
ンバータと、第２の電源電圧により駆動される第２のイ
ンバータを備え、第１のインバータに入力される第１の
電源電圧と接地電圧間の振幅レベルを第２の電源電圧と
接地電圧間の振幅レベルに変換するレベル変換回路にお
いて、ドレインが第１のインバータの出力に接続され、
ソースが第２のインバータの入力に接続され、ゲートに
第１の電源電圧が与えられたＮｃｈＭＯＳトランジスタ
と、このＮｃｈＭＯＳトランジスタと並列に、アノード
が第１のインバータの出力に接続され、カソードが第２
のインバータの入力に接続された第１のダイオードと、
第２のインバータの出力を受けて第２のインバータの入
力を第２の電源電圧近傍にプルアップする負荷回路とを
備えたものである。このように、第１の電源電圧と接地
電圧の間で動作する第１のインバータの出力の振幅を第
１のダイオードを介して出力段の第２のインバータの入
力へ伝達することにより、出力段の第２のインバータの
動作マージンを増大させることができる。また、第１の
電源電圧から接地電圧、第２の電源電圧から接地電圧、
及び第２の電源電圧から第１の電源電圧の方向へ流れる
定常電流を阻止することができる。また、請求項２に記
載のように、上記負荷回路は、ソースとウェルに第２の
電源電圧が与えられ、ドレインが第２のインバータの入
力に接続され、ゲートが第２のインバータの出力に接続
されたＰｃｈＭＯＳトランジスタからなるものである。
載のように、第１の電源電圧により駆動される第１のイ
ンバータと、第２の電源電圧により駆動される第２のイ
ンバータを備え、第１のインバータに入力される第１の
電源電圧と接地電圧間の振幅レベルを第２の電源電圧と
接地電圧間の振幅レベルに変換するレベル変換回路にお
いて、ドレインが第１のインバータの出力に接続され、
ソースが第２のインバータの入力に接続され、ゲートに
第１の電源電圧が与えられたＮｃｈＭＯＳトランジスタ
と、このＮｃｈＭＯＳトランジスタと並列に、アノード
が第１のインバータの出力に接続され、カソードが第２
のインバータの入力に接続された第１のダイオードと、
第２のインバータの出力を受けて第２のインバータの入
力を第２の電源電圧近傍にプルアップする負荷回路とを
備えたものである。このように、第１の電源電圧と接地
電圧の間で動作する第１のインバータの出力の振幅を第
１のダイオードを介して出力段の第２のインバータの入
力へ伝達することにより、出力段の第２のインバータの
動作マージンを増大させることができる。また、第１の
電源電圧から接地電圧、第２の電源電圧から接地電圧、
及び第２の電源電圧から第１の電源電圧の方向へ流れる
定常電流を阻止することができる。また、請求項２に記
載のように、上記負荷回路は、ソースとウェルに第２の
電源電圧が与えられ、ドレインが第２のインバータの入
力に接続され、ゲートが第２のインバータの出力に接続
されたＰｃｈＭＯＳトランジスタからなるものである。
【００１０】また、請求項３に記載のように、上記負荷
回路は、ソースとウェルに第２の電源電圧が与えられ、
ゲートが第２のインバータの出力に接続されたＰｃｈＭ
ＯＳトランジスタと、アノードがＰｃｈＭＯＳトランジ
スタのドレインに接続され、カソードが第２のインバー
タの入力に接続された第２のダイオードとからなるもの
である。このように、第２のダイオードを設けることに
より、第１の電源電圧から第２の電源電圧の方向へ流れ
る定常電流を阻止することができる。また、請求項４に
記載のように、上記第１、第２のダイオードは、第１の
Ｎ型拡散層と、この第１のＮ型拡散層内に形成されたア
ノードとなるＰ型拡散層と、このＰ型拡散層内に形成さ
れたカソードとなる第２のＮ型拡散層からなり、第１の
Ｎ型拡散層に第１、第２の電源電圧が印加されたもので
ある。
回路は、ソースとウェルに第２の電源電圧が与えられ、
ゲートが第２のインバータの出力に接続されたＰｃｈＭ
ＯＳトランジスタと、アノードがＰｃｈＭＯＳトランジ
スタのドレインに接続され、カソードが第２のインバー
タの入力に接続された第２のダイオードとからなるもの
である。このように、第２のダイオードを設けることに
より、第１の電源電圧から第２の電源電圧の方向へ流れ
る定常電流を阻止することができる。また、請求項４に
記載のように、上記第１、第２のダイオードは、第１の
Ｎ型拡散層と、この第１のＮ型拡散層内に形成されたア
ノードとなるＰ型拡散層と、このＰ型拡散層内に形成さ
れたカソードとなる第２のＮ型拡散層からなり、第１の
Ｎ型拡散層に第１、第２の電源電圧が印加されたもので
ある。
【００１１】
実施の形態の１．次に、本発明の実施の形態について図
面を参照して詳細に説明する。図１は本発明の第１の実
施の形態となるレベル変換回路の回路図である。第１の
電源電圧となる外部電源電圧ＶＣＣは外部から供給され
る電圧であり、第２の電源電圧となる内部電圧ＶＰＰは
図示しない電源手段によってＶＣＣから生成される電圧
である。なお、ＶＣＣ、ＶＰＰは何れも正電圧である。
面を参照して詳細に説明する。図１は本発明の第１の実
施の形態となるレベル変換回路の回路図である。第１の
電源電圧となる外部電源電圧ＶＣＣは外部から供給され
る電圧であり、第２の電源電圧となる内部電圧ＶＰＰは
図示しない電源手段によってＶＣＣから生成される電圧
である。なお、ＶＣＣ、ＶＰＰは何れも正電圧である。
【００１２】ゲートが入力端子ＩＮに接続され、ドレイ
ンがノードＡに接続され、ソースとウェルに電圧ＶＣＣ
が与えられたＰｃｈＭＯＳトランジスタ１と、ゲートが
入力端子ＩＮに接続され、ドレインがノードＡに接続さ
れ、ソースが接地されたＮｃｈＭＯＳトランジスタ２
は、入力段のインバータとなる第１のインバータを構成
している。ゲートがノードＢに接続され、ドレインが出
力端子ＯＵＴに接続され、ソースとウェルに電圧ＶＰＰ
が与えられたＰｃｈＭＯＳトランジスタ５と、ゲートが
ノードＢに接続され、ドレインが出力端子ＯＵＴに接続
され、ソースが接地されたＮｃｈＭＯＳトランジスタ６
は、出力段のインバータとなる第２のインバータを構成
している。
ンがノードＡに接続され、ソースとウェルに電圧ＶＣＣ
が与えられたＰｃｈＭＯＳトランジスタ１と、ゲートが
入力端子ＩＮに接続され、ドレインがノードＡに接続さ
れ、ソースが接地されたＮｃｈＭＯＳトランジスタ２
は、入力段のインバータとなる第１のインバータを構成
している。ゲートがノードＢに接続され、ドレインが出
力端子ＯＵＴに接続され、ソースとウェルに電圧ＶＰＰ
が与えられたＰｃｈＭＯＳトランジスタ５と、ゲートが
ノードＢに接続され、ドレインが出力端子ＯＵＴに接続
され、ソースが接地されたＮｃｈＭＯＳトランジスタ６
は、出力段のインバータとなる第２のインバータを構成
している。
【００１３】ドレインが第１のインバータの出力ノード
Ａに接続され、ソースが第２のインバータの入力ノード
Ｂに接続され、ゲートに電圧ＶＣＣが与えられたＮｃｈ
ＭＯＳトランジスタ３は、第１のインバータの出力を第
２のインバータの入力に伝達すると共に、ＶＰＰレベル
のノードＢからＶＣＣレベルのノードＡへ流れる電流を
阻止する。
Ａに接続され、ソースが第２のインバータの入力ノード
Ｂに接続され、ゲートに電圧ＶＣＣが与えられたＮｃｈ
ＭＯＳトランジスタ３は、第１のインバータの出力を第
２のインバータの入力に伝達すると共に、ＶＰＰレベル
のノードＢからＶＣＣレベルのノードＡへ流れる電流を
阻止する。
【００１４】アノードが第１のインバータの出力ノード
Ａに接続され、カソードが第２のインバータの入力ノー
ドＢに接続されたダイオード４は、第１のインバータの
出力を第２のインバータの入力に伝達する。負荷回路を
構成するＰｃｈＭＯＳトランジスタ７は、第２のインバ
ータの出力を受け、この出力に応じて第２のインバータ
の入力をＶＰＰレベル近傍にプルアップする。
Ａに接続され、カソードが第２のインバータの入力ノー
ドＢに接続されたダイオード４は、第１のインバータの
出力を第２のインバータの入力に伝達する。負荷回路を
構成するＰｃｈＭＯＳトランジスタ７は、第２のインバ
ータの出力を受け、この出力に応じて第２のインバータ
の入力をＶＰＰレベル近傍にプルアップする。
【００１５】図２は図１のレベル変換回路で使用される
ダイオード４の断面図である。ダイオード４は、第１の
Ｎ型拡散層１１と、このＮ型拡散層１１内に形成された
アノードとなるＰ型拡散層１２と、このＰ型拡散層１２
内に形成されたカソードとなる第２のＮ型拡散層１３か
らなる。Ｐ型拡散層１２は第１のインバータの出力とな
るノードＡに接続され、Ｎ型拡散層１３は第２のインバ
ータの入力となるノードＢに接続される。また、Ｎ型拡
散層１１には電源電圧ＶＣＣが印加される。
ダイオード４の断面図である。ダイオード４は、第１の
Ｎ型拡散層１１と、このＮ型拡散層１１内に形成された
アノードとなるＰ型拡散層１２と、このＰ型拡散層１２
内に形成されたカソードとなる第２のＮ型拡散層１３か
らなる。Ｐ型拡散層１２は第１のインバータの出力とな
るノードＡに接続され、Ｎ型拡散層１３は第２のインバ
ータの入力となるノードＢに接続される。また、Ｎ型拡
散層１１には電源電圧ＶＣＣが印加される。
【００１６】次に、本実施の形態のレベル変換回路の動
作を説明する。まず、外部電源電圧ＶＣＣと内部電圧Ｖ
ＰＰが同一電位の場合について説明する。入力端子ＩＮ
に与えられる入力信号の電位レベルは、接地電位ＧＮＤ
（以下、接地電位ＧＮＤは０Ｖとする）とＶＣＣの間で
変化する。
作を説明する。まず、外部電源電圧ＶＣＣと内部電圧Ｖ
ＰＰが同一電位の場合について説明する。入力端子ＩＮ
に与えられる入力信号の電位レベルは、接地電位ＧＮＤ
（以下、接地電位ＧＮＤは０Ｖとする）とＶＣＣの間で
変化する。
【００１７】入力端子ＩＮの電位がＶＣＣから０Ｖに変
化した場合、トランジスタ１がオン状態、トランジスタ
２がオフ状態となるので、トランジスタ１，２で構成さ
れる第１のインバータの出力ノードＡの電位はＶＣＣと
なる。ノードＡが「Ｈ」レベルの場合、ダイオード４に
は順方向電圧が加わる。これにより、ノードＢの電位
は、図５に示すＶＣＣ−Ｖｆｂのレベルまで上昇する。
なお、Ｖｆｂはダイオード４の順方向電圧である。
化した場合、トランジスタ１がオン状態、トランジスタ
２がオフ状態となるので、トランジスタ１，２で構成さ
れる第１のインバータの出力ノードＡの電位はＶＣＣと
なる。ノードＡが「Ｈ」レベルの場合、ダイオード４に
は順方向電圧が加わる。これにより、ノードＢの電位
は、図５に示すＶＣＣ−Ｖｆｂのレベルまで上昇する。
なお、Ｖｆｂはダイオード４の順方向電圧である。
【００１８】ノードＢの「Ｈ」レベル出力により、トラ
ンジスタ５がオフ状態、トランジスタ６がオン状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ７はオンし、ノードＢをＶＰＰレベルまで上
昇させる。第２のインバータのしきい値をＶＣＣ−Ｖｆ
ｂより低い値に設定することにより、ＶＣＣ−Ｖｆｂと
０Ｖの間のノードＢの振幅レベルを出力段へ伝達するこ
とができる。
ンジスタ５がオフ状態、トランジスタ６がオン状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ７はオンし、ノードＢをＶＰＰレベルまで上
昇させる。第２のインバータのしきい値をＶＣＣ−Ｖｆ
ｂより低い値に設定することにより、ＶＣＣ−Ｖｆｂと
０Ｖの間のノードＢの振幅レベルを出力段へ伝達するこ
とができる。
【００１９】ノードＡの電位がＶＣＣに上昇すると、ダ
イオード４のＰ型拡散層１２がＶＣＣに充電される。こ
れにより、Ｐ型拡散層１２、Ｎ型拡散層１３間が順方向
バイアスとなり、ノードＢはＶＣＣ−Ｖｆｂまで充電さ
れる。Ｎ型拡散層１１は、Ｐ型拡散層１２がＶＣＣに充
電されたときに、基板へ流れ込む電流をおさえるために
形成される拡散層領域で、電圧ＶＣＣにプルアップされ
ている。
イオード４のＰ型拡散層１２がＶＣＣに充電される。こ
れにより、Ｐ型拡散層１２、Ｎ型拡散層１３間が順方向
バイアスとなり、ノードＢはＶＣＣ−Ｖｆｂまで充電さ
れる。Ｎ型拡散層１１は、Ｐ型拡散層１２がＶＣＣに充
電されたときに、基板へ流れ込む電流をおさえるために
形成される拡散層領域で、電圧ＶＣＣにプルアップされ
ている。
【００２０】入力端子ＩＮの電位が０ＶからＶＣＣに変
化した場合、トランジスタ１がオフ状態、トランジスタ
２がオン状態となるので、トランジスタ１，２で構成さ
れる第１のインバータの出力ノードＡの電位は０Ｖに下
降する。これに応じて、ノードＢの電位はＮｃｈＭＯＳ
トランジスタ３を介して０Ｖに下降し始める。入力端子
ＩＮの電位が０ＶのときノードＢの電位は「Ｈ」レベル
であったので、入力端子ＩＮの電位がＶＣＣに変化して
ノードＡが「Ｌ」レベルに変化すると、ダイオード４に
は逆方向電圧が印加される。よって、ノードＢの電位
は、トランジスタ３のみを介した動作によって「Ｌ」レ
ベルとなる。
化した場合、トランジスタ１がオフ状態、トランジスタ
２がオン状態となるので、トランジスタ１，２で構成さ
れる第１のインバータの出力ノードＡの電位は０Ｖに下
降する。これに応じて、ノードＢの電位はＮｃｈＭＯＳ
トランジスタ３を介して０Ｖに下降し始める。入力端子
ＩＮの電位が０ＶのときノードＢの電位は「Ｈ」レベル
であったので、入力端子ＩＮの電位がＶＣＣに変化して
ノードＡが「Ｌ」レベルに変化すると、ダイオード４に
は逆方向電圧が印加される。よって、ノードＢの電位
は、トランジスタ３のみを介した動作によって「Ｌ」レ
ベルとなる。
【００２１】ノードＢの「Ｌ」レベル出力により、トラ
ンジスタ５がオン状態、トランジスタ６がオフ状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。この出力ノードＯＵＴの変化により、Ｐｃｈトラ
ンジスタ７はオフする。以上の動作は電圧ＶＣＣとＶＰ
Ｐが同一電位の場合であるが、電圧ＶＰＰが電圧ＶＣＣ
より高い場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一
レベルにして上記と同様に状態を確定した後、電圧ＶＰ
Ｐを高電圧に昇圧すればよい。これにより、第１、第２
のインバータを選択的に駆動することができる。
ンジスタ５がオン状態、トランジスタ６がオフ状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。この出力ノードＯＵＴの変化により、Ｐｃｈトラ
ンジスタ７はオフする。以上の動作は電圧ＶＣＣとＶＰ
Ｐが同一電位の場合であるが、電圧ＶＰＰが電圧ＶＣＣ
より高い場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一
レベルにして上記と同様に状態を確定した後、電圧ＶＰ
Ｐを高電圧に昇圧すればよい。これにより、第１、第２
のインバータを選択的に駆動することができる。
【００２２】入力端子ＩＮの電位が０Ｖのとき、ＶＣＣ
から接地電位ＧＮＤへ流れる電流の経路は、Ｎｃｈトラ
ンジスタ２でカットオフされ、ＶＰＰから接地電位ＧＮ
Ｄへ流れる電流の経路はＰｃｈトランジスタ５とＮｃｈ
トランジスタ２でカットオフされる。また、ＶＰＰから
ＶＣＣへ流れる電流の経路はＮｃｈトランジスタ３とダ
イオード４でカットオフされる。
から接地電位ＧＮＤへ流れる電流の経路は、Ｎｃｈトラ
ンジスタ２でカットオフされ、ＶＰＰから接地電位ＧＮ
Ｄへ流れる電流の経路はＰｃｈトランジスタ５とＮｃｈ
トランジスタ２でカットオフされる。また、ＶＰＰから
ＶＣＣへ流れる電流の経路はＮｃｈトランジスタ３とダ
イオード４でカットオフされる。
【００２３】入力端子ＩＮの電位がＶＣＣのとき、ＶＣ
Ｃから接地電位ＧＮＤへ流れる電流の経路は、Ｐｃｈト
ランジスタ１でカットオフされ、ＶＰＰから接地電位Ｇ
ＮＤへ流れる電流の経路はＰｃｈトランジスタ７とＮｃ
ｈトランジスタ６でカットオフされる。また、ＶＰＰか
らＶＣＣへ流れる電流の経路はＰｃｈトランジスタ７で
カットオフされる。
Ｃから接地電位ＧＮＤへ流れる電流の経路は、Ｐｃｈト
ランジスタ１でカットオフされ、ＶＰＰから接地電位Ｇ
ＮＤへ流れる電流の経路はＰｃｈトランジスタ７とＮｃ
ｈトランジスタ６でカットオフされる。また、ＶＰＰか
らＶＣＣへ流れる電流の経路はＰｃｈトランジスタ７で
カットオフされる。
【００２４】したがって、本実施の形態では、ダイオー
ド４を設けたことにより、出力段の第２のインバータを
駆動する入力振幅（ノードＢの振幅）をＶＣＣ−Ｖｆｂ
と接地電位ＧＮＤ間の振幅レベルとすることができるの
で、第２のインバータの動作マージンを図４のレベル変
換回路よりも増大させることができる。また、ＶＣＣか
ら接地電位ＧＮＤ、ＶＰＰから接地電位ＧＮＤ、及びＶ
ＰＰからＶＣＣへ流れる定常電流を阻止することができ
るので、図５のレベル変換回路よりも消費電流を低減す
ることができる。
ド４を設けたことにより、出力段の第２のインバータを
駆動する入力振幅（ノードＢの振幅）をＶＣＣ−Ｖｆｂ
と接地電位ＧＮＤ間の振幅レベルとすることができるの
で、第２のインバータの動作マージンを図４のレベル変
換回路よりも増大させることができる。また、ＶＣＣか
ら接地電位ＧＮＤ、ＶＰＰから接地電位ＧＮＤ、及びＶ
ＰＰからＶＣＣへ流れる定常電流を阻止することができ
るので、図５のレベル変換回路よりも消費電流を低減す
ることができる。
【００２５】実施の形態の２．図３は本発明の他の実施
の形態となるレベル変換回路の回路図であり、図１と同
一の構成には同一の符号を付してある。アノードがＰｃ
ｈＭＯＳトランジスタ７のドレインに接続され、カソー
ドが第２のインバータの入力ノードＣに接続されたダイ
オード８は、トランジスタ７と共に負荷回路を構成し、
ノードＣをＶＰＰ−Ｖｆｂにプルアップする。このダイ
オード８の構成は、ダイオード４と同じである。ただ
し、ダイオード８の第１のＮ型拡散層１１には内部電圧
ＶＰＰが印加される。
の形態となるレベル変換回路の回路図であり、図１と同
一の構成には同一の符号を付してある。アノードがＰｃ
ｈＭＯＳトランジスタ７のドレインに接続され、カソー
ドが第２のインバータの入力ノードＣに接続されたダイ
オード８は、トランジスタ７と共に負荷回路を構成し、
ノードＣをＶＰＰ−Ｖｆｂにプルアップする。このダイ
オード８の構成は、ダイオード４と同じである。ただ
し、ダイオード８の第１のＮ型拡散層１１には内部電圧
ＶＰＰが印加される。
【００２６】次に、本実施の形態のレベル変換回路の動
作を説明する。まず、外部電源電圧ＶＣＣと内部電圧Ｖ
ＰＰが同一電位の場合について説明する。入力端子ＩＮ
の電位がＶＣＣから０Ｖに変化した場合、トランジスタ
１がオン状態、トランジスタ２がオフ状態となるので、
トランジスタ１，２で構成される第１のインバータの出
力ノードＡの電位はＶＣＣとなる。ノードＡが「Ｈ」レ
ベルの場合、ダイオード４には順方向電圧が加わる。こ
れにより、ノードＣの電位はＶＣＣ−Ｖｆｂのレベルま
で上昇する。
作を説明する。まず、外部電源電圧ＶＣＣと内部電圧Ｖ
ＰＰが同一電位の場合について説明する。入力端子ＩＮ
の電位がＶＣＣから０Ｖに変化した場合、トランジスタ
１がオン状態、トランジスタ２がオフ状態となるので、
トランジスタ１，２で構成される第１のインバータの出
力ノードＡの電位はＶＣＣとなる。ノードＡが「Ｈ」レ
ベルの場合、ダイオード４には順方向電圧が加わる。こ
れにより、ノードＣの電位はＶＣＣ−Ｖｆｂのレベルま
で上昇する。
【００２７】ノードＣの「Ｈ」レベル出力により、トラ
ンジスタ５がオフ状態、トランジスタ６がオン状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ７はオンし、ノードＤをＶＰＰレベルまで上
昇させる。ダイオード８は、ノードＤの電圧レベルより
Ｖｆｂ低い値をノードＣに出力する。
ンジスタ５がオフ状態、トランジスタ６がオン状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は、ＶＰＰから０Ｖに下
降する。この出力ノードＯＵＴの変化により、Ｐｃｈト
ランジスタ７はオンし、ノードＤをＶＰＰレベルまで上
昇させる。ダイオード８は、ノードＤの電圧レベルより
Ｖｆｂ低い値をノードＣに出力する。
【００２８】第２のインバータのしきい値をＶＣＣ−Ｖ
ｆｂより低い値に設定することにより、ＶＣＣ−Ｖｆｂ
と０Ｖの間のノードＣの振幅レベルを出力段へ伝達する
ことができる。入力端子ＩＮの電位が０ＶからＶＣＣに
変化した場合、トランジスタ１がオフ状態、トランジス
タ２がオン状態となるので、トランジスタ１，２で構成
される第１のインバータの出力ノードＡの電位は０Ｖに
下降する。
ｆｂより低い値に設定することにより、ＶＣＣ−Ｖｆｂ
と０Ｖの間のノードＣの振幅レベルを出力段へ伝達する
ことができる。入力端子ＩＮの電位が０ＶからＶＣＣに
変化した場合、トランジスタ１がオフ状態、トランジス
タ２がオン状態となるので、トランジスタ１，２で構成
される第１のインバータの出力ノードＡの電位は０Ｖに
下降する。
【００２９】これに応じて、ノードＣの電位はＮｃｈＭ
ＯＳトランジスタ３を介して０Ｖに下降し始める。入力
端子ＩＮの電位が０ＶのときノードＣの電位は「Ｈ」レ
ベルであったので、入力端子ＩＮの電位がＶＣＣに変化
してノードＡが「Ｌ」レベルに変化すると、ダイオード
４には逆方向電圧が印加される。よって、ノードＣの電
位は、トランジスタ３のみを介した動作によって「Ｌ」
レベルとなる。
ＯＳトランジスタ３を介して０Ｖに下降し始める。入力
端子ＩＮの電位が０ＶのときノードＣの電位は「Ｈ」レ
ベルであったので、入力端子ＩＮの電位がＶＣＣに変化
してノードＡが「Ｌ」レベルに変化すると、ダイオード
４には逆方向電圧が印加される。よって、ノードＣの電
位は、トランジスタ３のみを介した動作によって「Ｌ」
レベルとなる。
【００３０】ノードＣの「Ｌ」レベル出力により、トラ
ンジスタ５がオン状態、トランジスタ６がオフ状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。この出力ノードＯＵＴの変化により、Ｐｃｈトラ
ンジスタ７はオフする。以上の動作は電圧ＶＣＣとＶＰ
Ｐが同一電位の場合であるが、電圧ＶＰＰが電圧ＶＣＣ
より高い場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一
レベルにして上記と同様に状態を確定した後、電圧ＶＰ
Ｐを高電圧に昇圧すればよい。これにより、第１、第２
のインバータを選択的に駆動することができる。また、
電圧ＶＰＰが電圧ＶＣＣより低い場合でも駆動すること
ができる。
ンジスタ５がオン状態、トランジスタ６がオフ状態とな
るので、トランジスタ５，６で構成される第２のインバ
ータの出力ノードＯＵＴの電位は０ＶからＶＰＰに上昇
する。この出力ノードＯＵＴの変化により、Ｐｃｈトラ
ンジスタ７はオフする。以上の動作は電圧ＶＣＣとＶＰ
Ｐが同一電位の場合であるが、電圧ＶＰＰが電圧ＶＣＣ
より高い場合は、初めに電圧ＶＣＣと電圧ＶＰＰを同一
レベルにして上記と同様に状態を確定した後、電圧ＶＰ
Ｐを高電圧に昇圧すればよい。これにより、第１、第２
のインバータを選択的に駆動することができる。また、
電圧ＶＰＰが電圧ＶＣＣより低い場合でも駆動すること
ができる。
【００３１】入力端子ＩＮの電位が０Ｖのとき、ＶＣＣ
から接地電位ＧＮＤへ流れる電流の経路は、Ｎｃｈトラ
ンジスタ２でカットオフされ、ＶＰＰから接地電位ＧＮ
Ｄへ流れる電流の経路はＰｃｈトランジスタ５とＮｃｈ
トランジスタ２でカットオフされる。また、ＶＰＰから
ＶＣＣへ流れる電流の経路はＮｃｈトランジスタ３とダ
イオード４でカットオフされる。さらに、ＶＣＣからＶ
ＰＰへ流れる電流の経路は、ダイオード８によりカット
オフされる。
から接地電位ＧＮＤへ流れる電流の経路は、Ｎｃｈトラ
ンジスタ２でカットオフされ、ＶＰＰから接地電位ＧＮ
Ｄへ流れる電流の経路はＰｃｈトランジスタ５とＮｃｈ
トランジスタ２でカットオフされる。また、ＶＰＰから
ＶＣＣへ流れる電流の経路はＮｃｈトランジスタ３とダ
イオード４でカットオフされる。さらに、ＶＣＣからＶ
ＰＰへ流れる電流の経路は、ダイオード８によりカット
オフされる。
【００３２】入力端子ＩＮの電位がＶＣＣのとき、ＶＣ
Ｃから接地電位ＧＮＤへ流れる電流の経路は、Ｐｃｈト
ランジスタ１でカットオフされ、ＶＰＰから接地電位Ｇ
ＮＤへ流れる電流の経路はＰｃｈトランジスタ７とＮｃ
ｈトランジスタ６でカットオフされる。また、ＶＰＰか
らＶＣＣへ流れる電流の経路はＰｃｈトランジスタ７で
カットオフされる。さらに、ＶＣＣからＶＰＰへ流れる
電流の経路は、ダイオード８によりカットオフされる。
Ｃから接地電位ＧＮＤへ流れる電流の経路は、Ｐｃｈト
ランジスタ１でカットオフされ、ＶＰＰから接地電位Ｇ
ＮＤへ流れる電流の経路はＰｃｈトランジスタ７とＮｃ
ｈトランジスタ６でカットオフされる。また、ＶＰＰか
らＶＣＣへ流れる電流の経路はＰｃｈトランジスタ７で
カットオフされる。さらに、ＶＣＣからＶＰＰへ流れる
電流の経路は、ダイオード８によりカットオフされる。
【００３３】こうして、実施の形態の１と同様の効果を
得ることができる。また、実施の形態の１及び本実施の
形態では、電圧ＶＰＰが電圧ＶＣＣより高電位の場合、
電圧ＶＣＣより低電位の場合、電圧ＶＣＣと同電位の場
合の何れでも動作可能であるが、実施の形態の１のレベ
ル変換回路では、電圧ＶＰＰが電圧ＶＣＣより低電位の
場合に、ＶＣＣからＶＰＰへ流れる定常的な動作電流が
存在する。これに対して、本実施の形態のレベル変換回
路では、ダイオード８を設けることにより、ＶＣＣから
ＶＰＰへ流れる定常電流を阻止することができる。
得ることができる。また、実施の形態の１及び本実施の
形態では、電圧ＶＰＰが電圧ＶＣＣより高電位の場合、
電圧ＶＣＣより低電位の場合、電圧ＶＣＣと同電位の場
合の何れでも動作可能であるが、実施の形態の１のレベ
ル変換回路では、電圧ＶＰＰが電圧ＶＣＣより低電位の
場合に、ＶＣＣからＶＰＰへ流れる定常的な動作電流が
存在する。これに対して、本実施の形態のレベル変換回
路では、ダイオード８を設けることにより、ＶＣＣから
ＶＰＰへ流れる定常電流を阻止することができる。
【００３４】
【発明の効果】本発明によれば、請求項１に記載のよう
に、第１の電源電圧と接地電圧の間で動作する第１のイ
ンバータの出力の振幅を第１のダイオードを介して出力
段の第２のインバータの入力へ伝達することにより、出
力段の第２のインバータの動作マージンを増大させるこ
とができる。また、第１の電源電圧から接地電圧、第２
の電源電圧から接地電圧、及び第２の電源電圧から第１
の電源電圧の方向へ流れる定常電流を阻止することがで
きるので、消費電流を低減することができる。
に、第１の電源電圧と接地電圧の間で動作する第１のイ
ンバータの出力の振幅を第１のダイオードを介して出力
段の第２のインバータの入力へ伝達することにより、出
力段の第２のインバータの動作マージンを増大させるこ
とができる。また、第１の電源電圧から接地電圧、第２
の電源電圧から接地電圧、及び第２の電源電圧から第１
の電源電圧の方向へ流れる定常電流を阻止することがで
きるので、消費電流を低減することができる。
【００３５】また、請求項３に記載のように、第２のダ
イオードを設けることにより、第２の電源電圧が第１の
電源電圧より低電圧の場合に、第１の電源電圧から第２
の電源電圧の方向へ流れる定常電流を阻止することがで
き、消費電流を低減することができる。
イオードを設けることにより、第２の電源電圧が第１の
電源電圧より低電圧の場合に、第１の電源電圧から第２
の電源電圧の方向へ流れる定常電流を阻止することがで
き、消費電流を低減することができる。
【図１】 本発明の第１の実施の形態となるレベル変換
回路の回路図である。
回路の回路図である。
【図２】 図１のレベル変換回路で使用されるダイオー
ドの断面図である。
ドの断面図である。
【図３】 本発明の他の実施の形態となるレベル変換回
路の回路図である。
路の回路図である。
【図４】 従来のレベル変換回路の回路図である。
【図５】 出力段インバータとなる第２のインバータに
入力される電圧を示す図である。
入力される電圧を示す図である。
【図６】 従来の他のレベル変換回路の回路図である。
１、５、７…ＰｃｈＭＯＳトランジスタ、２、３、６…
ＮｃｈＭＯＳトランジスタ、４、８…ダイオード、１２
…Ｐ型拡散層、１１、１３…Ｎ型拡散層。
ＮｃｈＭＯＳトランジスタ、４、８…ダイオード、１２
…Ｐ型拡散層、１１、１３…Ｎ型拡散層。
Claims (4)
- 【請求項１】 第１の電源電圧により駆動される第１の
インバータと、第２の電源電圧により駆動される第２の
インバータを備え、第１のインバータに入力される第１
の電源電圧と接地電圧間の振幅レベルを第２の電源電圧
と接地電圧間の振幅レベルに変換するレベル変換回路に
おいて、 ドレインが前記第１のインバータの出力に接続され、ソ
ースが前記第２のインバータの入力に接続され、ゲート
に前記第１の電源電圧が与えられたＮｃｈＭＯＳトラン
ジスタと、 このＮｃｈＭＯＳトランジスタと並列に、アノードが前
記第１のインバータの出力に接続され、カソードが前記
第２のインバータの入力に接続された第１のダイオード
と、 前記第２のインバータの出力を受けて第２のインバータ
の入力を前記第２の電源電圧近傍にプルアップする負荷
回路とを備えたことを特徴とするレベル変換回路。 - 【請求項２】 請求項１記載のレベル変換回路におい
て、 前記負荷回路は、ソースとウェルに前記第２の電源電圧
が与えられ、ドレインが前記第２のインバータの入力に
接続され、ゲートが前記第２のインバータの出力に接続
されたＰｃｈＭＯＳトランジスタからなるものであるこ
とを特徴とするレベル変換回路。 - 【請求項３】 請求項１記載のレベル変換回路におい
て、 前記負荷回路は、ソースとウェルに前記第２の電源電圧
が与えられ、ゲートが前記第２のインバータの出力に接
続されたＰｃｈＭＯＳトランジスタと、 アノードがＰｃｈＭＯＳトランジスタのドレインに接続
され、カソードが前記第２のインバータの入力に接続さ
れた第２のダイオードとからなるものであることを特徴
とするレベル変換回路。 - 【請求項４】 請求項１又は３記載のレベル変換回路に
おいて、 前記第１、第２のダイオードは、第１のＮ型拡散層と、
この第１のＮ型拡散層内に形成されたアノードとなるＰ
型拡散層と、このＰ型拡散層内に形成されたカソードと
なる第２のＮ型拡散層からなり、第１のＮ型拡散層に前
記第１、第２の電源電圧が印加されたものであることを
特徴とするレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281889A JP3055505B2 (ja) | 1997-10-15 | 1997-10-15 | レベル変換回路 |
| KR1019980043222A KR19990037135A (ko) | 1997-10-15 | 1998-10-15 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281889A JP3055505B2 (ja) | 1997-10-15 | 1997-10-15 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122093A true JPH11122093A (ja) | 1999-04-30 |
| JP3055505B2 JP3055505B2 (ja) | 2000-06-26 |
Family
ID=17645386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9281889A Expired - Fee Related JP3055505B2 (ja) | 1997-10-15 | 1997-10-15 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3055505B2 (ja) |
| KR (1) | KR19990037135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110989A (ja) * | 1999-10-06 | 2001-04-20 | Hitachi Ltd | 半導体装置 |
| KR100711108B1 (ko) | 2004-07-16 | 2007-04-24 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
| JP2014057476A (ja) * | 2012-09-13 | 2014-03-27 | Rohm Co Ltd | スイッチングレギュレータおよびその制御回路、ならびに電子機器 |
-
1997
- 1997-10-15 JP JP9281889A patent/JP3055505B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-15 KR KR1019980043222A patent/KR19990037135A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110989A (ja) * | 1999-10-06 | 2001-04-20 | Hitachi Ltd | 半導体装置 |
| KR100711108B1 (ko) | 2004-07-16 | 2007-04-24 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
| JP2014057476A (ja) * | 2012-09-13 | 2014-03-27 | Rohm Co Ltd | スイッチングレギュレータおよびその制御回路、ならびに電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037135A (ko) | 1999-05-25 |
| JP3055505B2 (ja) | 2000-06-26 |
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