JPH1188072A - Ｍｏｓ半導体集積回路 - Google Patents
Ｍｏｓ半導体集積回路Info
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- JPH1188072A JPH1188072A JP9248949A JP24894997A JPH1188072A JP H1188072 A JPH1188072 A JP H1188072A JP 9248949 A JP9248949 A JP 9248949A JP 24894997 A JP24894997 A JP 24894997A JP H1188072 A JPH1188072 A JP H1188072A
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Abstract
(57)【要約】
【課題】 カレントミラー回路を有する半導体集積回路
において、高いミラー精度で動作できる電源電圧ＶＤＤ
の範囲をより高電圧側へ拡張する。 【解決手段】 半導体集積回路に、入力電流Ｉｉを入力
とするカレントミラー回路の出力側トランジスタＮ１Ｒ
のドレインへ順次直列接続された直列トランジスタＮ２
ａ，Ｎ２ｂと、該直列トランジスタＮ２ａ，Ｎ２ｂのそ
れぞれのゲートとグランドとの間へそれぞれ直列接続さ
れた基準電圧用トランジスタＮ３１，Ｎ３２及びＮ４１
〜Ｎ４６と、該基準電圧用トランジスタＮ３１，Ｎ３２
及びＮ４１〜Ｎ４６へそれぞれ定電流を供給するための
ＰＭＯＳトランジスタＰ１１ａ，Ｐ１１ｂと、直列トラ
ンジスタＮ２ｂのドレインへ接続された出力側カレント
ミラー回路の入力側トランジスタＰ２Ｌと、出力電流Ｉ
ｏを供給するための出力側カレントミラー回路の出力側
トランジスタＰ２Ｒとを備える。
において、高いミラー精度で動作できる電源電圧ＶＤＤ
の範囲をより高電圧側へ拡張する。 【解決手段】 半導体集積回路に、入力電流Ｉｉを入力
とするカレントミラー回路の出力側トランジスタＮ１Ｒ
のドレインへ順次直列接続された直列トランジスタＮ２
ａ，Ｎ２ｂと、該直列トランジスタＮ２ａ，Ｎ２ｂのそ
れぞれのゲートとグランドとの間へそれぞれ直列接続さ
れた基準電圧用トランジスタＮ３１，Ｎ３２及びＮ４１
〜Ｎ４６と、該基準電圧用トランジスタＮ３１，Ｎ３２
及びＮ４１〜Ｎ４６へそれぞれ定電流を供給するための
ＰＭＯＳトランジスタＰ１１ａ，Ｐ１１ｂと、直列トラ
ンジスタＮ２ｂのドレインへ接続された出力側カレント
ミラー回路の入力側トランジスタＰ２Ｌと、出力電流Ｉ
ｏを供給するための出力側カレントミラー回路の出力側
トランジスタＰ２Ｒとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、カレントミラー回
路を有するＭＯＳ半導体集積回路に関するものである。
路を有するＭＯＳ半導体集積回路に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ半導体集積回路を、図６〜
図８を参照して説明する。図６は、従来のＭＯＳ半導体
集積回路が有するカレントミラー回路の回路図である。
図６において、それぞれＮＭＯＳトランジスタである、
出力側トランジスタＮ１Ｒとダイオードとして動作する
ように接続された入力側トランジスタＮ１Ｌとは、Ｎｃ
ｈカレントミラー回路を構成する。また、それぞれＰＭ
ＯＳトランジスタである、出力側トランジスタＰ２Ｒと
ダイオードとして動作するように接続された入力側トラ
ンジスタＰ２Ｌとは、出力側カレントミラー回路である
Ｐｃｈカレントミラー回路を構成する。Ｎｃｈカレント
ミラー回路の出力側は、Ｐｃｈカレントミラー回路が有
する入力側トランジスタＰ２Ｌのドレインへ接続され
る。
図８を参照して説明する。図６は、従来のＭＯＳ半導体
集積回路が有するカレントミラー回路の回路図である。
図６において、それぞれＮＭＯＳトランジスタである、
出力側トランジスタＮ１Ｒとダイオードとして動作する
ように接続された入力側トランジスタＮ１Ｌとは、Ｎｃ
ｈカレントミラー回路を構成する。また、それぞれＰＭ
ＯＳトランジスタである、出力側トランジスタＰ２Ｒと
ダイオードとして動作するように接続された入力側トラ
ンジスタＰ２Ｌとは、出力側カレントミラー回路である
Ｐｃｈカレントミラー回路を構成する。Ｎｃｈカレント
ミラー回路の出力側は、Ｐｃｈカレントミラー回路が有
する入力側トランジスタＰ２Ｌのドレインへ接続され
る。
【０００３】図６のカレントミラー回路の動作を説明す
る。電源電圧ＶＤＤがＮｃｈカレントミラー回路へ印加
されることにより、入力側トランジスタＮ１Ｌを流れる
入力電流Ｉｉは、出力側トランジスタＮ１Ｒによってミ
ラーされる。Ｎｃｈカレントミラー回路の出力側が接続
された、Ｐｃｈカレントミラー回路が有する入力側トラ
ンジスタＰ２Ｌを流れる電流は、出力側トランジスタＰ
２Ｒによってミラーされる。該ミラーされた電流よりな
る出力電流Ｉｏは、Ｐｃｈカレントミラー回路によって
供給される。ここで、入力側トランジスタＮ１Ｌ及び出
力側トランジスタＮ１Ｒがそれぞれ有する電流増幅率
を、βL 及びβR とする。出力側及び入力側トランジス
タのミラー比、すなわちβR ／βL だけを入力電流Ｉｉ
へ乗じた値の電流が、出力側トランジスタＮ１Ｒを流れ
る。簡単のためにこのミラー比を１とする。この場合に
は、出力側トランジスタＮ１Ｒを流れかつ入力電流Ｉｉ
に等しい電流が、該出力側トランジスタＮ１Ｒの負荷と
して接続されたＰｃｈカレントミラー回路の入力側トラ
ンジスタＰ２Ｌを電流駆動する。該Ｐｃｈカレントミラ
ー回路のミラー比も簡単のために１とすると、Ｐｃｈカ
レントミラー回路の出力電流ＩｏはＮｃｈカレントミラ
ー回路の入力電流Ｉｉに等しい。更に、それぞれのカレ
ントミラー回路のミラー比を適当に定めることによっ
て、入力電流Ｉｉに応じた出力電流Ｉｏを供給できる。
る。電源電圧ＶＤＤがＮｃｈカレントミラー回路へ印加
されることにより、入力側トランジスタＮ１Ｌを流れる
入力電流Ｉｉは、出力側トランジスタＮ１Ｒによってミ
ラーされる。Ｎｃｈカレントミラー回路の出力側が接続
された、Ｐｃｈカレントミラー回路が有する入力側トラ
ンジスタＰ２Ｌを流れる電流は、出力側トランジスタＰ
２Ｒによってミラーされる。該ミラーされた電流よりな
る出力電流Ｉｏは、Ｐｃｈカレントミラー回路によって
供給される。ここで、入力側トランジスタＮ１Ｌ及び出
力側トランジスタＮ１Ｒがそれぞれ有する電流増幅率
を、βL 及びβR とする。出力側及び入力側トランジス
タのミラー比、すなわちβR ／βL だけを入力電流Ｉｉ
へ乗じた値の電流が、出力側トランジスタＮ１Ｒを流れ
る。簡単のためにこのミラー比を１とする。この場合に
は、出力側トランジスタＮ１Ｒを流れかつ入力電流Ｉｉ
に等しい電流が、該出力側トランジスタＮ１Ｒの負荷と
して接続されたＰｃｈカレントミラー回路の入力側トラ
ンジスタＰ２Ｌを電流駆動する。該Ｐｃｈカレントミラ
ー回路のミラー比も簡単のために１とすると、Ｐｃｈカ
レントミラー回路の出力電流ＩｏはＮｃｈカレントミラ
ー回路の入力電流Ｉｉに等しい。更に、それぞれのカレ
ントミラー回路のミラー比を適当に定めることによっ
て、入力電流Ｉｉに応じた出力電流Ｉｏを供給できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成によれば、実際の回路において電源電圧を高く
していくと、電流をミラーする際の精度が大きく低下す
る。以下、この理由を図７を参照して説明する。図７
は、ワイドロングのゲートを有するＮＭＯＳトランジス
タの、ドレイン・ソース間電圧対ドレイン電流特性（Ｖ
ｄｓ−Ｉｄ特性）を示す特性図である。図７において、
しきい値電圧の実測値は約０．６Ｖである。Ｖｄｓ−Ｉ
ｄ特性が有する飽和領域において、ドレイン・ソース間
電圧Ｖｄｓの増加に応じてドレイン電流Ｉｄがわずかに
増加する。
来の構成によれば、実際の回路において電源電圧を高く
していくと、電流をミラーする際の精度が大きく低下す
る。以下、この理由を図７を参照して説明する。図７
は、ワイドロングのゲートを有するＮＭＯＳトランジス
タの、ドレイン・ソース間電圧対ドレイン電流特性（Ｖ
ｄｓ−Ｉｄ特性）を示す特性図である。図７において、
しきい値電圧の実測値は約０．６Ｖである。Ｖｄｓ−Ｉ
ｄ特性が有する飽和領域において、ドレイン・ソース間
電圧Ｖｄｓの増加に応じてドレイン電流Ｉｄがわずかに
増加する。
【０００５】例として、ゲート・ソース間電圧Ｖｇｓが
１．２Ｖの場合を調べる。まず、飽和領域のうち、ドレ
イン・ソース間電圧ＶｄｓがＮＭＯＳトランジスタの出
力側動作点Ａより低い領域で、ドレイン・ソース間電圧
Ｖｄｓの増加に応じてドレイン電流Ｉｄがわずかに増加
する。ゲート・ソース間電圧Ｖｇｓが１．５Ｖの場合に
は、このドレイン電流Ｉｄの増加はより顕著である。こ
のような飽和領域におけるドレイン電流Ｉｄの増加は、
ドレイン・ソース間電圧Ｖｄｓの増加に伴い、ドレイン
近傍のゲートにおいて空乏層が張り出すことによる短チ
ャネル効果によって説明される。次に、ドレイン・ソー
ス間電圧Ｖｄｓを出力側動作点Ａより高くして増加させ
ると、ドレイン・ソース間電圧Ｖｄｓの増加に応じてド
レイン電流Ｉｄは大きく増加し始める。このことは、Ｎ
ＭＯＳトランジスタのドレイン端部における大きな電界
によって発生したホットエレクトロンが、ドレインから
基板へ直接流れる基板電流を増加させることにより説明
される。これら二つの原因により、飽和領域においてド
レイン電流Ｉｄを一定値にすることができない。したが
って、図７の特性を有するＭＯＳトランジスタを用いた
カレントミラー回路においては、該ＭＯＳトランジスタ
の飽和領域においてドレイン電流Ｉｄを一定値に近似で
きないので、入力電流を正確にカレントミラーできな
い。
１．２Ｖの場合を調べる。まず、飽和領域のうち、ドレ
イン・ソース間電圧ＶｄｓがＮＭＯＳトランジスタの出
力側動作点Ａより低い領域で、ドレイン・ソース間電圧
Ｖｄｓの増加に応じてドレイン電流Ｉｄがわずかに増加
する。ゲート・ソース間電圧Ｖｇｓが１．５Ｖの場合に
は、このドレイン電流Ｉｄの増加はより顕著である。こ
のような飽和領域におけるドレイン電流Ｉｄの増加は、
ドレイン・ソース間電圧Ｖｄｓの増加に伴い、ドレイン
近傍のゲートにおいて空乏層が張り出すことによる短チ
ャネル効果によって説明される。次に、ドレイン・ソー
ス間電圧Ｖｄｓを出力側動作点Ａより高くして増加させ
ると、ドレイン・ソース間電圧Ｖｄｓの増加に応じてド
レイン電流Ｉｄは大きく増加し始める。このことは、Ｎ
ＭＯＳトランジスタのドレイン端部における大きな電界
によって発生したホットエレクトロンが、ドレインから
基板へ直接流れる基板電流を増加させることにより説明
される。これら二つの原因により、飽和領域においてド
レイン電流Ｉｄを一定値にすることができない。したが
って、図７の特性を有するＭＯＳトランジスタを用いた
カレントミラー回路においては、該ＭＯＳトランジスタ
の飽和領域においてドレイン電流Ｉｄを一定値に近似で
きないので、入力電流を正確にカレントミラーできな
い。
【０００６】図６のカレントミラー回路の動作を、図７
を参照して説明する。入力側トランジスタＮ１Ｌと出力
側トランジスタＮ１Ｒとはいずれも、しきい値電圧Ｖｔ
ｎ（＝０．６Ｖ）と図７のＶｄｓ−Ｉｄ特性とを有し、
かつゲート・ソース間電圧Ｖｇｓとして１．２Ｖが印加
される。入力側トランジスタＮ１Ｌは、しきい値電圧Ｖ
ｔｎより少し高いドレイン・ソース間電圧Ｖｄｓの値
（＝１．２Ｖ）を、図７の入力側動作点とする。ここ
で、出力側カレントミラー回路が有する入力側トランジ
スタＰ２Ｌのしきい値電圧をＶｔｐとする。出力側トラ
ンジスタＮ１Ｒは、電源電圧ＶＤＤが５Ｖである場合に
おいてドレイン・ソース間電圧ＶｄｓがＶＤＤ−Ｖｔｐ
（Ｖ）より少し低いレベル、例えば３．６Ｖになるよう
に設計される。該ドレイン・ソース間電圧Ｖｄｓ（＝
３．６Ｖ）は、出力側トランジスタＮ１Ｒにおける図７
の出力側動作点Ａに相当する。したがって、電源電圧Ｖ
ＤＤが５Ｖである場合には、出力側トランジスタＮ１Ｒ
は図７の出力側動作点Ａで動作する。このため、該出力
側トランジスタＮ１Ｒにおけるドレイン電流Ｉｄは、入
力側トランジスタＮ１Ｌにおけるドレイン電流すなわち
入力電流Ｉｉに比べてほとんど増加しない。電源電圧Ｖ
ＤＤをさらに増加させて、例えばＶＤＤ＝６．５Ｖとし
た場合には、出力側トランジスタＮ１Ｒのドレイン・ソ
ース間電圧Ｖｄｓの値は５．１Ｖになる。該ドレイン・
ソース間電圧Ｖｄｓ（＝５．１Ｖ）は、出力側トランジ
スタＮ１Ｒにおける図７の出力側動作点Ｂに相当する。
この場合には、図７から、出力側トランジスタＮ１Ｒに
おけるドレイン電流は入力電流Ｉｉよりも１０％程度増
加することがわかる。電源電圧ＶＤＤをさらに増加させ
ると、出力側トランジスタＮ１Ｒにおいてドレイン・ソ
ース間電圧Ｖｄｓが増加するのでドレイン電流が増加
し、したがってＰｃｈカレントミラー回路における出力
電流Ｉｏが急激に増加する。このことによってミラー関
係が急激に崩れる。以上説明したように、上記従来のカ
レントミラー回路を有するＭＯＳ半導体集積回路におい
ては、電源電圧ＶＤＤが高い場合におけるミラー動作の
精度を確保できないので、動作適用範囲の上限が低いと
いう問題があった。
を参照して説明する。入力側トランジスタＮ１Ｌと出力
側トランジスタＮ１Ｒとはいずれも、しきい値電圧Ｖｔ
ｎ（＝０．６Ｖ）と図７のＶｄｓ−Ｉｄ特性とを有し、
かつゲート・ソース間電圧Ｖｇｓとして１．２Ｖが印加
される。入力側トランジスタＮ１Ｌは、しきい値電圧Ｖ
ｔｎより少し高いドレイン・ソース間電圧Ｖｄｓの値
（＝１．２Ｖ）を、図７の入力側動作点とする。ここ
で、出力側カレントミラー回路が有する入力側トランジ
スタＰ２Ｌのしきい値電圧をＶｔｐとする。出力側トラ
ンジスタＮ１Ｒは、電源電圧ＶＤＤが５Ｖである場合に
おいてドレイン・ソース間電圧ＶｄｓがＶＤＤ−Ｖｔｐ
（Ｖ）より少し低いレベル、例えば３．６Ｖになるよう
に設計される。該ドレイン・ソース間電圧Ｖｄｓ（＝
３．６Ｖ）は、出力側トランジスタＮ１Ｒにおける図７
の出力側動作点Ａに相当する。したがって、電源電圧Ｖ
ＤＤが５Ｖである場合には、出力側トランジスタＮ１Ｒ
は図７の出力側動作点Ａで動作する。このため、該出力
側トランジスタＮ１Ｒにおけるドレイン電流Ｉｄは、入
力側トランジスタＮ１Ｌにおけるドレイン電流すなわち
入力電流Ｉｉに比べてほとんど増加しない。電源電圧Ｖ
ＤＤをさらに増加させて、例えばＶＤＤ＝６．５Ｖとし
た場合には、出力側トランジスタＮ１Ｒのドレイン・ソ
ース間電圧Ｖｄｓの値は５．１Ｖになる。該ドレイン・
ソース間電圧Ｖｄｓ（＝５．１Ｖ）は、出力側トランジ
スタＮ１Ｒにおける図７の出力側動作点Ｂに相当する。
この場合には、図７から、出力側トランジスタＮ１Ｒに
おけるドレイン電流は入力電流Ｉｉよりも１０％程度増
加することがわかる。電源電圧ＶＤＤをさらに増加させ
ると、出力側トランジスタＮ１Ｒにおいてドレイン・ソ
ース間電圧Ｖｄｓが増加するのでドレイン電流が増加
し、したがってＰｃｈカレントミラー回路における出力
電流Ｉｏが急激に増加する。このことによってミラー関
係が急激に崩れる。以上説明したように、上記従来のカ
レントミラー回路を有するＭＯＳ半導体集積回路におい
ては、電源電圧ＶＤＤが高い場合におけるミラー動作の
精度を確保できないので、動作適用範囲の上限が低いと
いう問題があった。
【０００７】ところで、精度を高めるためのカレントミ
ラー回路として、カスケード型カレントミラー回路があ
る。このカスケード型カレントミラー回路を、図８を参
照して説明する。図８は、カスケード型カレントミラー
回路の回路図である。図６のカレントミラー回路と同一
の構成要素へは、図６における符号と同一の符号を付し
てその説明を省略する。カレントミラー回路を構成す
る、入力側トランジスタＮ１ＬへＮＭＯＳトランジスタ
Ｎ１Ｌ’を、出力側トランジスタＮ１ＲへＮＭＯＳトラ
ンジスタＮ１Ｒ’を、それぞれ直列接続する。入力側の
トランジスタＮ１Ｌ’はダイオード接続し、かつ該トラ
ンジスタＮ１Ｌ’のゲートを出力側のトランジスタＮ１
Ｒ’のゲートへ接続する。この回路構成によって、入力
側トランジスタＮ１Ｌのドレイン電圧ＶＬ’と、出力側
トランジスタＮ１Ｒのドレイン電圧ＶＲ’とをほぼ同じ
値にできる。したがって、カレントミラー回路を構成す
るトランジスタＮ１ＬとＮ１Ｒとのドレイン電流を、い
ずれもドレイン電圧にほとんど依存しないようにするこ
とができる。しかし、入力側トランジスタＮ１Ｌの入力
側動作点は、しきい値電圧Ｖｔｎより少し高いドレイン
・ソース間電圧Ｖｄｓの値（＝１．２Ｖ）であるため、
出力側トランジスタＮ１Ｒのドレイン電圧ＶＲ’、すな
わち出力側トランジスタＮ１Ｒへ直列接続されたトラン
ジスタＮ１Ｒ’のソース電圧も１．２Ｖ程度になる。し
たがって、該トランジスタＮ１Ｒ’において、ドレイン
から基板へ直接流れる基板電流が増加し始める際の電源
電圧ＶＤＤの値は、通常のカレントミラー回路の場合に
対して１．２Ｖ程度増加するだけである。このことによ
り、カスケード型カレントミラー回路においては、高精
度でカレントミラーできる電源電圧ＶＤＤの範囲を１．
２Ｖ程度しか高電圧側へ拡張できない。
ラー回路として、カスケード型カレントミラー回路があ
る。このカスケード型カレントミラー回路を、図８を参
照して説明する。図８は、カスケード型カレントミラー
回路の回路図である。図６のカレントミラー回路と同一
の構成要素へは、図６における符号と同一の符号を付し
てその説明を省略する。カレントミラー回路を構成す
る、入力側トランジスタＮ１ＬへＮＭＯＳトランジスタ
Ｎ１Ｌ’を、出力側トランジスタＮ１ＲへＮＭＯＳトラ
ンジスタＮ１Ｒ’を、それぞれ直列接続する。入力側の
トランジスタＮ１Ｌ’はダイオード接続し、かつ該トラ
ンジスタＮ１Ｌ’のゲートを出力側のトランジスタＮ１
Ｒ’のゲートへ接続する。この回路構成によって、入力
側トランジスタＮ１Ｌのドレイン電圧ＶＬ’と、出力側
トランジスタＮ１Ｒのドレイン電圧ＶＲ’とをほぼ同じ
値にできる。したがって、カレントミラー回路を構成す
るトランジスタＮ１ＬとＮ１Ｒとのドレイン電流を、い
ずれもドレイン電圧にほとんど依存しないようにするこ
とができる。しかし、入力側トランジスタＮ１Ｌの入力
側動作点は、しきい値電圧Ｖｔｎより少し高いドレイン
・ソース間電圧Ｖｄｓの値（＝１．２Ｖ）であるため、
出力側トランジスタＮ１Ｒのドレイン電圧ＶＲ’、すな
わち出力側トランジスタＮ１Ｒへ直列接続されたトラン
ジスタＮ１Ｒ’のソース電圧も１．２Ｖ程度になる。し
たがって、該トランジスタＮ１Ｒ’において、ドレイン
から基板へ直接流れる基板電流が増加し始める際の電源
電圧ＶＤＤの値は、通常のカレントミラー回路の場合に
対して１．２Ｖ程度増加するだけである。このことによ
り、カスケード型カレントミラー回路においては、高精
度でカレントミラーできる電源電圧ＶＤＤの範囲を１．
２Ｖ程度しか高電圧側へ拡張できない。
【０００８】本発明は、上記従来の問題に鑑み、電源電
圧ＶＤＤが高い場合においても、高精度でカレントミラ
ーすることができるＭＯＳ半導体集積回路を提供するこ
とを目的とする。
圧ＶＤＤが高い場合においても、高精度でカレントミラ
ーすることができるＭＯＳ半導体集積回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、カレントミラー回路を有するＭＯＳ半
導体集積回路を、カレントミラー回路が有する第１導電
型の出力側トランジスタのドレインと該カレントミラー
回路の出力との間へ接続された１個又は複数の第１導電
型の直列トランジスタと、同じ値の定電流をそれぞれ生
成するための１個又は複数の定電流源と、直列トランジ
スタのそれぞれが有するゲートへ等しい又は異なる基準
電圧をそれぞれ印加するためのトランジスタであって、
定電流源のそれぞれとグランドとの間へ直列接続され、
かつダイオードとして動作するように接続された１個又
は複数の基準電圧用トランジスタとを備えた構成とした
ものである。
めに、本発明は、カレントミラー回路を有するＭＯＳ半
導体集積回路を、カレントミラー回路が有する第１導電
型の出力側トランジスタのドレインと該カレントミラー
回路の出力との間へ接続された１個又は複数の第１導電
型の直列トランジスタと、同じ値の定電流をそれぞれ生
成するための１個又は複数の定電流源と、直列トランジ
スタのそれぞれが有するゲートへ等しい又は異なる基準
電圧をそれぞれ印加するためのトランジスタであって、
定電流源のそれぞれとグランドとの間へ直列接続され、
かつダイオードとして動作するように接続された１個又
は複数の基準電圧用トランジスタとを備えた構成とした
ものである。
【００１０】上記の構成により、それぞれの直列トラン
ジスタのゲートへ印加された基準電圧に応じて、それぞ
れの直列トランジスタ及び出力側トランジスタのドレイ
ン・ソース間電圧を所定の値以下に抑えられる。
ジスタのゲートへ印加された基準電圧に応じて、それぞ
れの直列トランジスタ及び出力側トランジスタのドレイ
ン・ソース間電圧を所定の値以下に抑えられる。
【００１１】
（第１の実施形態）本発明に係るＭＯＳ半導体集積回路
の第１の実施形態を、図面を参照しながら説明する。図
１は、本実施形態に係るＭＯＳ半導体集積回路が有する
カレントミラー回路の回路図である。従来の回路と同一
の構成要素へは、図６における符号と同一の符号を付し
てその説明を省略する。図１において、直列トランジス
タＮ２ａ，Ｎ２ｂは、Ｎｃｈカレントミラー回路が有す
る出力側トランジスタＮ１Ｒのドレインへ順次直列接続
されたＮＭＯＳトランジスタである。直列トランジスタ
Ｎ２ｂのドレインは、出力側カレントミラー回路が有す
る入力側トランジスタＰ２Ｌのドレインへ接続される。
ＰＭＯＳトランジスタＰ１０，Ｐ１１ａ，Ｐ１１ｂは、
定電流源であるＰｃｈカレントミラー回路を構成するト
ランジスタである。ＮＭＯＳトランジスタＮ１０は、Ｐ
ＭＯＳトランジスタＰ１０の負荷である。２個の基準電
圧用トランジスタＮ３１，Ｎ３２は、直列トランジスタ
Ｎ２ａのゲートへ印加する第１の基準電圧Ｖｒｅｆａを
生成するための、それぞれダイオード接続され、かつ直
列接続されたＮＭＯＳトランジスタである。６個の基準
電圧用トランジスタＮ４１〜Ｎ４６は、直列トランジス
タＮ２ｂのゲートへ印加する第２の基準電圧Ｖｒｅｆｂ
を生成するための、それぞれダイオード接続され、かつ
直列接続されたＮＭＯＳトランジスタである。Ｎｃｈカ
レントミラー回路の出力電流であるミラー電流Ｉに対し
て、直列トランジスタＮ２ａ，Ｎ２ｂが充分な電流駆動
能力を持つように、該直列トランジスタＮ２ａ，Ｎ２ｂ
のサイズが設計される。また、直列トランジスタＮ２
ａ，Ｎ２ｂのゲート・ソース間電圧は、該直列トランジ
スタのしきい値電圧Ｖｔｎより大きい値を有する所定の
電圧以下、望ましくはＶｔｎ＋２（Ｖ）以下になるよう
に設定される。
の第１の実施形態を、図面を参照しながら説明する。図
１は、本実施形態に係るＭＯＳ半導体集積回路が有する
カレントミラー回路の回路図である。従来の回路と同一
の構成要素へは、図６における符号と同一の符号を付し
てその説明を省略する。図１において、直列トランジス
タＮ２ａ，Ｎ２ｂは、Ｎｃｈカレントミラー回路が有す
る出力側トランジスタＮ１Ｒのドレインへ順次直列接続
されたＮＭＯＳトランジスタである。直列トランジスタ
Ｎ２ｂのドレインは、出力側カレントミラー回路が有す
る入力側トランジスタＰ２Ｌのドレインへ接続される。
ＰＭＯＳトランジスタＰ１０，Ｐ１１ａ，Ｐ１１ｂは、
定電流源であるＰｃｈカレントミラー回路を構成するト
ランジスタである。ＮＭＯＳトランジスタＮ１０は、Ｐ
ＭＯＳトランジスタＰ１０の負荷である。２個の基準電
圧用トランジスタＮ３１，Ｎ３２は、直列トランジスタ
Ｎ２ａのゲートへ印加する第１の基準電圧Ｖｒｅｆａを
生成するための、それぞれダイオード接続され、かつ直
列接続されたＮＭＯＳトランジスタである。６個の基準
電圧用トランジスタＮ４１〜Ｎ４６は、直列トランジス
タＮ２ｂのゲートへ印加する第２の基準電圧Ｖｒｅｆｂ
を生成するための、それぞれダイオード接続され、かつ
直列接続されたＮＭＯＳトランジスタである。Ｎｃｈカ
レントミラー回路の出力電流であるミラー電流Ｉに対し
て、直列トランジスタＮ２ａ，Ｎ２ｂが充分な電流駆動
能力を持つように、該直列トランジスタＮ２ａ，Ｎ２ｂ
のサイズが設計される。また、直列トランジスタＮ２
ａ，Ｎ２ｂのゲート・ソース間電圧は、該直列トランジ
スタのしきい値電圧Ｖｔｎより大きい値を有する所定の
電圧以下、望ましくはＶｔｎ＋２（Ｖ）以下になるよう
に設定される。
【００１２】定電流源であるＰｃｈカレントミラー回路
の動作及び各基準電圧の生成を、それぞれ説明する。Ｐ
ＭＯＳトランジスタＰ１０を流れる電流に応じた定電流
が、ＰＭＯＳトランジスタＰ１１ａ，Ｐ１１ｂをそれぞ
れ流れる。すなわち、ＰＭＯＳトランジスタＰ１１ａ，
Ｐ１１ｂは、同じ値の定電流をそれぞれ生成するための
定電流源である。第１の基準電圧Ｖｒｅｆａは、ＰＭＯ
ＳトランジスタＰ１１ａから供給された定電流を、基準
電圧用トランジスタＮ３１，Ｎ３２へ流すことによって
生成される。第２の基準電圧Ｖｒｅｆｂは、ＰＭＯＳト
ランジスタＰ１１ｂから供給された定電流を、基準電圧
用トランジスタＮ４１〜Ｎ４６へ流すことによって生成
される。
の動作及び各基準電圧の生成を、それぞれ説明する。Ｐ
ＭＯＳトランジスタＰ１０を流れる電流に応じた定電流
が、ＰＭＯＳトランジスタＰ１１ａ，Ｐ１１ｂをそれぞ
れ流れる。すなわち、ＰＭＯＳトランジスタＰ１１ａ，
Ｐ１１ｂは、同じ値の定電流をそれぞれ生成するための
定電流源である。第１の基準電圧Ｖｒｅｆａは、ＰＭＯ
ＳトランジスタＰ１１ａから供給された定電流を、基準
電圧用トランジスタＮ３１，Ｎ３２へ流すことによって
生成される。第２の基準電圧Ｖｒｅｆｂは、ＰＭＯＳト
ランジスタＰ１１ｂから供給された定電流を、基準電圧
用トランジスタＮ４１〜Ｎ４６へ流すことによって生成
される。
【００１３】図１の各基準電圧の特性を、図２を参照し
て説明する。図２は、電源電圧ＶＤＤと、第１の基準電
圧Ｖｒｅｆａ及び第２の基準電圧Ｖｒｅｆｂとの関係を
示す特性図である。各基準電圧用トランジスタのサイズ
と各定電流源から供給される電流値とを調整することに
よって、図２の特性を実現できる。図２において、第１
の基準電圧Ｖｒｅｆａと第２の基準電圧Ｖｒｅｆｂと
は、電源電圧ＶＤＤが各基準電圧についての所定電圧に
等しくなるまでは該電源電圧ＶＤＤに等しい値をとり、
かつ、電源電圧ＶＤＤが各基準電圧についての所定電圧
を超えた場合には該所定電圧に等しい値を保つようにそ
れぞれ設定される。したがって、電源電圧ＶＤＤが、高
い方の基準電圧である第２の基準電圧Ｖｒｅｆｂについ
ての所定電圧を超えた場合には、第１の基準電圧Ｖｒｅ
ｆａと第２の基準電圧Ｖｒｅｆｂとの電位差は一定にな
る。該電位差は、所定のレベル以下になるように設定さ
れる。また、最も低い基準電位である第１の基準電圧Ｖ
ｒｅｆａの値は、該第１の基準電圧Ｖｒｅｆａをゲート
電圧とする直列トランジスタＮ２ａが、そのソース電圧
である電圧Ｖａを所定の値以下に抑えるように設定され
る。したがって、カレントミラー回路の出力側トランジ
スタＮ１Ｒのドレイン電圧が該所定の値以下に抑えられ
る。
て説明する。図２は、電源電圧ＶＤＤと、第１の基準電
圧Ｖｒｅｆａ及び第２の基準電圧Ｖｒｅｆｂとの関係を
示す特性図である。各基準電圧用トランジスタのサイズ
と各定電流源から供給される電流値とを調整することに
よって、図２の特性を実現できる。図２において、第１
の基準電圧Ｖｒｅｆａと第２の基準電圧Ｖｒｅｆｂと
は、電源電圧ＶＤＤが各基準電圧についての所定電圧に
等しくなるまでは該電源電圧ＶＤＤに等しい値をとり、
かつ、電源電圧ＶＤＤが各基準電圧についての所定電圧
を超えた場合には該所定電圧に等しい値を保つようにそ
れぞれ設定される。したがって、電源電圧ＶＤＤが、高
い方の基準電圧である第２の基準電圧Ｖｒｅｆｂについ
ての所定電圧を超えた場合には、第１の基準電圧Ｖｒｅ
ｆａと第２の基準電圧Ｖｒｅｆｂとの電位差は一定にな
る。該電位差は、所定のレベル以下になるように設定さ
れる。また、最も低い基準電位である第１の基準電圧Ｖ
ｒｅｆａの値は、該第１の基準電圧Ｖｒｅｆａをゲート
電圧とする直列トランジスタＮ２ａが、そのソース電圧
である電圧Ｖａを所定の値以下に抑えるように設定され
る。したがって、カレントミラー回路の出力側トランジ
スタＮ１Ｒのドレイン電圧が該所定の値以下に抑えられ
る。
【００１４】図１のカレントミラー回路の動作を、図２
と図７とを参照しつつ具体的な値を用いて説明する。図
２において、電源電圧ＶＤＤの所定電圧を、第１の基準
電圧Ｖｒｅｆａに対して２．４Ｖ、第２の基準電圧Ｖｒ
ｅｆｂに対して４．８Ｖにそれぞれ設定する。入力側ト
ランジスタＮ１Ｌと出力側トランジスタＮ１Ｒとのゲー
ト電圧、すなわち入力電圧ＶＬを１．２Ｖに設定する。
と図７とを参照しつつ具体的な値を用いて説明する。図
２において、電源電圧ＶＤＤの所定電圧を、第１の基準
電圧Ｖｒｅｆａに対して２．４Ｖ、第２の基準電圧Ｖｒ
ｅｆｂに対して４．８Ｖにそれぞれ設定する。入力側ト
ランジスタＮ１Ｌと出力側トランジスタＮ１Ｒとのゲー
ト電圧、すなわち入力電圧ＶＬを１．２Ｖに設定する。
【００１５】電源電圧ＶＤＤがＶＤＤ≧４．８Ｖの場合
において、まず、出力側トランジスタＮ１Ｒの動作点に
ついて説明する。出力側トランジスタＮ１Ｒのドレイン
電圧は、第１の基準電圧Ｖｒｅｆａをゲート電圧とする
直列トランジスタＮ２ａのソース電圧である電圧Ｖａに
よって制限される。すなわち、出力側トランジスタＮ１
Ｒのドレイン・ソース間電圧は、αを所定の定数とし
て、 Ｖｒｅｆａ−Ｖｔｎ−α＝２．４−０．６−α＝１．８−α（Ｖ） と等しくなる。したがって、出力側トランジスタＮ１Ｒ
の動作点におけるドレイン・ソース間電圧を、図７の入
力側動作点（＝１．２Ｖ）と比較してあまり差がないよ
うに、かつ、図７の出力側動作点Ａ（＝３．６Ｖ）より
低くなるように設定できる。ところで、出力側トランジ
スタＮ１Ｒにおいて、ドレイン・ソース間電圧Ｖｄｓが
図７の入力側動作点（＝１．２Ｖ）から出力側動作点Ａ
（＝３．６Ｖ）までの値をとる場合には、ドレイン電流
Ｉｄは該入力側動作点における値からわずかに増加する
だけである。したがって、図７の入力側動作点（＝１．
２Ｖ）におけるドレイン電流と比較して、出力側トラン
ジスタＮ１Ｒの動作点におけるドレイン電流はわずかし
か増加しない。また、出力側トランジスタＮ１Ｒが飽和
領域で使用されるように、該出力側トランジスタＮ１Ｒ
のドレイン電圧が、入力電圧ＶＬと等しいゲート電圧か
らしきい値電圧Ｖｔｎを引いた値（＝ＶＬ−Ｖｔｎ）以
上になる条件を満たす必要がある。この条件を満たす直
列トランジスタＮ２ａのソース電圧を得られるように、
該直列トランジスタＮ２ａのサイズを決定する。該直列
トランジスタＮ２ａのサイズを調整することによって、
出力側トランジスタＮ１Ｒのドレイン・ソース間電圧
を、図７の入力側動作点（＝１．２Ｖ）へさらに合わせ
込むことができる。このことにより、出力側トランジス
タＮ１Ｒの動作点を最適化できるので、カレントミラー
回路における入力電流Ｉｉとミラー電流Ｉとのミラー比
の精度を向上できる。
において、まず、出力側トランジスタＮ１Ｒの動作点に
ついて説明する。出力側トランジスタＮ１Ｒのドレイン
電圧は、第１の基準電圧Ｖｒｅｆａをゲート電圧とする
直列トランジスタＮ２ａのソース電圧である電圧Ｖａに
よって制限される。すなわち、出力側トランジスタＮ１
Ｒのドレイン・ソース間電圧は、αを所定の定数とし
て、 Ｖｒｅｆａ−Ｖｔｎ−α＝２．４−０．６−α＝１．８−α（Ｖ） と等しくなる。したがって、出力側トランジスタＮ１Ｒ
の動作点におけるドレイン・ソース間電圧を、図７の入
力側動作点（＝１．２Ｖ）と比較してあまり差がないよ
うに、かつ、図７の出力側動作点Ａ（＝３．６Ｖ）より
低くなるように設定できる。ところで、出力側トランジ
スタＮ１Ｒにおいて、ドレイン・ソース間電圧Ｖｄｓが
図７の入力側動作点（＝１．２Ｖ）から出力側動作点Ａ
（＝３．６Ｖ）までの値をとる場合には、ドレイン電流
Ｉｄは該入力側動作点における値からわずかに増加する
だけである。したがって、図７の入力側動作点（＝１．
２Ｖ）におけるドレイン電流と比較して、出力側トラン
ジスタＮ１Ｒの動作点におけるドレイン電流はわずかし
か増加しない。また、出力側トランジスタＮ１Ｒが飽和
領域で使用されるように、該出力側トランジスタＮ１Ｒ
のドレイン電圧が、入力電圧ＶＬと等しいゲート電圧か
らしきい値電圧Ｖｔｎを引いた値（＝ＶＬ−Ｖｔｎ）以
上になる条件を満たす必要がある。この条件を満たす直
列トランジスタＮ２ａのソース電圧を得られるように、
該直列トランジスタＮ２ａのサイズを決定する。該直列
トランジスタＮ２ａのサイズを調整することによって、
出力側トランジスタＮ１Ｒのドレイン・ソース間電圧
を、図７の入力側動作点（＝１．２Ｖ）へさらに合わせ
込むことができる。このことにより、出力側トランジス
タＮ１Ｒの動作点を最適化できるので、カレントミラー
回路における入力電流Ｉｉとミラー電流Ｉとのミラー比
の精度を向上できる。
【００１６】次に、直列トランジスタＮ２ａの動作点を
説明する。直列トランジスタＮ２ａにおいて、ゲートへ
印加される第１の基準電圧Ｖｒｅｆａ（＝２．４Ｖ）に
対してソース電圧である電圧Ｖａが１．２Ｖになるよう
に、該直列トランジスタＮ２ａのサイズが決定される。
直列トランジスタＮ２ｂにおいて、ゲートへ印加される
第２の基準電圧Ｖｒｅｆｂ（＝４．８Ｖ）に対してソー
ス電圧である電圧Ｖｂが３．６Ｖになるように、該直列
トランジスタＮ２ｂのサイズが決定される。このことに
より、直列トランジスタＮ２ａのドレイン・ソース間電
圧Ｖｄｓを２．４Ｖに、すなわち図７の出力側動作点Ａ
における電圧（＝３．６Ｖ）より低くなるように設定で
きる。したがって、直列トランジスタＮ２ａのドレイン
端部においてホットエレクトロンが発生しないので、ド
レインから基板へ直接流れる基板電流を抑制できる。
説明する。直列トランジスタＮ２ａにおいて、ゲートへ
印加される第１の基準電圧Ｖｒｅｆａ（＝２．４Ｖ）に
対してソース電圧である電圧Ｖａが１．２Ｖになるよう
に、該直列トランジスタＮ２ａのサイズが決定される。
直列トランジスタＮ２ｂにおいて、ゲートへ印加される
第２の基準電圧Ｖｒｅｆｂ（＝４．８Ｖ）に対してソー
ス電圧である電圧Ｖｂが３．６Ｖになるように、該直列
トランジスタＮ２ｂのサイズが決定される。このことに
より、直列トランジスタＮ２ａのドレイン・ソース間電
圧Ｖｄｓを２．４Ｖに、すなわち図７の出力側動作点Ａ
における電圧（＝３．６Ｖ）より低くなるように設定で
きる。したがって、直列トランジスタＮ２ａのドレイン
端部においてホットエレクトロンが発生しないので、ド
レインから基板へ直接流れる基板電流を抑制できる。
【００１７】一方、直列トランジスタＮ２ｂにおいて
は、ドレイン端部におけるホットエレクトロンが発生し
ない条件として、図７からドレイン・ソース間電圧Ｖｄ
ｓが３．６Ｖになるように設定できる。したがって、カ
レントミラー回路が高精度でカレントミラーできる出力
電圧ＶＲ（＝Ｖｂ＋直列トランジスタＮ２ｂのＶｄｓ）
の最大値は７．２Ｖになり、かつ、対応する電源電圧Ｖ
ＤＤの値も増加する。このことから、従来のカレントミ
ラー回路の出力電圧が最大３．６Ｖであるのと比較して
該出力電圧ＶＲを大幅に増加できるので、印加される電
源電圧ＶＤＤの範囲を高電圧側へ大幅に拡張できる。
は、ドレイン端部におけるホットエレクトロンが発生し
ない条件として、図７からドレイン・ソース間電圧Ｖｄ
ｓが３．６Ｖになるように設定できる。したがって、カ
レントミラー回路が高精度でカレントミラーできる出力
電圧ＶＲ（＝Ｖｂ＋直列トランジスタＮ２ｂのＶｄｓ）
の最大値は７．２Ｖになり、かつ、対応する電源電圧Ｖ
ＤＤの値も増加する。このことから、従来のカレントミ
ラー回路の出力電圧が最大３．６Ｖであるのと比較して
該出力電圧ＶＲを大幅に増加できるので、印加される電
源電圧ＶＤＤの範囲を高電圧側へ大幅に拡張できる。
【００１８】以上説明したように、本実施形態によれ
ば、カレントミラー回路の出力側トランジスタへ適当な
サイズのＭＯＳトランジスタを直列に接続し、該ＭＯＳ
トランジスタのゲートへ適当な基準電圧を印加する。こ
のことにより、出力側トランジスタ及び接続されたＭＯ
Ｓトランジスタが、それぞれ所定のドレイン・ソース間
電圧Ｖｄｓの範囲で、すなわちＶｄｓ−Ｉｄ特性の飽和
領域で動作する。したがって、高精度でカレントミラー
することができる電源電圧ＶＤＤの範囲を、より高電圧
側へ拡張できる。
ば、カレントミラー回路の出力側トランジスタへ適当な
サイズのＭＯＳトランジスタを直列に接続し、該ＭＯＳ
トランジスタのゲートへ適当な基準電圧を印加する。こ
のことにより、出力側トランジスタ及び接続されたＭＯ
Ｓトランジスタが、それぞれ所定のドレイン・ソース間
電圧Ｖｄｓの範囲で、すなわちＶｄｓ−Ｉｄ特性の飽和
領域で動作する。したがって、高精度でカレントミラー
することができる電源電圧ＶＤＤの範囲を、より高電圧
側へ拡張できる。
【００１９】なお、以上の説明においては、直列トラン
ジスタが２個の場合を説明した。これに限らず、１個の
直列トランジスタを使用した場合においても、高精度で
カレントミラーすることができる電源電圧ＶＤＤの範囲
を高電圧側へ拡張できることはいうまでもない。また、
直列トランジスタをさらに追加し、該追加された直列ト
ランジスタのゲートに対してそれぞれ適当な基準電圧を
印加することもできる。このことにより、カレントミラ
ーの精度を確保できる電源電圧ＶＤＤの範囲を高電圧側
へさらに拡張できる。また、基準電圧用トランジスタ
は、ＮＭＯＳトランジスタ以外のトランジスタであって
もよい。
ジスタが２個の場合を説明した。これに限らず、１個の
直列トランジスタを使用した場合においても、高精度で
カレントミラーすることができる電源電圧ＶＤＤの範囲
を高電圧側へ拡張できることはいうまでもない。また、
直列トランジスタをさらに追加し、該追加された直列ト
ランジスタのゲートに対してそれぞれ適当な基準電圧を
印加することもできる。このことにより、カレントミラ
ーの精度を確保できる電源電圧ＶＤＤの範囲を高電圧側
へさらに拡張できる。また、基準電圧用トランジスタ
は、ＮＭＯＳトランジスタ以外のトランジスタであって
もよい。
【００２０】（第２の実施形態）本発明に係るＭＯＳ半
導体集積回路の第２の実施形態を、図面を参照しながら
説明する。図３は、本実施形態に係るＭＯＳ半導体集積
回路が有するカレントミラー回路の回路図である。第１
の実施形態と同一の構成要素へは、図１における符号と
同一の符号を付してその説明を省略する。図３におい
て、ＰＭＯＳトランジスタＰ２Ｌ，Ｐ２Ｒ，Ｐ１１ａ，
Ｐ１１ｂ及びＰ２０は、Ｐｃｈカレントミラー回路を構
成するトランジスタである。そのうちＰＭＯＳトランジ
スタＰ２Ｌ，Ｐ２Ｒは、出力側カレントミラー回路を構
成する。ＰＭＯＳトランジスタＰ２Ｒ，Ｐ１１ａ，Ｐ１
１ｂ及びＰ２０のゲートへは、ＰＭＯＳトランジスタＰ
２Ｌのゲートがそれぞれ接続される。Ｐｃｈカレントミ
ラー回路のうちＰＭＯＳトランジスタＰ１１ａ，Ｐ１１
ｂは、それぞれのドレインが基準電圧用トランジスタＮ
３２，Ｎ４６のドレインへそれぞれ接続された、基準電
圧用カレントミラー回路を構成する定電流源である。Ｎ
ＭＯＳトランジスタＮ２０は、Ｐｃｈカレントミラー回
路が有する出力の１つに接続された負荷回路であり、か
つ、ＰＭＯＳトランジスタＰ２０と併せてインバータを
構成する。ＰＭＯＳトランジスタＰ１２ａ，Ｐ１２ｂ
は、それぞれのゲートが該インバータの出力、すなわち
ＰＭＯＳトランジスタＰ２０のドレインへ接続され、そ
れぞれのドレインが直列トランジスタＮ２ａ，Ｎ２ｂの
ゲートへそれぞれ接続され、かつ、それぞれのソースが
電源電圧ＶＤＤへ接続されたスタートアップ用トランジ
スタである。
導体集積回路の第２の実施形態を、図面を参照しながら
説明する。図３は、本実施形態に係るＭＯＳ半導体集積
回路が有するカレントミラー回路の回路図である。第１
の実施形態と同一の構成要素へは、図１における符号と
同一の符号を付してその説明を省略する。図３におい
て、ＰＭＯＳトランジスタＰ２Ｌ，Ｐ２Ｒ，Ｐ１１ａ，
Ｐ１１ｂ及びＰ２０は、Ｐｃｈカレントミラー回路を構
成するトランジスタである。そのうちＰＭＯＳトランジ
スタＰ２Ｌ，Ｐ２Ｒは、出力側カレントミラー回路を構
成する。ＰＭＯＳトランジスタＰ２Ｒ，Ｐ１１ａ，Ｐ１
１ｂ及びＰ２０のゲートへは、ＰＭＯＳトランジスタＰ
２Ｌのゲートがそれぞれ接続される。Ｐｃｈカレントミ
ラー回路のうちＰＭＯＳトランジスタＰ１１ａ，Ｐ１１
ｂは、それぞれのドレインが基準電圧用トランジスタＮ
３２，Ｎ４６のドレインへそれぞれ接続された、基準電
圧用カレントミラー回路を構成する定電流源である。Ｎ
ＭＯＳトランジスタＮ２０は、Ｐｃｈカレントミラー回
路が有する出力の１つに接続された負荷回路であり、か
つ、ＰＭＯＳトランジスタＰ２０と併せてインバータを
構成する。ＰＭＯＳトランジスタＰ１２ａ，Ｐ１２ｂ
は、それぞれのゲートが該インバータの出力、すなわち
ＰＭＯＳトランジスタＰ２０のドレインへ接続され、そ
れぞれのドレインが直列トランジスタＮ２ａ，Ｎ２ｂの
ゲートへそれぞれ接続され、かつ、それぞれのソースが
電源電圧ＶＤＤへ接続されたスタートアップ用トランジ
スタである。
【００２１】図３における、基準電圧用カレントミラー
回路の動作を説明する。出力側トランジスタＮ１Ｒを流
れる電流は、入力側トランジスタＰ２Ｌを介して、ＰＭ
ＯＳトランジスタＰ２Ｒ，Ｐ１１ａ，Ｐ１１ｂ及びＰ２
０によってミラーされる。したがって、入力電流Ｉｉを
定数倍した電流を、基準電圧用カレントミラー回路の定
電流源であるＰＭＯＳトランジスタＰ１１ａの負荷側へ
流すことができる。基準電圧用トランジスタＮ３１，Ｎ
３２のサイズを、出力側トランジスタＮ１Ｒ及び直列ト
ランジスタＮ２ａのサイズのそれぞれ定数倍にすること
により、電圧Ｖａ’を電圧Ｖａに等しく、ひいては入力
電圧ＶＬに等しくすることができる。このことは、カレ
ントミラー回路の対称的な位置関係にあるトランジスタ
のドレイン電圧を等しくすることなので、正確なミラー
比によってカレントミラーできる。
回路の動作を説明する。出力側トランジスタＮ１Ｒを流
れる電流は、入力側トランジスタＰ２Ｌを介して、ＰＭ
ＯＳトランジスタＰ２Ｒ，Ｐ１１ａ，Ｐ１１ｂ及びＰ２
０によってミラーされる。したがって、入力電流Ｉｉを
定数倍した電流を、基準電圧用カレントミラー回路の定
電流源であるＰＭＯＳトランジスタＰ１１ａの負荷側へ
流すことができる。基準電圧用トランジスタＮ３１，Ｎ
３２のサイズを、出力側トランジスタＮ１Ｒ及び直列ト
ランジスタＮ２ａのサイズのそれぞれ定数倍にすること
により、電圧Ｖａ’を電圧Ｖａに等しく、ひいては入力
電圧ＶＬに等しくすることができる。このことは、カレ
ントミラー回路の対称的な位置関係にあるトランジスタ
のドレイン電圧を等しくすることなので、正確なミラー
比によってカレントミラーできる。
【００２２】図３における、スタートアップ用トランジ
スタＰ１２ａ，Ｐ１２ｂの動作を説明する。電源投入時
においては、第１及び第２の基準電圧Ｖｒｅｆａ，Ｖｒ
ｅｆｂがいずれも０Ｖなので、直列トランジスタＮ２
ａ，Ｎ２ｂはいずれもオフである。このことにより、入
力側トランジスタＰ２Ｌへ電流が流れない。したがっ
て、出力側トランジスタＰ２Ｒへ電流が流れないので、
出力電流Ｉｏは流れない。同時に、ＰＭＯＳトランジス
タＰ１１ａ，Ｐ１１ｂへ電流が流れないので、基準電圧
用トランジスタ用Ｎ３１，Ｎ３２，Ｎ４１〜Ｎ４６へ電
流が流れない。したがって、第１及び第２の基準電圧Ｖ
ｒｅｆａ，Ｖｒｅｆｂはいずれも０Ｖのままなので出力
電流Ｉｏは流れず、カレントミラー回路は動作しないま
まである。このことを避ける目的で、ＮＭＯＳトランジ
スタＮ２０とＰＭＯＳトランジスタＰ２０とからなるイ
ンバータによって、入力側トランジスタＰ２Ｌのゲート
電圧を反転し、かつ該反転された電圧をスタートアップ
用トランジスタＰ１２ａ，Ｐ１２ｂのゲートへそれぞれ
印加する。電源投入時においては、入力側トランジスタ
Ｐ２Ｌへ電流が流れないのでそのゲート電圧は“Ｈ”レ
ベルである。したがってインバータの出力は“Ｌ”レベ
ルとなるので、スタートアップ用トランジスタＰ１２
ａ，Ｐ１２ｂがいずれもオンする。このことにより基準
電圧用トランジスタ用Ｎ３１，Ｎ３２，Ｎ４１〜Ｎ４６
へ電流が流れるので、第１及び第２の基準電圧Ｖｒｅｆ
ａ，Ｖｒｅｆｂが生成される。したがって、直列トラン
ジスタＮ２ａ，Ｎ２ｂがいずれもオンして入力側トラン
ジスタＰ２Ｌへ電流が流れるので、出力側トランジスタ
Ｐ２Ｒへ電流、すなわち出力電流Ｉｏが流れてカレント
ミラー回路は動作を開始する。この状態においては、イ
ンバータの入力、すなわちＰＭＯＳトランジスタＰ２０
のゲート電圧は“Ｌ”レベルとなり、インバータの出
力、すなわちＰＭＯＳトランジスタＰ２０のドレイン電
圧は“Ｈ”レベルとなるので、スタートアップ用トラン
ジスタＰ１２ａ，Ｐ１２ｂがいずれもオフする。
スタＰ１２ａ，Ｐ１２ｂの動作を説明する。電源投入時
においては、第１及び第２の基準電圧Ｖｒｅｆａ，Ｖｒ
ｅｆｂがいずれも０Ｖなので、直列トランジスタＮ２
ａ，Ｎ２ｂはいずれもオフである。このことにより、入
力側トランジスタＰ２Ｌへ電流が流れない。したがっ
て、出力側トランジスタＰ２Ｒへ電流が流れないので、
出力電流Ｉｏは流れない。同時に、ＰＭＯＳトランジス
タＰ１１ａ，Ｐ１１ｂへ電流が流れないので、基準電圧
用トランジスタ用Ｎ３１，Ｎ３２，Ｎ４１〜Ｎ４６へ電
流が流れない。したがって、第１及び第２の基準電圧Ｖ
ｒｅｆａ，Ｖｒｅｆｂはいずれも０Ｖのままなので出力
電流Ｉｏは流れず、カレントミラー回路は動作しないま
まである。このことを避ける目的で、ＮＭＯＳトランジ
スタＮ２０とＰＭＯＳトランジスタＰ２０とからなるイ
ンバータによって、入力側トランジスタＰ２Ｌのゲート
電圧を反転し、かつ該反転された電圧をスタートアップ
用トランジスタＰ１２ａ，Ｐ１２ｂのゲートへそれぞれ
印加する。電源投入時においては、入力側トランジスタ
Ｐ２Ｌへ電流が流れないのでそのゲート電圧は“Ｈ”レ
ベルである。したがってインバータの出力は“Ｌ”レベ
ルとなるので、スタートアップ用トランジスタＰ１２
ａ，Ｐ１２ｂがいずれもオンする。このことにより基準
電圧用トランジスタ用Ｎ３１，Ｎ３２，Ｎ４１〜Ｎ４６
へ電流が流れるので、第１及び第２の基準電圧Ｖｒｅｆ
ａ，Ｖｒｅｆｂが生成される。したがって、直列トラン
ジスタＮ２ａ，Ｎ２ｂがいずれもオンして入力側トラン
ジスタＰ２Ｌへ電流が流れるので、出力側トランジスタ
Ｐ２Ｒへ電流、すなわち出力電流Ｉｏが流れてカレント
ミラー回路は動作を開始する。この状態においては、イ
ンバータの入力、すなわちＰＭＯＳトランジスタＰ２０
のゲート電圧は“Ｌ”レベルとなり、インバータの出
力、すなわちＰＭＯＳトランジスタＰ２０のドレイン電
圧は“Ｈ”レベルとなるので、スタートアップ用トラン
ジスタＰ１２ａ，Ｐ１２ｂがいずれもオフする。
【００２３】以上説明したように、本実施形態によれ
ば、出力電流Ｉｏを出力するための出力側カレントミラ
ー回路であるＰｃｈカレントミラー回路において、基準
電圧用の定電流源であるＰｃｈトランジスタ１１ａ，１
１ｂを設ける。したがって、入力電流Ｉｉの定数倍の電
流が基準電圧用トランジスタＮ３１，Ｎ３２を流れる。
このことにより、該基準電圧用トランジスタＮ３１，Ｎ
３２を、出力側トランジスタＮ１Ｒ及び直列トランジス
タＮ２ａに対して適当に設計すれば、電圧Ｖａ’を電圧
Ｖａに等しく、ひいては入力電圧ＶＬに等しくすること
ができる。したがって、カレントミラー回路の対称的な
位置関係にあるトランジスタのドレイン電圧を等しくす
るので、正確なミラー比によってカレントミラーでき
る。
ば、出力電流Ｉｏを出力するための出力側カレントミラ
ー回路であるＰｃｈカレントミラー回路において、基準
電圧用の定電流源であるＰｃｈトランジスタ１１ａ，１
１ｂを設ける。したがって、入力電流Ｉｉの定数倍の電
流が基準電圧用トランジスタＮ３１，Ｎ３２を流れる。
このことにより、該基準電圧用トランジスタＮ３１，Ｎ
３２を、出力側トランジスタＮ１Ｒ及び直列トランジス
タＮ２ａに対して適当に設計すれば、電圧Ｖａ’を電圧
Ｖａに等しく、ひいては入力電圧ＶＬに等しくすること
ができる。したがって、カレントミラー回路の対称的な
位置関係にあるトランジスタのドレイン電圧を等しくす
るので、正確なミラー比によってカレントミラーでき
る。
【００２４】なお、ここまで、直列トランジスタＮ２
ａ、ＰＭＯＳトランジスタＰ１１ａ、及び基準電圧用ト
ランジスタＮ３１，Ｎ３２よりなる回路を説明した。直
列トランジスタＮ２ｂ、ＰＭＯＳトランジスタＰ１１
ｂ、及び基準電圧用トランジスタＮ４１〜Ｎ４６よりな
る回路も同様に動作することはいうまでもない。
ａ、ＰＭＯＳトランジスタＰ１１ａ、及び基準電圧用ト
ランジスタＮ３１，Ｎ３２よりなる回路を説明した。直
列トランジスタＮ２ｂ、ＰＭＯＳトランジスタＰ１１
ｂ、及び基準電圧用トランジスタＮ４１〜Ｎ４６よりな
る回路も同様に動作することはいうまでもない。
【００２５】（第３の実施形態）本発明に係るＭＯＳ半
導体集積回路の第３の実施形態を、図面を参照しながら
説明する。図４は、本実施形態に係るＭＯＳ半導体集積
回路が有するカレントミラー回路の回路図である。第１
の実施形態と同一の構成要素へは、図１における符号と
同一の符号を付してその説明を省略する。図４におい
て、カレントミラー回路の入力側トランジスタＮ１Ｌ
ｈ，出力側トランジスタＮ１Ｒｈ，直列トランジスタＮ
２ａｈ，Ｎ２ｂｈは、いずれも高耐圧構造トランジスタ
であって、高耐圧構造ドレイン５２をそれぞれ有するＮ
ＭＯＳトランジスタである。
導体集積回路の第３の実施形態を、図面を参照しながら
説明する。図４は、本実施形態に係るＭＯＳ半導体集積
回路が有するカレントミラー回路の回路図である。第１
の実施形態と同一の構成要素へは、図１における符号と
同一の符号を付してその説明を省略する。図４におい
て、カレントミラー回路の入力側トランジスタＮ１Ｌ
ｈ，出力側トランジスタＮ１Ｒｈ，直列トランジスタＮ
２ａｈ，Ｎ２ｂｈは、いずれも高耐圧構造トランジスタ
であって、高耐圧構造ドレイン５２をそれぞれ有するＮ
ＭＯＳトランジスタである。
【００２６】図５は、高耐圧構造ドレインを有するＮＭ
ＯＳトランジスタの構造図である。図５において、ソー
ス５０とゲート５１と高耐圧構造ドレイン５２とは、併
せてＮＭＯＳトランジスタを構成する。ＮＭＯＳトラン
ジスタにおいて、ドレイン５２の側における濃い不純物
の拡散注入領域Ｎ+ の端からゲート端までの第１の距離
を、ソース５０の側における拡散注入領域Ｎ+ の端から
ゲート端までの第２の距離よりも大きくとる。この構造
は、拡散注入領域Ｎ+ を形成するためのマスクにおい
て、第１の距離を第２の距離より大きい所定の値に設定
すること（マスクオフセット）等によって形成される。
このことにより、ドレイン近傍の電界が緩和されるので
ドレインを高耐圧にすることができ、かつ、ドレイン・
ソース間電圧Ｖｄｓの同じ値に対する基板電流を低減で
きる。なお、ドレインに限らず高耐圧構造を形成するこ
ともできる。
ＯＳトランジスタの構造図である。図５において、ソー
ス５０とゲート５１と高耐圧構造ドレイン５２とは、併
せてＮＭＯＳトランジスタを構成する。ＮＭＯＳトラン
ジスタにおいて、ドレイン５２の側における濃い不純物
の拡散注入領域Ｎ+ の端からゲート端までの第１の距離
を、ソース５０の側における拡散注入領域Ｎ+ の端から
ゲート端までの第２の距離よりも大きくとる。この構造
は、拡散注入領域Ｎ+ を形成するためのマスクにおい
て、第１の距離を第２の距離より大きい所定の値に設定
すること（マスクオフセット）等によって形成される。
このことにより、ドレイン近傍の電界が緩和されるので
ドレインを高耐圧にすることができ、かつ、ドレイン・
ソース間電圧Ｖｄｓの同じ値に対する基板電流を低減で
きる。なお、ドレインに限らず高耐圧構造を形成するこ
ともできる。
【００２７】以上説明したように、本実施形態によれ
ば、同一のミラー精度を保証する場合には、ドレインを
高耐圧化できるのでカレントミラー回路をより高い電源
電圧ＶＤＤにおいて使用できる。また、出力側トランジ
スタＮ１Ｒｈ及び直列トランジスタＮ２ａｈ，Ｎ２ｂｈ
の段数が同じ場合には、電源電圧ＶＤＤの同じ値に対す
る基板電流が減少するのでミラー精度を向上できる。
ば、同一のミラー精度を保証する場合には、ドレインを
高耐圧化できるのでカレントミラー回路をより高い電源
電圧ＶＤＤにおいて使用できる。また、出力側トランジ
スタＮ１Ｒｈ及び直列トランジスタＮ２ａｈ，Ｎ２ｂｈ
の段数が同じ場合には、電源電圧ＶＤＤの同じ値に対す
る基板電流が減少するのでミラー精度を向上できる。
【００２８】
【発明の効果】本発明によれば、出力側トランジスタ及
び直列トランジスタが、それぞれＶｄｓ−Ｉｄ特性の飽
和領域で動作するので、高精度でカレントミラーするこ
とができる電源電圧の範囲をより高電圧側へ拡張でき
る。また、カレントミラー回路の対称的な位置関係にあ
るトランジスタのドレイン電圧を等しくするので、正確
なミラー比によるカレントミラーが可能になる。また、
同一のミラー精度を保つ場合にはカレントミラー回路を
より高い電源電圧において使用でき、出力側トランジス
タ及び直列トランジスタの段数が同じ場合にはミラー精
度を向上できる。
び直列トランジスタが、それぞれＶｄｓ−Ｉｄ特性の飽
和領域で動作するので、高精度でカレントミラーするこ
とができる電源電圧の範囲をより高電圧側へ拡張でき
る。また、カレントミラー回路の対称的な位置関係にあ
るトランジスタのドレイン電圧を等しくするので、正確
なミラー比によるカレントミラーが可能になる。また、
同一のミラー精度を保つ場合にはカレントミラー回路を
より高い電源電圧において使用でき、出力側トランジス
タ及び直列トランジスタの段数が同じ場合にはミラー精
度を向上できる。
【図１】本発明の第１の実施形態に係るＭＯＳ半導体集
積回路が有するカレントミラー回路の回路図である。
積回路が有するカレントミラー回路の回路図である。
【図２】第１及び第２の基準電圧と電源電圧との関係を
示す特性図である。
示す特性図である。
【図３】本発明の第２の実施形態に係るＭＯＳ半導体集
積回路が有するカレントミラー回路の回路図である。
積回路が有するカレントミラー回路の回路図である。
【図４】本発明の第３の実施形態に係るＭＯＳ半導体集
積回路が有するカレントミラー回路の回路図である。
積回路が有するカレントミラー回路の回路図である。
【図５】高耐圧構造ドレインを有するＮＭＯＳトランジ
スタの構造図である。
スタの構造図である。
【図６】従来のＭＯＳ半導体集積回路が有するカレント
ミラー回路の回路図である。
ミラー回路の回路図である。
【図７】ＮＭＯＳトランジスタのＶｄｓ−Ｉｄ特性を示
す特性図である。
す特性図である。
【図８】カスケード型カレントミラー回路の回路図であ
る。
る。
Ｉ ミラー電流 Ｉｉ 入力電流 Ｉｏ 出力電流 Ｎ１Ｌ，Ｐ２Ｌ 入力側トランジスタ Ｎ１Ｒ，Ｐ２Ｒ 出力側トランジスタ Ｎ２ａ，Ｎ２ｂ 直列トランジスタ Ｎ３１，Ｎ３２，Ｎ４１〜Ｎ４６ 基準電圧用トランジ
スタ Ｐ１１ａ，Ｐ１１ｂ ＰＭＯＳトランジスタ（定電流
源） ＶＤＤ 電源電圧 ＶＬ 入力電圧 ＶＲ 出力電圧 Ｖｒｅｆａ 第１の基準電圧 Ｖｒｅｆｂ 第２の基準電圧
スタ Ｐ１１ａ，Ｐ１１ｂ ＰＭＯＳトランジスタ（定電流
源） ＶＤＤ 電源電圧 ＶＬ 入力電圧 ＶＲ 出力電圧 Ｖｒｅｆａ 第１の基準電圧 Ｖｒｅｆｂ 第２の基準電圧
Claims (8)
- 【請求項１】 カレントミラー回路を有するＭＯＳ半導
体集積回路であって、 前記カレントミラー回路の入力電流に応じた電流を出力
側において流すための、該カレントミラー回路が有する
第１導電型の出力側トランジスタと、 前記出力側トランジスタのドレインと前記カレントミラ
ー回路の出力との間へ接続された第１導電型の直列トラ
ンジスタであって、ソースが前記出力側トランジスタの
ドレインに接続され、かつ電源電圧とグランドとの間の
値を有する基準電圧がゲートに印加された１個のトラン
ジスタ、又は各ドレインが隣接トランジスタのソースに
各々接続するように直列接続され、かつ異なる値を有す
る複数の前記基準電圧が各々ゲートに印加された複数の
トランジスタとを備えたことを特徴とするＭＯＳ半導体
集積回路。 - 【請求項２】 請求項１記載のＭＯＳ半導体集積回路で
あって、 前記直列トランジスタの各々は、ドレイン・ソース間電
圧対ドレイン電流特性の飽和領域における動作点と、該
直列トランジスタのしきい値電圧より一定値だけ大きい
所定の電圧以下の値を有するゲート・ソース間電圧とを
備えたことを特徴とするＭＯＳ半導体集積回路。 - 【請求項３】 請求項２記載のＭＯＳ半導体集積回路で
あって、 前記直列トランジスタは、該直列トランジスタのうち前
記出力側トランジスタのドレインへ接続されたトランジ
スタのゲートに印加される基準電圧が最も低く、かつ該
トランジスタから離れるに従って順次高く又は等しくな
るように各々基準電圧が印加されたことを特徴とするＭ
ＯＳ半導体集積回路。 - 【請求項４】 請求項３記載のＭＯＳ半導体集積回路で
あって、 同じ値の定電流を各々生成するための１個又は複数の定
電流源と、 前記１個又は複数の定電流源の各々とグランドとの間へ
直列接続され、かつダイオードとして動作するように接
続された、前記基準電圧を生成するための１個又は複数
の基準電圧用トランジスタとを更に備えたことを特徴と
するＭＯＳ半導体集積回路。 - 【請求項５】 請求項４記載のＭＯＳ半導体集積回路で
あって、 前記１個又は複数の定電流源は、各々前記カレントミラ
ー回路の入力電流に比例した電流を生成するための定電
流源であることを特徴とするＭＯＳ半導体集積回路。 - 【請求項６】 請求項４記載のＭＯＳ半導体集積回路で
あって、 前記１個又は複数の定電流源は、前記直列トランジスタ
のうち前記出力側トランジスタのドレインから最も離れ
たトランジスタのドレインに接続された、第２導電型の
トランジスタからなりかつ１個又は複数のミラー出力を
有する基準電圧用カレントミラー回路によって構成さ
れ、 前記１個又は複数のミラー出力のうちの少なくとも１個
よりなる第１のミラー出力が前記直列トランジスタのゲ
ートへ各々接続されたことを特徴とするＭＯＳ半導体集
積回路。 - 【請求項７】 請求項６記載のＭＯＳ半導体集積回路で
あって、 前記１個又は複数のミラー出力のうちの１個である第２
のミラー出力へ接続した負荷回路と、 前記第２のミラー出力がゲートへ印加され、前記直列ト
ランジスタのゲートがドレインへ接続され、かつ電源電
圧がソースへ印加された１個又は複数の第２導電型のス
タートアップ用トランジスタとを更に備えたことを特徴
とするＭＯＳ半導体集積回路。 - 【請求項８】 請求項１記載のＭＯＳ半導体集積回路で
あって、 前記カレントミラー回路を構成する第１導電型の入力側
トランジスタ及び前記出力側トランジスタの少なくとも
ドレインにおいて高耐圧構造を備え、又は前記直列トラ
ンジスタの少なくともドレインにおいて高耐圧構造を備
えたことを特徴とするＭＯＳ半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24894997A JP3523462B2 (ja) | 1997-09-12 | 1997-09-12 | Ｍｏｓ半導体集積回路 |
| US09/151,736 US6229382B1 (en) | 1997-09-12 | 1998-09-11 | MOS semiconductor integrated circuit having a current mirror |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24894997A JP3523462B2 (ja) | 1997-09-12 | 1997-09-12 | Ｍｏｓ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188072A true JPH1188072A (ja) | 1999-03-30 |
| JP3523462B2 JP3523462B2 (ja) | 2004-04-26 |
Family
ID=17185819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24894997A Expired - Fee Related JP3523462B2 (ja) | 1997-09-12 | 1997-09-12 | Ｍｏｓ半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6229382B1 (ja) |
| JP (1) | JP3523462B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958742B2 (en) | 2003-03-14 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Current drive system |
| CN100353400C (zh) * | 2003-05-12 | 2007-12-05 | 松下电器产业株式会社 | 电流驱动装置及显示装置 |
| JP2010541498A (ja) * | 2007-10-03 | 2010-12-24 | クゥアルコム・インコーポレイテッド | デュアルパス電流増幅器 |
| JP2018014577A (ja) * | 2016-07-20 | 2018-01-25 | 新日本無線株式会社 | 負荷電流検出回路 |
| JP2019097000A (ja) * | 2017-11-21 | 2019-06-20 | ローム株式会社 | カレントミラー回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157894B2 (en) * | 2002-12-30 | 2007-01-02 | Intel Corporation | Low power start-up circuit for current mirror based reference generators |
| JP2005311591A (ja) * | 2004-04-20 | 2005-11-04 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| JP2006140211A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその製造方法 |
| US7755419B2 (en) | 2006-01-17 | 2010-07-13 | Cypress Semiconductor Corporation | Low power beta multiplier start-up circuit and method |
| US7830200B2 (en) * | 2006-01-17 | 2010-11-09 | Cypress Semiconductor Corporation | High voltage tolerant bias circuit with low voltage transistors |
| JP2011141649A (ja) * | 2010-01-06 | 2011-07-21 | Elpida Memory Inc | 半導体回路、及びコンピュータシステム |
| TWI464728B (zh) * | 2012-05-30 | 2014-12-11 | Novatek Microelectronics Corp | 閘極驅動裝置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307007A (en) * | 1992-10-19 | 1994-04-26 | National Science Council | CMOS bandgap voltage and current references |
| US5504444A (en) * | 1994-01-24 | 1996-04-02 | Arithmos, Inc. | Driver circuits with extended voltage range |
| US5680038A (en) * | 1996-06-20 | 1997-10-21 | Lsi Logic Corporation | High-swing cascode current mirror |
| JP3510100B2 (ja) * | 1998-02-18 | 2004-03-22 | 富士通株式会社 | カレントミラー回路および該カレントミラー回路を有する半導体集積回路 |
-
1997
- 1997-09-12 JP JP24894997A patent/JP3523462B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-11 US US09/151,736 patent/US6229382B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958742B2 (en) | 2003-03-14 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Current drive system |
| CN1322482C (zh) * | 2003-03-14 | 2007-06-20 | 松下电器产业株式会社 | 电流驱动装置 |
| CN100353400C (zh) * | 2003-05-12 | 2007-12-05 | 松下电器产业株式会社 | 电流驱动装置及显示装置 |
| JP2010541498A (ja) * | 2007-10-03 | 2010-12-24 | クゥアルコム・インコーポレイテッド | デュアルパス電流増幅器 |
| JP2018014577A (ja) * | 2016-07-20 | 2018-01-25 | 新日本無線株式会社 | 負荷電流検出回路 |
| JP2019097000A (ja) * | 2017-11-21 | 2019-06-20 | ローム株式会社 | カレントミラー回路 |
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| Publication number | Publication date |
|---|---|
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| US6229382B1 (en) | 2001-05-08 |
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