JP3510100B2 - カレントミラー回路および該カレントミラー回路を有する半導体集積回路 - Google Patents
カレントミラー回路および該カレントミラー回路を有する半導体集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Description
【０００１】
【発明の属する技術分野】本発明はカレントミラー回路
および該カレントミラー回路を有する半導体集積回路に
関し、特に、低電圧駆動が可能なＦＥＴ（Field Effect
Transistor)を用いたカレントミラー回路に関する。従
来より、カレントミラー回路は、様々な回路に幅広く使
用されており、ミラー比の設定が高精度に行えるものが
必要とされている。一方、カレントミラー回路を搭載す
る回路において、その駆動電圧は低電圧化する傾向にあ
り、カレントミラー回路も低電圧で動作するものが必要
とされている。すなわち、低い電源電圧においても出力
インピーダンスが高く、且つ、ミラー比が高精度に設定
可能なカレントミラー回路の提供が要望されている。
および該カレントミラー回路を有する半導体集積回路に
関し、特に、低電圧駆動が可能なＦＥＴ（Field Effect
Transistor)を用いたカレントミラー回路に関する。従
来より、カレントミラー回路は、様々な回路に幅広く使
用されており、ミラー比の設定が高精度に行えるものが
必要とされている。一方、カレントミラー回路を搭載す
る回路において、その駆動電圧は低電圧化する傾向にあ
り、カレントミラー回路も低電圧で動作するものが必要
とされている。すなわち、低い電源電圧においても出力
インピーダンスが高く、且つ、ミラー比が高精度に設定
可能なカレントミラー回路の提供が要望されている。
【０００２】
【従来の技術】図１は従来のカレントミラー回路の一例
を示す回路図であり、図２は図１のカレントミラー回路
の動作を説明するための図である。図１に示されるよう
に、従来のカレントミラー回路は、例えば、基準電流Ｉ
ref101を流す基準電流源１０１およびｎチャネル型ＭＯ
Ｓトランジスタ（ｎＭＯＳトランジスタ）Ｍi101からな
る入力回路と、ｎＭＯＳトランジスタＭo101からなる出
力回路とを備えて構成されている。
を示す回路図であり、図２は図１のカレントミラー回路
の動作を説明するための図である。図１に示されるよう
に、従来のカレントミラー回路は、例えば、基準電流Ｉ
ref101を流す基準電流源１０１およびｎチャネル型ＭＯ
Ｓトランジスタ（ｎＭＯＳトランジスタ）Ｍi101からな
る入力回路と、ｎＭＯＳトランジスタＭo101からなる出
力回路とを備えて構成されている。
【０００３】トランジスタＭi101およびＭo101のソー
ス、並びに、トランジスタＭi101およびＭo101のゲート
は、それぞれ相互に接続されており、また、トランジス
タＭi101のドレインは当該トランジスタＭi101のゲート
に接続されている。また、トランジスタＭi101のドレイ
ンは基準電流源１０１に接続され、トランジスタＭi101
には基準電流Ｉref101が流れることになる。さらに、ト
ランジスタＭo101のドレインは、出力電流Ｉout を取り
出す端子となる。ここで、トランジスタＭi101とトラン
ジスタＭo101との形状比（ゲート幅／ゲート長で与えら
れる）は、Ｎ倍（例えば、Ｎ＝０．１〜１０）の比例関
係になっている。すなわち、トランジスタＭi101のゲー
ト幅およびゲート長をＷ101,Ｌ101 とすると、トランジ
スタＭo101の形状比Ｓro101 は、Ｓro101 ＝Ｎ×Ｗ101/
Ｌ101 となっており、必要な出力電流Ｉout(すなわち、
Ｉout ＝Ｎ×Ｉref101）を取り出すことができるように
なっている。
ス、並びに、トランジスタＭi101およびＭo101のゲート
は、それぞれ相互に接続されており、また、トランジス
タＭi101のドレインは当該トランジスタＭi101のゲート
に接続されている。また、トランジスタＭi101のドレイ
ンは基準電流源１０１に接続され、トランジスタＭi101
には基準電流Ｉref101が流れることになる。さらに、ト
ランジスタＭo101のドレインは、出力電流Ｉout を取り
出す端子となる。ここで、トランジスタＭi101とトラン
ジスタＭo101との形状比（ゲート幅／ゲート長で与えら
れる）は、Ｎ倍（例えば、Ｎ＝０．１〜１０）の比例関
係になっている。すなわち、トランジスタＭi101のゲー
ト幅およびゲート長をＷ101,Ｌ101 とすると、トランジ
スタＭo101の形状比Ｓro101 は、Ｓro101 ＝Ｎ×Ｗ101/
Ｌ101 となっており、必要な出力電流Ｉout(すなわち、
Ｉout ＝Ｎ×Ｉref101）を取り出すことができるように
なっている。
【０００４】図２に示されるように、図１に示す従来の
カレントミラー回路において、トランジスタＭo101は、
出力に印加される電圧Ｖout がΔＶ101 以上（例えば、
０．２Ｖ）のときに飽和に達し、出力電流Ｉout は、Ｉ
out ＝Ｎ×Ｉref でほぼ一定となる。しかしながら、チ
ャネル変調効果により、この図１に示すカレントミラー
回路の出力インピーダンスは低くなる。すなわち、飽和
後の出力電流Ｉout は、出力に印加される電圧Ｖout の
増加と共に大きくなり、この出力電流Ｉout の増加が電
流精度の低下を招いていた。
カレントミラー回路において、トランジスタＭo101は、
出力に印加される電圧Ｖout がΔＶ101 以上（例えば、
０．２Ｖ）のときに飽和に達し、出力電流Ｉout は、Ｉ
out ＝Ｎ×Ｉref でほぼ一定となる。しかしながら、チ
ャネル変調効果により、この図１に示すカレントミラー
回路の出力インピーダンスは低くなる。すなわち、飽和
後の出力電流Ｉout は、出力に印加される電圧Ｖout の
増加と共に大きくなり、この出力電流Ｉout の増加が電
流精度の低下を招いていた。
【０００５】図３は従来のカレントミラー回路の他の例
を示す回路図であり、図４は図３のカレントミラー回路
の動作を説明するための図である。図３に示すカレント
ミラー回路は、カスコード・カレントミラー回路であ
り、図１のカレントミラー回路に対して、ゲート接地の
トランジスタを挿入し、カスコード接続とすることで、
高出力インピーダンス化を実現したものである。
を示す回路図であり、図４は図３のカレントミラー回路
の動作を説明するための図である。図３に示すカレント
ミラー回路は、カスコード・カレントミラー回路であ
り、図１のカレントミラー回路に対して、ゲート接地の
トランジスタを挿入し、カスコード接続とすることで、
高出力インピーダンス化を実現したものである。
【０００６】すなわち、図３に示されるように、カスコ
ード・カレントミラー回路は、基準電流Ｉref111を供給
する基準電流源１１１，および，該基準電流源１１１と
直列に接続された２つのｎＭＯＳトランジスタＭi111,
Ｍi112からなる入力回路と、直列に接続された２つのｎ
ＭＯＳトランジスタＭo111, Ｍo112からなる出力回路と
を備えて構成されている。
ード・カレントミラー回路は、基準電流Ｉref111を供給
する基準電流源１１１，および，該基準電流源１１１と
直列に接続された２つのｎＭＯＳトランジスタＭi111,
Ｍi112からなる入力回路と、直列に接続された２つのｎ
ＭＯＳトランジスタＭo111, Ｍo112からなる出力回路と
を備えて構成されている。
【０００７】トランジスタＭi111およびＭo111のソー
ス、トランジスタＭi111およびＭo111のゲート、並び
に、トランジスタＭi112およびＭo112のゲートは、それ
ぞれ相互に接続されている。さらに、トランジスタＭi1
11のドレインは当該トランジスタＭi111のゲートに接続
され、また、トランジスタＭi112のドレインは当該トラ
ンジスタＭi112のゲートに接続されている。また、トラ
ンジスタＭi112のドレインは基準電流源１１１に接続さ
れ、トランジスタＭi111およびＭi112には基準電流Ｉre
f111が流れることになる。そして、トランジスタＭo112
のドレインは、出力電流Ｉout を取り出す端子となる。
ここで、トランジスタＭi111とトランジスタＭo111との
形状比（ゲート幅／ゲート長で与えられる）およびトラ
ンジスタＭi112とトランジスタＭo112との形状比は、そ
れぞれＮ倍の比例関係になっている。すなわち、トラン
ジスタＭi111のゲート幅およびゲート長をＷ111,Ｌ111
とすると、トランジスタＭo111の形状比Ｓro111 は、Ｓ
ro111 ＝Ｎ×Ｗ111/Ｌ111 となっており、また、トラン
ジスタＭi112のゲート幅およびゲート長をＷ112,Ｌ112
とすると、トランジスタＭo112の形状比Ｓro112 は、Ｓ
ro112 ＝Ｎ×Ｗ112/Ｌ112 となっており、必要な出力電
流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref111）を取り出す
ことができるようになっている。
ス、トランジスタＭi111およびＭo111のゲート、並び
に、トランジスタＭi112およびＭo112のゲートは、それ
ぞれ相互に接続されている。さらに、トランジスタＭi1
11のドレインは当該トランジスタＭi111のゲートに接続
され、また、トランジスタＭi112のドレインは当該トラ
ンジスタＭi112のゲートに接続されている。また、トラ
ンジスタＭi112のドレインは基準電流源１１１に接続さ
れ、トランジスタＭi111およびＭi112には基準電流Ｉre
f111が流れることになる。そして、トランジスタＭo112
のドレインは、出力電流Ｉout を取り出す端子となる。
ここで、トランジスタＭi111とトランジスタＭo111との
形状比（ゲート幅／ゲート長で与えられる）およびトラ
ンジスタＭi112とトランジスタＭo112との形状比は、そ
れぞれＮ倍の比例関係になっている。すなわち、トラン
ジスタＭi111のゲート幅およびゲート長をＷ111,Ｌ111
とすると、トランジスタＭo111の形状比Ｓro111 は、Ｓ
ro111 ＝Ｎ×Ｗ111/Ｌ111 となっており、また、トラン
ジスタＭi112のゲート幅およびゲート長をＷ112,Ｌ112
とすると、トランジスタＭo112の形状比Ｓro112 は、Ｓ
ro112 ＝Ｎ×Ｗ112/Ｌ112 となっており、必要な出力電
流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref111）を取り出す
ことができるようになっている。
【０００８】図４に示されるように、図３に示す従来の
カレントミラー回路において、トランジスタＭo112は、
トランジスタＭi112のゲート−ソース間電圧をＶgs111
として、出力に印加される電圧Ｖout が、Ｖgs111 ＋Δ
Ｖ112 以上（例えば、０．８Ｖ＋０．２Ｖ＝１．０Ｖ）
と高い電圧が必要になるため、低い電源電圧で使用する
ことが困難になる。なお、ΔＶ112 は、トランジスタＭ
o112の飽和電圧を示している。
カレントミラー回路において、トランジスタＭo112は、
トランジスタＭi112のゲート−ソース間電圧をＶgs111
として、出力に印加される電圧Ｖout が、Ｖgs111 ＋Δ
Ｖ112 以上（例えば、０．８Ｖ＋０．２Ｖ＝１．０Ｖ）
と高い電圧が必要になるため、低い電源電圧で使用する
ことが困難になる。なお、ΔＶ112 は、トランジスタＭ
o112の飽和電圧を示している。
【０００９】
【発明が解決しようとする課題】図５は図１および図３
に示す従来例のカレントミラー回路のシミュレーション
結果を示す図であり、前述した図２に示す特性曲線Ｌ１
０１および図４に示す特性曲線Ｌ１１１に対応するもの
を示している。ここで、図５（ａ）は、縦軸（Ｉout)を
０アンペア（Ａ）〜１２０マイクロアンペア（ｕＡ：μ
Ａ）の範囲とし、横軸（Ｖout)を０ボルト（Ｖ）〜２Ｖ
の範囲としたものである。また、図５（ｂ）は、縦軸
（Ｉout)を９９ｕＡ〜１０１ｕＡとし、横軸（Ｖout)を
０Ｖ〜２Ｖの範囲としたものである。すなわち、図５
（ｂ）は、図５（ａ）の一部（Ｉout が９９ｕＡ〜１０
１ｕＡの範囲）を拡大して示すものである。
に示す従来例のカレントミラー回路のシミュレーション
結果を示す図であり、前述した図２に示す特性曲線Ｌ１
０１および図４に示す特性曲線Ｌ１１１に対応するもの
を示している。ここで、図５（ａ）は、縦軸（Ｉout)を
０アンペア（Ａ）〜１２０マイクロアンペア（ｕＡ：μ
Ａ）の範囲とし、横軸（Ｖout)を０ボルト（Ｖ）〜２Ｖ
の範囲としたものである。また、図５（ｂ）は、縦軸
（Ｉout)を９９ｕＡ〜１０１ｕＡとし、横軸（Ｖout)を
０Ｖ〜２Ｖの範囲としたものである。すなわち、図５
（ｂ）は、図５（ａ）の一部（Ｉout が９９ｕＡ〜１０
１ｕＡの範囲）を拡大して示すものである。
【００１０】図５（ｂ）の特性曲線Ｌ１０１から明らか
なように、図１に示す従来のカレントミラー回路は、飽
和後（例えば、０．２Ｖ以降）においても、出力電流Ｉ
outが出力電圧Ｖout の増加と共に大きくなり、電流精
度の低下を来していた。また、図５（ｂ）の特性曲線Ｌ
１１１から明らかなように、図３に示す従来のカレント
ミラー回路は、飽和後の出力電流Ｉout は出力電圧Ｖou
t の増加に関わらず一定となっており、十分な電流精度
を確保することができる。しかしながら、図３のカレン
トミラー回路は、高い飽和電圧（例えば、１．０Ｖ）が
必要であるため、近年の低電圧化の要求に反し、実際の
回路に適用するには問題があった。
なように、図１に示す従来のカレントミラー回路は、飽
和後（例えば、０．２Ｖ以降）においても、出力電流Ｉ
outが出力電圧Ｖout の増加と共に大きくなり、電流精
度の低下を来していた。また、図５（ｂ）の特性曲線Ｌ
１１１から明らかなように、図３に示す従来のカレント
ミラー回路は、飽和後の出力電流Ｉout は出力電圧Ｖou
t の増加に関わらず一定となっており、十分な電流精度
を確保することができる。しかしながら、図３のカレン
トミラー回路は、高い飽和電圧（例えば、１．０Ｖ）が
必要であるため、近年の低電圧化の要求に反し、実際の
回路に適用するには問題があった。
【００１１】このように、従来のカレントミラー回路で
は、高い電流精度および低い電源電圧を両立することが
困難であった。また、前述したチャネル変調効果は、近
年の短チャネル化に伴って顕著となるため、電流精度は
一層劣化する傾向にあり、さらに、短チャネルのトラン
ジスタは、耐圧も低く、低消費電力を実現するためにも
電源電圧をより一層低下させるようになって来ている。
そのために、高電流精度と低電源電圧を実現できるカレ
ントミラー回路の必要性は、ますます高まっている。
は、高い電流精度および低い電源電圧を両立することが
困難であった。また、前述したチャネル変調効果は、近
年の短チャネル化に伴って顕著となるため、電流精度は
一層劣化する傾向にあり、さらに、短チャネルのトラン
ジスタは、耐圧も低く、低消費電力を実現するためにも
電源電圧をより一層低下させるようになって来ている。
そのために、高電流精度と低電源電圧を実現できるカレ
ントミラー回路の必要性は、ますます高まっている。
【００１２】本発明は、上述した従来のカレントミラー
回路が有する課題に鑑み、低い電源電圧においても出力
インピーダンスが高く、且つ、ミラー比が高精度に設定
可能なカレントミラー回路の提供を目的とする。
回路が有する課題に鑑み、低い電源電圧においても出力
インピーダンスが高く、且つ、ミラー比が高精度に設定
可能なカレントミラー回路の提供を目的とする。
【００１３】
【課題を解決するための手段】本発明によれば、基準電
流を流す基準電流源と、該基準電流源に接続され該基準
電流が流される入力回路と、該入力回路にカレントミラ
ー接続された１組以上の出力回路とを有する電界効果型
トランジスタを用いたカレントミラー回路であって、前
記入力回路は、直列接続された第１および第２の入力ト
ランジスタを有し、該第１および第２の入力トランジス
タのゲートを共に該第２の入力トランジスタのドレイン
に接続し、該第２の入力トランジスタのドレインを前記
基準電流源に接続し、前記少なくとも１組の出力回路
は、直列接続された第１および第２の出力トランジスタ
を有し、該第１の出力トランジスタのソースを前記第１
の入力トランジスタのソースに接続し、該第１および第
２の出力トランジスタのゲートを前記第１および第２の
入力トランジスタのゲートに接続し、該第２の出力トラ
ンジスタのドレインから出力電流を取り出し、前記第２
の入力トランジスタは、前記第１の入力トランジスタと
ほぼ同じ閾値電圧を有するが、該閾値電圧以下の弱反転
領域で動作し、該第２の入力トランジスタのゲート−ソ
ース間電圧を、前記第１の入力トランジスタの閾値電圧
以下で動作させるようにしたことを特徴とするカレント
ミラー回路が提供される。
流を流す基準電流源と、該基準電流源に接続され該基準
電流が流される入力回路と、該入力回路にカレントミラ
ー接続された１組以上の出力回路とを有する電界効果型
トランジスタを用いたカレントミラー回路であって、前
記入力回路は、直列接続された第１および第２の入力ト
ランジスタを有し、該第１および第２の入力トランジス
タのゲートを共に該第２の入力トランジスタのドレイン
に接続し、該第２の入力トランジスタのドレインを前記
基準電流源に接続し、前記少なくとも１組の出力回路
は、直列接続された第１および第２の出力トランジスタ
を有し、該第１の出力トランジスタのソースを前記第１
の入力トランジスタのソースに接続し、該第１および第
２の出力トランジスタのゲートを前記第１および第２の
入力トランジスタのゲートに接続し、該第２の出力トラ
ンジスタのドレインから出力電流を取り出し、前記第２
の入力トランジスタは、前記第１の入力トランジスタと
ほぼ同じ閾値電圧を有するが、該閾値電圧以下の弱反転
領域で動作し、該第２の入力トランジスタのゲート−ソ
ース間電圧を、前記第１の入力トランジスタの閾値電圧
以下で動作させるようにしたことを特徴とするカレント
ミラー回路が提供される。
【００１４】また、本発明によれば、第１の電源線（Ｖ
dd）と第２の電源線（Ｖss：ＧＮＤ）との間に直列に接
続された基準電流源（１１）および入力回路（Ｍi11,Ｍ
i12)と、該入力回路にカレントミラー接続された少なく
とも１組の出力回路（Ｍo11,Ｍo12)とを備え、該入力回
路は、直列接続された第１および第２のトランジスタ
（Ｍi11,Ｍi12)を有し、該第１および第２のトランジス
タのゲートを相互に接続すると共に該第２のトランジス
タ（Ｍi12)のドレインと前記基準電流源（１１）との接
続ノードに共通接続し、そして、前記第２のトランジス
タ（Ｍi12) は、前記第１のトランジスタ（Ｍ i11) とほ
ぼ同じ閾値電圧を有するが、該閾値電圧以下の弱反転領
域で動作し、該第２のトランジスタ（Ｍ i12) のゲート−
ソース間電圧を、前記第１のトランジスタ（Ｍi11)の閾
値電圧（Ｖth11）以下で動作させるようにしたことを特
徴とするカレントミラー回路が提供される。
dd）と第２の電源線（Ｖss：ＧＮＤ）との間に直列に接
続された基準電流源（１１）および入力回路（Ｍi11,Ｍ
i12)と、該入力回路にカレントミラー接続された少なく
とも１組の出力回路（Ｍo11,Ｍo12)とを備え、該入力回
路は、直列接続された第１および第２のトランジスタ
（Ｍi11,Ｍi12)を有し、該第１および第２のトランジス
タのゲートを相互に接続すると共に該第２のトランジス
タ（Ｍi12)のドレインと前記基準電流源（１１）との接
続ノードに共通接続し、そして、前記第２のトランジス
タ（Ｍi12) は、前記第１のトランジスタ（Ｍ i11) とほ
ぼ同じ閾値電圧を有するが、該閾値電圧以下の弱反転領
域で動作し、該第２のトランジスタ（Ｍ i12) のゲート−
ソース間電圧を、前記第１のトランジスタ（Ｍi11)の閾
値電圧（Ｖth11）以下で動作させるようにしたことを特
徴とするカレントミラー回路が提供される。
【００１５】本発明のカレントミラー回路によれば、入
力回路，少なくとも１組の出力回路，および，基準電流
源を備えて構成されている。第１および第２の入力トラ
ンジスタのゲートは、第２の入力トランジスタのドレイ
ンに共通接続され、第２の入力トランジスタのドレイン
は基準電流源に接続されている。また、第１の出力トラ
ンジスタのソースは第１の入力トランジスタのソースに
接続され、第１および第２の出力トランジスタのゲート
は第１および第２の入力トランジスタのゲートに接続さ
れ、第２の出力トランジスタのドレインから出力電流が
取り出される。そして、第２の入力トランジスタは、第
１の入力トランジスタとほぼ同じ閾値電圧を有するが、
該閾値電圧以下の弱反転領域で動作し、該第２の入力ト
ランジスタのゲート−ソース間電圧を、第１の入力トラ
ンジスタの閾値電圧以下で動作させるようになってい
る。
力回路，少なくとも１組の出力回路，および，基準電流
源を備えて構成されている。第１および第２の入力トラ
ンジスタのゲートは、第２の入力トランジスタのドレイ
ンに共通接続され、第２の入力トランジスタのドレイン
は基準電流源に接続されている。また、第１の出力トラ
ンジスタのソースは第１の入力トランジスタのソースに
接続され、第１および第２の出力トランジスタのゲート
は第１および第２の入力トランジスタのゲートに接続さ
れ、第２の出力トランジスタのドレインから出力電流が
取り出される。そして、第２の入力トランジスタは、第
１の入力トランジスタとほぼ同じ閾値電圧を有するが、
該閾値電圧以下の弱反転領域で動作し、該第２の入力ト
ランジスタのゲート−ソース間電圧を、第１の入力トラ
ンジスタの閾値電圧以下で動作させるようになってい
る。
【００１６】また、本発明のカレントミラー回路によれ
ば、基準電流源（１１）および入力回路（Ｍi11,Ｍi12)
は第１の電源線（Ｖdd）と第２の電源線（Ｖss：ＧＮ
Ｄ）との間に直列に接続され、また、少なくとも１組の
出力回路（Ｍo11,Ｍo12)は入力回路にカレントミラー接
続されている。入力回路を構成する第１および第２のト
ランジスタ（Ｍi11,Ｍi12)のゲートは相互に接続される
と共に、第２のトランジスタ（Ｍi12)のドレインと基準
電流源（１１）との接続ノードに共通接続されている。
そして、第２のトランジスタ（Ｍi12)は、第１のトラン
ジスタ（Ｍ i11) とほぼ同じ閾値電圧を有するが、該閾値
電圧以下の弱反転領域で動作し、該第２のトランジスタ
（Ｍ i12) のゲート−ソース間電圧を、第１のトランジス
タ（Ｍi11)の閾値電圧（Ｖth11）以下で動作させるよう
になっている。
ば、基準電流源（１１）および入力回路（Ｍi11,Ｍi12)
は第１の電源線（Ｖdd）と第２の電源線（Ｖss：ＧＮ
Ｄ）との間に直列に接続され、また、少なくとも１組の
出力回路（Ｍo11,Ｍo12)は入力回路にカレントミラー接
続されている。入力回路を構成する第１および第２のト
ランジスタ（Ｍi11,Ｍi12)のゲートは相互に接続される
と共に、第２のトランジスタ（Ｍi12)のドレインと基準
電流源（１１）との接続ノードに共通接続されている。
そして、第２のトランジスタ（Ｍi12)は、第１のトラン
ジスタ（Ｍ i11) とほぼ同じ閾値電圧を有するが、該閾値
電圧以下の弱反転領域で動作し、該第２のトランジスタ
（Ｍ i12) のゲート−ソース間電圧を、第１のトランジス
タ（Ｍi11)の閾値電圧（Ｖth11）以下で動作させるよう
になっている。
【００１７】これにより、低い電源電圧においても出力
インピーダンスが高くすると共に、ミラー比を高精度に
設定することの可能なカレントミラー回路を構成するこ
とが可能となる。
インピーダンスが高くすると共に、ミラー比を高精度に
設定することの可能なカレントミラー回路を構成するこ
とが可能となる。
【００１８】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係るカレントミラー回路の各実施例を説明する。図
６は本発明に係るカレントミラー回路の第１実施例を示
す回路図であり、図７は図６のカレントミラー回路の動
作を説明するための図である。
明に係るカレントミラー回路の各実施例を説明する。図
６は本発明に係るカレントミラー回路の第１実施例を示
す回路図であり、図７は図６のカレントミラー回路の動
作を説明するための図である。
【００１９】図６に示されるように、本第１実施例のカ
レントミラー回路は、カスコード・カレントミラー回路
であり、基準電流Ｉref11 を供給する基準電流源１１，
および，該基準電流源１１と直列に接続された２つのｎ
チャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジス
タ）Ｍi11,Ｍi12 からなる入力回路と、直列に接続され
た２つのｎＭＯＳトランジスタＭo11,Ｍo12 からなる出
力回路とを備えて構成されている。トランジスタＭi11
およびＭo11 のソース、並びに、トランジスタＭi11,Ｍ
i12 およびＭo11,Ｍo12 のゲートは、それぞれ相互に接
続されており、トランジスタＭi12 のドレインは、トラ
ンジスタＭi11,Ｍi12(Ｍo11,Ｍo12)のゲートおよび基準
電流源１１に接続されている。
レントミラー回路は、カスコード・カレントミラー回路
であり、基準電流Ｉref11 を供給する基準電流源１１，
および，該基準電流源１１と直列に接続された２つのｎ
チャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジス
タ）Ｍi11,Ｍi12 からなる入力回路と、直列に接続され
た２つのｎＭＯＳトランジスタＭo11,Ｍo12 からなる出
力回路とを備えて構成されている。トランジスタＭi11
およびＭo11 のソース、並びに、トランジスタＭi11,Ｍ
i12 およびＭo11,Ｍo12 のゲートは、それぞれ相互に接
続されており、トランジスタＭi12 のドレインは、トラ
ンジスタＭi11,Ｍi12(Ｍo11,Ｍo12)のゲートおよび基準
電流源１１に接続されている。
【００２０】これにより、トランジスタＭi11 およびＭ
i12 には基準電流Ｉref11 が流れることになる。そし
て、トランジスタＭo12 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi11 と
トランジスタＭo11 との形状比（ゲート幅／ゲート長で
与えられる）およびトランジスタＭi12 とトランジスタ
Ｍo12 との形状比は、それぞれＮ倍の比例関係になって
いる。すなわち、トランジスタＭi11 のゲート幅および
ゲート長をＷ11, Ｌ11とすると、トランジスタＭo11 の
形状比Ｓro11は、Ｓro11＝Ｎ×Ｗ11／Ｌ11となってお
り、また、トランジスタＭi12 のゲート幅およびゲート
長をＷ12, Ｌ12とすると、トランジスタＭo12 の形状比
Ｓro12は、Ｓro12＝Ｎ×Ｗ12／Ｌ12となっており、必要
な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref11)を取
り出すことができるようになっている。
i12 には基準電流Ｉref11 が流れることになる。そし
て、トランジスタＭo12 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi11 と
トランジスタＭo11 との形状比（ゲート幅／ゲート長で
与えられる）およびトランジスタＭi12 とトランジスタ
Ｍo12 との形状比は、それぞれＮ倍の比例関係になって
いる。すなわち、トランジスタＭi11 のゲート幅および
ゲート長をＷ11, Ｌ11とすると、トランジスタＭo11 の
形状比Ｓro11は、Ｓro11＝Ｎ×Ｗ11／Ｌ11となってお
り、また、トランジスタＭi12 のゲート幅およびゲート
長をＷ12, Ｌ12とすると、トランジスタＭo12 の形状比
Ｓro12は、Ｓro12＝Ｎ×Ｗ12／Ｌ12となっており、必要
な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref11)を取
り出すことができるようになっている。
【００２１】このように、本第１実施例のカレントミラ
ー回路は、直列接続したトランジスタＭi11,Ｍi12 の各
ゲートをトランジスタＭi12 のドレインに接続し、トラ
ンジスタＭi12 のゲート−ソース間電圧Ｖgs12をトラン
ジスタＭi11 の閾値電圧Ｖth11以下の電圧として動作す
るように、すなわち、トランジスタＭi12 をトランジス
タＭi11 の閾値電圧Ｖth11以下の電圧で動作させるよう
になっている。ここで、トランジスタＭo11 およびＭo1
2 はカスコード接続となっており、トランジスタＭo12
はゲート接地として動作するようになっている。
ー回路は、直列接続したトランジスタＭi11,Ｍi12 の各
ゲートをトランジスタＭi12 のドレインに接続し、トラ
ンジスタＭi12 のゲート−ソース間電圧Ｖgs12をトラン
ジスタＭi11 の閾値電圧Ｖth11以下の電圧として動作す
るように、すなわち、トランジスタＭi12 をトランジス
タＭi11 の閾値電圧Ｖth11以下の電圧で動作させるよう
になっている。ここで、トランジスタＭo11 およびＭo1
2 はカスコード接続となっており、トランジスタＭo12
はゲート接地として動作するようになっている。
【００２２】以上において、トランジスタＭi12 は、確
実に飽和領域で動するが、トランジスタＭi11 が非飽和
領域に入ると、このトランジスタＭi11 の出力インピー
ダンスが著しく低下するため、たとえカスコード接続で
あっても高い出力インピーダンスを得ることはできな
い。そこで、高精度のカレントミラー回路を実現するに
は、トランジスタＭi11 を飽和領域（図７を参照）で動
作させることが必要となる。
実に飽和領域で動するが、トランジスタＭi11 が非飽和
領域に入ると、このトランジスタＭi11 の出力インピー
ダンスが著しく低下するため、たとえカスコード接続で
あっても高い出力インピーダンスを得ることはできな
い。そこで、高精度のカレントミラー回路を実現するに
は、トランジスタＭi11 を飽和領域（図７を参照）で動
作させることが必要となる。
【００２３】図６に示す第１実施例のカレントミラー回
路おいて、トランジスタＭi11 およびＭi12 のゲート−
ソース間電圧をそれぞれＶgs11およびＶgs12とすると、
トランジスタＭi11 のドレインの電圧は（Ｖgs11−Ｖgs
12）で与えられる。また、トランジスタＭi11 の飽和電
圧ΔＶ11は以下の式で与えられる。 ΔＶ11＝Ｖgs11−Ｖth11 従って、トランジスタＭi11 が飽和領域で動作するため
には、以下の条件が必要となる。
路おいて、トランジスタＭi11 およびＭi12 のゲート−
ソース間電圧をそれぞれＶgs11およびＶgs12とすると、
トランジスタＭi11 のドレインの電圧は（Ｖgs11−Ｖgs
12）で与えられる。また、トランジスタＭi11 の飽和電
圧ΔＶ11は以下の式で与えられる。 ΔＶ11＝Ｖgs11−Ｖth11 従って、トランジスタＭi11 が飽和領域で動作するため
には、以下の条件が必要となる。
【００２４】Ｖgs11−Ｖgs12≧Ｖgs11−Ｖth11
すなわち、
Ｖgs12≦Ｖth11
となり、トランジスタＭi12 のゲート−ソース間電圧Ｖ
gs12が、トランジスタＭi11 の閾値電圧Ｖth11以下であ
れば、トランジスタＭi11 およびＭi12 を共に飽和領域
で動作させることが可能となる。
gs12が、トランジスタＭi11 の閾値電圧Ｖth11以下であ
れば、トランジスタＭi11 およびＭi12 を共に飽和領域
で動作させることが可能となる。
【００２５】具体的に、トランジスタＭi12 のゲート−
ソース間電圧Ｖgs12をトランジスタＭi11 の閾値電圧Ｖ
th11以下としてカレントミラー回路（トランジスタＭi1
2 ）を動作させる手法としては、例えば、以下の２つの
ものがある。まず、第１の手法としては、トランジスタ
Ｍi12 の閾値電圧Ｖth12をトランジスタＭi11 の閾値電
圧Ｖth11以下に設定する。ここで、例えば、ＭＯＳトラ
ンジスタの閾値電圧Ｖthはチャネルの電荷量により制御
可能であり、多閾値の製造プロセスを用いてトランジス
タの閾値電圧を２種類以上とし、トランジスタＭi12を
閾値電圧の低いトランジスタにより構成し、トランジス
タＭi11 を閾値電圧の高いトランジスタにより構成すれ
ばよい。
ソース間電圧Ｖgs12をトランジスタＭi11 の閾値電圧Ｖ
th11以下としてカレントミラー回路（トランジスタＭi1
2 ）を動作させる手法としては、例えば、以下の２つの
ものがある。まず、第１の手法としては、トランジスタ
Ｍi12 の閾値電圧Ｖth12をトランジスタＭi11 の閾値電
圧Ｖth11以下に設定する。ここで、例えば、ＭＯＳトラ
ンジスタの閾値電圧Ｖthはチャネルの電荷量により制御
可能であり、多閾値の製造プロセスを用いてトランジス
タの閾値電圧を２種類以上とし、トランジスタＭi12を
閾値電圧の低いトランジスタにより構成し、トランジス
タＭi11 を閾値電圧の高いトランジスタにより構成すれ
ばよい。
【００２６】次に、第２の手法としては、トランジスタ
Ｍi12 を弱反転領域で動作させる。この弱反転領域で
は、閾値電圧Ｖth以下でもドレイン電流Ｉd を流すこと
ができる。図７に示されるように、本第１実施例のカレ
ントミラー回路において、トランジスタＭo11 およびＭ
o12 は、出力に印加される電圧Ｖout が電圧Ｖgs11−Ｖ
gs12＋ΔＶ12以上（例えば、０．４Ｖ）のときに飽和に
達し、出力電流Ｉout は、Ｎ×Ｉref11 でほぼ一定とな
る。
Ｍi12 を弱反転領域で動作させる。この弱反転領域で
は、閾値電圧Ｖth以下でもドレイン電流Ｉd を流すこと
ができる。図７に示されるように、本第１実施例のカレ
ントミラー回路において、トランジスタＭo11 およびＭ
o12 は、出力に印加される電圧Ｖout が電圧Ｖgs11−Ｖ
gs12＋ΔＶ12以上（例えば、０．４Ｖ）のときに飽和に
達し、出力電流Ｉout は、Ｎ×Ｉref11 でほぼ一定とな
る。
【００２７】なお、各トランジスタのバックゲートはグ
ランド（ＧＮＤ：Ｖss）に接続しているが、各トランジ
スタのソースに接続すれば、基板バイアスの効果が無く
なり、より一層低い電圧で動作させることが可能とな
る。また、本発明の各実施例では、トランジスタとして
ｎチャネル型ＭＯＳトランジスタを用いているが、ｐチ
ャネル型ＭＯＳトランジスタを用いてもよく、また、Ｍ
ＯＳトランジスタ以外の電界効果型トランジスタ（ＦＥ
Ｔ：Field Effect Transistor)を用いることもできる。
ランド（ＧＮＤ：Ｖss）に接続しているが、各トランジ
スタのソースに接続すれば、基板バイアスの効果が無く
なり、より一層低い電圧で動作させることが可能とな
る。また、本発明の各実施例では、トランジスタとして
ｎチャネル型ＭＯＳトランジスタを用いているが、ｐチ
ャネル型ＭＯＳトランジスタを用いてもよく、また、Ｍ
ＯＳトランジスタ以外の電界効果型トランジスタ（ＦＥ
Ｔ：Field Effect Transistor)を用いることもできる。
【００２８】図８は本発明のカレントミラー回路に適用
されるＭＯＳトランジスタの特性を示す図である。ＭＯ
Ｓトランジスタは、図８に示されるようなＶgs−Ｉd 特
性をもつことが知られている。この点は、例えば、Yann
is P. Tsividis著の“OPERATION AND MODELING OF THE
MOS TRANSISTOR”に詳しく述べられている。通常、閾値
電圧Ｖth以上で使用する強反転領域では、Ｖgs−Ｉd 特
性は２次関数特性を示し、ドレイン電流Ｉd は、トラン
ジスタのゲート幅をＷとし、ゲート長をＬとすると、以
下の式で与えられる。
されるＭＯＳトランジスタの特性を示す図である。ＭＯ
Ｓトランジスタは、図８に示されるようなＶgs−Ｉd 特
性をもつことが知られている。この点は、例えば、Yann
is P. Tsividis著の“OPERATION AND MODELING OF THE
MOS TRANSISTOR”に詳しく述べられている。通常、閾値
電圧Ｖth以上で使用する強反転領域では、Ｖgs−Ｉd 特
性は２次関数特性を示し、ドレイン電流Ｉd は、トラン
ジスタのゲート幅をＷとし、ゲート長をＬとすると、以
下の式で与えられる。
【００２９】
Ｉd ＝（Ｗ／Ｌ）×（ｋ’／２）×（Ｖgs−Ｖth)2
なお、ｋ’はプロセス係数を示している。一方、閾値電
圧Ｖth以下の弱反転領域では、Ｖgs−Ｉd 特性は指数関
数特性を示し、Ｉd は以下の式で与えられる。ここで、
Ｖx は弱反転領域の閾値電圧に相当し、Ｖx ＜Ｖthであ
り、また、Ｉx ，Ｖx ，および，ｎφt はそれぞれ所定
の定数を示している。
圧Ｖth以下の弱反転領域では、Ｖgs−Ｉd 特性は指数関
数特性を示し、Ｉd は以下の式で与えられる。ここで、
Ｖx は弱反転領域の閾値電圧に相当し、Ｖx ＜Ｖthであ
り、また、Ｉx ，Ｖx ，および，ｎφt はそれぞれ所定
の定数を示している。
【００３０】
Ｉd ＝（Ｗ／Ｌ）×Ｉx ×ｅｘｐ((Ｖgs−Ｖx)／ｎφt)
従来、弱反転領域の電流密度は小さく、十分な電流を流
すには巨大なトランジスタが必要であった。しかしなが
ら、近年の短チャネル化により、通常サイズのＭＯＳト
ランジスタでも十分な電流を流すことが可能となってお
り、弱反転領域の積極的な利用が可能となって来てい
る。
すには巨大なトランジスタが必要であった。しかしなが
ら、近年の短チャネル化により、通常サイズのＭＯＳト
ランジスタでも十分な電流を流すことが可能となってお
り、弱反転領域の積極的な利用が可能となって来てい
る。
【００３１】具体的に、弱反転領域を積極的に利用する
には、例えば、ゲート長を０．５μｍ（um）以下にすれ
ばよい。上述したように、本発明に係るカレントミラー
回路の第１実施例では、ゲートを共通接続したｎＭＯＳ
トランジスタＭi11 およびＭi12 を直列に接続し、共に
飽和領域で動作させることにより、高い出力インピーダ
ンスを得ることができる。また、トランジスタＭo11 お
よびＭo12 により構成される出力回路が飽和に達する電
圧は、［Ｖgs11−Ｖgs12＋ΔＶ12］であり、電圧［Ｖgs
11−Ｖgs12］をトランジスタＭo11 の飽和電圧ΔＶ11に
近い値に設定することにより、出力電圧Ｖout を、例え
ば、０．４Ｖ程度の低い電圧値として動作させることが
可能となる。
には、例えば、ゲート長を０．５μｍ（um）以下にすれ
ばよい。上述したように、本発明に係るカレントミラー
回路の第１実施例では、ゲートを共通接続したｎＭＯＳ
トランジスタＭi11 およびＭi12 を直列に接続し、共に
飽和領域で動作させることにより、高い出力インピーダ
ンスを得ることができる。また、トランジスタＭo11 お
よびＭo12 により構成される出力回路が飽和に達する電
圧は、［Ｖgs11−Ｖgs12＋ΔＶ12］であり、電圧［Ｖgs
11−Ｖgs12］をトランジスタＭo11 の飽和電圧ΔＶ11に
近い値に設定することにより、出力電圧Ｖout を、例え
ば、０．４Ｖ程度の低い電圧値として動作させることが
可能となる。
【００３２】これにより、高い電流精度を保ちつつ低電
圧動作が可能なカレントミラー回路を提供することがで
きる。図９は本発明に係るカレントミラー回路の第２実
施例を示す回路図であり、カレントミラー回路を３重カ
スコード接続したカレントミラー回路として構成したも
のである。なお、本第２実施例の３重カスコード・カレ
ントミラー回路は、図６の第１実施例に比べて、ミラー
比の設定をより一層高い精度で行うことができるが、動
作電圧が高くなる。
圧動作が可能なカレントミラー回路を提供することがで
きる。図９は本発明に係るカレントミラー回路の第２実
施例を示す回路図であり、カレントミラー回路を３重カ
スコード接続したカレントミラー回路として構成したも
のである。なお、本第２実施例の３重カスコード・カレ
ントミラー回路は、図６の第１実施例に比べて、ミラー
比の設定をより一層高い精度で行うことができるが、動
作電圧が高くなる。
【００３３】図９に示されるように、本第２実施例の３
重カスコード・カレントミラー回路は、基準電流Ｉref2
1 を供給する基準電流源２１，および，該基準電流源２
１と直列に接続された３つのｎＭＯＳトランジスタＭi2
1,Ｍi22,Ｍi23 からなる入力回路と、直列に接続された
３つのｎＭＯＳトランジスタＭo21,Ｍo22,Ｍo23 からな
る出力回路とを備えて構成されている。トランジスタＭ
i21 およびＭo21 のソース、トランジスタＭi21 および
Ｍo21 のゲート、並びに、トランジスタＭi22,Ｍi23 お
よびＭo22,Ｍo23 のゲートは、それぞれ相互に接続され
ている。ここで、トランジスタＭi21 のドレイン（トラ
ンジスタＭi22 のソース）は、該トランジスタＭi21(Ｍ
o21)のゲートに接続され、また、トランジスタＭi23 の
ドレインは、トランジスタＭi22,Ｍi23(Ｍo22,Ｍo23)の
ゲートおよび基準電流源２１に接続されている。
重カスコード・カレントミラー回路は、基準電流Ｉref2
1 を供給する基準電流源２１，および，該基準電流源２
１と直列に接続された３つのｎＭＯＳトランジスタＭi2
1,Ｍi22,Ｍi23 からなる入力回路と、直列に接続された
３つのｎＭＯＳトランジスタＭo21,Ｍo22,Ｍo23 からな
る出力回路とを備えて構成されている。トランジスタＭ
i21 およびＭo21 のソース、トランジスタＭi21 および
Ｍo21 のゲート、並びに、トランジスタＭi22,Ｍi23 お
よびＭo22,Ｍo23 のゲートは、それぞれ相互に接続され
ている。ここで、トランジスタＭi21 のドレイン（トラ
ンジスタＭi22 のソース）は、該トランジスタＭi21(Ｍ
o21)のゲートに接続され、また、トランジスタＭi23 の
ドレインは、トランジスタＭi22,Ｍi23(Ｍo22,Ｍo23)の
ゲートおよび基準電流源２１に接続されている。
【００３４】これにより、トランジスタＭi21,Ｍi22,Ｍ
i23 には基準電流Ｉref21 が流れることになる。そし
て、トランジスタＭo23 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi21 と
トランジスタＭo21 との形状比（ゲート幅／ゲート長で
与えられる），トランジスタＭi22 とトランジスタＭo2
2 との形状比，および，トランジスタＭi23 とトランジ
スタＭo23 との形状比は、それぞれＮ倍の比例関係にな
っている。すなわち、トランジスタＭi21 のゲート幅お
よびゲート長をＷ21, Ｌ21とすると、トランジスタＭo2
1 の形状比Ｓro21は、Ｓro21＝Ｎ×Ｗ21／Ｌ21となって
おり、また、トランジスタＭi22 のゲート幅およびゲー
ト長をＷ22, Ｌ22とすると、トランジスタＭo22 の形状
比Ｓro22は、Ｓro22＝Ｎ×Ｗ22／Ｌ22となっており、さ
らに、トランジスタＭi23 のゲート幅およびゲート長を
Ｗ23, Ｌ23とすると、トランジスタＭo23 の形状比Ｓro
23は、Ｓro23＝Ｎ×Ｗ23／Ｌ23となっている。これによ
り、必要な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉre
f21)を取り出すことができるようになっている。
i23 には基準電流Ｉref21 が流れることになる。そし
て、トランジスタＭo23 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi21 と
トランジスタＭo21 との形状比（ゲート幅／ゲート長で
与えられる），トランジスタＭi22 とトランジスタＭo2
2 との形状比，および，トランジスタＭi23 とトランジ
スタＭo23 との形状比は、それぞれＮ倍の比例関係にな
っている。すなわち、トランジスタＭi21 のゲート幅お
よびゲート長をＷ21, Ｌ21とすると、トランジスタＭo2
1 の形状比Ｓro21は、Ｓro21＝Ｎ×Ｗ21／Ｌ21となって
おり、また、トランジスタＭi22 のゲート幅およびゲー
ト長をＷ22, Ｌ22とすると、トランジスタＭo22 の形状
比Ｓro22は、Ｓro22＝Ｎ×Ｗ22／Ｌ22となっており、さ
らに、トランジスタＭi23 のゲート幅およびゲート長を
Ｗ23, Ｌ23とすると、トランジスタＭo23 の形状比Ｓro
23は、Ｓro23＝Ｎ×Ｗ23／Ｌ23となっている。これによ
り、必要な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉre
f21)を取り出すことができるようになっている。
【００３５】本第２実施例のカレントミラー回路は、前
述した第１実施例と同様に、トランジスタＭi23 のゲー
ト−ソース間電圧Ｖgs23がトランジスタＭi22 の閾値電
圧Ｖth22以下として動作するように、すなわち、トラン
ジスタＭi23 をトランジスタＭi22 の閾値電圧Ｖth22以
下の電圧で動作させるようになっている。また、トラン
ジスタＭo21,Ｍo22,および, Ｍo23 は、出力に印加され
る電圧Ｖout が電圧Ｖgs21＋Ｖgs22−Ｖgs23＋ΔＶ23以
上（例えば、１．２Ｖ）のときに飽和に達し、出力電流
Ｉout は、Ｎ×Ｉref21 でほぼ一定となる。なお、本第
２実施例は、上述した第１実施例よりもミラー比の設定
（出力電流Ｉout の設定）を高精度に行うことができ
る。
述した第１実施例と同様に、トランジスタＭi23 のゲー
ト−ソース間電圧Ｖgs23がトランジスタＭi22 の閾値電
圧Ｖth22以下として動作するように、すなわち、トラン
ジスタＭi23 をトランジスタＭi22 の閾値電圧Ｖth22以
下の電圧で動作させるようになっている。また、トラン
ジスタＭo21,Ｍo22,および, Ｍo23 は、出力に印加され
る電圧Ｖout が電圧Ｖgs21＋Ｖgs22−Ｖgs23＋ΔＶ23以
上（例えば、１．２Ｖ）のときに飽和に達し、出力電流
Ｉout は、Ｎ×Ｉref21 でほぼ一定となる。なお、本第
２実施例は、上述した第１実施例よりもミラー比の設定
（出力電流Ｉout の設定）を高精度に行うことができ
る。
【００３６】なお、本第２実施例において（或いは、以
下の各実施例において）、各トランジスタのバックゲー
トはグランドに接続しているが、各トランジスタのソー
スに接続すれば、基板バイアスの効果が無くなり、より
一層低い電圧で動作させることが可能となる。また、本
発明の各実施例では、トランジスタとしてｎチャネル型
ＭＯＳトランジスタを用いているが、ｐチャネル型ＭＯ
Ｓトランジスタを用いてもよく、また、ＭＯＳトランジ
スタ以外の電界効果型トランジスタを用いることもでき
るのは前述の通りである。
下の各実施例において）、各トランジスタのバックゲー
トはグランドに接続しているが、各トランジスタのソー
スに接続すれば、基板バイアスの効果が無くなり、より
一層低い電圧で動作させることが可能となる。また、本
発明の各実施例では、トランジスタとしてｎチャネル型
ＭＯＳトランジスタを用いているが、ｐチャネル型ＭＯ
Ｓトランジスタを用いてもよく、また、ＭＯＳトランジ
スタ以外の電界効果型トランジスタを用いることもでき
るのは前述の通りである。
【００３７】図１０は本発明に係るカレントミラー回路
の第３実施例を示す回路図であり、図９に示す第２実施
例のカレントミラー回路における動作電圧の上昇を改善
したものである。図１０に示されるように、本第３実施
例のカレントミラー回路は、前述した第２実施例と同様
に、３重カスコード接続したカレントミラー回路として
構成されている。ここで、図９と図１０との比較から明
らかなように、本第３実施例では、トランジスタＭi31,
Ｍo31(Ｍi21,Ｍo21)のゲートは、トランジスタＭi31(Ｍ
i21)のドレインではなく、トランジスタＭi32(Ｍi22)の
ドレインに接続されるようになっている。なお、他の構
成は、前述した第２実施例と同様なのでその説明は省略
する。また、本第３実施例は、カレントミラー回路の精
度（ミラー比の設定精度）は、上述の第２実施例とほぼ
同じである。
の第３実施例を示す回路図であり、図９に示す第２実施
例のカレントミラー回路における動作電圧の上昇を改善
したものである。図１０に示されるように、本第３実施
例のカレントミラー回路は、前述した第２実施例と同様
に、３重カスコード接続したカレントミラー回路として
構成されている。ここで、図９と図１０との比較から明
らかなように、本第３実施例では、トランジスタＭi31,
Ｍo31(Ｍi21,Ｍo21)のゲートは、トランジスタＭi31(Ｍ
i21)のドレインではなく、トランジスタＭi32(Ｍi22)の
ドレインに接続されるようになっている。なお、他の構
成は、前述した第２実施例と同様なのでその説明は省略
する。また、本第３実施例は、カレントミラー回路の精
度（ミラー比の設定精度）は、上述の第２実施例とほぼ
同じである。
【００３８】本第３実施例のカレントミラー回路は、前
述した第２実施例と同様に、トランジスタＭi33 のゲー
ト−ソース間電圧Ｖgs33がトランジスタＭi32 の閾値電
圧Ｖth32以下として動作するようになっている。また、
トランジスタＭo31,Ｍo32,および, Ｍo33 は、出力に印
加される電圧Ｖout が電圧Ｖgs31＋ΔＶ33以上（例え
ば、１．０Ｖ）のときに飽和に達し、出力電流Ｉout
は、Ｎ×Ｉref31 でほぼ一定となる。このように、本第
３実施例は、前述した第２実施例よりも動作電圧を低下
させることができる。なお、第２実施例および第３実施
例と同様に、４重以上のカスコード接続したカレントミ
ラー回路を構成することもできるのは言うまでもない。
このように、多重にカスコード接続することにより、回
路の精度をより一層向上させることができるが、動作電
圧も増加することになるため、実用上は、２重または３
重のカスコード接続したカレントミラー回路が好まし
い。
述した第２実施例と同様に、トランジスタＭi33 のゲー
ト−ソース間電圧Ｖgs33がトランジスタＭi32 の閾値電
圧Ｖth32以下として動作するようになっている。また、
トランジスタＭo31,Ｍo32,および, Ｍo33 は、出力に印
加される電圧Ｖout が電圧Ｖgs31＋ΔＶ33以上（例え
ば、１．０Ｖ）のときに飽和に達し、出力電流Ｉout
は、Ｎ×Ｉref31 でほぼ一定となる。このように、本第
３実施例は、前述した第２実施例よりも動作電圧を低下
させることができる。なお、第２実施例および第３実施
例と同様に、４重以上のカスコード接続したカレントミ
ラー回路を構成することもできるのは言うまでもない。
このように、多重にカスコード接続することにより、回
路の精度をより一層向上させることができるが、動作電
圧も増加することになるため、実用上は、２重または３
重のカスコード接続したカレントミラー回路が好まし
い。
【００３９】図１１は図６および図１０に示す第１およ
び第３実施例のカレントミラー回路のシミュレーション
結果を示す図である。ここで、図１１（ａ）は、縦軸
（Ｉout)を０アンペア（Ａ）〜１２０マイクロアンペア
（ｕＡ：μＡ）の範囲とし、横軸（Ｖout)を０ボルト
（Ｖ）〜２Ｖの範囲としたものである。また、図１１
（ｂ）は、縦軸（Ｉout)を９９ｕＡ〜１０１ｕＡとし、
横軸（Ｖout)を０Ｖ〜２Ｖの範囲としたものである。す
なわち、図１１（ｂ）は、図１１（ａ）の一部（Ｉout
が９９ｕＡ〜１０１ｕＡの範囲）を拡大して示すもので
ある。なお、図１１（ａ）および図１１（ｂ）におい
て、参照符号Ｌ１１は第１実施例のカレントミラー回路
の特性曲線を示し、また、Ｌ３１は第３実施例のカレン
トミラー回路の特性曲線を示している。
び第３実施例のカレントミラー回路のシミュレーション
結果を示す図である。ここで、図１１（ａ）は、縦軸
（Ｉout)を０アンペア（Ａ）〜１２０マイクロアンペア
（ｕＡ：μＡ）の範囲とし、横軸（Ｖout)を０ボルト
（Ｖ）〜２Ｖの範囲としたものである。また、図１１
（ｂ）は、縦軸（Ｉout)を９９ｕＡ〜１０１ｕＡとし、
横軸（Ｖout)を０Ｖ〜２Ｖの範囲としたものである。す
なわち、図１１（ｂ）は、図１１（ａ）の一部（Ｉout
が９９ｕＡ〜１０１ｕＡの範囲）を拡大して示すもので
ある。なお、図１１（ａ）および図１１（ｂ）におい
て、参照符号Ｌ１１は第１実施例のカレントミラー回路
の特性曲線を示し、また、Ｌ３１は第３実施例のカレン
トミラー回路の特性曲線を示している。
【００４０】図１１（ｂ）の特性曲線Ｌ１１から明らか
なように、図６に示す本発明に係る第１実施例のカレン
トミラー回路は、飽和後（例えば、０．４Ｖ以降）にお
いて、出力電圧Ｖout の増加に対して出力電流Ｉout が
若干大きくなるものの、ほぼ一定値とすることができ
る。さらに、図１１（ｂ）の特性曲線Ｌ３１から明らか
なように、図６に示す本発明に係る第３実施例のカレン
トミラー回路は、飽和後（例えば、０．６Ｖ以降）にお
いて、出力電流Ｉout は、出力電圧Ｖout の増加に関わ
らず、一定の値となっている。このように、本発明に係
るカレントミラー回路の各実施例は、低い電源電圧にお
いても出力インピーダンスを高くすることができ、且
つ、ミラー比を高精度に設定することが可能であること
がわかる。
なように、図６に示す本発明に係る第１実施例のカレン
トミラー回路は、飽和後（例えば、０．４Ｖ以降）にお
いて、出力電圧Ｖout の増加に対して出力電流Ｉout が
若干大きくなるものの、ほぼ一定値とすることができ
る。さらに、図１１（ｂ）の特性曲線Ｌ３１から明らか
なように、図６に示す本発明に係る第３実施例のカレン
トミラー回路は、飽和後（例えば、０．６Ｖ以降）にお
いて、出力電流Ｉout は、出力電圧Ｖout の増加に関わ
らず、一定の値となっている。このように、本発明に係
るカレントミラー回路の各実施例は、低い電源電圧にお
いても出力インピーダンスを高くすることができ、且
つ、ミラー比を高精度に設定することが可能であること
がわかる。
【００４１】図１２は本発明に係るカレントミラー回路
の第４実施例を示す回路図であり、図１２（ａ）は上述
した第３実施例を応用して構成した４重カスコード・カ
レントミラー回路の一例を示すものである。なお、図１
２（ｂ）は、図１２（ａ）のカレントミラー回路におけ
る基準電流源４１の一例を示すものであり、前述した入
力回路および出力回路にｎＭＯＳトランジスタを適用し
た各カレントミラー回路の基準電流源（１１，２１，３
１）も同様のものを使用することができる。
の第４実施例を示す回路図であり、図１２（ａ）は上述
した第３実施例を応用して構成した４重カスコード・カ
レントミラー回路の一例を示すものである。なお、図１
２（ｂ）は、図１２（ａ）のカレントミラー回路におけ
る基準電流源４１の一例を示すものであり、前述した入
力回路および出力回路にｎＭＯＳトランジスタを適用し
た各カレントミラー回路の基準電流源（１１，２１，３
１）も同様のものを使用することができる。
【００４２】本第４実施例のカレントミラー回路は、ト
ランジスタＭi44 のゲート−ソース間電圧Ｖgs44がトラ
ンジスタＭi43 の閾値電圧Ｖth43以下として動作するよ
うになっている。なっている。また、トランジスタＭo4
1,Ｍo42,Ｍo43 およびＭo44は、出力に印加される電圧
Ｖout が電圧Ｖgs41＋Ｖgs43−Ｖgs44＋ΔＶ44以上のと
きに飽和に達し、出力電流Ｉout は、Ｎ×Ｉref41 でほ
ぼ一定となる。
ランジスタＭi44 のゲート−ソース間電圧Ｖgs44がトラ
ンジスタＭi43 の閾値電圧Ｖth43以下として動作するよ
うになっている。なっている。また、トランジスタＭo4
1,Ｍo42,Ｍo43 およびＭo44は、出力に印加される電圧
Ｖout が電圧Ｖgs41＋Ｖgs43−Ｖgs44＋ΔＶ44以上のと
きに飽和に達し、出力電流Ｉout は、Ｎ×Ｉref41 でほ
ぼ一定となる。
【００４３】図１２（ｂ）に示されるように、基準電流
源４１は、差動増幅回路（オペアンプ）ＯＰ41, 抵抗Ｒ
41, および, ｐチャネル型ＭＯＳトランジスタ（ｐＭＯ
Ｓトランジスタ）Ｍi40 を備えて構成されている。ここ
で、トランジスタＭi40 のソースは抵抗Ｒ41を介して高
電位の電源線（Ｖdd）に接続され、そのゲートには差動
増幅回路ＯＰ41の出力が供給されている。また、差動増
幅回路ＯＰ41の正相入力（正論理の入力）には基準電圧
Ｖref41 が印加され、差動増幅回路ＯＰ41の逆相入力
（負論理の入力）はトランジスタＭi40 のソースに接続
されている。そして、トランジスタＭi40 のドレインか
ら基準電流Ｉref41 が各入力トランジスタ（Ｍi41,Ｍi4
2,Ｍi43,Ｍi44)に流されることになる。ここで、基準電
流Ｉref41は、（Ｖdd−Ｖref41)/ Ｒ41で与えられ、例
えば、基準電圧Ｖref41 としてＢＧＲやツェナダーオー
ド等の基準電圧を用いれば、電源電圧や作成プロセスに
依存しない基準電流Ｉref41 を得ることができる。
源４１は、差動増幅回路（オペアンプ）ＯＰ41, 抵抗Ｒ
41, および, ｐチャネル型ＭＯＳトランジスタ（ｐＭＯ
Ｓトランジスタ）Ｍi40 を備えて構成されている。ここ
で、トランジスタＭi40 のソースは抵抗Ｒ41を介して高
電位の電源線（Ｖdd）に接続され、そのゲートには差動
増幅回路ＯＰ41の出力が供給されている。また、差動増
幅回路ＯＰ41の正相入力（正論理の入力）には基準電圧
Ｖref41 が印加され、差動増幅回路ＯＰ41の逆相入力
（負論理の入力）はトランジスタＭi40 のソースに接続
されている。そして、トランジスタＭi40 のドレインか
ら基準電流Ｉref41 が各入力トランジスタ（Ｍi41,Ｍi4
2,Ｍi43,Ｍi44)に流されることになる。ここで、基準電
流Ｉref41は、（Ｖdd−Ｖref41)/ Ｒ41で与えられ、例
えば、基準電圧Ｖref41 としてＢＧＲやツェナダーオー
ド等の基準電圧を用いれば、電源電圧や作成プロセスに
依存しない基準電流Ｉref41 を得ることができる。
【００４４】図１３は本発明に係るカレントミラー回路
の第５実施例を示す回路図であり、入力回路および出力
回路にｐＭＯＳトランジスタを適用したもので、図６に
示す第１実施例のカレントミラー回路に対応している。
なお、図１３では、基準電流源５１を差動増幅回路ＯＰ
51, 抵抗Ｒ51, および, ｎＭＯＳトランジスタＭi53で
構成したものを示している。この入力回路および出力回
路にｐＭＯＳトランジスタを適用したカレントミラー回
路における基準電流源５１は、前述した図１２（ｂ）の
入力回路および出力回路にｎＭＯＳトランジスタを適用
したカレントミラー回路における基準電流源４１に対応
するものである。
の第５実施例を示す回路図であり、入力回路および出力
回路にｐＭＯＳトランジスタを適用したもので、図６に
示す第１実施例のカレントミラー回路に対応している。
なお、図１３では、基準電流源５１を差動増幅回路ＯＰ
51, 抵抗Ｒ51, および, ｎＭＯＳトランジスタＭi53で
構成したものを示している。この入力回路および出力回
路にｐＭＯＳトランジスタを適用したカレントミラー回
路における基準電流源５１は、前述した図１２（ｂ）の
入力回路および出力回路にｎＭＯＳトランジスタを適用
したカレントミラー回路における基準電流源４１に対応
するものである。
【００４５】すなわち、基準電流源５１において、トラ
ンジスタＭi53 のソースは抵抗Ｒ51を介して低電位の電
源線Ｖss（ＧＮＤ）に接続され、そのゲートには差動増
幅回路ＯＰ51の出力が供給されている。また、差動増幅
回路ＯＰ51の正相入力には基準電圧Ｖref51 が印加さ
れ、差動増幅回路ＯＰ51の逆相入力はトランジスタＭi5
3 のソースに接続されている。そして、トランジスタＭ
i53 のドレインから基準電流Ｉref51 が各入力トランジ
スタ（Ｍi51,Ｍi52)に流されることになる。ここで、基
準電流Ｉref51 は、（Ｖref51 −Ｖss）/ Ｒ51で与えら
れ、例えば、基準電圧Ｖref51 としてＢＧＲやツェナダ
ーオード等の基準電圧を用いれば、電源電圧や作成プロ
セスに依存しない基準電流Ｉref51 を得ることができる
のは前述した通りである。
ンジスタＭi53 のソースは抵抗Ｒ51を介して低電位の電
源線Ｖss（ＧＮＤ）に接続され、そのゲートには差動増
幅回路ＯＰ51の出力が供給されている。また、差動増幅
回路ＯＰ51の正相入力には基準電圧Ｖref51 が印加さ
れ、差動増幅回路ＯＰ51の逆相入力はトランジスタＭi5
3 のソースに接続されている。そして、トランジスタＭ
i53 のドレインから基準電流Ｉref51 が各入力トランジ
スタ（Ｍi51,Ｍi52)に流されることになる。ここで、基
準電流Ｉref51 は、（Ｖref51 −Ｖss）/ Ｒ51で与えら
れ、例えば、基準電圧Ｖref51 としてＢＧＲやツェナダ
ーオード等の基準電圧を用いれば、電源電圧や作成プロ
セスに依存しない基準電流Ｉref51 を得ることができる
のは前述した通りである。
【００４６】図１３に示されるように、本第５実施例の
カレントミラー回路は、基準電流Ｉref51 を供給する基
準電流源５１，および，該基準電流源５１と直列に接続
された２つのｐＭＯＳトランジスタＭi51,Ｍi52 からな
る入力回路と、直列に接続された２つのｐＭＯＳトラン
ジスタＭo51,Ｍo52 からなる出力回路とを備えて構成さ
れている。トランジスタＭi51 およびＭo51 のソース、
並びに、トランジスタＭi51,Ｍi52 およびＭo51,Ｍo52
のゲートは、それぞれ相互に接続されており、トランジ
スタＭi52 のドレインは、トランジスタＭi51,Ｍi52(Ｍ
o51,Ｍo52)のゲートおよび基準電流源５１に接続されて
いる。
カレントミラー回路は、基準電流Ｉref51 を供給する基
準電流源５１，および，該基準電流源５１と直列に接続
された２つのｐＭＯＳトランジスタＭi51,Ｍi52 からな
る入力回路と、直列に接続された２つのｐＭＯＳトラン
ジスタＭo51,Ｍo52 からなる出力回路とを備えて構成さ
れている。トランジスタＭi51 およびＭo51 のソース、
並びに、トランジスタＭi51,Ｍi52 およびＭo51,Ｍo52
のゲートは、それぞれ相互に接続されており、トランジ
スタＭi52 のドレインは、トランジスタＭi51,Ｍi52(Ｍ
o51,Ｍo52)のゲートおよび基準電流源５１に接続されて
いる。
【００４７】これにより、トランジスタＭi51 およびＭ
i52 には基準電流Ｉref51 が流れることになる。そし
て、トランジスタＭo52 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi51 と
トランジスタＭo51 との形状比（ゲート幅／ゲート長で
与えられる）およびトランジスタＭi52 とトランジスタ
Ｍo52 との形状比は、それぞれＮ倍の比例関係になって
いる。すなわち、トランジスタＭi51 のゲート幅および
ゲート長をＷ51, Ｌ51とすると、トランジスタＭo51 の
形状比Ｓro51は、Ｓro51＝Ｎ×Ｗ51／Ｌ51となってお
り、また、トランジスタＭi52 のゲート幅およびゲート
長をＷ52, Ｌ52とすると、トランジスタＭo52 の形状比
Ｓro52は、Ｓro52＝Ｎ×Ｗ52／Ｌ52となっており、必要
な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref51)を取
り出すことができるようになっている。
i52 には基準電流Ｉref51 が流れることになる。そし
て、トランジスタＭo52 のドレインは、出力電流Ｉout
を取り出す端子となる。ここで、トランジスタＭi51 と
トランジスタＭo51 との形状比（ゲート幅／ゲート長で
与えられる）およびトランジスタＭi52 とトランジスタ
Ｍo52 との形状比は、それぞれＮ倍の比例関係になって
いる。すなわち、トランジスタＭi51 のゲート幅および
ゲート長をＷ51, Ｌ51とすると、トランジスタＭo51 の
形状比Ｓro51は、Ｓro51＝Ｎ×Ｗ51／Ｌ51となってお
り、また、トランジスタＭi52 のゲート幅およびゲート
長をＷ52, Ｌ52とすると、トランジスタＭo52 の形状比
Ｓro52は、Ｓro52＝Ｎ×Ｗ52／Ｌ52となっており、必要
な出力電流Ｉout(すなわち、Ｉout ＝Ｎ×Ｉref51)を取
り出すことができるようになっている。
【００４８】本第５実施例のカレントミラー回路は、ト
ランジスタＭi52 のゲート−ソース間電圧Ｖgs52がトラ
ンジスタＭi51 の閾値電圧Ｖth51以下として動作するよ
うに、すなわち、トランジスタＭi52 をトランジスタＭ
i51 の閾値電圧Ｖth51以下の電圧で動作させるようにな
っている。また、トランジスタＭo51 およびＭo52 は、
出力に印加される電圧Ｖout がＶdd−Ｖgs51＋Ｖgs52−
ΔＶ52以下（例えば、−１．０Ｖ）のときに飽和に達
し、出力電流Ｉout は、Ｎ×Ｉref51 でほぼ一定とな
る。
ランジスタＭi52 のゲート−ソース間電圧Ｖgs52がトラ
ンジスタＭi51 の閾値電圧Ｖth51以下として動作するよ
うに、すなわち、トランジスタＭi52 をトランジスタＭ
i51 の閾値電圧Ｖth51以下の電圧で動作させるようにな
っている。また、トランジスタＭo51 およびＭo52 は、
出力に印加される電圧Ｖout がＶdd−Ｖgs51＋Ｖgs52−
ΔＶ52以下（例えば、−１．０Ｖ）のときに飽和に達
し、出力電流Ｉout は、Ｎ×Ｉref51 でほぼ一定とな
る。
【００４９】以上において、基準電流源５１（４１）の
構成は、図示したものに限定されず、様々なものを適用
することができるのはもちろんである。また、例えば、
米国特許第４４７７７８２号に、複数の基準電流源を用
いてカレントミラー回路を構成する技術が開示されてい
るが、本発明を適用することによりこの技術を改良する
こともできる。
構成は、図示したものに限定されず、様々なものを適用
することができるのはもちろんである。また、例えば、
米国特許第４４７７７８２号に、複数の基準電流源を用
いてカレントミラー回路を構成する技術が開示されてい
るが、本発明を適用することによりこの技術を改良する
こともできる。
【００５０】図１４は本発明に係るカレントミラー回路
の第６実施例を示す回路図である。図１４に示されるよ
うに、本第６実施例のカレントミラー回路は、基準電流
Ｉref61 を供給する基準電流源６１，基準電流Ｉref62
を供給する基準電流源６２，および，該基準電流源６１
と直列に接続された２つのｎＭＯＳトランジスタＭi61,
Ｍi62,および，該基準電流源６２と直列に接続された２
つのｎＭＯＳトランジスタＭi63,Ｍi64 からなる入力回
路と、直列に接続された２つのｎＭＯＳトランジスタＭ
o61,Ｍo62 からなる出力回路とを備えて構成されてい
る。トランジスタＭi61,Ｍi63 およびＭo61 のソース、
トランジスタＭi61,Ｍi62 およびＭo61のゲート、並び
に、トランジスタＭi63,Ｍi64 およびＭo62 のゲート
は、それぞれ相互に接続されている。また、トランジス
タＭi62 のドレインは、トランジスタＭi61,Ｍi62(Ｍo6
1)のゲートおよび基準電流源６１に接続され、トランジ
スタＭi64 のドレインは、トランジスタＭi63,Ｍi64(Ｍ
o62)のゲートおよび基準電流源６２に接続されている。
の第６実施例を示す回路図である。図１４に示されるよ
うに、本第６実施例のカレントミラー回路は、基準電流
Ｉref61 を供給する基準電流源６１，基準電流Ｉref62
を供給する基準電流源６２，および，該基準電流源６１
と直列に接続された２つのｎＭＯＳトランジスタＭi61,
Ｍi62,および，該基準電流源６２と直列に接続された２
つのｎＭＯＳトランジスタＭi63,Ｍi64 からなる入力回
路と、直列に接続された２つのｎＭＯＳトランジスタＭ
o61,Ｍo62 からなる出力回路とを備えて構成されてい
る。トランジスタＭi61,Ｍi63 およびＭo61 のソース、
トランジスタＭi61,Ｍi62 およびＭo61のゲート、並び
に、トランジスタＭi63,Ｍi64 およびＭo62 のゲート
は、それぞれ相互に接続されている。また、トランジス
タＭi62 のドレインは、トランジスタＭi61,Ｍi62(Ｍo6
1)のゲートおよび基準電流源６１に接続され、トランジ
スタＭi64 のドレインは、トランジスタＭi63,Ｍi64(Ｍ
o62)のゲートおよび基準電流源６２に接続されている。
【００５１】これにより、トランジスタＭi61 およびＭ
i62 には基準電流Ｉref61 が流れ、また、トランジスタ
Ｍi63 およびＭi64 には基準電流Ｉref62 が流れること
になる。そして、トランジスタＭo62 のドレインは、出
力電流Ｉout を取り出す端子となる。ここで、トランジ
スタＭi61 とトランジスタＭo61 との形状比はＮ倍の比
例関係になっている。すなわち、トランジスタＭi61 の
ゲート幅およびゲート長をＷ61, Ｌ61とすると、トラン
ジスタＭo61 の形状比Ｓro61は、Ｓro61＝Ｎ×Ｗ61／Ｌ
61となっており、必要な出力電流Ｉout(すなわち、Ｉou
t ＝Ｎ×Ｉref61)を取り出すことができるようになって
いる。なお、トランジスタＭo62 に関しては、トランジ
スタＭo61 のように所定の形状比が要求されず、自由度
が高くなるようにされている。すなわち、トランジスタ
Ｍo61 を小型のトランジスタとして構成することが可能
となる。
i62 には基準電流Ｉref61 が流れ、また、トランジスタ
Ｍi63 およびＭi64 には基準電流Ｉref62 が流れること
になる。そして、トランジスタＭo62 のドレインは、出
力電流Ｉout を取り出す端子となる。ここで、トランジ
スタＭi61 とトランジスタＭo61 との形状比はＮ倍の比
例関係になっている。すなわち、トランジスタＭi61 の
ゲート幅およびゲート長をＷ61, Ｌ61とすると、トラン
ジスタＭo61 の形状比Ｓro61は、Ｓro61＝Ｎ×Ｗ61／Ｌ
61となっており、必要な出力電流Ｉout(すなわち、Ｉou
t ＝Ｎ×Ｉref61)を取り出すことができるようになって
いる。なお、トランジスタＭo62 に関しては、トランジ
スタＭo61 のように所定の形状比が要求されず、自由度
が高くなるようにされている。すなわち、トランジスタ
Ｍo61 を小型のトランジスタとして構成することが可能
となる。
【００５２】本第６実施例のカレントミラー回路は、ト
ランジスタＭi62 のゲート−ソース間電圧Ｖgs62がトラ
ンジスタＭi61 の閾値電圧Ｖth61以下として、また、ト
ランジスタＭi64 のゲート−ソース間電圧Ｖgs64がトラ
ンジスタＭi63 の閾値電圧Ｖth63以下として動作するよ
うに、すなわち、トランジスタＭi62 をトランジスタＭ
i61 の閾値電圧Ｖth61以下の電圧で動作させ, 且つ, ト
ランジスタＭi64 をトランジスタＭi63 の閾値電圧Ｖth
63以下の電圧で動作させるようになっている。ここで、
ゲート接地トランジスタＭo62 のバイアス電圧は、トラ
ンジスタＭi63およびＭi64 のゲート電圧により生成さ
れるようになっている。すなわち、例えば、図１に示す
従来のカレントミラー回路では、１つのトランジスタ
（Ｍi101）によりバイアス電圧を生成していたが、チャ
ネル変調効果により理想値からずれていたが、本第６実
施例では、トランジスタＭi64 によりトランジスタＭi6
3 のドレイン−ソース間電圧Ｖds63が飽和電圧程度に設
定されるため、チャネル変調効果を低減することができ
る。また、トランジスタＭo61 およびＭo62 は、出力に
印加される電圧Ｖout が電圧Ｖgs61＋Ｖgs62＋ΔＶ62以
上のときに飽和に達し、出力電流Ｉout は、Ｎ×Ｉref6
1 でほぼ一定となる。
ランジスタＭi62 のゲート−ソース間電圧Ｖgs62がトラ
ンジスタＭi61 の閾値電圧Ｖth61以下として、また、ト
ランジスタＭi64 のゲート−ソース間電圧Ｖgs64がトラ
ンジスタＭi63 の閾値電圧Ｖth63以下として動作するよ
うに、すなわち、トランジスタＭi62 をトランジスタＭ
i61 の閾値電圧Ｖth61以下の電圧で動作させ, 且つ, ト
ランジスタＭi64 をトランジスタＭi63 の閾値電圧Ｖth
63以下の電圧で動作させるようになっている。ここで、
ゲート接地トランジスタＭo62 のバイアス電圧は、トラ
ンジスタＭi63およびＭi64 のゲート電圧により生成さ
れるようになっている。すなわち、例えば、図１に示す
従来のカレントミラー回路では、１つのトランジスタ
（Ｍi101）によりバイアス電圧を生成していたが、チャ
ネル変調効果により理想値からずれていたが、本第６実
施例では、トランジスタＭi64 によりトランジスタＭi6
3 のドレイン−ソース間電圧Ｖds63が飽和電圧程度に設
定されるため、チャネル変調効果を低減することができ
る。また、トランジスタＭo61 およびＭo62 は、出力に
印加される電圧Ｖout が電圧Ｖgs61＋Ｖgs62＋ΔＶ62以
上のときに飽和に達し、出力電流Ｉout は、Ｎ×Ｉref6
1 でほぼ一定となる。
【００５３】本第６実施例では、２つの基準電流源６１
および６２が必要となるが、前述したように、ゲート接
地トランジスタＭo62 のサイズは任意に設計することが
でき、自由度を向上させることができる。なお、各トラ
ンジスタのバックゲートはＧＮＤ（Ｖss）に接続してい
るが、各トランジスタのソースに接続すれば、基板バイ
アスの効果がなくなり、より低い電圧で動作することが
可能である。また、本実施例はＮチャネルトランジスタ
を用いているが、Ｐチャネルトランジスタを用いても同
様の効果が得られることはもちろんである。
および６２が必要となるが、前述したように、ゲート接
地トランジスタＭo62 のサイズは任意に設計することが
でき、自由度を向上させることができる。なお、各トラ
ンジスタのバックゲートはＧＮＤ（Ｖss）に接続してい
るが、各トランジスタのソースに接続すれば、基板バイ
アスの効果がなくなり、より低い電圧で動作することが
可能である。また、本実施例はＮチャネルトランジスタ
を用いているが、Ｐチャネルトランジスタを用いても同
様の効果が得られることはもちろんである。
【００５４】図１５は本発明に係るカレントミラー回路
の第７実施例を示す回路図である。図１５に示されるよ
うに、本第７実施例のカレントミラー回路は、基準電流
Ｉref71 を供給する基準電流源７１，基準電流Ｉref72
を供給する基準電流源７２，および，該基準電流源７１
と直列に接続された２つのｎＭＯＳトランジスタＭi71,
Ｍi72,および，該基準電流源７２と直列に接続された２
つのｎＭＯＳトランジスタＭi73,Ｍi74 からなる入力回
路と、直列に接続された２つのｎＭＯＳトランジスタＭ
o71,Ｍo72 からなる出力回路とを備えて構成されてい
る。トランジスタＭi71,Ｍi73 およびＭo71 のソース、
トランジスタＭi71 およびＭo71 のゲート、並びに、ト
ランジスタＭi72,Ｍi73,Ｍi74 およびＭo72 のゲート
は、それぞれ相互に接続されている。また、トランジス
タＭi72 のドレインは、トランジスタＭi71(Ｍo71)のゲ
ートおよび基準電流源７１に接続され、トランジスタＭ
i74のドレインは、トランジスタＭi73,Ｍi74(Ｍi72,Ｍo
72)のゲートおよび基準電流源７２に接続されている。
の第７実施例を示す回路図である。図１５に示されるよ
うに、本第７実施例のカレントミラー回路は、基準電流
Ｉref71 を供給する基準電流源７１，基準電流Ｉref72
を供給する基準電流源７２，および，該基準電流源７１
と直列に接続された２つのｎＭＯＳトランジスタＭi71,
Ｍi72,および，該基準電流源７２と直列に接続された２
つのｎＭＯＳトランジスタＭi73,Ｍi74 からなる入力回
路と、直列に接続された２つのｎＭＯＳトランジスタＭ
o71,Ｍo72 からなる出力回路とを備えて構成されてい
る。トランジスタＭi71,Ｍi73 およびＭo71 のソース、
トランジスタＭi71 およびＭo71 のゲート、並びに、ト
ランジスタＭi72,Ｍi73,Ｍi74 およびＭo72 のゲート
は、それぞれ相互に接続されている。また、トランジス
タＭi72 のドレインは、トランジスタＭi71(Ｍo71)のゲ
ートおよび基準電流源７１に接続され、トランジスタＭ
i74のドレインは、トランジスタＭi73,Ｍi74(Ｍi72,Ｍo
72)のゲートおよび基準電流源７２に接続されている。
【００５５】これにより、トランジスタＭi71 およびＭ
i72 には基準電流Ｉref71 が流れ、また、トランジスタ
Ｍi73 およびＭi74 には基準電流Ｉref72 が流れること
になる。そして、トランジスタＭo72 のドレインは、出
力電流Ｉout を取り出す端子となる。ここで、トランジ
スタＭi71 とトランジスタＭo71 との形状比，および，
トランジスタＭi72 とトランジスタＭo72 との形状比
は、それぞれＮ倍の比例関係になっている。
i72 には基準電流Ｉref71 が流れ、また、トランジスタ
Ｍi73 およびＭi74 には基準電流Ｉref72 が流れること
になる。そして、トランジスタＭo72 のドレインは、出
力電流Ｉout を取り出す端子となる。ここで、トランジ
スタＭi71 とトランジスタＭo71 との形状比，および，
トランジスタＭi72 とトランジスタＭo72 との形状比
は、それぞれＮ倍の比例関係になっている。
【００５６】すなわち、トランジスタＭi71 のゲート幅
およびゲート長をＷ71, Ｌ71とすると、トランジスタＭ
o71 の形状比Ｓro71は、Ｓro71＝Ｎ×Ｗ71／Ｌ71となっ
ており、また、トランジスタＭi72 のゲート幅およびゲ
ート長をＷ72, Ｌ72とすると、トランジスタＭo72 の形
状比Ｓro72は、Ｓro72＝Ｎ×Ｗ72／Ｌ72となっている。
これにより、必要な出力電流Ｉout(すなわち、Ｉout ＝
Ｎ×Ｉref71)を取り出すことができるようになってい
る。
およびゲート長をＷ71, Ｌ71とすると、トランジスタＭ
o71 の形状比Ｓro71は、Ｓro71＝Ｎ×Ｗ71／Ｌ71となっ
ており、また、トランジスタＭi72 のゲート幅およびゲ
ート長をＷ72, Ｌ72とすると、トランジスタＭo72 の形
状比Ｓro72は、Ｓro72＝Ｎ×Ｗ72／Ｌ72となっている。
これにより、必要な出力電流Ｉout(すなわち、Ｉout ＝
Ｎ×Ｉref71)を取り出すことができるようになってい
る。
【００５７】本第７実施例は、上述した第６実施例に比
して、トランジスタＭo72 の設計自由度は低下するもの
の、トランジスタＭi71 とトランジスタＭo71 は、ドレ
イン−ソース間電圧（Ｖds71) が本質的に同じであるた
め、第６実施例よりもミラー比の設定（出力電流Ｉout
の設定）をより高精度に行うことができる。図１６は本
発明に係るカレントミラー回路の第８実施例を示す回路
図である。
して、トランジスタＭo72 の設計自由度は低下するもの
の、トランジスタＭi71 とトランジスタＭo71 は、ドレ
イン−ソース間電圧（Ｖds71) が本質的に同じであるた
め、第６実施例よりもミラー比の設定（出力電流Ｉout
の設定）をより高精度に行うことができる。図１６は本
発明に係るカレントミラー回路の第８実施例を示す回路
図である。
【００５８】図１６に示されるように、本第８実施例の
カレントミラー回路は、差動増幅回路ＯＰ81, 抵抗Ｒ8
1, ｎＭＯＳトランジスタＭi80 〜Ｍi84,およびｐＭＯ
ＳトランジスタＭi85 〜Ｍi90 からなる入力回路と、ｎ
ＭＯＳトランジスタＭo81,Ｍo82 からなる出力回路とを
備えて構成されている。トランジスタＭi81,Ｍi83 およ
びＭo81 のソース、トランジスタＭi81,Ｍi82 およびＭ
o81 のゲート、トランジスタＭi83,Ｍi84 およびＭo82
のゲート、並びに、トランジスタＭi85,Ｍi86,Ｍi87,Ｍ
i88,Ｍi89,Ｍi90 のゲートは、それぞれ相互に接続され
ている。また、トランジスタＭi82 のドレインは、トラ
ンジスタＭi82(Ｍi81,Ｍo81)のゲートおよびトランジス
タＭi90 のドレイン（電流源）に接続され、トランジス
タＭi84 のドレインは、トランジスタＭi84(Ｍi83,Ｍo8
2)のゲートおよびトランジスタＭi88 のドレイン（電流
源）に接続されている。
カレントミラー回路は、差動増幅回路ＯＰ81, 抵抗Ｒ8
1, ｎＭＯＳトランジスタＭi80 〜Ｍi84,およびｐＭＯ
ＳトランジスタＭi85 〜Ｍi90 からなる入力回路と、ｎ
ＭＯＳトランジスタＭo81,Ｍo82 からなる出力回路とを
備えて構成されている。トランジスタＭi81,Ｍi83 およ
びＭo81 のソース、トランジスタＭi81,Ｍi82 およびＭ
o81 のゲート、トランジスタＭi83,Ｍi84 およびＭo82
のゲート、並びに、トランジスタＭi85,Ｍi86,Ｍi87,Ｍ
i88,Ｍi89,Ｍi90 のゲートは、それぞれ相互に接続され
ている。また、トランジスタＭi82 のドレインは、トラ
ンジスタＭi82(Ｍi81,Ｍo81)のゲートおよびトランジス
タＭi90 のドレイン（電流源）に接続され、トランジス
タＭi84 のドレインは、トランジスタＭi84(Ｍi83,Ｍo8
2)のゲートおよびトランジスタＭi88 のドレイン（電流
源）に接続されている。
【００５９】ここで、本第８実施例は、図１４に示す第
６実施例に対して図１３に示す第５実施例を適用したも
のに相当している。すなわち、本第８実施例における差
動増幅回路ＯＰ81, 抵抗Ｒ81, トランジスタＭi80 およ
びＭi85,Ｍi86 は、それぞれ図１３の第５実施例におけ
る差動増幅回路ＯＰ51, 抵抗Ｒ51, トランジスタＭi53
およびＭi51,Ｍi52 に対応する。さらに、本第８実施例
におけるトランジスタＭi87,Ｍi88 およびＭi89,Ｍi90
は、それぞれ図１４の第６実施例における基準電流源６
２および６１に対応し、また、本第８実施例におけるト
ランジスタＭi81,Ｍi82,Ｍi83,Ｍi84 およびトランジス
タＭo81,Ｍo82 は、それぞれ図１４の第６実施例におけ
るトランジスタＭi61,Ｍi62,Ｍi63,Ｍi64 およびトラン
ジスタＭo61,Ｍo62 に対応する。
６実施例に対して図１３に示す第５実施例を適用したも
のに相当している。すなわち、本第８実施例における差
動増幅回路ＯＰ81, 抵抗Ｒ81, トランジスタＭi80 およ
びＭi85,Ｍi86 は、それぞれ図１３の第５実施例におけ
る差動増幅回路ＯＰ51, 抵抗Ｒ51, トランジスタＭi53
およびＭi51,Ｍi52 に対応する。さらに、本第８実施例
におけるトランジスタＭi87,Ｍi88 およびＭi89,Ｍi90
は、それぞれ図１４の第６実施例における基準電流源６
２および６１に対応し、また、本第８実施例におけるト
ランジスタＭi81,Ｍi82,Ｍi83,Ｍi84 およびトランジス
タＭo81,Ｍo82 は、それぞれ図１４の第６実施例におけ
るトランジスタＭi61,Ｍi62,Ｍi63,Ｍi64 およびトラン
ジスタＭo61,Ｍo62 に対応する。
【００６０】基準電流源を構成するトランジスタＭi87,
Ｍi88 およびＭi89,Ｍi90 は、それぞれトランジスタＭ
i85,Ｍi86 とカレントミラー接続になっていて、トラン
ジスタＭi85,Ｍi86 を流れる電流Ｉref80 に対応した電
流Ｉref82 およびＩref81 が流れるようになっている。
すなわち、本第８実施例では、１つの基準電流源（ＯＰ
81, Ｒ81, Ｍi80,Ｍi85,Ｍi86)から２つの基準電流Ｉre
f81,Ｉref82(Ｍi89,Ｍi90;Ｍi87,Ｍi88)を高精度に生成
するようになっている。なお、詳細な説明は、図１３お
よび図１４を参照して説明したのと同様なのでその説明
は省略する。また、本第８実施例では、１つの基準電流
の実施形態を示したが、他の様々な手法により基準電流
を生成しても同様の効果が得られることは言うまでもな
い。
Ｍi88 およびＭi89,Ｍi90 は、それぞれトランジスタＭ
i85,Ｍi86 とカレントミラー接続になっていて、トラン
ジスタＭi85,Ｍi86 を流れる電流Ｉref80 に対応した電
流Ｉref82 およびＩref81 が流れるようになっている。
すなわち、本第８実施例では、１つの基準電流源（ＯＰ
81, Ｒ81, Ｍi80,Ｍi85,Ｍi86)から２つの基準電流Ｉre
f81,Ｉref82(Ｍi89,Ｍi90;Ｍi87,Ｍi88)を高精度に生成
するようになっている。なお、詳細な説明は、図１３お
よび図１４を参照して説明したのと同様なのでその説明
は省略する。また、本第８実施例では、１つの基準電流
の実施形態を示したが、他の様々な手法により基準電流
を生成しても同様の効果が得られることは言うまでもな
い。
【００６１】図１７は本発明に係るカレントミラー回路
の第９実施例を示す回路図であり、全体的には、図１５
に示す第７実施例に対して図１３に示す第５実施例を適
用したものに相当している。なお、本第９実施例では、
図１５の第７実施例のカレントミラー回路がｐＭＯＳト
ランジスタにより構成され、また、図１３の第５実施例
におけるトランジスタＭi53 が直列に接続された２つの
トランジスタＭi97,Ｍi98 で構成するようになってい
る。
の第９実施例を示す回路図であり、全体的には、図１５
に示す第７実施例に対して図１３に示す第５実施例を適
用したものに相当している。なお、本第９実施例では、
図１５の第７実施例のカレントミラー回路がｐＭＯＳト
ランジスタにより構成され、また、図１３の第５実施例
におけるトランジスタＭi53 が直列に接続された２つの
トランジスタＭi97,Ｍi98 で構成するようになってい
る。
【００６２】すなわち、本第９実施例における差動増幅
回路ＯＰ91, 抵抗Ｒ91, トランジスタＭi97,Ｍi98 およ
びＭi93,Ｍi94 は、それぞれ図１３の第５実施例におけ
る差動増幅回路ＯＰ51, 抵抗Ｒ51, トランジスタＭi53
およびＭi51,Ｍi52 に対応する。さらに、本第９実施例
におけるトランジスタＭi95,Ｍi96 およびＭi97,Ｍi98
は、それぞれ図１５の第７実施例における基準電流源７
１および７２に対応し、また、本第９実施例におけるト
ランジスタＭi91,Ｍi92,Ｍi93,Ｍi94 およびトランジス
タＭo91,Ｍo92 は、それぞれ図１５の第７実施例におけ
るトランジスタＭi71,Ｍi72,Ｍi73,Ｍi74 およびトラン
ジスタＭo71,Ｍo72 に対応する。なお、本第９実施例で
は、入力回路および出力回路にｐＭＯＳトランジスタ
（Ｍi91,Ｍi92,Ｍi93,Ｍi94;Ｍo91,Ｍo92)を使用してお
り、図１５の第７実施例におけるｎＭＯＳトランジスタ
（Ｍi71,Ｍi72,Ｍi73,Ｍi74;Ｍo71,Ｍo72)とは逆極性と
なっており、そのため、高電位の電源線Ｖddおよび低電
位の電源線Ｖss（ＧＮＤ）に対する接続も逆になってい
るが、実質的な構成は同様である。
回路ＯＰ91, 抵抗Ｒ91, トランジスタＭi97,Ｍi98 およ
びＭi93,Ｍi94 は、それぞれ図１３の第５実施例におけ
る差動増幅回路ＯＰ51, 抵抗Ｒ51, トランジスタＭi53
およびＭi51,Ｍi52 に対応する。さらに、本第９実施例
におけるトランジスタＭi95,Ｍi96 およびＭi97,Ｍi98
は、それぞれ図１５の第７実施例における基準電流源７
１および７２に対応し、また、本第９実施例におけるト
ランジスタＭi91,Ｍi92,Ｍi93,Ｍi94 およびトランジス
タＭo91,Ｍo92 は、それぞれ図１５の第７実施例におけ
るトランジスタＭi71,Ｍi72,Ｍi73,Ｍi74 およびトラン
ジスタＭo71,Ｍo72 に対応する。なお、本第９実施例で
は、入力回路および出力回路にｐＭＯＳトランジスタ
（Ｍi91,Ｍi92,Ｍi93,Ｍi94;Ｍo91,Ｍo92)を使用してお
り、図１５の第７実施例におけるｎＭＯＳトランジスタ
（Ｍi71,Ｍi72,Ｍi73,Ｍi74;Ｍo71,Ｍo72)とは逆極性と
なっており、そのため、高電位の電源線Ｖddおよび低電
位の電源線Ｖss（ＧＮＤ）に対する接続も逆になってい
るが、実質的な構成は同様である。
【００６３】ここで、図１６に示す第８実施例では、実
際に入力回路のトランジスタＭi83,Ｍi84 およびＭi81,
Ｍi82 に基準電流（Ｉref82 およびＩref81)を流す基準
電流源を差動増幅回路ＯＰ81により制御されるトランジ
スタＭi80(トランジスタＭi85,Ｍi86)を流れる電流（基
準電流Ｉref80)をそのまま使用することなく、トランジ
スタＭi85,Ｍi86 とカレントミラー接続したトランジス
タＭi87,Ｍi88 から基準電流Ｉref82)を取り出し、且
つ、トランジスタＭi89,Ｍi90 から基準電流Ｉref81 を
取り出すようになっている。また、図１７に示す第９実
施例では、実際に入力回路のトランジスタＭi93,Ｍi94
およびＭi91,Ｍi92 に基準電流（Ｉref92およびＩref9
1)を流す基準電流源を差動増幅回路ＯＰ91により制御さ
れるトランジスタＭi97,Ｍi98 を流れる電流をそのまま
基準電流Ｉref92 として使用すると共に、該トランジス
タＭi97,Ｍi98 とカレントミラー接続したトランジスタ
Ｍi95,Ｍi96 から基準電流Ｉref91 を取り出すようにな
っている。これは、図１６の第８実施例に示すような１
つのトランジスタ（電流源）Ｍi80 では、出力インピー
ダンスが低くて出力を複数に分岐したときの精度が悪く
なるからである。
際に入力回路のトランジスタＭi83,Ｍi84 およびＭi81,
Ｍi82 に基準電流（Ｉref82 およびＩref81)を流す基準
電流源を差動増幅回路ＯＰ81により制御されるトランジ
スタＭi80(トランジスタＭi85,Ｍi86)を流れる電流（基
準電流Ｉref80)をそのまま使用することなく、トランジ
スタＭi85,Ｍi86 とカレントミラー接続したトランジス
タＭi87,Ｍi88 から基準電流Ｉref82)を取り出し、且
つ、トランジスタＭi89,Ｍi90 から基準電流Ｉref81 を
取り出すようになっている。また、図１７に示す第９実
施例では、実際に入力回路のトランジスタＭi93,Ｍi94
およびＭi91,Ｍi92 に基準電流（Ｉref92およびＩref9
1)を流す基準電流源を差動増幅回路ＯＰ91により制御さ
れるトランジスタＭi97,Ｍi98 を流れる電流をそのまま
基準電流Ｉref92 として使用すると共に、該トランジス
タＭi97,Ｍi98 とカレントミラー接続したトランジスタ
Ｍi95,Ｍi96 から基準電流Ｉref91 を取り出すようにな
っている。これは、図１６の第８実施例に示すような１
つのトランジスタ（電流源）Ｍi80 では、出力インピー
ダンスが低くて出力を複数に分岐したときの精度が悪く
なるからである。
【００６４】図１８は本発明に係るカレントミラー回路
の第１０実施例を示す回路図であり、図６に示す第１実
施例において、出力回路を３つ設けたものに相当する。
すなわち、基準電流源１１，入力回路（トランジスタＭ
i11,Ｍi12), および, 出力回路（第１の出力回路：トラ
ンジスタＭo11,Ｍo12)は、図６のカレントミラー回路と
同様であり、本第１０実施例では、この図６の回路に対
して、トランジスタＭo210, Ｍo220からなる第２の出力
回路、および、トランジスタＭo310, Ｍo320からなる第
３の出力回路を追加したものである。
の第１０実施例を示す回路図であり、図６に示す第１実
施例において、出力回路を３つ設けたものに相当する。
すなわち、基準電流源１１，入力回路（トランジスタＭ
i11,Ｍi12), および, 出力回路（第１の出力回路：トラ
ンジスタＭo11,Ｍo12)は、図６のカレントミラー回路と
同様であり、本第１０実施例では、この図６の回路に対
して、トランジスタＭo210, Ｍo220からなる第２の出力
回路、および、トランジスタＭo310, Ｍo320からなる第
３の出力回路を追加したものである。
【００６５】ここで、トランジスタＭi11 とトランジス
タＭo11 との形状比，および，トランジスタＭi12 とト
ランジスタＭo12 との形状比は、それぞれＮＡ倍の比例
関係になっており、また、トランジスタＭi11 とトラン
ジスタＭo210との形状比，および，トランジスタＭi12
とトランジスタＭo220との形状比は、それぞれＮＢ倍の
比例関係になっており、そして、トランジスタＭi11 と
トランジスタＭo310との形状比，および，トランジスタ
Ｍi12 とトランジスタＭo320との形状比は、それぞれＮ
Ｃ倍の比例関係になっている。
タＭo11 との形状比，および，トランジスタＭi12 とト
ランジスタＭo12 との形状比は、それぞれＮＡ倍の比例
関係になっており、また、トランジスタＭi11 とトラン
ジスタＭo210との形状比，および，トランジスタＭi12
とトランジスタＭo220との形状比は、それぞれＮＢ倍の
比例関係になっており、そして、トランジスタＭi11 と
トランジスタＭo310との形状比，および，トランジスタ
Ｍi12 とトランジスタＭo320との形状比は、それぞれＮ
Ｃ倍の比例関係になっている。
【００６６】すなわち、トランジスタＭi11 のゲート幅
およびゲート長をＷ11, Ｌ11とすると、トランジスタＭ
o11 の形状比Ｓro11は、Ｓro11＝ＮＡ×Ｗ11／Ｌ11とな
っており、また、トランジスタＭi12 のゲート幅および
ゲート長をＷ12, Ｌ12とすると、トランジスタＭo12 の
形状比Ｓro12は、Ｓro12＝ＮＡ×Ｗ12／Ｌ12となってい
る。さらに、トランジスタＭo210の形状比Ｓro210 は、
Ｓro210 ＝ＮＢ×Ｗ11／Ｌ11となっており、また、トラ
ンジスタＭo220の形状比Ｓro220 は、Ｓro220＝ＮＢ×
Ｗ12／Ｌ12となっている。そして、トランジスタＭo310
の形状比Ｓro310 は、Ｓro310 ＝ＮＣ×Ｗ11／Ｌ11とな
っており、また、トランジスタＭo320の形状比Ｓro320
は、Ｓro320 ＝ＮＣ×Ｗ12／Ｌ12となっている。これに
より、各出力回路からそれぞれ必要な出力電流Ｉout1
（＝ＮＡ×Ｉref11), Ｉout2（＝ＮＢ×Ｉref11), Ｉou
t1（＝ＮＣ×Ｉref11)を取り出すことができるようにな
っている。
およびゲート長をＷ11, Ｌ11とすると、トランジスタＭ
o11 の形状比Ｓro11は、Ｓro11＝ＮＡ×Ｗ11／Ｌ11とな
っており、また、トランジスタＭi12 のゲート幅および
ゲート長をＷ12, Ｌ12とすると、トランジスタＭo12 の
形状比Ｓro12は、Ｓro12＝ＮＡ×Ｗ12／Ｌ12となってい
る。さらに、トランジスタＭo210の形状比Ｓro210 は、
Ｓro210 ＝ＮＢ×Ｗ11／Ｌ11となっており、また、トラ
ンジスタＭo220の形状比Ｓro220 は、Ｓro220＝ＮＢ×
Ｗ12／Ｌ12となっている。そして、トランジスタＭo310
の形状比Ｓro310 は、Ｓro310 ＝ＮＣ×Ｗ11／Ｌ11とな
っており、また、トランジスタＭo320の形状比Ｓro320
は、Ｓro320 ＝ＮＣ×Ｗ12／Ｌ12となっている。これに
より、各出力回路からそれぞれ必要な出力電流Ｉout1
（＝ＮＡ×Ｉref11), Ｉout2（＝ＮＢ×Ｉref11), Ｉou
t1（＝ＮＣ×Ｉref11)を取り出すことができるようにな
っている。
【００６７】なお、この出力回路の数は、３つに限定さ
れるものではなく、必要に応じて複数個設けることがで
きる。また、本第１０実施例は、前述した各実施例に対
してそれぞれ適用することができる。以上、説明した本
発明に係るカレントミラー回路の各実施例は、様々な半
導体集積回路に対して適用することができる。また、以
上の各実施例のカレントミラー回路では、ｐおよびｎＭ
ＯＳトランジスタを適用した場合を説明したが、本発明
のカレントミラー回路は、ＭＯＳトランジスタに限定さ
れず、様々な電界効果型トランジスタ（ＦＥＴ）を適用
することができる。
れるものではなく、必要に応じて複数個設けることがで
きる。また、本第１０実施例は、前述した各実施例に対
してそれぞれ適用することができる。以上、説明した本
発明に係るカレントミラー回路の各実施例は、様々な半
導体集積回路に対して適用することができる。また、以
上の各実施例のカレントミラー回路では、ｐおよびｎＭ
ＯＳトランジスタを適用した場合を説明したが、本発明
のカレントミラー回路は、ＭＯＳトランジスタに限定さ
れず、様々な電界効果型トランジスタ（ＦＥＴ）を適用
することができる。
【００６８】
【発明の効果】以上、詳述したように、本発明のカレン
トミラー回路によれば、低い電源電圧においても出力イ
ンピーダンスを高くし、且つ、ミラー比を高精度に設定
することが可能となる。
トミラー回路によれば、低い電源電圧においても出力イ
ンピーダンスを高くし、且つ、ミラー比を高精度に設定
することが可能となる。
【図１】従来のカレントミラー回路の一例を示す回路図
である。
である。
【図２】図１のカレントミラー回路の動作を説明するた
めの図である。
めの図である。
【図３】従来のカレントミラー回路の他の例を示す回路
図である。
図である。
【図４】図３のカレントミラー回路の動作を説明するた
めの図である。
めの図である。
【図５】図１および図３に示す従来例のカレントミラー
回路のシミュレーション結果を示す図である。
回路のシミュレーション結果を示す図である。
【図６】本発明に係るカレントミラー回路の第１実施例
を示す回路図である。
を示す回路図である。
【図７】図６のカレントミラー回路の動作を説明するた
めの図である。
めの図である。
【図８】本発明のカレントミラー回路に適用されるＭＯ
Ｓトランジスタの特性を示す図である。
Ｓトランジスタの特性を示す図である。
【図９】本発明に係るカレントミラー回路の第２実施例
を示す回路図である。
を示す回路図である。
【図１０】本発明に係るカレントミラー回路の第３実施
例を示す回路図である。
例を示す回路図である。
【図１１】図６および図１０に示す第１および第３実施
例のカレントミラー回路のシミュレーション結果を示す
図である。
例のカレントミラー回路のシミュレーション結果を示す
図である。
【図１２】本発明に係るカレントミラー回路の第４実施
例を示す回路図である。
例を示す回路図である。
【図１３】本発明に係るカレントミラー回路の第５実施
例を示す回路図である。
例を示す回路図である。
【図１４】本発明に係るカレントミラー回路の第６実施
例を示す回路図である。
例を示す回路図である。
【図１５】本発明に係るカレントミラー回路の第７実施
例を示す回路図である。
例を示す回路図である。
【図１６】本発明に係るカレントミラー回路の第８実施
例を示す回路図である。
例を示す回路図である。
【図１７】本発明に係るカレントミラー回路の第９実施
例を示す回路図である。
例を示す回路図である。
【図１８】本発明に係るカレントミラー回路の第１０実
施例を示す回路図である。
施例を示す回路図である。
１１…基準電流源
Ｉref11 …基準電流
Ｉout …出力電流
Ｍi11,Ｍi12 …入力回路用トランジスタ
Ｍo11,Ｍo12 …出力回路用トランジスタ
Ｖdd…高電位の電源線（高電位の電源電圧）
Ｖgs…トランジスタのゲート−ソース間電圧
Ｖss, ＧＮＤ…低電位の電源線（接地線：低電位の電源
電圧）
電圧）
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
G05F 3/26
Claims (14)
- 【請求項１】 基準電流を流す基準電流源と、該基準電
流源に接続され該基準電流が流される入力回路と、該入
力回路にカレントミラー接続された１組以上の出力回路
とを有する電界効果型トランジスタを用いたカレントミ
ラー回路であって、 前記入力回路は、直列接続された第１および第２の入力
トランジスタを有し、該第１および第２の入力トランジ
スタのゲートを共に該第２の入力トランジスタのドレイ
ンに接続し、該第２の入力トランジスタのドレインを前
記基準電流源に接続し、 前記少なくとも１組の出力回路は、直列接続された第１
および第２の出力トランジスタを有し、該第１の出力ト
ランジスタのソースを前記第１の入力トランジスタのソ
ースに接続し、該第１および第２の出力トランジスタの
ゲートを前記第１および第２の入力トランジスタのゲー
トに接続し、該第２の出力トランジスタのドレインから
出力電流を取り出し、そして、 前記第２の入力トランジスタは、前記第１の入力トラン
ジスタとほぼ同じ閾値電圧を有するが、該閾値電圧以下
の弱反転領域で動作し、該第２の入力トランジスタのゲ
ート−ソース間電圧を、前記第１の入力トランジスタの
閾値電圧以下で動作させるようにしたことを特徴とする
カレントミラー回路。 - 【請求項２】 基準電流を流す基準電流源と、該基準電
流源に接続され該基準電流が流される入力回路と、該入
力回路にカレントミラー接続された１組以上の出力回路
とを有する電界効果型トランジスタを用いたカレントミ
ラー回路であって、 前記入力回路は、直列接続された第１，第２および第３
の入力トランジスタを有し、該第１の入力トランジスタ
のゲートを該第１の入力トランジスタのドレインに接続
し、該第２および第３の入力トランジスタのゲートを共
に該第３の入力トランジスタのドレインに接続し、該第
３の入力トランジスタのドレインを前記基準電流源に接
続し、 前記少なくとも１組の出力回路は、直列接続され第１，
第２および第３の出力トランジスタを有し、該第１の出
力トランジスタのソースを該第１の入力トランジスタの
ソースに接続し、該第１の出力トランジスタのゲートを
該第１の入力トランジスタのゲートに接続し、該第２お
よび第３の出力トランジスタのゲートを該第２および第
３の入力トランジスタのゲートに接続し、該第３の出力
トランジスタのドレインから出力電流を取り出し、そし
て、 前記第３の入力トランジスタは、前記第２の入力トラン
ジスタとほぼ同じ閾値電圧を有するが、該閾値電圧以下
の弱反転領域で動作し、該第３の入力トランジスタのゲ
ート−ソース間電圧を、前記第２の入力トランジスタの
閾値電圧以下で動作させるようにしたことを特徴とする
カレントミラー回路。 - 【請求項３】 基準電流を流す基準電流源と、該基準電
流源に接続され該基準電流が流される入力回路と、該入
力回路にカレントミラー接続された１組以上の出力回路
とを有する電界効果型トランジスタを用いたカレントミ
ラー回路であって、 前記入力回路は、直列接続された第１，第２および第３
の入力トランジスタを有し、該第１の入力トランジスタ
のゲートを該第２の入力トランジスタのドレインに接続
し、該第２および第３の入力トランジスタのゲートを共
に該第３の入力トランジスタのドレインに接続し、該第
３の入力トランジスタのドレインを前記基準電流源に接
続し、 前記少なくとも１組の出力回路は、直列接続され第１，
第２および第３の出力トランジスタを有し、該第１の出
力トランジスタのソースを該第１の入力トランジスタの
ソースに接続し、該第１の出力トランジスタのゲートを
該第１の入力トランジスタのゲートに接続し、該第２お
よび第３の出力トランジスタのゲートを該第２および第
３の入力トランジスタのゲートに接続し、該第３の出力
トランジスタのドレインから出力電流を取り出し、そし
て、 前記第３の入力トランジスタは、前記第２の入力トラン
ジスタとほぼ同じ閾値電圧を有するが、該閾値電圧以下
の弱反転領域で動作し、該第３の入力トランジスタのゲ
ート−ソース間電圧を、前記第２の入力トランジスタの
閾値電圧以下で動作させるようにしたことを特徴とする
カレントミラー回路。 - 【請求項４】 基準電流を流す基準電流源と、該基準電
流源に接続され該基準電流が流される入力回路と、該入
力回路にカレントミラー接続された１組以上の出力回路
とを有する電界効果型トランジスタを用いたカレントミ
ラー回路であって、 前記入力回路は、直列接続された第１〜第Ｘの入力トラ
ンジスタを有し、任意の第Ｘ−２までの第Ｋの入力トラ
ンジスタのゲートを第Ｋ＋１の入力トランジスタのドレ
インに接続し、該第Ｘおよび第Ｘ−１の入力トランジス
タのゲートを共に該第Ｘの入力トランジスタのドレイン
に接続し、該第Ｘの入力トランジスタのドレインを前記
基準電流源に接続し、 前記少なくとも１組の出力回路は、直列接続され第１〜
第Ｘの出力トランジスタを有し、該第１の出力トランジ
スタのソースを該第１の入力トランジスタのソースに接
続し、該任意の第Ｘ−２までの第Ｋの出力トランジスタ
のゲートを該第Ｋの入力トランジスタのゲートに接続
し、該第Ｘおよび第Ｘ−１の出力トランジスタのゲート
を該Ｘおよび第Ｘ−１の入力トランジスタのゲートに接
続し、該第Ｘの出力トランジスタのドレインから出力電
流を取り出し、そして、 前記第Ｘの入力トランジスタは、前記第Ｘ−１の入力ト
ランジスタとほぼ同じ閾値電圧を有するが、該閾値電圧
以下の弱反転領域で動作し、該第Ｘの入力トランジスタ
のゲート−ソース間電圧を、前記第Ｘ−１の入力トラン
ジスタの閾値電圧以下で動作させるようにしたことを特
徴とするカレントミラー回路。 - 【請求項５】 第１の基準電流を流す第１の基準電流源
と、第２の基準電流を流す第２の基準電流源と、該第１
および第２の基準電流源に接続され該第１および第２の
基準電流が流される入力回路と、該入力回路にカレント
ミラー接続された１組以上の出力回路とを有する電界効
果型トランジスタを用いたカレントミラー回路であっ
て、 前記入力回路は、直列接続された第１および第２の入力
トランジスタおよび直列接続された第３および第４の入
力トランジスタを有し、該第１および第２の入力トラン
ジスタのゲートを共に該第２の入力トランジスタのドレ
インに接続し、該第２の入力トランジスタのドレインを
前記第１の基準電流源に接続し、該第３および第４の入
力トランジスタのゲートを共に該第４の入力トランジス
タのドレインに接続し、該第４の入力トランジスタのド
レインを前記第２の基準電流源に接続し、 前記少なくとも１組の出力回路は、直列接続された第１
および第２の出力トランジスタを有し、該第１の出力ト
ランジスタのソースを前記第１および第３の入力トラン
ジスタのソースに接続し、該第１の出力トランジスタの
ゲートを前記第１および第２の入力トランジスタのゲー
トに接続し、該第２の出力トランジスタのゲートを前記
第３および第４の入力トランジスタのゲートに接続し、
該第２の出力トランジスタのドレインから出力電流を取
り出し、そして、 前記第２の入力トランジスタを、前記第１の入力トラン
ジスタの閾値電圧以下で動作させると共に、前記第４の
入力トランジスタを、前記第３の入力トランジスタの閾
値電圧以下で動作させるようにしたことを特徴とするカ
レントミラー回路。 - 【請求項６】 第１の基準電流を流す第１の基準電流源
と、第２の基準電流を流す第２の基準電流源と、該第１
および第２の基準電流源に接続され該第１および第２の
基準電流が流される入力回路と、該入力回路にカレント
ミラー接続された１組以上の出力回路とを有する電界効
果型トランジスタを用いたカレントミラー回路であっ
て、 前記入力回路は、直列接続された第１および第２の入力
トランジスタおよび直列接続された第３および第４の入
力トランジスタを有し、該第１の入力トランジスタのゲ
ートを該第２の入力トランジスタのドレインに接続し、
該第２の入力トランジスタのドレインを前記第１の基準
電流源に接続し、該第２，第３および第４の入力トラン
ジスタのゲートを共に該第４の入力トランジスタのドレ
インに接続し、該第４の入力トランジスタのドレインを
前記第２の基準電流源に接続し、 前記少なくとも１組の出力回路は、直列接続された第１
および第２の出力トランジスタを有し、該第１の出力ト
ランジスタのソースを前記第１および第３の入力トラン
ジスタのソースに接続し、該第１の出力トランジスタの
ゲートを前記第１の入力トランジスタのゲートに接続
し、該第２の出力トランジスタのゲートを前記第２，第
３および第４の入力トランジスタのゲートに接続し、該
第２の出力トランジスタのドレインから出力電流を取り
出し、そして、 前記第４の入力トランジスタを、前記第３の入力トラン
ジスタの閾値電圧以下で動作させるようにしたことを特
徴とするカレントミラー回路。 - 【請求項７】 第１の電源線と第２の電源線との間に直
列に接続された基準電流源および入力回路と、該入力回
路にカレントミラー接続された少なくとも１組の出力回
路とを備え、 該入力回路は、直列接続された第１および第２の入力ト
ランジスタを有し、該第１および第２の入力トランジス
タのゲートを相互に接続すると共に該第２の入力トラン
ジスタのドレインと前記基準電流源との接続ノードに共
通接続し、そして、 前記第２の入力トランジスタは、前記第１の入力トラン
ジスタとほぼ同じ閾値電圧を有するが、該閾値電圧以下
の弱反転領域で動作し、該第２の入力トランジスタのゲ
ート−ソース間電圧を、前記第１の入力トランジスタの
閾値電圧以下で動作させるようにしたことを特徴とする
カレントミラー回路。 - 【請求項８】 請求項１〜７のいずれか１項に記載のカ
レントミラー回路において、前記入力回路と前記各出力
回路とにおける対応するトランジスタの形状比をそれぞ
れ一定となるようにしたことを特徴とするカレントミラ
ー回路。 - 【請求項９】 請求項８のカレントミラー回路におい
て、前記各トランジスタの形状比は、前記各出力回路毎
に任意に設定されるようになっていることを特徴とする
カレントミラー回路。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
カレントミラー回路を、半導体集積回路の電流源回路と
して使用するようにしたことを特徴とするカレントミラ
ー回路。 - 【請求項１１】 請求項１〜１０のいずれか１項に記載
のカレントミラー回路において、前記基準電流源は、 差動増幅回路と、該差動増幅回路の出力を受け取る電流
源回路と、該電流源回路に直列接続された抵抗とを備
え、 前記差動増幅回路の正相入力に基準電圧を印加すると共
に、該差動増幅回路の逆相入力に前記抵抗と前記電流源
回路との接続ノードの電圧を印加し、該電流源回路によ
る電流量を前記抵抗の抵抗値および前記基準電圧によっ
て規定するようにしたことを特徴とするカレントミラー
回路。 - 【請求項１２】 請求項１１のカレントミラー回路にお
いて、前記電流源回路は、少なくとも１組の電界効果型
トランジスタからなる電流源トランジスタ回路を備え、 該各電流源トランジスタ回路は、第１の電流源トランジ
スタを有し、該第１の電流源トランジスタのソースを基
準端子とし、ゲートを電流制御端子とし、ドレインを出
力端子とするようになっていることを特徴とするカレン
トミラー回路。 - 【請求項１３】 請求項１１のカレントミラー回路にお
いて、前記電流源回路は、少なくとも１組の電界効果型
トランジスタからなる電流源トランジスタ回路を備え、 該各電流源トランジスタ回路は、直列接続された第１お
よび第２の電流源トランジスタを有し、該第１および第
２の電流源トランジスタのゲートを共に該第２の電流源
トランジスタのドレインに接続し、該第１の電流源トラ
ンジスタのソースを基準端子とし、該共通接続したゲー
トを電流制御端子とし、該第２の電流源トランジスタの
ドレインを出力端子とし、該第２の電流源トランジスタ
を該第１の電流源トランジスタの閾値電圧以下で動作さ
せるようにしたことを特徴とするカレントミラー回路。 - 【請求項１４】 請求項１〜１３のいずれか１項に記載
のカレントミラー回路により構成した少なくとも１組の
電流出力回路を備えたことを特徴とする半導体集積回
路。
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