JP3593396B2 - 電流出力回路 - Google Patents
電流出力回路 Download PDFInfo
- Publication number
- JP3593396B2 JP3593396B2 JP30027995A JP30027995A JP3593396B2 JP 3593396 B2 JP3593396 B2 JP 3593396B2 JP 30027995 A JP30027995 A JP 30027995A JP 30027995 A JP30027995 A JP 30027995A JP 3593396 B2 JP3593396 B2 JP 3593396B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- input
- voltage
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 150000001875 compounds Chemical class 0.000 claims description 66
- 238000006243 chemical reaction Methods 0.000 claims description 45
- 230000003321 amplification Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 29
- 230000007423 decrease Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電流増幅回路、基準電流発生回路、電圧／電流変換回路などの電流出力回路及び基準電流発生方法に関し、カレントミラー回路を低入出力電圧で動作させる場合などに適用して好適なものである。
【０００２】
【従来の技術】
入力電流に比例した出力電流を供給する電流増幅回路として、カレントミラー回路があった。そして、高い精度の電流を必要とする場合、高い出力抵抗を得るためにカレントミラー回路をカスコード構成にして使用していた。
【０００３】
以下、従来のカスコード・カレントミラー回路について図面を参照しながら説明する。
図１３は、従来のカスコード・カレントミラー回路の構成を示す回路図である。
【０００４】
図１３において、Ｍ１００〜Ｍ１０３はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１００、Ｍ１０２により第１段目のカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタＭ１０１、Ｍ１０３により第２段目のカレントミラー回路を構成し、第１段目のカレントミラー回路と第２段目のカレントミラー回路とが縦列（カスコード）接続されている。
【０００５】
そして、ＮチャネルＭＯＳトランジスタＭ１００のドレインに基準電流Ｉｒｅｆを入力することにより、ＮチャネルＭＯＳトランジスタＭ１０２のドレインに出力電流Ｉｏを出力する。この場合、ＮチャネルＭＯＳトランジスタＭ１０３のゲート電圧の値はＶｔｈ＋αとなり、ＮチャネルＭＯＳトランジスタＭ１０２のゲート電圧の値は２（Ｖｔｈ＋α）となる。
【０００６】
ここで、ＶｔｈはＮチャネルＭＯＳトランジスタＭ１００〜Ｍ１０３のしきい値電圧であり、αはＮチャネルＭＯＳトランジスタＭ１００〜Ｍ１０３のゲート／ソース間電圧ＶＧＳからしきい値電圧Ｖｔｈを引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）である。
【０００７】
出力電圧Ｖｏと出力電流Ｉｏとの関係は図１４に示すようになり、出力電圧Ｖｏの値が２α以下では、ＮチャネルＭＯＳトランジスタＭ１０２、Ｍ１０３は非飽和領域（３極管領域）で動作し、出力電圧Ｖｏの値が２α〜Ｖｔｈ＋２αの間では、ＮチャネルＭＯＳトランジスタＭ１０２は非飽和領域、ＮチャネルＭＯＳトランジスタＭ１０３は飽和領域（ピンチオフ領域）で動作し、出力電圧Ｖｏの値がＶｔｈ＋２α以上では、ＮチャネルＭＯＳトランジスタＭ１０２、Ｍ１０３は飽和領域で動作する。
【０００８】
すなわち、出力電圧Ｖｏの値がＶｔｈ＋２α以上の範囲では、Ｖｏ−Ｉｏ曲線の傾きは非常に小さく、出力抵抗を非常に大きくすることができるので、高い精度の出力電流Ｉｏを得ることができる。
【０００９】
次に、従来のコンパウンドカレントミラー回路について図面を参照しながら説明する。
図１５は、従来のコンパウンドカレントミラー回路の構成を示す回路図である。
【００１０】
図１５において、Ｍ１１０〜Ｍ１１４はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１１０のゲート長とゲート幅との比Ｗ／Ｌは、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート長とゲート幅との比Ｗ／Ｌの１／４になっている。
【００１１】
そして、ＮチャネルＭＯＳトランジスタＭ１１０のドレイン端子は第１の入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１０のゲート端子はＮチャネルＭＯＳトランジスタＭ１１０のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１０のソース端子は接地端子ＧＮＤに接続されている。
【００１２】
ＮチャネルＭＯＳトランジスタＭ１１１のドレイン端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１１のゲート端子はＮチャネルＭＯＳトランジスタＭ１１０のゲート端子に接続されている。
【００１３】
ＮチャネルＭＯＳトランジスタＭ１１２のドレイン端子はＮチャネルＭＯＳトランジスタＭ１１１のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１２のゲート端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１２のソース端子は接地端子ＧＮＤに接続されている。
【００１４】
ＮチャネルＭＯＳトランジスタＭ１１３のドレイン端子は出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１３のゲート端子はＮチャネルＭＯＳトランジスタＭ１１１のゲート端子に接続されている。
【００１５】
ＮチャネルＭＯＳトランジスタＭ１１４のドレイン端子はＮチャネルＭＯＳトランジスタＭ１１３のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１４のゲート端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１４のソース端子は接地端子ＧＮＤに接続されている。
【００１６】
そして、ＮチャネルＭＯＳトランジスタＭ１１０のドレインに入力電流Ｉ１を入力し、ＮチャネルＭＯＳトランジスタＭ１１１のドレインに入力電流Ｉ２を入力することにより、ＮチャネルＭＯＳトランジスタＭ１１３のドレインに出力電流Ｉｏを出力する。
【００１７】
この場合、ＮチャネルＭＯＳトランジスタＭ１１０のゲート／ソース間電圧ＶＧＳ´は、以下の計算により、Ｖｔｈ＋２αとなる。
すなわち、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート／ソース間電圧をＶＧＳとすると、ＮチャネルＭＯＳトランジスタＭ１１０のゲート長とゲート幅との比Ｗ／Ｌは、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート長とゲート幅との比Ｗ／Ｌの１／４になっているので、
Ｋ・１／４・Ｗ／Ｌ（ＶＧＳ´−Ｖｔｈ）２
＝Ｋ・Ｗ／Ｌ（ＶＧＳ−Ｖｔｈ）２
が成り立つ。従って、
（ＶＧＳ´−Ｖｔｈ）２
＝４（ＶＧＳ−Ｖｔｈ）２
となり、
ＶＧＳ´＝Ｖｔｈ＋２（ＶＧＳ−Ｖｔｈ）＝Ｖｔｈ＋２α
となる。
【００１８】
ここで、Ｋは定数であり、ＶｔｈはＮチャネルＭＯＳトランジスタＭ１１０〜Ｍ１１４のしきい値電圧である。
よって、ＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のゲート電圧はＶｔｈ＋２αとなる。
【００１９】
ＮチャネルＭＯＳトランジスタＭ１１２、Ｍ１１４のゲート電圧はＶｔｈ＋αとなるので、図１６に示すように、出力電圧Ｖｏの値が２α以上の範囲で、ＮチャネルＭＯＳトランジスタＭ１１３、Ｍ１１４が飽和領域で動作するようになる。
【００２０】
また、入力端子で必要な電圧が大きい方の入力電流Ｉ１側でＶｔｈ＋αとなる。
従って、高抵抗領域で動作させるのに必要な入力電圧及び出力電圧は、図１３のカスコード・カレントミラー回路よりもしきい値電圧分だけ下がる。
【００２１】
【発明が解決しようとする課題】
従来のカスコード・カレントミラー回路で高い精度の電流を得る場合、入力電圧の値を２Ｖｔｈ＋α以上、出力電圧Ｖｏの値をＶｔｈ＋２α以上で動作させる必要があり、高い精度の電流を得ることができる電圧範囲が狭いという問題があり、低電圧電源回路では使用が困難になる場合があった。
【００２２】
例えば、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合、２（ＶｔｈＮ ＋αＮ ）＋（ＶｔｈＰ ＋２αＰ ）以上の電圧が必要となり、
ＶｔｈＮ ＝ＶｔｈＰ ＝１Ｖ、
αＮ ＝αＰ ＝０．１Ｖ、
の場合、３．３Ｖの電源電圧では使用できなくなる。
【００２３】
ここで、ＶｔｈＮ はＮチャネルＭＯＳトランジスタのしきい値電圧であり、ＶｔｈＰ はＰチャネルＭＯＳトランジスタのしきい値電圧であり、αＮ はＮチャネルＭＯＳトランジスタのゲート／ソース間電圧ＶＧＳからしきい値電圧ＶｔｈＮ を引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）であり、αＰ はＰチャネルＭＯＳトランジスタのゲート／ソース間電圧ＶＧＳからしきい値電圧ＶｔｈＰ を引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）である。
【００２４】
また、従来のコンパウンドカレントミラー回路は、カスコード・カレントミラー回路に比べてより低い電圧で動作することができるが、２つの入力電流Ｉ１、Ｉ２が必要になるという問題があった。特に、ＩＣ中の最初の基準電流を構成する場合、この２つの入力電流Ｉ１、Ｉ２をどのように発生させるかが問題となる。
【００２５】
さらに、コンパウンドカレントミラー回路のＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のバックゲートを接地電位ＧＮＤに接続した場合、ＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のしきい値電圧は、ＮチャネルＭＯＳトランジスタＭ１１０、Ｍ１１２、Ｍ１１４のしきい値電圧よりも大きくなる。この場合、ＮチャネルＭＯＳトランジスタＭ１１２のドレイン電位が電圧αよりも小さくなってしまい飽和領域で動作することができなくなるので、入力電流と出力電流との相対精度は著しく低下するという問題があった。
【００２６】
そこで、本発明の第１の目的は、低入出力電圧で精度よく動作することができる電流増幅回路を提供することである。
また、本発明の第２の目的は、高い精度の電流を複数発生することができる基準電流発生回路、電圧／電流変換回路及び基準電流発生方法を提供することである。
【００２７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明によれば、第１の入力トランジスタのドレインを電圧降下手段を介して第１の電流入力端子に接続するとともにゲートを第１の電流入力端子に接続し、第２の入力トランジスタのドレインとゲートとを第２の電流入力端子に接続し、第３の入力トランジスタのドレインを第２の入力トランジスタのソースに接続するとともにゲートを第１の電流入力端子に接続し、第１の出力トランジスタのドレインを出力端子に接続するとともにゲートを第２の電流入力端子に接続し、第２の出力トランジスタのドレインを第１の出力トランジスタのソースに接続するとともにゲートを第１の電流入力端子に接続する。このことにより、第２の出力トランジスタのドレイン電位を電圧降下手段による降下電圧だけ下げることができ、出力電圧を低電圧化することができる。
【００２８】
請求項２の発明によれば、電圧降下手段の降下電圧を第１の入力トランジスタのしきい値電圧以下に設定する。このことにより、出力電流の精度を保持したまま、電圧降下手段による降下電圧だけ出力電圧を下げることができる。
【００２９】
請求項３の発明によれば、第１の電流入力端子からの電流値と前記第１の入力トランジスタのゲート長とゲート幅との比との割合が、第２の電流入力端子からの電流値と第３の入力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定し、第３の入力トランジスタのゲート長とゲート幅との比と第２の出力トランジスタのゲート長とゲート幅との比との割合が、第２の入力トランジスタのゲート長とゲート幅との比と第１の出力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定する。このことにより、各トランジスタを飽和領域で動作させることができ、高精度の出力電流を取り出すことができる。
【００３０】
請求項４の発明によれば、電圧降下手段はＭＯＳトランジスタである。このことにより、電圧降下手段の降下電圧を自由に設定することができる。
請求項５の発明によれば、電圧降下手段は抵抗素子である。このことにより、電圧降下手段の降下電圧を自由に設定することができる。
【００３１】
請求項６の発明によれば、電圧降下手段はダイオードである。このことにより、電圧降下手段の降下電圧を精度よく設定することができる。
請求項７の発明によれば、電圧降下デバイスを介して第１の入力電流の出力側にドレイン端子が接続され、第１の入力電流の出力側にゲート端子が接続されたＭＯＳトランジスタと、第１の入力電流をカレントミラー入力とする第１段目のカレントミラー回路と、第１段目のカレントミラー回路に縦列接続されており、第２の入力電流をカレントミラー入力とする第２段目のカレントミラー回路とを備える。このことにより、第１段目のカレントミラー回路の出力電圧を電圧降下手段による降下電圧だけ下げることができ、第２段目のカレントミラー回路の出力電圧を低電圧化することができる。
【００３２】
請求項８の発明によれば、第１の電流増幅回路の第１の電流入力端子に外部からの入力電流を入力し、第１の電流増幅回路の第２の電流入力端子に第２の電流増幅回路の電流出力端子を接続し、第２の電流増幅回路の第１の電流入力端子に第１の電流増幅回路の第１の電流出力端子を接続し、第２の電流増幅回路の第２の電流入力端子に第１の電流増幅回路の第２の電流出力端子を接続し、第１の電流増幅回路の第３の電流出力端子から出力電流を外部に出力する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【００３３】
請求項９の発明によれば、第１の電流増幅回路及び第２の電流増幅回路に、請求項１記載の電流増幅回路を使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３４】
請求項１０の発明によれば、第１の電流増幅回路及び前記第２の電流増幅回路に、コンパウンドカレントミラー回路を使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３５】
請求項１１の発明によれば、基準電圧を入力とする電圧／電流変換回路からの出力電流を、請求項１記載の電流増幅回路又はコンパウンドカレントミラー回路の第１の電流入力端子の入力電流として使用する。このことにより、１つの基準電圧を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３６】
請求項１２の発明によれば、第１の電流増幅回路にＰチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＮチャネル型電界効果トランジスタを使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【００３７】
請求項１３の発明によれば、第１の電流増幅回路にＮチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＰチャネル型電界効果トランジスタを使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【００３８】
請求項１４の発明によれば、第１のトランジスタのゲートにソース電位と基準電圧との比較結果を入力し、第２のトランジスタのソースにボルテージフォロアを介して基準電圧を入力するとともに、ゲートに前記比較結果を入力する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【００３９】
請求項１５の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流を請求項１に記載の電流増幅回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流を請求項１に記載の電流増幅回路の第２の電流入力端子に供給する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【００４０】
請求項１６の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流をコンパウンドカレントミラー回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流をコンパウンドカレントミラー回路の第２の電流入力端子に供給する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【００４１】
請求項１７の発明によれば、第１のトランジスタのソースを抵抗素子を介して電圧入力端子に接続するとともに、ゲートを基準電圧を正相入力とし且つ前記ソースの電圧を逆相入力とする第１の演算増幅器の出力端子に接続し、第２のトランジスタのソースを基準電圧を正相入力とし且つ出力電圧を逆相入力とする第２の演算増幅器の出力端子に接続するとともに、ゲートを第１の演算増幅器の出力端子に接続する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【００４２】
請求項１８の発明によれば、Ｎ個の入力電流を必要とし且つＭ個の出力電流を出力する第１の基準電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を必要とし且つ（Ｎ−１）個の出力電流を出力する第２の基準電流発生回路の（Ｎ−１）個の出力電流から供給し、第２の基準電流発生回路のＫ個の入力電流を、第１の基準電流発生回路の出力電流のうちのＫ個から供給する。このことにより、１つの入力電流を外部から入力するだけで、複数の電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【００４３】
【発明の実施の形態】
以下、本発明の第１実施例によるカレントミラー回路を図面を参照しながら説明する。
【００４４】
図１は、本発明の第１実施例によるカレントミラー回路の構成を示す回路図である。
図１において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５のゲート長とゲート幅との比Ｗ／Ｌは等しくなっている。Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流であり、第１のカレントミラー入力電流Ｉ１の値と第２のカレントミラー入力電流Ｉ２の値とは等しくなっている。Ｄ０は電圧降下デバイスであり、電圧降下デバイスＤ０による電圧降下の値ＶＤ０を０からＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈの間に設定し、特に、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００４５】
ＮチャネルＭＯＳトランジスタＭ１のドレイン端子は電圧降下デバイスＤ０を介して第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１のソース端子は接地端子ＧＮＤに接続されている。
【００４６】
ＮチャネルＭＯＳトランジスタＭ２のドレイン端子及びゲート端子は第２のカレントミラー入力電流Ｉ２の出力側に接続されている。
ＮチャネルＭＯＳトランジスタＭ３のドレイン端子はＮチャネルＭＯＳトランジスタＭ２のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ３のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ３のソース端子は接地端子ＧＮＤに接続されている。
【００４７】
ＮチャネルＭＯＳトランジスタＭ４のドレイン端子は出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ４のゲート端子は第２のカレントミラー入力電流Ｉ２の出力側に接続されている。
【００４８】
ＮチャネルＭＯＳトランジスタＭ５のドレイン端子はＮチャネルＭＯＳトランジスタＭ４のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ５のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ５のソース端子は接地端子ＧＮＤに接続されている。
【００４９】
すなわち、ＮチャネルＭＯＳトランジスタＭ１のドレイン端子を電圧降下デバイスＤ０を介して第１のカレントミラー入力電流Ｉ１の出力側に接続し、第１のカレントミラー入力電流Ｉ１をＮチャネルＭＯＳトランジスタＭ１、Ｍ３、Ｍ５のゲート端子に供給し、第２のカレントミラー入力電流Ｉ２をＮチャネルＭＯＳトランジスタＭ２、Ｍ４のゲート端子に供給することにより、ＮチャネルＭＯＳトランジスタＭ４のドレインに出力電流Ｉｏを出力する。
【００５０】
次に、本発明の第１実施例によるカレントミラー回路の動作を説明する。
なお、以下の説明では、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しいものとする。
【００５１】
図１において、ＮチャネルＭＯＳトランジスタＭ１のゲート電位（ノード▲１▼の電位）は、ＮチャネルＭＯＳトランジスタＭ１のゲート／ソース間電圧ＶＧＳ１に等しく、Ｖｔｈ＋αである。従って、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）は、ノード▲１▼の電位よりもしきい値電圧Ｖｔｈだけ下がり、電圧αとなる。
【００５２】
ＮチャネルＭＯＳトランジスタＭ３のゲート電位は、ＮチャネルＭＯＳトランジスタＭ１のゲート電位と等しいので、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）は、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位と等しくなり、電圧αとなる。
【００５３】
ＮチャネルＭＯＳトランジスタＭ２のゲート／ソース間電圧ＶＧＳ２は、ＮチャネルＭＯＳトランジスタＭ１のゲート／ソース間電圧ＶＧＳ１に等しく、Ｖｔｈ＋αである。従って、ＮチャネルＭＯＳトランジスタＭ２のゲート電位（ノード▲３▼の電位）は、ＶＧＳ２＋α＝Ｖｔｈ＋２αとなる。
【００５４】
よって、ＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）は電圧α、ＮチャネルＭＯＳトランジスタＭ４のドレイン電位（ノード▲５▼の電位）は電圧２αとなり、飽和領域で動作する出力電圧Ｖｏの最小値が２αとなる。
【００５５】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第１のカレントミラー入力電流Ｉ１の大きさとが基準電流Ｉｒｅｆに等しく、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しい場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すように、電圧２α以下で出力電圧Ｖｏと出力電流Ｉｏとは比例し、電圧２α以上で出力電流Ｉｏはほぼ一定となる。このため、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００５６】
なお、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈより小さい場合、飽和領域で動作する出力電圧Ｖｏの最小値は２α＋Ｖｔｈ−ＶＤ０となる。
【００５７】
電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈより大きい場合、ＮチャネルＭＯＳトランジスタＭ１は非飽和領域で動作し、カレントミラーの精度が悪くなる。
【００５８】
以上説明したように、本発明の第１実施例によるカレントミラー回路によれば、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００５９】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００６０】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００６１】
さらにまた、電圧降下デバイスＤ０による電圧降下の値ＶＤ０をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００６２】
次に、本発明の第２実施例によるカレントミラー回路を図面を参照しながら説明する。本発明の第２実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０にＮチャネルＭＯＳトランジスタＭ０を用いたものである。
【００６３】
図３は、本発明の第２実施例によるカレントミラー回路の構成を示す回路図である。
図３において、Ｍ０〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。
【００６４】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００６５】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００６６】
すなわち、
Ｉ１：（Ｗ１／Ｌ１）＝Ｉ２：（Ｗ３／Ｌ３）
（Ｗ３／Ｌ３）：（Ｗ５／Ｌ５）＝（Ｗ２／Ｌ２）：（Ｗ４／Ｌ４）
となるようにする。
【００６７】
ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるようにＮチャネルＭＯＳトランジスタＭ０のゲート長とゲート幅との比Ｗ０／Ｌ０を設定する。特に、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００６８】
このことにより、ＮチャネルＭＯＳトランジスタＭ０〜Ｍ５を飽和領域で動作させながら、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）を下げることができ、精度の高い電流を低電圧で出力できる。
【００６９】
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がる。
【００７０】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００７１】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００７２】
以上説明したように、本発明の第２実施例によるカレントミラー回路によれば、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００７３】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００７４】
さらに、本実施例をＣＭＯＳ回路に適用した場合、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う際に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００７５】
さらにまた、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００７６】
なお、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値を、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とするには、例えば、ＮチャネルＭＯＳトランジスタＭ０のゲート長とゲート幅との比Ｗ０／Ｌ０をＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１より大きく設定する。
【００７７】
次に、本発明の第３実施例によるカレントミラー回路を図面を参照しながら説明する。 図４は、本発明の第３実施例によるカレントミラー回路の構成を示す回路図である。
【００７８】
図４において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。図４に示した本発明の第３実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０に抵抗素子Ｒ０を用いたものである。
【００７９】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００８０】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００８１】
抵抗素子Ｒ０の端子間電圧ＶＲ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるように抵抗素子Ｒ０の抵抗値を設定する。特に、抵抗素子Ｒ０の端子間電圧ＶＲ０の値が、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００８２】
このことにより、抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）が下がる。
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がる。
【００８３】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、抵抗素子Ｒ０の端子間電圧ＶＲ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００８４】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００８５】
以上説明したように、本発明の第３実施例によるカレントミラー回路によれば、抵抗素子Ｒ０の端子間電圧ＶＲ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００８６】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００８７】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００８８】
さらにまた、抵抗素子Ｒ０の端子間電圧ＶＲ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００８９】
次に、本発明の第４実施例によるカレントミラー回路を図面を参照しながら説明する。
図５は、本発明の第４実施例によるカレントミラー回路の構成を示す回路図である。
【００９０】
図５において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。図５に示した本発明の第４実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０にダイオードＤ１を用いたものである。
【００９１】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００９２】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００９３】
ダイオードＤ１の端子間電圧ＶＤ１の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるようにダイオードＤ１の種類を選択する。特に、ダイオードＤ１の端子間電圧ＶＤ１の値が、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるようにダイオードＤ１を選択することが望ましい。
【００９４】
このことにより、ダイオードＤ１の端子間電圧ＶＤ１の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）が下がる。
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、ダイオードＤ１の端子間電圧ＶＤ１の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）がダイオードＤ１の端子間電圧ＶＤ１の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）がダイオードＤ１の端子間電圧ＶＤ１の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値がダイオードＤ１の端子間電圧の値だけ下がる。
【００９５】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、ダイオードＤ１の端子間電圧ＶＤ１の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００９６】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００９７】
以上説明したように、本発明の第４実施例によるカレントミラー回路によれば、ダイオードＤ１の端子間電圧ＶＤ１の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００９８】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００９９】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【０１００】
さらにまた、ダイオードＤ１の端子間電圧ＶＤ１の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【０１０１】
次に、本発明の第５実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第５実施例の基準電流発生回路は、２つの入力電流を必要とする第１のカレントミラー回路の入力電流の１つを、第２のカレントミラー回路で発生させるようにしたものである。
【０１０２】
図６は、本発明の第５実施例の基準電流発生回路の構成を示す回路図である。図６において、カレントミラー回路１はＰチャネルトランジスタで構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。また、カレントミラー回路２はＮチャネルトランジスタで構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴとを有している。
【０１０３】
カレントミラー回路１の入力端子ＩＮ２はカレントミラー回路２の出力端子ＯＵＴに接続され、カレントミラー回路１の出力端子ＯＵＴ１はカレントミラー回路２の入力端子ＩＮ１１に接続され、カレントミラー回路１の出力端子ＯＵＴ２はカレントミラー回路２の入力端子ＩＮ１２に接続されている。
【０１０４】
カレントミラー回路１の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカレントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１１及び入力端子ＩＮ１２のカレントミラー比とを同じ値に設定する。
【０１０５】
次に、本発明の第５実施例の基準電流発生回路の動作を説明する。
図６において、カレントミラー回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給することにより、カレントミラー回路２の出力端子ＯＵＴからカレントミラー回路１の入力端子ＩＮ２に入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１０６】
このことにより、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１０７】
以上説明したように、本発明の第５実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させている。また、カレントミラー回路２の２つの入力電流は、カレントミラー回路１からの出力電流Ｉ３、Ｉ４、Ｉｏ１〜Ｉｏ（ｎ−２）のうちの一部の電流Ｉ３、Ｉ４により発生させている。このため、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１０８】
特に、低い電源電圧で高精度の基準電圧を複数得ることが困難だったＩＣやＬＳＩに用いると効果は大きいものになる。
また、図１のカレントミラー回路や図１５のコンパウンドカレントミラー回路など、入力トランジスタの大きさの比に応じた比で精度の高い複数の入力電流を供給することが必要な回路の電流源として使用することにより、図１のカレントミラー回路や図１５のコンパウンドカレントミラー回路を高精度で動作させることができる。
【０１０９】
次に、本発明の第６実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第６実施例の基準電流発生回路は、図６のカレントミラー回路１としてＰチャネルＭＯＳトランジスタで構成した図３の電流増幅回路を使用し、図６のカレントミラー回路２としてＮチャネルＭＯＳトランジスタで構成した図３の電流増幅回路を使用したものである。
【０１１０】
図７は、本発明の第６実施例の基準電流発生回路の構成を示す回路図である。図７において、カレントミラー回路１はＰチャネルＭＯＳトランジスタＭ１０〜Ｍ２１で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮを有している。
【０１１１】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ１３のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ１１のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ１５のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ１７のドレインに接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトランジスタＭ１９のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ２１のドレインに接続されている。
【０１１２】
ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のソース端子は電圧ＶＤの出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ１１、Ｍ１３、Ｍ１５、Ｍ１７、Ｍ１９、Ｍ２１のソース端子と接続されている。
【０１１３】
ＰチャネルＭＯＳトランジスタＭ１１のゲート端子はＰチャネルＭＯＳトランジスタＭ１１のドレイン端子と接続され、ＰチャネルＭＯＳトランジスタＭ１１は電圧降下デバイスとして機能する。
【０１１４】
ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ１３、Ｍ１５、Ｍ１７、Ｍ１９、Ｍ２１のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成している。
【０１１５】
カレントミラー回路２はＮチャネルＭＯＳトランジスタＭ２２〜Ｍ２７で構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴを有している。
【０１１６】
ここで、入力端子ＩＮ１１はＮチャネルＭＯＳトランジスタＭ２４のドレインに接続され、入力端子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ２６のドレインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳトランジスタＭ２２のドレインに接続されている。
【０１１７】
ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のソース端子は接地端子ＧＮＤに接続され、ＮチャネルＭＯＳトランジスタＭ２２、Ｍ２４、Ｍ２６のソース端子はそれぞれ、ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のドレイン端子と接続されている。
【０１１８】
ＮチャネルＭＯＳトランジスタＭ２６のゲート端子はＮチャネルＭＯＳトランジスタＭ２６のドレイン端子と接続され、ＮチャネルＭＯＳトランジスタＭ２６は電圧降下デバイスとして機能する。
【０１１９】
ＮチャネルＭＯＳトランジスタＭ２２、Ｍ２４のゲート端子は入力端子ＩＮ１１に接続されてカレントミラーを構成し、ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のゲート端子は入力端子ＩＮ１２に接続されてカレントミラーを構成している。
【０１２０】
カレントミラー回路１の入力端子ＩＮ２はカレントミラー回路２の出力端子ＯＵＴに接続され、カレントミラー回路１の出力端子ＯＵＴ１はカレントミラー回路２の入力端子ＩＮ１１に接続され、カレントミラー回路１の出力端子ＯＵＴ２はカレントミラー回路２の入力端子ＩＮ１２に接続されている。
【０１２１】
カレントミラー回路１の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカレントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１１及び入力端子ＩＮ１２のカレントミラー比とを同じ値に設定する。
【０１２２】
次に、本発明の第６実施例の基準電流発生回路の動作を説明する。
図７において、カレントミラー回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給することにより、カレントミラー回路２の出力端子ＯＵＴからカレントミラー回路１の入力端子ＩＮ２に入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１２３】
すなわち、カレントミラー回路１の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カレントミラー回路２の出力端子ＯＵＴから供給され、カレントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カレントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１２４】
このことにより、１つの入力電流Ｉ１を外部から供給するだけで、２入力のカレントミラー回路１及びカレントミラー回路２を動作させることができ、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１２５】
なお、上述した実施例では、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ２に供給する場合について説明したが、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ１に供給するようにしてもよい。
【０１２６】
また、カレントミラー回路１及びカレントミラー回路２として図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
【０１２７】
さらに、カレントミラー回路１及びカレントミラー回路２として図１５のコンパウンドカレントミラー回路を使用するようにしてもよい。
さらにまた、カレントミラー回路１にＮチャネルＭＯＳトランジスタを使用し、カレントミラー回路２にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。
【０１２８】
以上説明したように、本発明の第６実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させているので、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１２９】
次に、本発明の第７実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第７実施例の基準電流発生回路は、図７の基準電流発生回路の入力電流Ｉ１を電圧／電流変換回路により生成する例を示したものである。
【０１３０】
図８は、本発明の第７実施例の基準電流発生回路の構成を示す回路図である。図８において、カレントミラー回路１及びカレントミラー回路２はそれぞれ、図７のカレントミラー回路１及びカレントミラー回路２と同一である。
【０１３１】
電圧／電流変換回路３は、オペアンプＯＰ１、ＮチャネルＭＯＳトランジスタＭ２８及び抵抗ＲＲＥＦ１で構成され、オペアンプＯＰ１の出力端子はＮチャネルＭＯＳトランジスタＭ２８のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭ２８のソース端子はオペアンプＯＰ１の逆相入力端子に接続されるとともに、抵抗ＲＲＥＦ１を介して接地端子ＧＮＤに接続されている。
【０１３２】
ＮチャネルＭＯＳトランジスタＭ２８のドレイン端子はカレントミラー回路１の入力端子ＩＮ１に接続されている。
このため、オペアンプＯＰ１の正相入力に基準電圧ＶＲＥＦを入力することにより、抵抗ＲＲＥＦ１に基準電圧ＶＲＥＦを与え、基準電流Ｉｒｅｆ＝ＶＲＥＦ／ＲＲＥＦ１をＮチャネルＭＯＳトランジスタＭ２８のドレインに発生させることができるので、カレントミラー回路１の入力端子ＩＮ１に基準電流Ｉｒｅｆを供給することができる。
【０１３３】
次に、本発明の第７実施例の基準電流発生回路の動作を説明する。
図８において、カレントミラー回路１の入力端子ＩＮ１に電圧／電流変換回路３から基準電流Ｉｒｅｆが供給され、カレントミラー回路１の入力端子ＩＮ２にカレントミラー回路２の出力端子ＯＵＴから入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１３４】
すなわち、カレントミラー回路１の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カレントミラー回路２の出力端子ＯＵＴから供給され、カレントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カレントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１３５】
このことにより、電圧／電流変換回路３に基準電圧ＶＲＥＦを与えるだけで、２入力のカレントミラー回路１及びカレントミラー回路２を動作させることができ、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１３６】
なお、上述した実施例では、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ２に供給する場合について説明したが、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ１に供給するようにしてもよい。
【０１３７】
また、カレントミラー回路１及びカレントミラー回路２として図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
【０１３８】
さらに、カレントミラー回路１にＮチャネルＭＯＳトランジスタを使用し、カレントミラー回路２にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合は、Ｍ２８はＰチャネルＭＯＳトランジスタ、ＧＮＤはＶＤとなる。
【０１３９】
以上説明したように、本発明の第７実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させている。また、カレントミラー回路１の入力端子ＩＮ１に電圧／電流変換回路３からの基準電流Ｉｒｅｆを供給する。このことにより、電圧／電流変換回路３に基準電圧ＶＲＥＦを与えるだけで、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１４０】
次に、本発明の第８実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第８実施例の基準電流発生回路は、図８の基準電流発生回路のカレントミラー回路１及びカレントミラー回路２に図１５のコンパウンドカレントミラー回路を使用する例を示したものである。
【０１４１】
図９は、本発明の第８実施例の基準電流発生回路の構成を示す回路図である。図９において、コンパウンドカレントミラー回路４はＰチャネルＭＯＳトランジスタＭ３０〜Ｍ４２で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。
【０１４２】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ３２のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ３０のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ３４のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ３６のドレインに接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトランジスタＭ３８のドレインに接続され、出力端子ＯＵＴ４はＰチャネルＭＯＳトランジスタＭ４０のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ４２のドレインに接続されている。
【０１４３】
ＰチャネルＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のソース端子は電圧ＶＲＥＦ０の出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ３２、Ｍ３４、Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２のソース端子と接続されている。
【０１４４】
ＰチャネルＭＯＳトランジスタＭ３０のゲート端子は、ＰチャネルＭＯＳトランジスタＭ３０のドレイン端子と接続されている。
ＰチャネルＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ３２、Ｍ３４、Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１４５】
コンパウンドカレントミラー回路５はＮチャネルＭＯＳトランジスタＭ４３〜Ｍ４７で構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴとを有している。
【０１４６】
ここで、入力端子ＩＮ１１はＮチャネルＭＯＳトランジスタＭ４５のドレインに接続され、入力端子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ４７のドレインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳトランジスタＭ４３のドレインに接続されている。
【０１４７】
ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６、Ｍ４７のソース端子は電圧ＶＲＥＦ２の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ４３、Ｍ４５のソース端子はそれぞれ、ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６のドレイン端子と接続されている。
【０１４８】
ＮチャネルＭＯＳトランジスタＭ４７のゲート端子はＮチャネルＭＯＳトランジスタＭ４７のドレイン端子と接続されている。
ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６のゲート端子は入力端子ＩＮ１１に接続されてカレントミラーを構成し、ＮチャネルＭＯＳトランジスタＭ４３、Ｍ４５、Ｍ４７のゲート端子は入力端子ＩＮ１２に接続されてカレントミラーを構成している。
【０１４９】
ＰチャネルＭＯＳトランジスタＭ３０のゲート長とゲート幅の比はＰチャネルＭＯＳトランジスタＭ３１〜Ｍ４２のゲート長とゲート幅の比Ｗ／Ｌの１／４に設定され、ＮチャネルＭＯＳトランジスタＭ４７のゲート長とゲート幅の比はＮチャネルＭＯＳトランジスタＭ４３〜Ｍ４６のゲート長とゲート幅の比Ｗ／Ｌの１／４に設定されている。
【０１５０】
コンパウンドカレントミラー回路４の入力端子ＩＮ１はＮチャネルＭＯＳトランジスタＭ４８のドレインに接続され、コンパウンドカレントミラー回路４の入力端子ＩＮ２はコンパウンドカレントミラー回路５の出力端子ＯＵＴに接続され、コンパウンドカレントミラー回路４の出力端子ＯＵＴ１はコンパウンドカレントミラー回路５の入力端子ＩＮ１１に接続され、コンパウンドカレントミラー回路４の出力端子ＯＵＴ２はコンパウンドカレントミラー回路５の入力端子ＩＮ１２に接続されている。
【０１５１】
コンパウンドカレントミラー回路４の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とコンパウンドカレントミラー回路５の出力端子ＯＵＴ、入力端子ＩＮ１及び入力端子ＩＮ２のカレントミラー比とを同じ値に設定する。
【０１５２】
電圧／電流変換回路６は、オペアンプＯＰ２、ＮチャネルＭＯＳトランジスタＭ４８及び抵抗ＲＲＥＦ２で構成され、オペアンプＯＰ２の出力端子はＮチャネルＭＯＳトランジスタＭ４８のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭ４８のソース端子はオペアンプＯＰ２の逆相入力端子に接続されるとともに、抵抗ＲＲＥＦ２を介して電圧ＶＲＥＦ３の出力端子に接続されている。
【０１５３】
ＮチャネルＭＯＳトランジスタＭ４８のドレイン端子はカレントミラー回路４の入力端子ＩＮ１に接続されている。
このため、オペアンプＯＰ２の正相入力に基準電圧ＶＲＥＦ１を入力することにより、抵抗ＲＲＥＦ２に基準電圧ＶＲＥＦ１を与え、基準電流Ｉｒｅｆ＝ＶＲＥＦ１／ＲＲＥＦ２をＮチャネルＭＯＳトランジスタＭ４８のドレインに発生させることができるので、カレントミラー回路４の入力端子ＩＮ１に基準電流Ｉｒｅｆを供給することができる。
【０１５４】
次に、本発明の第８実施例の基準電流発生回路の動作を説明する。
図９において、コンパウンドカレントミラー回路４の入力端子ＩＮ１に電圧／電流変換回路６から基準電流Ｉｒｅｆが供給され、コンパウンドカレントミラー回路４の入力端子ＩＮ２にコンパウンドカレントミラー回路５の出力端子ＯＵＴから入力電流Ｉ２が供給され、コンパウンドカレントミラー回路５の入力端子ＩＮ１１にコンパウンドカレントミラー回路４の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、コンパウンドカレントミラー回路５の入力端子ＩＮ１２にコンパウンドカレントミラー回路４の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１５５】
すなわち、コンパウンドカレントミラー回路４の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、コンパウンドカレントミラー回路５の出力端子ＯＵＴから供給され、コンパウンドカレントミラー回路５の２つの入力電流Ｉ３、Ｉ４は、コンパウンドカレントミラー回路４の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１５６】
このことにより、電圧／電流変換回路６から基準電圧ＶＲＥＦ１を与えるだけで、２入力のコンパウンドカレントミラー回路４及びコンパウンドカレントミラー回路５を動作させることができ、コンパウンドカレントミラー回路４の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１５７】
なお、上述した実施例では、コンパウンドカレントミラー回路５からの入力電流Ｉ２をコンパウンドカレントミラー回路４の入力端子ＩＮ２に供給する場合について説明したが、コンパウンドカレントミラー回路５からの入力電流Ｉ２をコンパウンドカレントミラー回路４の入力端子ＩＮ１に供給するようにしてもよい。
【０１５８】
さらに、コンパウンドカレントミラー回路４にＮチャネルＭＯＳトランジスタを使用し、コンパウンドカレントミラー回路５にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ４８はＰチャネルＭＯＳトランジスタとなる。
【０１５９】
以上説明したように、本発明の第８実施例の基準電流発生回路によれば、２入力のコンパウンドカレントミラー回路４と２入力のコンパウンドカレントミラー回路５とを使用し、コンパウンドカレントミラー回路４の入力電流Ｉ２をコンパウンドカレントミラー回路５によるフィードバックで発生させている。また、コンパウンドカレントミラー回路４の入力端子ＩＮ１に電圧／電流変換回路３からの基準電流Ｉｒｅｆを供給する。このことにより、コンパウンドカレントミラー回路４及びコンパウンドカレントミラー回路５の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１６０】
次に、本発明の第９実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第９実施例の電圧／電流変換回路は、１つの基準電圧から２つの等しい基準電流を発生させるようにしたものである。
【０１６１】
図１０は、本発明の第９実施例の電圧／電流変換回路の構成を示す回路図である。
図１０において、ＯＰ３、ＯＰ４はオペアンプであり、Ｍ５０、Ｍ５１はＮチャネルＭＯＳトランジスタであり、Ｒ１は抵抗である。
【０１６２】
ＮチャネルＭＯＳトランジスタＭ５０のドレインは第１の電流出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５０のゲートはオペアンプＯＰ３の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５０のソースは抵抗Ｒ１を介して接地端子ＧＮＤに接続されている。
【０１６３】
ＮチャネルＭＯＳトランジスタＭ５１のドレインは第２の電流出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５１のゲートはオペアンプＯＰ３の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５１のソースはオペアンプＯＰ４の出力端子に接続されている。
【０１６４】
オペアンプＯＰ３の正相入力は基準電圧ＶＲＥＦ４の出力端子に接続され、オペアンプＯＰ３の逆相入力はＮチャネルＭＯＳトランジスタＭ５０のソース端子に接続されている。
【０１６５】
オペアンプＯＰ４の正相入力は基準電圧ＶＲＥＦ４の出力端子に接続され、オペアンプＯＰ４の逆相入力はオペアンプＯＰ４の出力端子に接続されている。
すなわち、オペアンプＯＰ３とＮチャネルＭＯＳトランジスタＭ５０と抵抗Ｒ１とを有する第１の基準電流発生回路により第１の基準電流Ｉ１を発生させ、ボルテージフォロアを構成するオペアンプＯＰ４とＮチャネルＭＯＳトランジスタＭ５１とを有する第２の基準電流発生回路により第２の基準電流Ｉ２を発生させる。
【０１６６】
次に、本発明の第９実施例の電圧／電流変換回路の動作を説明する。
図１０において、オペアンプＯＰ３の利得が無限大の場合、オペアンプＯＰ３の正相入力とオペアンプＯＰ３の逆相入力とは同電位となる。このため、基準電圧ＶＲＥＦ４をオペアンプＯＰ３の正相入力に供給した場合、ＮチャネルＭＯＳトランジスタＭ５０のソース電位（ノード▲１▼の電位）は基準電圧ＶＲＥＦ４と等しくなる。また、オペアンプＯＰ３の利得が無限大でなくてもオペアンプＯＰ３の利得が大きい場合、誤差は小さい。
【０１６７】
従って、ＮチャネルＭＯＳトランジスタＭ５０のドレインには、ＶＲＥＦ４／Ｒ１の大きさの第１の基準電流Ｉ１が流れる。
また、オペアンプＯＰ４はボルテージフォロアとなっているので、オペアンプＯＰ４の正相入力とオペアンプＯＰ４の出力とは同電位となる。このため、ＮチャネルＭＯＳトランジスタＭ５１のソース電位（ノード▲２▼の電位）は基準電圧ＶＲＥＦ４と等しくなる。
【０１６８】
ここで、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとが等しい場合、ＮチャネルＭＯＳトランジスタＭ５０のゲート／ソース間電圧及びＮチャネルＭＯＳトランジスタＭ５１のゲート／ソース間電圧は、オペアンプＯＰ３の出力電圧ＶＯＵＴから基準電圧ＶＲＥＦ４を引いた値になる。
【０１６９】
従って、ＮチャネルＭＯＳトランジスタＭ５１のドレインには、ＮチャネルＭＯＳトランジスタＭ５０のドレインに流れている電流と同じ大きさの電流が流れ、第１の基準電流Ｉ１と第２の基準電流Ｉ２とは同じ大きさになる。
【０１７０】
なお、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとが異なるようにすることにより、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとの比に応じた第１の基準電流Ｉ１と第２の基準電流Ｉ２とを得ることもできる。
【０１７１】
以上説明したように、本発明の第９実施例の電圧／電流変換回路によれば、基準電圧ＶＲＥＦ４から複数の基準電流Ｉ１、Ｉ２を得ることができる。
また、出力端子の電位を揃えた場合、通常のカレントミラーにより生成した複数の基準電流に比べて精度を向上させることができる。Ｍ５０，Ｍ５１はＰチャネルＭＯＳトランジスタとなる。ＧＮＤは他の電位でもよい。
【０１７２】
次に、本発明の第１０実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第１０実施例の電圧／電流変換回路は、図１０の電圧／電流変換回路で発生させた２つの基準電流を、図３のカレントミラー回路に供給して複数の基準電流を発生させるようにしたものである。
【０１７３】
図１１は、本発明の第１０実施例の電圧／電流変換回路の構成を示す回路図である。
図１１において、カレントミラー回路７はＰチャネルＭＯＳトランジスタＭ６０〜Ｍ６９で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。
【０１７４】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ６１のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ６３のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ６５のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ６７のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ６９のドレインに接続されている。
【０１７５】
ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のソース端子は電圧ＶＤの出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ６１、Ｍ６３、Ｍ６５、Ｍ６７、Ｍ６９のソース端子と接続されている。
【０１７６】
ＰチャネルＭＯＳトランジスタＭ６１のゲート端子はＰチャネルＭＯＳトランジスタＭ６１のドレイン端子と接続され、ＰチャネルＭＯＳトランジスタＭ６１は電圧降下デバイスとして機能する。
【０１７７】
ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ６３、Ｍ６５、Ｍ６７、Ｍ６９のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１７８】
電圧／電流変換回路８はオペアンプＯＰ５、ＯＰ６、ＮチャネルＭＯＳトランジスタＭ７０、Ｍ７１及び抵抗ＲＲＥＦ３で構成されている。
ＮチャネルＭＯＳトランジスタＭ７０のソースは、抵抗ＲＲＥＦ３を介して電圧ＶＲＥＦ６の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ７０のゲートは、基準電圧ＶＲＥＦ５を正相入力とし且つＮチャネルＭＯＳトランジスタＭ７０のソース電圧を逆相入力とするオペアンプＯＰ５の出力端子に接続されている。
【０１７９】
ＮチャネルＭＯＳトランジスタＭ７１のソースは、ボルテージフォロワを構成するオペアンプＯＰ６の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ７１のゲートは、オペアンプＯＰ５の出力端子に接続されている。
【０１８０】
カレントミラー回路７の入力端子ＩＮ１は、ＮチャネルＭＯＳトランジスタＭ７０のドレインに接続され、カレントミラー回路７の入力端子ＩＮ２は、ＮチャネルＭＯＳトランジスタＭ７１のドレインに接続されている。
【０１８１】
次に、本発明の第１０実施例の電圧／電流変換回路の動作を説明する。
図１１において、オペアンプＯＰ５の正相入力に基準電圧ＶＲＥＦ５を供給することにより、ＮチャネルＭＯＳトランジスタＭ７０のドレインに第１の基準電流Ｉ１＝ＶＲＥＦ５／ＲＲＥＦ３が流れ、ＮチャネルＭＯＳトランジスタＭ７１のドレインに第２の基準電流Ｉ２＝ＶＲＥＦ５／ＲＲＥＦ３が流れる。そして、第１の基準電流Ｉ１は、カレントミラー回路７の入力端子ＩＮ１に供給され、第２の基準電流Ｉ２は、カレントミラー回路７の入力端子ＩＮ２に供給される。
【０１８２】
第１の基準電流Ｉ１及び第２の基準電流Ｉ２が供給されたカレントミラー回路７は、カレントミラー動作により、出力端子ＯＵＴ１〜ＯＵＴＮから複数の基準電流Ｉｏ１〜ＩｏＮを外部に出力する
なお、上述した実施例では、電圧／電流変換回路８からの入力電流Ｉ１をカレントミラー回路７の入力端子ＩＮ１に供給し、電圧／電流変換回路８からの入力電流Ｉ２をカレントミラー回路７の入力端子ＩＮ２に供給する場合について説明したが、電圧／電流変換回路８からの入力電流Ｉ１をカレントミラー回路７の入力端子ＩＮ２に供給し、電圧／電流変換回路８からの入力電流Ｉ２をカレントミラー回路７の入力端子ＩＮ１に供給するようにしてもよい。
【０１８３】
また、カレントミラー回路７に図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
さらに、カレントミラー回路７にＮチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ７０，Ｍ７１はＰチャネルＭＯＳトランジスタとなる。
【０１８４】
以上説明したように、本発明の第１０実施例の電圧／電流変換回路によれば、１つの基準電圧ＶＲＥＦ５により生成した第１の基準電流Ｉ１及び第２の基準電流Ｉ２を、カレントミラー回路７の２つの入力電流として使用することにより、精度の高い複数の基準電流Ｉｏ１〜ＩｏＮを得ることができる。
【０１８５】
次に、本発明の第１１実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第１１実施例の電圧／電流変換回路は、図１０の電圧／電流変換回路で発生させた２つの基準電流を、図１５のコンパウンドカレントミラー回路に供給して複数の基準電流を発生させるようにしたものである。
【０１８６】
図１２は、本発明の第１１実施例の電圧／電流変換回路の構成を示す回路図である。
図１２において、コンパウンドカレントミラー回路９はＰチャネルＭＯＳトランジスタＭ８０〜Ｍ８８で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮを有している。ここで、ＰチャネルＭＯＳトランジスタＭ８０のゲート長とゲート幅との比は、ＰチャネルＭＯＳトランジスタＭ８１〜Ｍ８８のゲート長とゲート幅との比Ｗ／Ｌの１／４になっている。
【０１８７】
入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ８０のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ８２のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ８４のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ８６のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ８８のドレインに接続されている。
【０１８８】
ＰチャネルＭＯＳトランジスタＭ８０、Ｍ８１、Ｍ８３、Ｍ８５、Ｍ８７のソース端子は電圧ＶＲＥＦ９の出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ８１、Ｍ８３、Ｍ８５、Ｍ８７のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ８２、Ｍ８４、Ｍ８６、Ｍ８８のソース端子と接続されている。
【０１８９】
ＰチャネルＭＯＳトランジスタＭ８０のゲート端子は、ＰチャネルＭＯＳトランジスタＭ８０のドレイン端子と接続されている。
ＰチャネルＭＯＳトランジスタＭ８０、Ｍ８２、Ｍ８４、Ｍ８６、Ｍ８８のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ８１、Ｍ８３、Ｍ８５、Ｍ８７のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１９０】
電圧／電流変換回路１０はオペアンプＯＰ７、ＯＰ８、ＮチャネルＭＯＳトランジスタＭ８９、Ｍ９０及び抵抗ＲＲＥＦ４で構成されている。
ＮチャネルＭＯＳトランジスタＭ８９のソースは、抵抗ＲＲＥＦ４を介して電圧ＶＲＥＦ８の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ８９のゲートは、基準電圧ＶＲＥＦ７を正相入力とし且つＮチャネルＭＯＳトランジスタＭ８９のソース電圧を逆相入力とするオペアンプＯＰ７の出力端子に接続されている。
【０１９１】
ＮチャネルＭＯＳトランジスタＭ９０のソースは、ボルテージフォロワを構成するオペアンプＯＰ８の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ９０のゲートは、オペアンプＯＰ７の出力端子に接続されている。
【０１９２】
コンパウンドカレントミラー回路９の入力端子ＩＮ１は、ＮチャネルＭＯＳトランジスタＭ８９のドレインに接続され、コンパウンドカレントミラー回路９の入力端子ＩＮ２は、ＮチャネルＭＯＳトランジスタＭ９０のドレインに接続されている。
【０１９３】
次に、本発明の第１１実施例の電圧／電流変換回路の動作を説明する。
図１２において、オペアンプＯＰ７の正相入力に基準電圧ＶＲＥＦ７を供給することにより、ＮチャネルＭＯＳトランジスタＭ８９のドレインに第１の基準電流Ｉ１＝ＶＲＥＦ７／ＲＲＥＦ４が流れ、ＮチャネルＭＯＳトランジスタＭ９０のドレインに第２の基準電流Ｉ２＝ＶＲＥＦ７／ＲＲＥＦ４が流れる。そして、第１の基準電流Ｉ１は、コンパウンドカレントミラー回路９の入力端子ＩＮ１に供給され、第２の基準電流Ｉ２は、コンパウンドカレントミラー回路９の入力端子ＩＮ２に供給される。
【０１９４】
第１の基準電流Ｉ１及び第２の基準電流Ｉ２が供給されたコンパウンドカレントミラー回路９は、カレントミラー動作により、出力端子ＯＵＴ１〜ＯＵＴＮから複数の基準電流Ｉｏ１〜ＩｏＮを外部に出力する
なお、上述した実施例では、電圧／電流変換回路１０からの入力電流Ｉ１をカレントミラー回路９の入力端子ＩＮ１に供給し、電圧／電流変換回路１０からの入力電流Ｉ２をカレントミラー回路９の入力端子ＩＮ２に供給する場合について説明したが、電圧／電流変換回路１０からの入力電流Ｉ１をカレントミラー回路９の入力端子ＩＮ２に供給し、電圧／電流変換回路１０からの入力電流Ｉ２をカレントミラー回路９の入力端子ＩＮ１に供給するようにしてもよい。
【０１９５】
さらに、カレントミラー回路９にＮチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ８９，Ｍ９０はＰチャネルＭＯＳトランジスタとなる。
【０１９６】
以上説明したように、本発明の第１１実施例の電圧／電流変換回路によれば、１つの基準電圧ＶＲＥＦ７により生成した第１の基準電流Ｉ１及び第２の基準電流Ｉ２を、コンパウンドカレントミラー回路９の２つの入力電流として使用することにより、精度の高い複数の基準電流Ｉｏ１〜ＩｏＮを得ることができる。
【０１９７】
前述した本発明の実施例はこれに限るものではない。例えばＭＯＳトランジスタは電界効果トランジスタやバイポーラトランジスタ等であっても良い。
【０１９８】
【発明の効果】
以上説明したように、請求項１、７の発明によれば、第１の入力トランジスタのドレインを電圧降下手段を介して第１の電流入力端子に接続しているので、第２の出力トランジスタのドレイン電位を電圧降下手段による降下電圧だけ下げることができ、出力電圧を低電圧化することができる。
【０１９９】
請求項２の発明によれば、電圧降下手段の降下電圧を第１の入力トランジスタのしきい値電圧以下に設定しているので、出力電流の精度を保持したまま、電圧降下手段による降下電圧だけ出力電圧を下げることができる。
【０２００】
請求項３の発明によれば、トランジスタのゲート長とゲート幅との比を調節することにより、各トランジスタを飽和領域で動作させることができ、高精度の出力電流を取り出すことができる。
【０２０１】
請求項４、５の発明によれば、降下電圧を自由に設定することができる。
請求項６の発明によれば、電圧降下手段にダイオードを使用しているので、降下電圧を精度よく設定することができる。
【０２０２】
請求項８の発明によれば、２つの電流入力を必要とする第１の電流増幅回路の電流入力の１つを第２の電流増幅回路を用いて生成し、第２の電流増幅回路の電流入力を第１の電流増幅回路を用いて生成しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【０２０３】
請求項９の発明によれば、第１の電流増幅回路及び第２の電流増幅回路に、第１の電流入力端子に電圧降下手段を介してドレインが接続され、前記第１の電流入力端子にゲートが接続され、共通端子にソースが接続されている第１の入力トランジスタと、第２の電流入力端子にドレインとゲートとが接続されている第２の入力トランジスタと、前記第２の入力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第３の入力トランジスタと、出力端子にドレインが接続され、前記第２の電流入力端子にゲートが接続されている第１の出力トランジスタと、前記第１の出力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第２の出力トランジスタとを備える電流増幅回路を使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０４】
請求項１０の発明によれば、第１の電流増幅回路及び前記第２の電流増幅回路に、コンパウンドカレントミラー回路を使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０５】
請求項１１の発明によれば、基準電圧を入力とする電圧／電流変換回路からの出力電流を、請求項１記載の電流増幅回路又はコンパウンドカレントミラー回路の第１の電流入力端子の入力電流として使用しているので、１つの基準電圧を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０６】
請求項１２の発明によれば、第１の電流増幅回路にＰチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＮチャネル型電界効果トランジスタを使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０７】
請求項１３の発明によれば、第１の電流増幅回路にＮチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＰチャネル型電界効果トランジスタを使用することにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０８】
請求項１４の発明によれば、第１のトランジスタのゲートにソース電位と基準電圧との比較結果を入力し、第２のトランジスタのソースにボルテージフォロアを介して基準電圧を入力するとともに、ゲートに前記比較結果を入力することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【０２０９】
請求項１５の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流を請求項１に記載の電流増幅回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流を請求項１に記載の電流増幅回路の第２の電流入力端子に供給することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【０２１０】
請求項１６の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流をコンパウンドカレントミラー回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流をコンパウンドカレントミラー回路の第２の電流入力端子に供給することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【０２１１】
請求項１７の発明によれば、第１のトランジスタのソースを抵抗素子を介して電圧入力端子に接続するとともに、ゲートを基準電圧を正相入力とし且つ前記ソースの電圧を逆相入力とする第１の演算増幅器の出力端子に接続し、第２のトランジスタのソースを基準電圧を正相入力とし且つ出力電圧を逆相入力とする第２の演算増幅器の出力端子に接続するとともに、ゲートを第１の演算増幅器の出力端子に接続することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【０２１２】
請求項１８の発明によれば、Ｎ個の入力電流を必要とする第１の基準電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を必要とする第２の基準電流発生回路の（Ｎ−１）個の出力電流から供給し、第２の基準電流発生回路のＫ個の入力電流を、第１の基準電流発生回路の出力電流のうちのＫ個から供給することにより、１つの入力電流を外部から入力するだけで、複数の電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるカレントミラー回路の構成を示す回路図である。
【図２】本発明の第１実施例によるカレントミラー回路の電圧電流特性を示す図である。
【図３】本発明の第２実施例によるカレントミラー回路の構成を示す回路図である。
【図４】本発明の第３実施例によるカレントミラー回路の構成を示す回路図である。
【図５】本発明の第４実施例によるカレントミラー回路の構成を示す回路図である。
【図６】本発明の第５実施例の基準電流発生回路の構成を示すブロック図である。
【図７】本発明の第６実施例の基準電流発生回路の構成を示す回路図である。
【図８】本発明の第７実施例の基準電流発生回路の構成を示す回路図である。
【図９】本発明の第８実施例の基準電流発生回路の構成を示す回路図である。
【図１０】本発明の第９実施例の電圧／電流変換回路の構成を示す回路図である。
【図１１】本発明の第１０実施例の電圧／電流変換回路の構成を示す回路図である。
【図１２】本発明の第１１実施例の電圧／電流変換回路の構成を示す回路図である。
【図１３】従来のカスコード・カレントミラー回路の構成を示す回路図である。
【図１４】従来のカスコード・カレントミラー回路の電圧電流特性を示す図である。
【図１５】従来のコンパウンドカレントミラー回路の構成を示す回路図である。
【図１６】従来のコンパウンドカレントミラー回路の電圧電流特性を示す図である。
【符号の説明】
Ｍ０〜Ｍ５、Ｍ２２〜Ｍ２８、Ｍ４３〜Ｍ４８、Ｍ５０、Ｍ５１、Ｍ７０、Ｍ７１、Ｍ８９、Ｍ９０ ＮチャネルＭＯＳトランジスタ
Ｍ１０〜Ｍ２１、Ｍ３０〜Ｍ４２、Ｍ６０〜Ｍ６９、Ｍ８０〜Ｍ８８ ＰチャネルＭＯＳトランジスタ
Ｄ０ 電圧降下デバイス
Ｄ１ ダイオード
Ｒ０、Ｒ１、ＲＲＥＦ１〜ＲＲＥＦ４ 抵抗素子
ＯＰ１〜ＯＰ８ オペアンプ
１、２、４、５、７、９ カレントミラー回路
３、６、８、１０ 電圧電流変換回路
【発明の属する技術分野】
本発明は、電流増幅回路、基準電流発生回路、電圧／電流変換回路などの電流出力回路及び基準電流発生方法に関し、カレントミラー回路を低入出力電圧で動作させる場合などに適用して好適なものである。
【０００２】
【従来の技術】
入力電流に比例した出力電流を供給する電流増幅回路として、カレントミラー回路があった。そして、高い精度の電流を必要とする場合、高い出力抵抗を得るためにカレントミラー回路をカスコード構成にして使用していた。
【０００３】
以下、従来のカスコード・カレントミラー回路について図面を参照しながら説明する。
図１３は、従来のカスコード・カレントミラー回路の構成を示す回路図である。
【０００４】
図１３において、Ｍ１００〜Ｍ１０３はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１００、Ｍ１０２により第１段目のカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタＭ１０１、Ｍ１０３により第２段目のカレントミラー回路を構成し、第１段目のカレントミラー回路と第２段目のカレントミラー回路とが縦列（カスコード）接続されている。
【０００５】
そして、ＮチャネルＭＯＳトランジスタＭ１００のドレインに基準電流Ｉｒｅｆを入力することにより、ＮチャネルＭＯＳトランジスタＭ１０２のドレインに出力電流Ｉｏを出力する。この場合、ＮチャネルＭＯＳトランジスタＭ１０３のゲート電圧の値はＶｔｈ＋αとなり、ＮチャネルＭＯＳトランジスタＭ１０２のゲート電圧の値は２（Ｖｔｈ＋α）となる。
【０００６】
ここで、ＶｔｈはＮチャネルＭＯＳトランジスタＭ１００〜Ｍ１０３のしきい値電圧であり、αはＮチャネルＭＯＳトランジスタＭ１００〜Ｍ１０３のゲート／ソース間電圧ＶＧＳからしきい値電圧Ｖｔｈを引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）である。
【０００７】
出力電圧Ｖｏと出力電流Ｉｏとの関係は図１４に示すようになり、出力電圧Ｖｏの値が２α以下では、ＮチャネルＭＯＳトランジスタＭ１０２、Ｍ１０３は非飽和領域（３極管領域）で動作し、出力電圧Ｖｏの値が２α〜Ｖｔｈ＋２αの間では、ＮチャネルＭＯＳトランジスタＭ１０２は非飽和領域、ＮチャネルＭＯＳトランジスタＭ１０３は飽和領域（ピンチオフ領域）で動作し、出力電圧Ｖｏの値がＶｔｈ＋２α以上では、ＮチャネルＭＯＳトランジスタＭ１０２、Ｍ１０３は飽和領域で動作する。
【０００８】
すなわち、出力電圧Ｖｏの値がＶｔｈ＋２α以上の範囲では、Ｖｏ−Ｉｏ曲線の傾きは非常に小さく、出力抵抗を非常に大きくすることができるので、高い精度の出力電流Ｉｏを得ることができる。
【０００９】
次に、従来のコンパウンドカレントミラー回路について図面を参照しながら説明する。
図１５は、従来のコンパウンドカレントミラー回路の構成を示す回路図である。
【００１０】
図１５において、Ｍ１１０〜Ｍ１１４はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１１０のゲート長とゲート幅との比Ｗ／Ｌは、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート長とゲート幅との比Ｗ／Ｌの１／４になっている。
【００１１】
そして、ＮチャネルＭＯＳトランジスタＭ１１０のドレイン端子は第１の入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１０のゲート端子はＮチャネルＭＯＳトランジスタＭ１１０のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１０のソース端子は接地端子ＧＮＤに接続されている。
【００１２】
ＮチャネルＭＯＳトランジスタＭ１１１のドレイン端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１１のゲート端子はＮチャネルＭＯＳトランジスタＭ１１０のゲート端子に接続されている。
【００１３】
ＮチャネルＭＯＳトランジスタＭ１１２のドレイン端子はＮチャネルＭＯＳトランジスタＭ１１１のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１２のゲート端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１２のソース端子は接地端子ＧＮＤに接続されている。
【００１４】
ＮチャネルＭＯＳトランジスタＭ１１３のドレイン端子は出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１３のゲート端子はＮチャネルＭＯＳトランジスタＭ１１１のゲート端子に接続されている。
【００１５】
ＮチャネルＭＯＳトランジスタＭ１１４のドレイン端子はＮチャネルＭＯＳトランジスタＭ１１３のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ１１４のゲート端子は第２の入力電流Ｉ２の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１１４のソース端子は接地端子ＧＮＤに接続されている。
【００１６】
そして、ＮチャネルＭＯＳトランジスタＭ１１０のドレインに入力電流Ｉ１を入力し、ＮチャネルＭＯＳトランジスタＭ１１１のドレインに入力電流Ｉ２を入力することにより、ＮチャネルＭＯＳトランジスタＭ１１３のドレインに出力電流Ｉｏを出力する。
【００１７】
この場合、ＮチャネルＭＯＳトランジスタＭ１１０のゲート／ソース間電圧ＶＧＳ´は、以下の計算により、Ｖｔｈ＋２αとなる。
すなわち、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート／ソース間電圧をＶＧＳとすると、ＮチャネルＭＯＳトランジスタＭ１１０のゲート長とゲート幅との比Ｗ／Ｌは、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート長とゲート幅との比Ｗ／Ｌの１／４になっているので、
Ｋ・１／４・Ｗ／Ｌ（ＶＧＳ´−Ｖｔｈ）２
＝Ｋ・Ｗ／Ｌ（ＶＧＳ−Ｖｔｈ）２
が成り立つ。従って、
（ＶＧＳ´−Ｖｔｈ）２
＝４（ＶＧＳ−Ｖｔｈ）２
となり、
ＶＧＳ´＝Ｖｔｈ＋２（ＶＧＳ−Ｖｔｈ）＝Ｖｔｈ＋２α
となる。
【００１８】
ここで、Ｋは定数であり、ＶｔｈはＮチャネルＭＯＳトランジスタＭ１１０〜Ｍ１１４のしきい値電圧である。
よって、ＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のゲート電圧はＶｔｈ＋２αとなる。
【００１９】
ＮチャネルＭＯＳトランジスタＭ１１２、Ｍ１１４のゲート電圧はＶｔｈ＋αとなるので、図１６に示すように、出力電圧Ｖｏの値が２α以上の範囲で、ＮチャネルＭＯＳトランジスタＭ１１３、Ｍ１１４が飽和領域で動作するようになる。
【００２０】
また、入力端子で必要な電圧が大きい方の入力電流Ｉ１側でＶｔｈ＋αとなる。
従って、高抵抗領域で動作させるのに必要な入力電圧及び出力電圧は、図１３のカスコード・カレントミラー回路よりもしきい値電圧分だけ下がる。
【００２１】
【発明が解決しようとする課題】
従来のカスコード・カレントミラー回路で高い精度の電流を得る場合、入力電圧の値を２Ｖｔｈ＋α以上、出力電圧Ｖｏの値をＶｔｈ＋２α以上で動作させる必要があり、高い精度の電流を得ることができる電圧範囲が狭いという問題があり、低電圧電源回路では使用が困難になる場合があった。
【００２２】
例えば、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合、２（ＶｔｈＮ ＋αＮ ）＋（ＶｔｈＰ ＋２αＰ ）以上の電圧が必要となり、
ＶｔｈＮ ＝ＶｔｈＰ ＝１Ｖ、
αＮ ＝αＰ ＝０．１Ｖ、
の場合、３．３Ｖの電源電圧では使用できなくなる。
【００２３】
ここで、ＶｔｈＮ はＮチャネルＭＯＳトランジスタのしきい値電圧であり、ＶｔｈＰ はＰチャネルＭＯＳトランジスタのしきい値電圧であり、αＮ はＮチャネルＭＯＳトランジスタのゲート／ソース間電圧ＶＧＳからしきい値電圧ＶｔｈＮ を引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）であり、αＰ はＰチャネルＭＯＳトランジスタのゲート／ソース間電圧ＶＧＳからしきい値電圧ＶｔｈＰ を引いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）である。
【００２４】
また、従来のコンパウンドカレントミラー回路は、カスコード・カレントミラー回路に比べてより低い電圧で動作することができるが、２つの入力電流Ｉ１、Ｉ２が必要になるという問題があった。特に、ＩＣ中の最初の基準電流を構成する場合、この２つの入力電流Ｉ１、Ｉ２をどのように発生させるかが問題となる。
【００２５】
さらに、コンパウンドカレントミラー回路のＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のバックゲートを接地電位ＧＮＤに接続した場合、ＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３のしきい値電圧は、ＮチャネルＭＯＳトランジスタＭ１１０、Ｍ１１２、Ｍ１１４のしきい値電圧よりも大きくなる。この場合、ＮチャネルＭＯＳトランジスタＭ１１２のドレイン電位が電圧αよりも小さくなってしまい飽和領域で動作することができなくなるので、入力電流と出力電流との相対精度は著しく低下するという問題があった。
【００２６】
そこで、本発明の第１の目的は、低入出力電圧で精度よく動作することができる電流増幅回路を提供することである。
また、本発明の第２の目的は、高い精度の電流を複数発生することができる基準電流発生回路、電圧／電流変換回路及び基準電流発生方法を提供することである。
【００２７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明によれば、第１の入力トランジスタのドレインを電圧降下手段を介して第１の電流入力端子に接続するとともにゲートを第１の電流入力端子に接続し、第２の入力トランジスタのドレインとゲートとを第２の電流入力端子に接続し、第３の入力トランジスタのドレインを第２の入力トランジスタのソースに接続するとともにゲートを第１の電流入力端子に接続し、第１の出力トランジスタのドレインを出力端子に接続するとともにゲートを第２の電流入力端子に接続し、第２の出力トランジスタのドレインを第１の出力トランジスタのソースに接続するとともにゲートを第１の電流入力端子に接続する。このことにより、第２の出力トランジスタのドレイン電位を電圧降下手段による降下電圧だけ下げることができ、出力電圧を低電圧化することができる。
【００２８】
請求項２の発明によれば、電圧降下手段の降下電圧を第１の入力トランジスタのしきい値電圧以下に設定する。このことにより、出力電流の精度を保持したまま、電圧降下手段による降下電圧だけ出力電圧を下げることができる。
【００２９】
請求項３の発明によれば、第１の電流入力端子からの電流値と前記第１の入力トランジスタのゲート長とゲート幅との比との割合が、第２の電流入力端子からの電流値と第３の入力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定し、第３の入力トランジスタのゲート長とゲート幅との比と第２の出力トランジスタのゲート長とゲート幅との比との割合が、第２の入力トランジスタのゲート長とゲート幅との比と第１の出力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定する。このことにより、各トランジスタを飽和領域で動作させることができ、高精度の出力電流を取り出すことができる。
【００３０】
請求項４の発明によれば、電圧降下手段はＭＯＳトランジスタである。このことにより、電圧降下手段の降下電圧を自由に設定することができる。
請求項５の発明によれば、電圧降下手段は抵抗素子である。このことにより、電圧降下手段の降下電圧を自由に設定することができる。
【００３１】
請求項６の発明によれば、電圧降下手段はダイオードである。このことにより、電圧降下手段の降下電圧を精度よく設定することができる。
請求項７の発明によれば、電圧降下デバイスを介して第１の入力電流の出力側にドレイン端子が接続され、第１の入力電流の出力側にゲート端子が接続されたＭＯＳトランジスタと、第１の入力電流をカレントミラー入力とする第１段目のカレントミラー回路と、第１段目のカレントミラー回路に縦列接続されており、第２の入力電流をカレントミラー入力とする第２段目のカレントミラー回路とを備える。このことにより、第１段目のカレントミラー回路の出力電圧を電圧降下手段による降下電圧だけ下げることができ、第２段目のカレントミラー回路の出力電圧を低電圧化することができる。
【００３２】
請求項８の発明によれば、第１の電流増幅回路の第１の電流入力端子に外部からの入力電流を入力し、第１の電流増幅回路の第２の電流入力端子に第２の電流増幅回路の電流出力端子を接続し、第２の電流増幅回路の第１の電流入力端子に第１の電流増幅回路の第１の電流出力端子を接続し、第２の電流増幅回路の第２の電流入力端子に第１の電流増幅回路の第２の電流出力端子を接続し、第１の電流増幅回路の第３の電流出力端子から出力電流を外部に出力する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【００３３】
請求項９の発明によれば、第１の電流増幅回路及び第２の電流増幅回路に、請求項１記載の電流増幅回路を使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３４】
請求項１０の発明によれば、第１の電流増幅回路及び前記第２の電流増幅回路に、コンパウンドカレントミラー回路を使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３５】
請求項１１の発明によれば、基準電圧を入力とする電圧／電流変換回路からの出力電流を、請求項１記載の電流増幅回路又はコンパウンドカレントミラー回路の第１の電流入力端子の入力電流として使用する。このことにより、１つの基準電圧を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【００３６】
請求項１２の発明によれば、第１の電流増幅回路にＰチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＮチャネル型電界効果トランジスタを使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【００３７】
請求項１３の発明によれば、第１の電流増幅回路にＮチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＰチャネル型電界効果トランジスタを使用する。このことにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【００３８】
請求項１４の発明によれば、第１のトランジスタのゲートにソース電位と基準電圧との比較結果を入力し、第２のトランジスタのソースにボルテージフォロアを介して基準電圧を入力するとともに、ゲートに前記比較結果を入力する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【００３９】
請求項１５の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流を請求項１に記載の電流増幅回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流を請求項１に記載の電流増幅回路の第２の電流入力端子に供給する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【００４０】
請求項１６の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流をコンパウンドカレントミラー回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流をコンパウンドカレントミラー回路の第２の電流入力端子に供給する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【００４１】
請求項１７の発明によれば、第１のトランジスタのソースを抵抗素子を介して電圧入力端子に接続するとともに、ゲートを基準電圧を正相入力とし且つ前記ソースの電圧を逆相入力とする第１の演算増幅器の出力端子に接続し、第２のトランジスタのソースを基準電圧を正相入力とし且つ出力電圧を逆相入力とする第２の演算増幅器の出力端子に接続するとともに、ゲートを第１の演算増幅器の出力端子に接続する。このことにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【００４２】
請求項１８の発明によれば、Ｎ個の入力電流を必要とし且つＭ個の出力電流を出力する第１の基準電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を必要とし且つ（Ｎ−１）個の出力電流を出力する第２の基準電流発生回路の（Ｎ−１）個の出力電流から供給し、第２の基準電流発生回路のＫ個の入力電流を、第１の基準電流発生回路の出力電流のうちのＫ個から供給する。このことにより、１つの入力電流を外部から入力するだけで、複数の電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【００４３】
【発明の実施の形態】
以下、本発明の第１実施例によるカレントミラー回路を図面を参照しながら説明する。
【００４４】
図１は、本発明の第１実施例によるカレントミラー回路の構成を示す回路図である。
図１において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５のゲート長とゲート幅との比Ｗ／Ｌは等しくなっている。Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流であり、第１のカレントミラー入力電流Ｉ１の値と第２のカレントミラー入力電流Ｉ２の値とは等しくなっている。Ｄ０は電圧降下デバイスであり、電圧降下デバイスＤ０による電圧降下の値ＶＤ０を０からＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈの間に設定し、特に、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００４５】
ＮチャネルＭＯＳトランジスタＭ１のドレイン端子は電圧降下デバイスＤ０を介して第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ１のソース端子は接地端子ＧＮＤに接続されている。
【００４６】
ＮチャネルＭＯＳトランジスタＭ２のドレイン端子及びゲート端子は第２のカレントミラー入力電流Ｉ２の出力側に接続されている。
ＮチャネルＭＯＳトランジスタＭ３のドレイン端子はＮチャネルＭＯＳトランジスタＭ２のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ３のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ３のソース端子は接地端子ＧＮＤに接続されている。
【００４７】
ＮチャネルＭＯＳトランジスタＭ４のドレイン端子は出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ４のゲート端子は第２のカレントミラー入力電流Ｉ２の出力側に接続されている。
【００４８】
ＮチャネルＭＯＳトランジスタＭ５のドレイン端子はＮチャネルＭＯＳトランジスタＭ４のソース端子に接続され、ＮチャネルＭＯＳトランジスタＭ５のゲート端子は第１のカレントミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳトランジスタＭ５のソース端子は接地端子ＧＮＤに接続されている。
【００４９】
すなわち、ＮチャネルＭＯＳトランジスタＭ１のドレイン端子を電圧降下デバイスＤ０を介して第１のカレントミラー入力電流Ｉ１の出力側に接続し、第１のカレントミラー入力電流Ｉ１をＮチャネルＭＯＳトランジスタＭ１、Ｍ３、Ｍ５のゲート端子に供給し、第２のカレントミラー入力電流Ｉ２をＮチャネルＭＯＳトランジスタＭ２、Ｍ４のゲート端子に供給することにより、ＮチャネルＭＯＳトランジスタＭ４のドレインに出力電流Ｉｏを出力する。
【００５０】
次に、本発明の第１実施例によるカレントミラー回路の動作を説明する。
なお、以下の説明では、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しいものとする。
【００５１】
図１において、ＮチャネルＭＯＳトランジスタＭ１のゲート電位（ノード▲１▼の電位）は、ＮチャネルＭＯＳトランジスタＭ１のゲート／ソース間電圧ＶＧＳ１に等しく、Ｖｔｈ＋αである。従って、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）は、ノード▲１▼の電位よりもしきい値電圧Ｖｔｈだけ下がり、電圧αとなる。
【００５２】
ＮチャネルＭＯＳトランジスタＭ３のゲート電位は、ＮチャネルＭＯＳトランジスタＭ１のゲート電位と等しいので、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）は、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位と等しくなり、電圧αとなる。
【００５３】
ＮチャネルＭＯＳトランジスタＭ２のゲート／ソース間電圧ＶＧＳ２は、ＮチャネルＭＯＳトランジスタＭ１のゲート／ソース間電圧ＶＧＳ１に等しく、Ｖｔｈ＋αである。従って、ＮチャネルＭＯＳトランジスタＭ２のゲート電位（ノード▲３▼の電位）は、ＶＧＳ２＋α＝Ｖｔｈ＋２αとなる。
【００５４】
よって、ＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）は電圧α、ＮチャネルＭＯＳトランジスタＭ４のドレイン電位（ノード▲５▼の電位）は電圧２αとなり、飽和領域で動作する出力電圧Ｖｏの最小値が２αとなる。
【００５５】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第１のカレントミラー入力電流Ｉ１の大きさとが基準電流Ｉｒｅｆに等しく、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しい場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すように、電圧２α以下で出力電圧Ｖｏと出力電流Ｉｏとは比例し、電圧２α以上で出力電流Ｉｏはほぼ一定となる。このため、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００５６】
なお、電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈより小さい場合、飽和領域で動作する出力電圧Ｖｏの最小値は２α＋Ｖｔｈ−ＶＤ０となる。
【００５７】
電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈより大きい場合、ＮチャネルＭＯＳトランジスタＭ１は非飽和領域で動作し、カレントミラーの精度が悪くなる。
【００５８】
以上説明したように、本発明の第１実施例によるカレントミラー回路によれば、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００５９】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００６０】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００６１】
さらにまた、電圧降下デバイスＤ０による電圧降下の値ＶＤ０をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００６２】
次に、本発明の第２実施例によるカレントミラー回路を図面を参照しながら説明する。本発明の第２実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０にＮチャネルＭＯＳトランジスタＭ０を用いたものである。
【００６３】
図３は、本発明の第２実施例によるカレントミラー回路の構成を示す回路図である。
図３において、Ｍ０〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。
【００６４】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００６５】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００６６】
すなわち、
Ｉ１：（Ｗ１／Ｌ１）＝Ｉ２：（Ｗ３／Ｌ３）
（Ｗ３／Ｌ３）：（Ｗ５／Ｌ５）＝（Ｗ２／Ｌ２）：（Ｗ４／Ｌ４）
となるようにする。
【００６７】
ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるようにＮチャネルＭＯＳトランジスタＭ０のゲート長とゲート幅との比Ｗ０／Ｌ０を設定する。特に、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００６８】
このことにより、ＮチャネルＭＯＳトランジスタＭ０〜Ｍ５を飽和領域で動作させながら、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）を下げることができ、精度の高い電流を低電圧で出力できる。
【００６９】
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値がＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がる。
【００７０】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００７１】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００７２】
以上説明したように、本発明の第２実施例によるカレントミラー回路によれば、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００７３】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００７４】
さらに、本実施例をＣＭＯＳ回路に適用した場合、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う際に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００７５】
さらにまた、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００７６】
なお、ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値を、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とするには、例えば、ＮチャネルＭＯＳトランジスタＭ０のゲート長とゲート幅との比Ｗ０／Ｌ０をＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１より大きく設定する。
【００７７】
次に、本発明の第３実施例によるカレントミラー回路を図面を参照しながら説明する。 図４は、本発明の第３実施例によるカレントミラー回路の構成を示す回路図である。
【００７８】
図４において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。図４に示した本発明の第３実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０に抵抗素子Ｒ０を用いたものである。
【００７９】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００８０】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００８１】
抵抗素子Ｒ０の端子間電圧ＶＲ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるように抵抗素子Ｒ０の抵抗値を設定する。特に、抵抗素子Ｒ０の端子間電圧ＶＲ０の値が、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるように設定することが望ましい。
【００８２】
このことにより、抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）が下がる。
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だけ下がる。
【００８３】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、抵抗素子Ｒ０の端子間電圧ＶＲ０の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００８４】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００８５】
以上説明したように、本発明の第３実施例によるカレントミラー回路によれば、抵抗素子Ｒ０の端子間電圧ＶＲ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００８６】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００８７】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【００８８】
さらにまた、抵抗素子Ｒ０の端子間電圧ＶＲ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【００８９】
次に、本発明の第４実施例によるカレントミラー回路を図面を参照しながら説明する。
図５は、本発明の第４実施例によるカレントミラー回路の構成を示す回路図である。
【００９０】
図５において、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであり、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２のカレントミラー入力電流である。図５に示した本発明の第４実施例によるカレントミラー回路は、図１の電圧降下デバイスＤ０にダイオードＤ１を用いたものである。
【００９１】
ここで、第１のカレントミラー入力電流Ｉ１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレントミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割合と等しくなるように設定する。
【００９２】
ＮチャネルＭＯＳトランジスタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳトランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲート長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳトランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４との割合と等しくなるように設定する。
【００９３】
ダイオードＤ１の端子間電圧ＶＤ１の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下になるようにダイオードＤ１の種類を選択する。特に、ダイオードＤ１の端子間電圧ＶＤ１の値が、ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなるようにダイオードＤ１を選択することが望ましい。
【００９４】
このことにより、ダイオードＤ１の端子間電圧ＶＤ１の値だけ、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位（ノード▲２▼の電位）が下がる。
ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が、ダイオードＤ１の端子間電圧ＶＤ１の値だけ下がることにより、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位（ノード▲４▼の電位）がダイオードＤ１の端子間電圧ＶＤ１の値だけ下がり、且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位（ノード▲６▼の電位）がダイオードＤ１の端子間電圧ＶＤ１の値だけ下がる。このため、飽和領域で動作する出力電圧Ｖｏの最小値がダイオードＤ１の端子間電圧の値だけ下がる。
【００９５】
例えば、第１のカレントミラー入力電流Ｉ１の大きさと第２のカレントミラー入力電流Ｉ２の大きさとが基準電流Ｉｒｅｆに等しく、ダイオードＤ１の端子間電圧ＶＤ１の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５とが等しいとする。
【００９６】
この場合、出力電圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すようになり、出力電圧Ｖｏが電圧２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００９７】
以上説明したように、本発明の第４実施例によるカレントミラー回路によれば、ダイオードＤ１の端子間電圧ＶＤ１の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋２αとすることができ、飽和領域で動作する出力電圧Ｖｏの最小値を２αとすることができる。
【００９８】
また、入力端子で必要な電圧が大きい方の第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋αとなり、図１３のカスコード・カレントミラー回路よりしきい値電圧Ｖｔｈだけ小さくすることができる。
【００９９】
さらに、Ｎチャネルカスコード・カレントミラーの出力とＰチャネルカスコード・カレントミラーの入力とを接続して電流の折り返しを行う場合に必要な電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカスコード・カレントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なくすることができる。
【０１００】
さらにまた、ダイオードＤ１の端子間電圧ＶＤ１の値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい場合においても、飽和領域で動作させることができる。
【０１０１】
次に、本発明の第５実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第５実施例の基準電流発生回路は、２つの入力電流を必要とする第１のカレントミラー回路の入力電流の１つを、第２のカレントミラー回路で発生させるようにしたものである。
【０１０２】
図６は、本発明の第５実施例の基準電流発生回路の構成を示す回路図である。図６において、カレントミラー回路１はＰチャネルトランジスタで構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。また、カレントミラー回路２はＮチャネルトランジスタで構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴとを有している。
【０１０３】
カレントミラー回路１の入力端子ＩＮ２はカレントミラー回路２の出力端子ＯＵＴに接続され、カレントミラー回路１の出力端子ＯＵＴ１はカレントミラー回路２の入力端子ＩＮ１１に接続され、カレントミラー回路１の出力端子ＯＵＴ２はカレントミラー回路２の入力端子ＩＮ１２に接続されている。
【０１０４】
カレントミラー回路１の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカレントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１１及び入力端子ＩＮ１２のカレントミラー比とを同じ値に設定する。
【０１０５】
次に、本発明の第５実施例の基準電流発生回路の動作を説明する。
図６において、カレントミラー回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給することにより、カレントミラー回路２の出力端子ＯＵＴからカレントミラー回路１の入力端子ＩＮ２に入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１０６】
このことにより、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１０７】
以上説明したように、本発明の第５実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させている。また、カレントミラー回路２の２つの入力電流は、カレントミラー回路１からの出力電流Ｉ３、Ｉ４、Ｉｏ１〜Ｉｏ（ｎ−２）のうちの一部の電流Ｉ３、Ｉ４により発生させている。このため、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１０８】
特に、低い電源電圧で高精度の基準電圧を複数得ることが困難だったＩＣやＬＳＩに用いると効果は大きいものになる。
また、図１のカレントミラー回路や図１５のコンパウンドカレントミラー回路など、入力トランジスタの大きさの比に応じた比で精度の高い複数の入力電流を供給することが必要な回路の電流源として使用することにより、図１のカレントミラー回路や図１５のコンパウンドカレントミラー回路を高精度で動作させることができる。
【０１０９】
次に、本発明の第６実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第６実施例の基準電流発生回路は、図６のカレントミラー回路１としてＰチャネルＭＯＳトランジスタで構成した図３の電流増幅回路を使用し、図６のカレントミラー回路２としてＮチャネルＭＯＳトランジスタで構成した図３の電流増幅回路を使用したものである。
【０１１０】
図７は、本発明の第６実施例の基準電流発生回路の構成を示す回路図である。図７において、カレントミラー回路１はＰチャネルＭＯＳトランジスタＭ１０〜Ｍ２１で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮを有している。
【０１１１】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ１３のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ１１のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ１５のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ１７のドレインに接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトランジスタＭ１９のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ２１のドレインに接続されている。
【０１１２】
ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のソース端子は電圧ＶＤの出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ１１、Ｍ１３、Ｍ１５、Ｍ１７、Ｍ１９、Ｍ２１のソース端子と接続されている。
【０１１３】
ＰチャネルＭＯＳトランジスタＭ１１のゲート端子はＰチャネルＭＯＳトランジスタＭ１１のドレイン端子と接続され、ＰチャネルＭＯＳトランジスタＭ１１は電圧降下デバイスとして機能する。
【０１１４】
ＰチャネルＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ１３、Ｍ１５、Ｍ１７、Ｍ１９、Ｍ２１のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成している。
【０１１５】
カレントミラー回路２はＮチャネルＭＯＳトランジスタＭ２２〜Ｍ２７で構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴを有している。
【０１１６】
ここで、入力端子ＩＮ１１はＮチャネルＭＯＳトランジスタＭ２４のドレインに接続され、入力端子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ２６のドレインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳトランジスタＭ２２のドレインに接続されている。
【０１１７】
ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のソース端子は接地端子ＧＮＤに接続され、ＮチャネルＭＯＳトランジスタＭ２２、Ｍ２４、Ｍ２６のソース端子はそれぞれ、ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のドレイン端子と接続されている。
【０１１８】
ＮチャネルＭＯＳトランジスタＭ２６のゲート端子はＮチャネルＭＯＳトランジスタＭ２６のドレイン端子と接続され、ＮチャネルＭＯＳトランジスタＭ２６は電圧降下デバイスとして機能する。
【０１１９】
ＮチャネルＭＯＳトランジスタＭ２２、Ｍ２４のゲート端子は入力端子ＩＮ１１に接続されてカレントミラーを構成し、ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２５、Ｍ２７のゲート端子は入力端子ＩＮ１２に接続されてカレントミラーを構成している。
【０１２０】
カレントミラー回路１の入力端子ＩＮ２はカレントミラー回路２の出力端子ＯＵＴに接続され、カレントミラー回路１の出力端子ＯＵＴ１はカレントミラー回路２の入力端子ＩＮ１１に接続され、カレントミラー回路１の出力端子ＯＵＴ２はカレントミラー回路２の入力端子ＩＮ１２に接続されている。
【０１２１】
カレントミラー回路１の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカレントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１１及び入力端子ＩＮ１２のカレントミラー比とを同じ値に設定する。
【０１２２】
次に、本発明の第６実施例の基準電流発生回路の動作を説明する。
図７において、カレントミラー回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給することにより、カレントミラー回路２の出力端子ＯＵＴからカレントミラー回路１の入力端子ＩＮ２に入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１２３】
すなわち、カレントミラー回路１の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カレントミラー回路２の出力端子ＯＵＴから供給され、カレントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カレントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１２４】
このことにより、１つの入力電流Ｉ１を外部から供給するだけで、２入力のカレントミラー回路１及びカレントミラー回路２を動作させることができ、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１２５】
なお、上述した実施例では、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ２に供給する場合について説明したが、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ１に供給するようにしてもよい。
【０１２６】
また、カレントミラー回路１及びカレントミラー回路２として図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
【０１２７】
さらに、カレントミラー回路１及びカレントミラー回路２として図１５のコンパウンドカレントミラー回路を使用するようにしてもよい。
さらにまた、カレントミラー回路１にＮチャネルＭＯＳトランジスタを使用し、カレントミラー回路２にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。
【０１２８】
以上説明したように、本発明の第６実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させているので、１つの入力電流Ｉ１を外部から供給することにより、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１２９】
次に、本発明の第７実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第７実施例の基準電流発生回路は、図７の基準電流発生回路の入力電流Ｉ１を電圧／電流変換回路により生成する例を示したものである。
【０１３０】
図８は、本発明の第７実施例の基準電流発生回路の構成を示す回路図である。図８において、カレントミラー回路１及びカレントミラー回路２はそれぞれ、図７のカレントミラー回路１及びカレントミラー回路２と同一である。
【０１３１】
電圧／電流変換回路３は、オペアンプＯＰ１、ＮチャネルＭＯＳトランジスタＭ２８及び抵抗ＲＲＥＦ１で構成され、オペアンプＯＰ１の出力端子はＮチャネルＭＯＳトランジスタＭ２８のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭ２８のソース端子はオペアンプＯＰ１の逆相入力端子に接続されるとともに、抵抗ＲＲＥＦ１を介して接地端子ＧＮＤに接続されている。
【０１３２】
ＮチャネルＭＯＳトランジスタＭ２８のドレイン端子はカレントミラー回路１の入力端子ＩＮ１に接続されている。
このため、オペアンプＯＰ１の正相入力に基準電圧ＶＲＥＦを入力することにより、抵抗ＲＲＥＦ１に基準電圧ＶＲＥＦを与え、基準電流Ｉｒｅｆ＝ＶＲＥＦ／ＲＲＥＦ１をＮチャネルＭＯＳトランジスタＭ２８のドレインに発生させることができるので、カレントミラー回路１の入力端子ＩＮ１に基準電流Ｉｒｅｆを供給することができる。
【０１３３】
次に、本発明の第７実施例の基準電流発生回路の動作を説明する。
図８において、カレントミラー回路１の入力端子ＩＮ１に電圧／電流変換回路３から基準電流Ｉｒｅｆが供給され、カレントミラー回路１の入力端子ＩＮ２にカレントミラー回路２の出力端子ＯＵＴから入力電流Ｉ２が供給され、カレントミラー回路２の入力端子ＩＮ１１にカレントミラー回路１の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、カレントミラー回路２の入力端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１３４】
すなわち、カレントミラー回路１の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カレントミラー回路２の出力端子ＯＵＴから供給され、カレントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カレントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１３５】
このことにより、電圧／電流変換回路３に基準電圧ＶＲＥＦを与えるだけで、２入力のカレントミラー回路１及びカレントミラー回路２を動作させることができ、カレントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１３６】
なお、上述した実施例では、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ２に供給する場合について説明したが、カレントミラー回路２からの入力電流Ｉ２をカレントミラー回路１の入力端子ＩＮ１に供給するようにしてもよい。
【０１３７】
また、カレントミラー回路１及びカレントミラー回路２として図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
【０１３８】
さらに、カレントミラー回路１にＮチャネルＭＯＳトランジスタを使用し、カレントミラー回路２にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合は、Ｍ２８はＰチャネルＭＯＳトランジスタ、ＧＮＤはＶＤとなる。
【０１３９】
以上説明したように、本発明の第７実施例の基準電流発生回路によれば、２入力のカレントミラー回路１と２入力のカレントミラー回路２とを使用し、カレントミラー回路１の入力電流Ｉ２をカレントミラー回路２によるフィードバックで発生させている。また、カレントミラー回路１の入力端子ＩＮ１に電圧／電流変換回路３からの基準電流Ｉｒｅｆを供給する。このことにより、電圧／電流変換回路３に基準電圧ＶＲＥＦを与えるだけで、カレントミラー回路１及びカレントミラー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１４０】
次に、本発明の第８実施例の基準電流発生回路を図面を参照しながら説明する。この本発明の第８実施例の基準電流発生回路は、図８の基準電流発生回路のカレントミラー回路１及びカレントミラー回路２に図１５のコンパウンドカレントミラー回路を使用する例を示したものである。
【０１４１】
図９は、本発明の第８実施例の基準電流発生回路の構成を示す回路図である。図９において、コンパウンドカレントミラー回路４はＰチャネルＭＯＳトランジスタＭ３０〜Ｍ４２で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。
【０１４２】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ３２のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ３０のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ３４のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ３６のドレインに接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトランジスタＭ３８のドレインに接続され、出力端子ＯＵＴ４はＰチャネルＭＯＳトランジスタＭ４０のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ４２のドレインに接続されている。
【０１４３】
ＰチャネルＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のソース端子は電圧ＶＲＥＦ０の出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ３２、Ｍ３４、Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２のソース端子と接続されている。
【０１４４】
ＰチャネルＭＯＳトランジスタＭ３０のゲート端子は、ＰチャネルＭＯＳトランジスタＭ３０のドレイン端子と接続されている。
ＰチャネルＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ３２、Ｍ３４、Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１４５】
コンパウンドカレントミラー回路５はＮチャネルＭＯＳトランジスタＭ４３〜Ｍ４７で構成され、２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴとを有している。
【０１４６】
ここで、入力端子ＩＮ１１はＮチャネルＭＯＳトランジスタＭ４５のドレインに接続され、入力端子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ４７のドレインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳトランジスタＭ４３のドレインに接続されている。
【０１４７】
ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６、Ｍ４７のソース端子は電圧ＶＲＥＦ２の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ４３、Ｍ４５のソース端子はそれぞれ、ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６のドレイン端子と接続されている。
【０１４８】
ＮチャネルＭＯＳトランジスタＭ４７のゲート端子はＮチャネルＭＯＳトランジスタＭ４７のドレイン端子と接続されている。
ＮチャネルＭＯＳトランジスタＭ４４、Ｍ４６のゲート端子は入力端子ＩＮ１１に接続されてカレントミラーを構成し、ＮチャネルＭＯＳトランジスタＭ４３、Ｍ４５、Ｍ４７のゲート端子は入力端子ＩＮ１２に接続されてカレントミラーを構成している。
【０１４９】
ＰチャネルＭＯＳトランジスタＭ３０のゲート長とゲート幅の比はＰチャネルＭＯＳトランジスタＭ３１〜Ｍ４２のゲート長とゲート幅の比Ｗ／Ｌの１／４に設定され、ＮチャネルＭＯＳトランジスタＭ４７のゲート長とゲート幅の比はＮチャネルＭＯＳトランジスタＭ４３〜Ｍ４６のゲート長とゲート幅の比Ｗ／Ｌの１／４に設定されている。
【０１５０】
コンパウンドカレントミラー回路４の入力端子ＩＮ１はＮチャネルＭＯＳトランジスタＭ４８のドレインに接続され、コンパウンドカレントミラー回路４の入力端子ＩＮ２はコンパウンドカレントミラー回路５の出力端子ＯＵＴに接続され、コンパウンドカレントミラー回路４の出力端子ＯＵＴ１はコンパウンドカレントミラー回路５の入力端子ＩＮ１１に接続され、コンパウンドカレントミラー回路４の出力端子ＯＵＴ２はコンパウンドカレントミラー回路５の入力端子ＩＮ１２に接続されている。
【０１５１】
コンパウンドカレントミラー回路４の入力端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とコンパウンドカレントミラー回路５の出力端子ＯＵＴ、入力端子ＩＮ１及び入力端子ＩＮ２のカレントミラー比とを同じ値に設定する。
【０１５２】
電圧／電流変換回路６は、オペアンプＯＰ２、ＮチャネルＭＯＳトランジスタＭ４８及び抵抗ＲＲＥＦ２で構成され、オペアンプＯＰ２の出力端子はＮチャネルＭＯＳトランジスタＭ４８のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭ４８のソース端子はオペアンプＯＰ２の逆相入力端子に接続されるとともに、抵抗ＲＲＥＦ２を介して電圧ＶＲＥＦ３の出力端子に接続されている。
【０１５３】
ＮチャネルＭＯＳトランジスタＭ４８のドレイン端子はカレントミラー回路４の入力端子ＩＮ１に接続されている。
このため、オペアンプＯＰ２の正相入力に基準電圧ＶＲＥＦ１を入力することにより、抵抗ＲＲＥＦ２に基準電圧ＶＲＥＦ１を与え、基準電流Ｉｒｅｆ＝ＶＲＥＦ１／ＲＲＥＦ２をＮチャネルＭＯＳトランジスタＭ４８のドレインに発生させることができるので、カレントミラー回路４の入力端子ＩＮ１に基準電流Ｉｒｅｆを供給することができる。
【０１５４】
次に、本発明の第８実施例の基準電流発生回路の動作を説明する。
図９において、コンパウンドカレントミラー回路４の入力端子ＩＮ１に電圧／電流変換回路６から基準電流Ｉｒｅｆが供給され、コンパウンドカレントミラー回路４の入力端子ＩＮ２にコンパウンドカレントミラー回路５の出力端子ＯＵＴから入力電流Ｉ２が供給され、コンパウンドカレントミラー回路５の入力端子ＩＮ１１にコンパウンドカレントミラー回路４の出力端子ＯＵＴ１から入力電流Ｉ３が供給され、コンパウンドカレントミラー回路５の入力端子ＩＮ１２にコンパウンドカレントミラー回路４の出力端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１５５】
すなわち、コンパウンドカレントミラー回路４の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、コンパウンドカレントミラー回路５の出力端子ＯＵＴから供給され、コンパウンドカレントミラー回路５の２つの入力電流Ｉ３、Ｉ４は、コンパウンドカレントミラー回路４の出力端子ＯＵＴ１、ＯＵＴ２から供給される。
【０１５６】
このことにより、電圧／電流変換回路６から基準電圧ＶＲＥＦ１を与えるだけで、２入力のコンパウンドカレントミラー回路４及びコンパウンドカレントミラー回路５を動作させることができ、コンパウンドカレントミラー回路４の出力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１５７】
なお、上述した実施例では、コンパウンドカレントミラー回路５からの入力電流Ｉ２をコンパウンドカレントミラー回路４の入力端子ＩＮ２に供給する場合について説明したが、コンパウンドカレントミラー回路５からの入力電流Ｉ２をコンパウンドカレントミラー回路４の入力端子ＩＮ１に供給するようにしてもよい。
【０１５８】
さらに、コンパウンドカレントミラー回路４にＮチャネルＭＯＳトランジスタを使用し、コンパウンドカレントミラー回路５にＰチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ４８はＰチャネルＭＯＳトランジスタとなる。
【０１５９】
以上説明したように、本発明の第８実施例の基準電流発生回路によれば、２入力のコンパウンドカレントミラー回路４と２入力のコンパウンドカレントミラー回路５とを使用し、コンパウンドカレントミラー回路４の入力電流Ｉ２をコンパウンドカレントミラー回路５によるフィードバックで発生させている。また、コンパウンドカレントミラー回路４の入力端子ＩＮ１に電圧／電流変換回路３からの基準電流Ｉｒｅｆを供給する。このことにより、コンパウンドカレントミラー回路４及びコンパウンドカレントミラー回路５の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力することができる。
【０１６０】
次に、本発明の第９実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第９実施例の電圧／電流変換回路は、１つの基準電圧から２つの等しい基準電流を発生させるようにしたものである。
【０１６１】
図１０は、本発明の第９実施例の電圧／電流変換回路の構成を示す回路図である。
図１０において、ＯＰ３、ＯＰ４はオペアンプであり、Ｍ５０、Ｍ５１はＮチャネルＭＯＳトランジスタであり、Ｒ１は抵抗である。
【０１６２】
ＮチャネルＭＯＳトランジスタＭ５０のドレインは第１の電流出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５０のゲートはオペアンプＯＰ３の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５０のソースは抵抗Ｒ１を介して接地端子ＧＮＤに接続されている。
【０１６３】
ＮチャネルＭＯＳトランジスタＭ５１のドレインは第２の電流出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５１のゲートはオペアンプＯＰ３の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ５１のソースはオペアンプＯＰ４の出力端子に接続されている。
【０１６４】
オペアンプＯＰ３の正相入力は基準電圧ＶＲＥＦ４の出力端子に接続され、オペアンプＯＰ３の逆相入力はＮチャネルＭＯＳトランジスタＭ５０のソース端子に接続されている。
【０１６５】
オペアンプＯＰ４の正相入力は基準電圧ＶＲＥＦ４の出力端子に接続され、オペアンプＯＰ４の逆相入力はオペアンプＯＰ４の出力端子に接続されている。
すなわち、オペアンプＯＰ３とＮチャネルＭＯＳトランジスタＭ５０と抵抗Ｒ１とを有する第１の基準電流発生回路により第１の基準電流Ｉ１を発生させ、ボルテージフォロアを構成するオペアンプＯＰ４とＮチャネルＭＯＳトランジスタＭ５１とを有する第２の基準電流発生回路により第２の基準電流Ｉ２を発生させる。
【０１６６】
次に、本発明の第９実施例の電圧／電流変換回路の動作を説明する。
図１０において、オペアンプＯＰ３の利得が無限大の場合、オペアンプＯＰ３の正相入力とオペアンプＯＰ３の逆相入力とは同電位となる。このため、基準電圧ＶＲＥＦ４をオペアンプＯＰ３の正相入力に供給した場合、ＮチャネルＭＯＳトランジスタＭ５０のソース電位（ノード▲１▼の電位）は基準電圧ＶＲＥＦ４と等しくなる。また、オペアンプＯＰ３の利得が無限大でなくてもオペアンプＯＰ３の利得が大きい場合、誤差は小さい。
【０１６７】
従って、ＮチャネルＭＯＳトランジスタＭ５０のドレインには、ＶＲＥＦ４／Ｒ１の大きさの第１の基準電流Ｉ１が流れる。
また、オペアンプＯＰ４はボルテージフォロアとなっているので、オペアンプＯＰ４の正相入力とオペアンプＯＰ４の出力とは同電位となる。このため、ＮチャネルＭＯＳトランジスタＭ５１のソース電位（ノード▲２▼の電位）は基準電圧ＶＲＥＦ４と等しくなる。
【０１６８】
ここで、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとが等しい場合、ＮチャネルＭＯＳトランジスタＭ５０のゲート／ソース間電圧及びＮチャネルＭＯＳトランジスタＭ５１のゲート／ソース間電圧は、オペアンプＯＰ３の出力電圧ＶＯＵＴから基準電圧ＶＲＥＦ４を引いた値になる。
【０１６９】
従って、ＮチャネルＭＯＳトランジスタＭ５１のドレインには、ＮチャネルＭＯＳトランジスタＭ５０のドレインに流れている電流と同じ大きさの電流が流れ、第１の基準電流Ｉ１と第２の基準電流Ｉ２とは同じ大きさになる。
【０１７０】
なお、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとが異なるようにすることにより、ＮチャネルＭＯＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサイズとの比に応じた第１の基準電流Ｉ１と第２の基準電流Ｉ２とを得ることもできる。
【０１７１】
以上説明したように、本発明の第９実施例の電圧／電流変換回路によれば、基準電圧ＶＲＥＦ４から複数の基準電流Ｉ１、Ｉ２を得ることができる。
また、出力端子の電位を揃えた場合、通常のカレントミラーにより生成した複数の基準電流に比べて精度を向上させることができる。Ｍ５０，Ｍ５１はＰチャネルＭＯＳトランジスタとなる。ＧＮＤは他の電位でもよい。
【０１７２】
次に、本発明の第１０実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第１０実施例の電圧／電流変換回路は、図１０の電圧／電流変換回路で発生させた２つの基準電流を、図３のカレントミラー回路に供給して複数の基準電流を発生させるようにしたものである。
【０１７３】
図１１は、本発明の第１０実施例の電圧／電流変換回路の構成を示す回路図である。
図１１において、カレントミラー回路７はＰチャネルＭＯＳトランジスタＭ６０〜Ｍ６９で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有している。
【０１７４】
ここで、入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ６１のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ６３のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ６５のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ６７のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ６９のドレインに接続されている。
【０１７５】
ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のソース端子は電圧ＶＤの出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ６１、Ｍ６３、Ｍ６５、Ｍ６７、Ｍ６９のソース端子と接続されている。
【０１７６】
ＰチャネルＭＯＳトランジスタＭ６１のゲート端子はＰチャネルＭＯＳトランジスタＭ６１のドレイン端子と接続され、ＰチャネルＭＯＳトランジスタＭ６１は電圧降下デバイスとして機能する。
【０１７７】
ＰチャネルＭＯＳトランジスタＭ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ６３、Ｍ６５、Ｍ６７、Ｍ６９のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１７８】
電圧／電流変換回路８はオペアンプＯＰ５、ＯＰ６、ＮチャネルＭＯＳトランジスタＭ７０、Ｍ７１及び抵抗ＲＲＥＦ３で構成されている。
ＮチャネルＭＯＳトランジスタＭ７０のソースは、抵抗ＲＲＥＦ３を介して電圧ＶＲＥＦ６の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ７０のゲートは、基準電圧ＶＲＥＦ５を正相入力とし且つＮチャネルＭＯＳトランジスタＭ７０のソース電圧を逆相入力とするオペアンプＯＰ５の出力端子に接続されている。
【０１７９】
ＮチャネルＭＯＳトランジスタＭ７１のソースは、ボルテージフォロワを構成するオペアンプＯＰ６の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ７１のゲートは、オペアンプＯＰ５の出力端子に接続されている。
【０１８０】
カレントミラー回路７の入力端子ＩＮ１は、ＮチャネルＭＯＳトランジスタＭ７０のドレインに接続され、カレントミラー回路７の入力端子ＩＮ２は、ＮチャネルＭＯＳトランジスタＭ７１のドレインに接続されている。
【０１８１】
次に、本発明の第１０実施例の電圧／電流変換回路の動作を説明する。
図１１において、オペアンプＯＰ５の正相入力に基準電圧ＶＲＥＦ５を供給することにより、ＮチャネルＭＯＳトランジスタＭ７０のドレインに第１の基準電流Ｉ１＝ＶＲＥＦ５／ＲＲＥＦ３が流れ、ＮチャネルＭＯＳトランジスタＭ７１のドレインに第２の基準電流Ｉ２＝ＶＲＥＦ５／ＲＲＥＦ３が流れる。そして、第１の基準電流Ｉ１は、カレントミラー回路７の入力端子ＩＮ１に供給され、第２の基準電流Ｉ２は、カレントミラー回路７の入力端子ＩＮ２に供給される。
【０１８２】
第１の基準電流Ｉ１及び第２の基準電流Ｉ２が供給されたカレントミラー回路７は、カレントミラー動作により、出力端子ＯＵＴ１〜ＯＵＴＮから複数の基準電流Ｉｏ１〜ＩｏＮを外部に出力する
なお、上述した実施例では、電圧／電流変換回路８からの入力電流Ｉ１をカレントミラー回路７の入力端子ＩＮ１に供給し、電圧／電流変換回路８からの入力電流Ｉ２をカレントミラー回路７の入力端子ＩＮ２に供給する場合について説明したが、電圧／電流変換回路８からの入力電流Ｉ１をカレントミラー回路７の入力端子ＩＮ２に供給し、電圧／電流変換回路８からの入力電流Ｉ２をカレントミラー回路７の入力端子ＩＮ１に供給するようにしてもよい。
【０１８３】
また、カレントミラー回路７に図３の電流増幅回路を使用した例について示したが、図４又は図５の電流増幅回路を使用するようにしてもよい。
さらに、カレントミラー回路７にＮチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ７０，Ｍ７１はＰチャネルＭＯＳトランジスタとなる。
【０１８４】
以上説明したように、本発明の第１０実施例の電圧／電流変換回路によれば、１つの基準電圧ＶＲＥＦ５により生成した第１の基準電流Ｉ１及び第２の基準電流Ｉ２を、カレントミラー回路７の２つの入力電流として使用することにより、精度の高い複数の基準電流Ｉｏ１〜ＩｏＮを得ることができる。
【０１８５】
次に、本発明の第１１実施例の電圧／電流変換回路を図面を参照しながら説明する。この本発明の第１１実施例の電圧／電流変換回路は、図１０の電圧／電流変換回路で発生させた２つの基準電流を、図１５のコンパウンドカレントミラー回路に供給して複数の基準電流を発生させるようにしたものである。
【０１８６】
図１２は、本発明の第１１実施例の電圧／電流変換回路の構成を示す回路図である。
図１２において、コンパウンドカレントミラー回路９はＰチャネルＭＯＳトランジスタＭ８０〜Ｍ８８で構成され、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮを有している。ここで、ＰチャネルＭＯＳトランジスタＭ８０のゲート長とゲート幅との比は、ＰチャネルＭＯＳトランジスタＭ８１〜Ｍ８８のゲート長とゲート幅との比Ｗ／Ｌの１／４になっている。
【０１８７】
入力端子ＩＮ１はＰチャネルＭＯＳトランジスタＭ８０のドレインに接続され、入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ８２のドレインに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジスタＭ８４のドレインに接続され、出力端子ＯＵＴ２はＰチャネルＭＯＳトランジスタＭ８６のドレインに接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタＭ８８のドレインに接続されている。
【０１８８】
ＰチャネルＭＯＳトランジスタＭ８０、Ｍ８１、Ｍ８３、Ｍ８５、Ｍ８７のソース端子は電圧ＶＲＥＦ９の出力端子に接続され、ＰチャネルＭＯＳトランジスタＭ８１、Ｍ８３、Ｍ８５、Ｍ８７のドレイン端子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ８２、Ｍ８４、Ｍ８６、Ｍ８８のソース端子と接続されている。
【０１８９】
ＰチャネルＭＯＳトランジスタＭ８０のゲート端子は、ＰチャネルＭＯＳトランジスタＭ８０のドレイン端子と接続されている。
ＰチャネルＭＯＳトランジスタＭ８０、Ｍ８２、Ｍ８４、Ｍ８６、Ｍ８８のゲート端子は入力端子ＩＮ１に接続されてカレントミラーを構成し、ＰチャネルＭＯＳトランジスタＭ８１、Ｍ８３、Ｍ８５、Ｍ８７のゲート端子は入力端子ＩＮ２に接続されてカレントミラーを構成している。
【０１９０】
電圧／電流変換回路１０はオペアンプＯＰ７、ＯＰ８、ＮチャネルＭＯＳトランジスタＭ８９、Ｍ９０及び抵抗ＲＲＥＦ４で構成されている。
ＮチャネルＭＯＳトランジスタＭ８９のソースは、抵抗ＲＲＥＦ４を介して電圧ＶＲＥＦ８の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ８９のゲートは、基準電圧ＶＲＥＦ７を正相入力とし且つＮチャネルＭＯＳトランジスタＭ８９のソース電圧を逆相入力とするオペアンプＯＰ７の出力端子に接続されている。
【０１９１】
ＮチャネルＭＯＳトランジスタＭ９０のソースは、ボルテージフォロワを構成するオペアンプＯＰ８の出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ９０のゲートは、オペアンプＯＰ７の出力端子に接続されている。
【０１９２】
コンパウンドカレントミラー回路９の入力端子ＩＮ１は、ＮチャネルＭＯＳトランジスタＭ８９のドレインに接続され、コンパウンドカレントミラー回路９の入力端子ＩＮ２は、ＮチャネルＭＯＳトランジスタＭ９０のドレインに接続されている。
【０１９３】
次に、本発明の第１１実施例の電圧／電流変換回路の動作を説明する。
図１２において、オペアンプＯＰ７の正相入力に基準電圧ＶＲＥＦ７を供給することにより、ＮチャネルＭＯＳトランジスタＭ８９のドレインに第１の基準電流Ｉ１＝ＶＲＥＦ７／ＲＲＥＦ４が流れ、ＮチャネルＭＯＳトランジスタＭ９０のドレインに第２の基準電流Ｉ２＝ＶＲＥＦ７／ＲＲＥＦ４が流れる。そして、第１の基準電流Ｉ１は、コンパウンドカレントミラー回路９の入力端子ＩＮ１に供給され、第２の基準電流Ｉ２は、コンパウンドカレントミラー回路９の入力端子ＩＮ２に供給される。
【０１９４】
第１の基準電流Ｉ１及び第２の基準電流Ｉ２が供給されたコンパウンドカレントミラー回路９は、カレントミラー動作により、出力端子ＯＵＴ１〜ＯＵＴＮから複数の基準電流Ｉｏ１〜ＩｏＮを外部に出力する
なお、上述した実施例では、電圧／電流変換回路１０からの入力電流Ｉ１をカレントミラー回路９の入力端子ＩＮ１に供給し、電圧／電流変換回路１０からの入力電流Ｉ２をカレントミラー回路９の入力端子ＩＮ２に供給する場合について説明したが、電圧／電流変換回路１０からの入力電流Ｉ１をカレントミラー回路９の入力端子ＩＮ２に供給し、電圧／電流変換回路１０からの入力電流Ｉ２をカレントミラー回路９の入力端子ＩＮ１に供給するようにしてもよい。
【０１９５】
さらに、カレントミラー回路９にＮチャネルＭＯＳトランジスタを使用するようにしてもよい。その場合、Ｍ８９，Ｍ９０はＰチャネルＭＯＳトランジスタとなる。
【０１９６】
以上説明したように、本発明の第１１実施例の電圧／電流変換回路によれば、１つの基準電圧ＶＲＥＦ７により生成した第１の基準電流Ｉ１及び第２の基準電流Ｉ２を、コンパウンドカレントミラー回路９の２つの入力電流として使用することにより、精度の高い複数の基準電流Ｉｏ１〜ＩｏＮを得ることができる。
【０１９７】
前述した本発明の実施例はこれに限るものではない。例えばＭＯＳトランジスタは電界効果トランジスタやバイポーラトランジスタ等であっても良い。
【０１９８】
【発明の効果】
以上説明したように、請求項１、７の発明によれば、第１の入力トランジスタのドレインを電圧降下手段を介して第１の電流入力端子に接続しているので、第２の出力トランジスタのドレイン電位を電圧降下手段による降下電圧だけ下げることができ、出力電圧を低電圧化することができる。
【０１９９】
請求項２の発明によれば、電圧降下手段の降下電圧を第１の入力トランジスタのしきい値電圧以下に設定しているので、出力電流の精度を保持したまま、電圧降下手段による降下電圧だけ出力電圧を下げることができる。
【０２００】
請求項３の発明によれば、トランジスタのゲート長とゲート幅との比を調節することにより、各トランジスタを飽和領域で動作させることができ、高精度の出力電流を取り出すことができる。
【０２０１】
請求項４、５の発明によれば、降下電圧を自由に設定することができる。
請求項６の発明によれば、電圧降下手段にダイオードを使用しているので、降下電圧を精度よく設定することができる。
【０２０２】
請求項８の発明によれば、２つの電流入力を必要とする第１の電流増幅回路の電流入力の１つを第２の電流増幅回路を用いて生成し、第２の電流増幅回路の電流入力を第１の電流増幅回路を用いて生成しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【０２０３】
請求項９の発明によれば、第１の電流増幅回路及び第２の電流増幅回路に、第１の電流入力端子に電圧降下手段を介してドレインが接続され、前記第１の電流入力端子にゲートが接続され、共通端子にソースが接続されている第１の入力トランジスタと、第２の電流入力端子にドレインとゲートとが接続されている第２の入力トランジスタと、前記第２の入力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第３の入力トランジスタと、出力端子にドレインが接続され、前記第２の電流入力端子にゲートが接続されている第１の出力トランジスタと、前記第１の出力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第２の出力トランジスタとを備える電流増幅回路を使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０４】
請求項１０の発明によれば、第１の電流増幅回路及び前記第２の電流増幅回路に、コンパウンドカレントミラー回路を使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０５】
請求項１１の発明によれば、基準電圧を入力とする電圧／電流変換回路からの出力電流を、請求項１記載の電流増幅回路又はコンパウンドカレントミラー回路の第１の電流入力端子の入力電流として使用しているので、１つの基準電圧を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から精度の高い複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０６】
請求項１２の発明によれば、第１の電流増幅回路にＰチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＮチャネル型電界効果トランジスタを使用しているので、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０７】
請求項１３の発明によれば、第１の電流増幅回路にＮチャネル型電界効果トランジスタを使用し、第２の電流増幅回路にＰチャネル型電界効果トランジスタを使用することにより、１つの入力電流を外部から入力するだけで、２つの電流入力を必要とする電流増幅回路から複数の出力電流を低い出力電圧で外部に出力することができる。
【０２０８】
請求項１４の発明によれば、第１のトランジスタのゲートにソース電位と基準電圧との比較結果を入力し、第２のトランジスタのソースにボルテージフォロアを介して基準電圧を入力するとともに、ゲートに前記比較結果を入力することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【０２０９】
請求項１５の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流を請求項１に記載の電流増幅回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流を請求項１に記載の電流増幅回路の第２の電流入力端子に供給することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【０２１０】
請求項１６の発明によれば、第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流をコンパウンドカレントミラー回路の第１の電流入力端子に供給し、前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流をコンパウンドカレントミラー回路の第２の電流入力端子に供給することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を低い出力電圧で発生させることができる。
【０２１１】
請求項１７の発明によれば、第１のトランジスタのソースを抵抗素子を介して電圧入力端子に接続するとともに、ゲートを基準電圧を正相入力とし且つ前記ソースの電圧を逆相入力とする第１の演算増幅器の出力端子に接続し、第２のトランジスタのソースを基準電圧を正相入力とし且つ出力電圧を逆相入力とする第２の演算増幅器の出力端子に接続するとともに、ゲートを第１の演算増幅器の出力端子に接続することにより、１つの基準電圧を与えるだけで、精度の高い複数の基準電流を発生させることができる。
【０２１２】
請求項１８の発明によれば、Ｎ個の入力電流を必要とする第１の基準電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を必要とする第２の基準電流発生回路の（Ｎ−１）個の出力電流から供給し、第２の基準電流発生回路のＫ個の入力電流を、第１の基準電流発生回路の出力電流のうちのＫ個から供給することにより、１つの入力電流を外部から入力するだけで、複数の電流入力を必要とする電流増幅回路から複数の出力電流を外部に出力することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるカレントミラー回路の構成を示す回路図である。
【図２】本発明の第１実施例によるカレントミラー回路の電圧電流特性を示す図である。
【図３】本発明の第２実施例によるカレントミラー回路の構成を示す回路図である。
【図４】本発明の第３実施例によるカレントミラー回路の構成を示す回路図である。
【図５】本発明の第４実施例によるカレントミラー回路の構成を示す回路図である。
【図６】本発明の第５実施例の基準電流発生回路の構成を示すブロック図である。
【図７】本発明の第６実施例の基準電流発生回路の構成を示す回路図である。
【図８】本発明の第７実施例の基準電流発生回路の構成を示す回路図である。
【図９】本発明の第８実施例の基準電流発生回路の構成を示す回路図である。
【図１０】本発明の第９実施例の電圧／電流変換回路の構成を示す回路図である。
【図１１】本発明の第１０実施例の電圧／電流変換回路の構成を示す回路図である。
【図１２】本発明の第１１実施例の電圧／電流変換回路の構成を示す回路図である。
【図１３】従来のカスコード・カレントミラー回路の構成を示す回路図である。
【図１４】従来のカスコード・カレントミラー回路の電圧電流特性を示す図である。
【図１５】従来のコンパウンドカレントミラー回路の構成を示す回路図である。
【図１６】従来のコンパウンドカレントミラー回路の電圧電流特性を示す図である。
【符号の説明】
Ｍ０〜Ｍ５、Ｍ２２〜Ｍ２８、Ｍ４３〜Ｍ４８、Ｍ５０、Ｍ５１、Ｍ７０、Ｍ７１、Ｍ８９、Ｍ９０ ＮチャネルＭＯＳトランジスタ
Ｍ１０〜Ｍ２１、Ｍ３０〜Ｍ４２、Ｍ６０〜Ｍ６９、Ｍ８０〜Ｍ８８ ＰチャネルＭＯＳトランジスタ
Ｄ０ 電圧降下デバイス
Ｄ１ ダイオード
Ｒ０、Ｒ１、ＲＲＥＦ１〜ＲＲＥＦ４ 抵抗素子
ＯＰ１〜ＯＰ８ オペアンプ
１、２、４、５、７、９ カレントミラー回路
３、６、８、１０ 電圧電流変換回路
Claims (17)
- 第１の電流入力端子に電圧降下手段を介してドレインが接続され、前記第１の電流入力端子にゲートが接続され、共通端子にソースが接続されている第１の入力トランジスタと、
第２の電流入力端子にドレインとゲートとが接続されている第２の入力トランジスタと、
前記第２の入力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第３の入力トランジスタと、
出力端子にドレインが接続され、前記第２の電流入力端子にゲートが接続されている第１の出力トランジスタと、
前記第１の出力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第２の出力トランジスタとを備えることを特徴とする電流増幅回路。 - 前記電圧降下手段の降下電圧を前記第１の入力トランジスタのしきい値電圧以下に設定することを特徴とする請求項１に記載の電流増幅回路。
- 前記第１の電流入力端子からの電流値と前記第１の入力トランジスタのゲート長とゲート幅との比との割合が、前記第２の電流入力端子からの電流値と前記第３の入力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定し、
前記第３の入力トランジスタのゲート長とゲート幅との比と前記第２の出力トランジスタのゲート長とゲート幅との比との割合が、前記第２の入力トランジスタのゲート長とゲート幅との比と前記第１の出力トランジスタのゲート長とゲート幅との比との割合と等しくなるように設定することを特徴とする請求項１又は２に記載の電流増幅回路。 - 前記電圧降下手段は、前記第１の電流入力端子にドレインとゲートとが接続され、前記第１の入力トランジスタのドレインにソースが接続されているトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の電流増幅回路。
- 前記電圧降下手段は、抵抗素子であることを特徴とする請求項１〜３のいずれか１項に記載の電流増幅回路。
- 前記電圧降下手段は、ダイオードであることを特徴とする請求項１〜３のいずれか１項に記載の電流増幅回路。
- 第１の入力電流の出力側にゲート端子が接続され、電圧降下デバイスを介して前記第１の入力電流の出力側にドレイン端子が接続されたトランジスタと、
前記第１の入力電流をカレントミラー入力とする第１段目のカレントミラー回路と、
前記第１段目のカレントミラー回路に縦列接続されており、第２の入力電流をカレントミラー入力とする第２段目のカレントミラー回路とを備えることを特徴とする電流増幅回路。 - 複数の電流入力端子と複数の電流出力端子とを有する第１の電流増幅回路と、
複数の電流入力端子と少なくとも１つ以上の電流出力端子とを有する第２の電流増幅回路とを備え、
前記第１の電流増幅回路の第１の電流入力端子に外部電流入力端子が接続され、
前記第１の電流増幅回路の第２の電流入力端子に前記第２の電流増幅回路の電流出力端子が接続され、
前記第１の電流増幅回路の第１の電流出力端子に前記第２の電流増幅回路の第１の電流入力端子が接続され、
前記第１の電流増幅回路の第２の電流出力端子に前記第２の電流増幅回路の第２の電流入力端子が接続され、
前記第１の電流増幅回路の第３の電流出力端子に外部電流出力端子が接続されていることを特徴とする基準電流発生回路。 - 前記第１の電流入力端子に電圧降下手段を介してドレインが接続され、前記第１の電流入力端子にゲートが接続され、共通端子にソースが接続されている第１の入力トランジスタと、
第２の電流入力端子にドレインとゲートとが接続されている第２の入力トランジスタと、
前記第２の入力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第３の入力トランジスタと、
出力端子にドレインが接続され、前記第２の電流入力端子にゲートが接続されている第１の出力トランジスタと、
前記第１の出力トランジスタのソースにドレインが接続され、前記第１の電流入力端子にゲートが接続され、前記共通端子にソースが接続されている第２の出力トランジスタとを備えることを特徴とする請求項８に記載の基準電流発生回路。 - 前記第１の電流増幅回路あるいは前記第２の電流増幅回路の少なくとも一方はコンパウンドカレントミラー回路であることを特徴とする請求項８に記載の基準電流発生回路。
- 前記第１の電流増幅回路の第１の電流入力端子の入力電流は基準電圧を入力とする電圧／電流変換回路からの出力電流であることを特徴とする請求項９，１０のいずれか１項に記載の基準電流発生回路。
- 前記第１の電流増幅回路にＰチャネル型電界効果トランジスタを使用し、前記第２の電流増幅回路にＮチャネル型電界効果トランジスタを使用することを特徴とする請求項８〜１１のいずれか１項に記載の基準電流発生回路。
- 前記第１の電流増幅回路にＮチャネル型電界効果トランジスタを使用し、前記第２の電流増幅回路にＰチャネル型電界効果トランジスタを使用することを特徴とする請求項８〜１１のいずれか１項に記載の基準電流発生回路。
- 第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流を前記第１の電流入力端子に供給し、
前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流を前記第２の電流入力端子に供給することを特徴とする請求項１に記載の電流増幅回路。 - 第１のトランジスタのソース電位と基準電圧との比較結果を前記第１のトランジスタのゲートに入力して発生させた第１の基準電流をコンパウンドカレントミラー回路の第１の電流入力端子に供給し、
前記基準電圧をボルテージフォロアを介して第２のトランジスタのソースに入力し、前記比較結果を第２のトランジスタのゲートに入力して発生させた第２の基準電流をコンパウンドカレントミラー回路の第２の電流入力端子に供給することを特徴とする電流増幅回路。 - 電圧入力端子に抵抗素子を介してソースが接続され、基準電圧を正相入力とし且つ前記ソースの電圧を逆相入力とする第１の演算増幅器の出力端子にゲートが接続されている第１のトランジスタと、
前記基準電圧を正相入力とし且つ出力電圧を逆相入力とする第２の演算増幅器の出力端子にソースが接続され、前記第１の演算増幅器の出力端子にゲートが接続されている第２のトランジスタとを備えることを特徴とする電圧／電流変換回路。 - Ｎ個の入力電流を入力し且つＭ個の出力電流を出力する第１の基準電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を入力し且つ（Ｎ−１）個の出力電流を出力する第２の基準電流発生回路の（Ｎ−１）個の出力電流から供給し、
前記第２の基準電流発生回路のＫ個の入力電流を、前記第１の基準電流発生回路の出力電流のうちのＫ個から供給することを特徴とする基準電流発生方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30027995A JP3593396B2 (ja) | 1995-11-17 | 1995-11-17 | 電流出力回路 |
| US08/741,748 US5892402A (en) | 1995-11-17 | 1996-11-05 | High precision current output circuit |
| GB0012980A GB2347524B (en) | 1995-11-17 | 1996-11-11 | High precision current output circuit |
| GB0012832A GB2346749B (en) | 1995-11-17 | 1996-11-11 | High precision current output circuit |
| GB9623438A GB2308031B (en) | 1995-11-17 | 1996-11-11 | High precision current output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30027995A JP3593396B2 (ja) | 1995-11-17 | 1995-11-17 | 電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148853A JPH09148853A (ja) | 1997-06-06 |
| JP3593396B2 true JP3593396B2 (ja) | 2004-11-24 |
Family
ID=17882884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30027995A Expired - Fee Related JP3593396B2 (ja) | 1995-11-17 | 1995-11-17 | 電流出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5892402A (ja) |
| JP (1) | JP3593396B2 (ja) |
| GB (1) | GB2308031B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| JP3510100B2 (ja) * | 1998-02-18 | 2004-03-22 | 富士通株式会社 | カレントミラー回路および該カレントミラー回路を有する半導体集積回路 |
| US6486735B1 (en) * | 2000-05-12 | 2002-11-26 | National Semiconductor Corporation | Adaptive equalizer filter with variable gain control |
| US6597619B2 (en) * | 2001-01-12 | 2003-07-22 | Micron Technology, Inc. | Actively driven VREF for input buffer noise immunity |
| US6621235B2 (en) * | 2001-08-03 | 2003-09-16 | Koninklijke Philips Electronics N.V. | Integrated LED driving device with current sharing for multiple LED strings |
| JP2003133867A (ja) * | 2001-10-23 | 2003-05-09 | Olympus Optical Co Ltd | 電流増幅回路及びその電流増幅回路を用いたサーボエラー信号生成回路 |
| US6414552B1 (en) * | 2001-11-16 | 2002-07-02 | Dialog Semiconductor Gmbh | Operational transconductance amplifier with a non-linear current mirror for improved slew rate |
| DE10251308B4 (de) * | 2002-11-04 | 2007-01-18 | Advanced Micro Devices, Inc., Sunnyvale | Integrierte geschaltete Kondensatorschaltung und Verfahren |
| JP4263068B2 (ja) * | 2003-08-29 | 2009-05-13 | 株式会社リコー | 定電圧回路 |
| CN100432885C (zh) * | 2003-08-29 | 2008-11-12 | 株式会社理光 | 恒压电路 |
| JP4575818B2 (ja) * | 2005-03-24 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 増幅回路用バイアス回路 |
| JP4516587B2 (ja) * | 2007-08-29 | 2010-08-04 | 日本電信電話株式会社 | 蓄電回路 |
| WO2009063535A1 (ja) | 2007-11-16 | 2009-05-22 | Fujitsu Limited | バイアス回路、及びバイアス回路に対する制御方法 |
| US7737782B1 (en) * | 2009-01-16 | 2010-06-15 | Seiko Instruments Inc. | Operational amplifier circuit |
| EP2434366B1 (en) * | 2010-09-27 | 2019-04-17 | Semiconductor Energy Laboratory Co, Ltd. | Reference current generating circuit, reference voltage generating circuit, and temperature detection circuit |
| JP5967912B2 (ja) * | 2011-12-02 | 2016-08-10 | キヤノン株式会社 | 固体撮像装置 |
| US9360876B2 (en) * | 2014-03-14 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage supply circuit having an absorption unit and method for operating the same |
| WO2018088373A1 (ja) * | 2016-11-10 | 2018-05-17 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
| JP2018186400A (ja) * | 2017-04-26 | 2018-11-22 | ラピスセミコンダクタ株式会社 | レベルシフト回路 |
| JP6969991B2 (ja) * | 2017-11-30 | 2021-11-24 | 日立Astemo株式会社 | センサ出力回路およびセンサ装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477782A (en) * | 1983-05-13 | 1984-10-16 | At&T Bell Laboratories | Compound current mirror |
| EP0169388B1 (de) * | 1984-07-16 | 1988-09-28 | Siemens Aktiengesellschaft | Integrierte Konstantstromquelle |
| US5319303A (en) * | 1992-02-12 | 1994-06-07 | Sony/Tektronix Corporation | Current source circuit |
| DE4329866C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
| DE4329867C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
-
1995
- 1995-11-17 JP JP30027995A patent/JP3593396B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-05 US US08/741,748 patent/US5892402A/en not_active Expired - Lifetime
- 1996-11-11 GB GB9623438A patent/GB2308031B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148853A (ja) | 1997-06-06 |
| GB2308031A (en) | 1997-06-11 |
| US5892402A (en) | 1999-04-06 |
| GB2308031B (en) | 2000-07-19 |
| GB9623438D0 (en) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3593396B2 (ja) | 電流出力回路 | |
| US6563371B2 (en) | Current bandgap voltage reference circuits and related methods | |
| US7208998B2 (en) | Bias circuit for high-swing cascode current mirrors | |
| US5952884A (en) | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit | |
| US5894236A (en) | Output circuit with increased output current | |
| KR0134661B1 (ko) | 전위전류 변환기 | |
| US8537043B1 (en) | Digital-to-analog converter with controlled gate voltages | |
| US10615817B2 (en) | Current steering digital to analog converter | |
| JP4118562B2 (ja) | 低電圧カレントミラー回路 | |
| US8368377B2 (en) | Voltage regulator architecture | |
| WO2019150744A1 (ja) | 補正電流出力回路及び補正機能付き基準電圧回路 | |
| JPH11154833A (ja) | 電圧電流変換回路 | |
| US10128865B1 (en) | Two stage digital-to-analog converter | |
| US20090184752A1 (en) | Bias circuit | |
| JP2002009623A (ja) | ディジタルアナログ変換回路 | |
| US20070146061A1 (en) | Cmos reference voltage source | |
| US10832014B1 (en) | Multi-quadrant analog current-mode multipliers for artificial intelligence | |
| JP2013192110A (ja) | バイアス電圧生成回路及び差動回路 | |
| JP4607482B2 (ja) | 定電流回路 | |
| JP2002368557A (ja) | オペアンプ回路 | |
| JP6705233B2 (ja) | オフセット補正回路およびトランスコンダクタンス比例電流生成回路 | |
| JP3673479B2 (ja) | ボルテージレギュレータ | |
| JP5974998B2 (ja) | 演算増幅器 | |
| US7639168B1 (en) | Systems and methods for switch resistance control in digital to analog converters (DACs) | |
| JPH09139638A (ja) | カレントミラー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040730 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |