JP6705233B2 - オフセット補正回路およびトランスコンダクタンス比例電流生成回路 - Google Patents
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Description
本技術は、オフセット補正回路およびトランスコンダクタンス比例電流生成回路に関する。
差動増幅回路では、通常、差動対トランジスタの特性や、差動対トランジスタに接続する能動負荷の特性のミスマッチによって、回路に流れる電流に不均衡が生じ、この電流不均衡に由来してオフセット電圧が生じる。オフセット電圧が大きいと、誤差要因となって回路動作に影響を与える場合があるので、オフセット電圧を補正することが行われる。
従来技術としては、差動入力対として動作するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）と、ＭＯＳＦＥＴに定電流を供給する負の温度係数を有する定電流源とを具備して、オフセット電圧の温度ドリフトを抑制する技術が提案されている。
従来の差動増幅回路では、上記のようなオフセット電圧を補正するために、オフセット電圧補正用の電流源を配置し、電流源に流す電流値にもとづいて、オフセット補正電圧を生成して、オフセット電圧を補正していた。
しかし、オフセット補正電圧は、温度特性を持つため、温度変化に応じてオフセット補正電圧も変化してしまい、高精度にオフセット電圧を補正することが困難であった。
本発明はこのような点に鑑みてなされたものであり、温度ドリフトを抑制して高精度のオフセット電圧の補正を可能にしたオフセット補正回路およびトランスコンダクタンス比例電流生成回路を提供することを目的とする。
本発明はこのような点に鑑みてなされたものであり、温度ドリフトを抑制して高精度のオフセット電圧の補正を可能にしたオフセット補正回路およびトランスコンダクタンス比例電流生成回路を提供することを目的とする。
上記課題を解決するために、オフセット補正回路が提供される。オフセット補正回路は、オペアンプ回路、オフセット補正用電流源、オフセット補正用スイッチおよびトランスコンダクタンス比例電流生成回路を有する。
オペアンプ回路は、入力電圧の差を増幅する差動対トランジスタと、差動対トランジスタに接続する能動負荷トランジスタとを含む第１の増幅回路と、第１の増幅回路の出力電圧を増幅する第２の増幅回路とを備える。オフセット補正用電流源は、能動負荷トランジスタに並列に接続され、差動対トランジスタに流れる電流をトランスコンダクタンス比例電流にもとづき調整して、オフセット電圧を補正する。オフセット補正用スイッチは、オフセット補正用電流源の駆動状態を切り替える。トランスコンダクタンス比例電流生成回路は、差動対トランジスタのトランスコンダクタンスに比例して、オフセット電圧を補正するためのオフセット補正電圧の温度ドリフトを補償するためのトランスコンダクタンス比例電流を生成する。
また、トランスコンダクタンスに比例する電流を生成するトランスコンダクタンス比例電流生成回路が提供される。トランスコンダクタンス比例電流生成回路は、電流源、抵抗、第１〜第３のＰＭＯＳトランジスタおよび第１〜第３のＮＭＯＳトランジスタを有する。
電流源は、温度に対して電流値が安定した第１の電流を流す。抵抗は、温度に対して抵抗値が安定した抵抗素子である。第１のＰＭＯＳトランジスタは、ゲートとドレインが抵抗に接続して、第１の電流が流れる。第２のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタとゲートが共通で、第１の電流が流れる。第１のＮＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのドレインに、ゲートとドレインが接続し、ソースが接地する。第２のＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタとゲートが共通で、ソースが接地し、第１の電流が流れる。第３のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタのゲート電圧よりも抵抗の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流が流れる。第３のＮＭＯＳトランジスタは、ダイオード接続して、第２の電流から第１の電流を減算したトランスコンダクタンス比例電流が流れる。
温度ドリフトを抑制して、高精度のオフセット電圧の補正を行うことが可能になる。
以下、実施の形態について図面を参照して説明する。
図１（ａ）はオフセット補正回路の構成例を示す図である。オフセット補正回路１０は、オペアンプ回路１１、オフセット補正用電流源１２、オフセット補正用スイッチ１３およびトランスコンダクタンス比例電流生成回路１４を有する。
図１（ａ）はオフセット補正回路の構成例を示す図である。オフセット補正回路１０は、オペアンプ回路１１、オフセット補正用電流源１２、オフセット補正用スイッチ１３およびトランスコンダクタンス比例電流生成回路１４を有する。
オペアンプ回路１１は、第１の増幅回路１１ａと、第２の増幅回路１１ｂを含む。第１の増幅回路１１ａは、入力電圧の差を増幅する差動対トランジスタと、差動対トランジスタに接続する能動負荷トランジスタとを含む。第２の増幅回路１１ｂは、第１の増幅回路１１ａの出力電圧を増幅する。
オフセット補正用電流源１２は、能動負荷トランジスタに並列に接続され、差動対トランジスタに流れる電流を調整して、オフセット電圧を補正する。オフセット補正用スイッチ１３は、オフセット補正用電流源１２の駆動状態を切り替える。
トランスコンダクタンス比例電流生成回路１４は、トランスコンダクタンスに比例し、オフセット電圧を補正するためのオフセット補正電圧の温度ドリフトを補償するためのトランスコンダクタンス比例電流を生成する。
図１（ｂ）はオフセット補正電圧と温度との関係を示す図である。縦軸はオフセット補正電圧、横軸は温度である。オフセット補正回路１０は、オフセット補正用電流源１２の電流をトランスコンダクタンス比例電流生成回路１４によって生成することで、温度に依存するパラメータを含まないオフセット補正電圧を生成する。
このため、オフセット補正用電流源１２で調整される電流（トランスコンダクタンス比例電流）が正のときのオフセット補正電圧ΔＶｏ１は、温度変化に対して変化せずフラットになる。
同様に、オフセット補正用電流源１２で調整される電流が負のときのオフセット補正電圧ΔＶｏ２も、温度変化に対して変化せずフラットになる。このように、温度ドリフトが抑制されるので、高精度のオフセット電圧の補正を行うことが可能になる。
次に本発明の技術の詳細を説明する前に、解決すべき課題について図２、図３を用いて説明する。まず、入力電圧と出力電圧とが等しくなるように動作するボルテージフォロワを用いて、オフセット電圧の発生原因について説明する。
図２はボルテージフォロワの構成例を示す図である。ボルテージフォロワ１１０は、ＰＭＯＳ（P−Channel Metal-Oxide Semiconductor）トランジスタＭ３１〜Ｍ３３、Ｍ３６およびＮＭＯＳ（N−Channel MOS）トランジスタＭ３４、Ｍ３５、Ｍ３７を含む。
回路素子の接続関係について、電源端子ＶＤＤは、ＰＭＯＳトランジスタＭ３１のソースと、ＰＭＯＳトランジスタＭ３６のソースと接続する。バイアス端子Ｂｉａｓは、ＰＭＯＳトランジスタＭ３１のゲートと、ＰＭＯＳトランジスタＭ３６のゲートと接続する。
ＰＭＯＳトランジスタＭ３１のドレインは、ＰＭＯＳトランジスタＭ３２のソースと、ＰＭＯＳトランジスタＭ３３のソースと接続する。入力端子Ｖｉｎは、ＰＭＯＳトランジスタＭ３３のゲートに接続する。
出力端子Ｖｏｕｔは、ＰＭＯＳトランジスタＭ３６のドレイン、ＮＭＯＳトランジスタＭ３７のドレインおよびＰＭＯＳトランジスタＭ３２のゲートに接続する。ＰＭＯＳトランジスタＭ３２のドレインは、ＮＭＯＳトランジスタＭ３４のドレイン、ＮＭＯＳトランジスタＭ３４のゲートおよびＮＭＯＳトランジスタＭ３５のゲートに接続する。
ＰＭＯＳトランジスタＭ３３のドレインは、ＮＭＯＳトランジスタＭ３５のドレインと、ＮＭＯＳトランジスタＭ３７のゲートと接続する。ＮＭＯＳトランジスタＭ３４、Ｍ３５、Ｍ３７のソースは、グランド（以下、ＧＮＤと表記）に接続する。
次にオフセット電圧について説明する。オフセット電圧は、差動対トランジスタを形成する互いのトランジスタの電流駆動能力の不均衡によって生じるものである。また、飽和領域において、トランジスタを流れる電流（ドレイン電流）Ｉｄは、以下の式（１）で算出される。
Ｉｄ＝（１／２）・μ・Ｃｏｘ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）2・・・（１）
μは半導体中の電子の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ／Ｌはアスペクト比、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。なお、Ｗはゲート幅（チャネル幅）、Ｌはゲート長（チャネル長）である。
μは半導体中の電子の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ／Ｌはアスペクト比、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。なお、Ｗはゲート幅（チャネル幅）、Ｌはゲート長（チャネル長）である。
式（１）に示すように、トランジスタの電流算出式は、複数のパラメータを含むので、どのパラメータの差異によっても流れる電流に違いが生じてオフセット電圧が発生するといえる。ただし、これらパラメータの中でも特に、閾値電圧（ドレイン電流が流れ始めるゲート・ソース間電圧）の差異がオフセット電圧の発生要因に大きく影響を与えるものである。
差動対トランジスタを形成するトランジスタそれぞれの閾値電圧が異なれば、互いのトランジスタを流れる電流も異なるので電流駆動能力に不均衡が生じ、オフセット電圧が発生することになる。
次にボルテージフォロワ１１０におけるオフセット電圧の発生プロセスについて説明する。ボルテージフォロワ１１０の差動対を構成するＰＭＯＳトランジスタＭ３２、Ｍ３３に対して、製造ばらつきにより閾値電圧に差があるとする。
この例では、ＰＭＯＳトランジスタＭ３３の閾値電圧をＶｔｈ０、ＰＭＯＳトランジスタＭ３２の閾値電圧をＶｔｈ０＋ΔＶｔｈとする。また、ＰＭＯＳトランジスタＭ３３のゲート電圧（Ｖｉ）と、出力電圧Ｖｏとが等しいとする。
ここで、ＰＭＯＳトランジスタＭ３３のオーバドライブ電圧をＶｏｖ(M33)とし、ＰＭＯＳトランジスタＭ３２のオーバドライブ電圧をＶｏｖ(M32)とする。このとき、｜Ｖｏｖ(M33)｜＞｜Ｖｏｖ(M32)｜となる。なお、オーバドライブ電圧Ｖｏｖは、Ｖｏｖ＝Ｖｇｓ−Ｖｔｈである。
｜Ｖｏｖ(M33)｜＞｜Ｖｏｖ(M32)｜であるから、ＰＭＯＳトランジスタＭ３２を流れる電流Ｉ(M32)と、ＰＭＯＳトランジスタＭ３３を流れる電流Ｉ(M33)との関係は、Ｉ(M33)＞Ｉ(M32)となる。
一方、ＰＭＯＳトランジスタＭ３２に縦続接続しているＮＭＯＳトランジスタＭ３４は、ダイオード接続（ドレインとゲートとが接続）しているトランジスタなので、ＰＭＯＳトランジスタＭ３２を流れる電流Ｉ(M32)は、ＮＭＯＳトランジスタＭ３４にも流れる。
すなわち、ＰＭＯＳトランジスタＭ３２を流れる電流Ｉ(M32)と、ＮＭＯＳトランジスタＭ３４を流れる電流Ｉ(M34)とは等しい（Ｉ(M32)＝Ｉ(M34)）。
また、ＮＭＯＳトランジスタＭ３４、Ｍ３５のゲートは同電位であり、ＮＭＯＳトランジスタＭ３４、Ｍ３５のソースは同電位のため、ＮＭＯＳトランジスタＭ３４、Ｍ３５双方のゲート・ソース間電圧Ｖｇｓが等しく、ＮＭＯＳトランジスタＭ３４、Ｍ３５には等しい電流が流れる。
また、ＮＭＯＳトランジスタＭ３４、Ｍ３５のゲートは同電位であり、ＮＭＯＳトランジスタＭ３４、Ｍ３５のソースは同電位のため、ＮＭＯＳトランジスタＭ３４、Ｍ３５双方のゲート・ソース間電圧Ｖｇｓが等しく、ＮＭＯＳトランジスタＭ３４、Ｍ３５には等しい電流が流れる。
すなわち、ＮＭＯＳトランジスタＭ３４を流れる電流Ｉ(M34)と、ＮＭＯＳトランジスタＭ３５を流れる電流Ｉ(M35)とは等しくなるから（Ｉ(M34)＝Ｉ(M35)）、Ｉ(M32)＝Ｉ(M34)＝Ｉ(M35)となる。よって、Ｉ(M33)＞Ｉ(M32)であるから、Ｉ(M33)＞Ｉ(M35)となる。
したがって、図２中のノードＸは、流れ出る電流よりも流れ込む電流の方が多いため、電圧が上昇する。ノードＸの電圧が上昇すると、ＮＭＯＳトランジスタＭ３７のゲート電圧が上昇するので、ＮＭＯＳトランジスタＭ３７に流れる電流Ｉ(M37)は増加する。
また、ＰＭＯＳトランジスタＭ３６は定電流源として動作している。このため、ＮＭＯＳトランジスタＭ３７に流れる電流Ｉ(M37)が増加することで、出力端子Ｖｏｕｔが接続しているノードＸ１は、流れ込む電流よりも流れ出る電流の方が多くなる。これにより、出力端子Ｖｏｕｔからの出力電圧Ｖｏは低下する。
そして、出力電圧Ｖｏが低下することで、ＰＭＯＳトランジスタＭ３２のゲート電圧は低下し、ＰＭＯＳトランジスタＭ３２を流れる電流Ｉ(M32)が増加する。電流Ｉ(M32)が増加して、Ｉ(M32)＝Ｉ(M33)となったとき、ノードＸの電流収支が０となり、電位が安定することになる。
このとき、ＰＭＯＳトランジスタＭ３２のオーバドライブ電圧Ｖｏｖ(M32)と、ＰＭＯＳトランジスタＭ３３のオーバドライブ電圧Ｖｏｖ(M33)とが等しく、ＰＭＯＳトランジスタＭ３２の閾値電圧の方が、ＰＭＯＳトランジスタＭ３３の閾値電圧よりもΔＶｔｈだけ大きい。
このため、ＰＭＯＳトランジスタＭ３２のゲート電圧（Ｖｏ）は、入力電圧ＶｉよりもΔＶｔｈだけ低い電圧となり、負のオフセット電圧が発生することになる。
以上説明したように、ボルテージフォロアや増幅回路等に使用されるオペアンプ回路では、オフセット電圧が発生する。このため、オフセット電圧の低減化を図って、出力電圧の誤差を小さくすることが望ましい。
以上説明したように、ボルテージフォロアや増幅回路等に使用されるオペアンプ回路では、オフセット電圧が発生する。このため、オフセット電圧の低減化を図って、出力電圧の誤差を小さくすることが望ましい。
次にオフセット電圧を補正するための電流源が接続されたオフセット補正回路について説明する。オフセット電圧を補正する場合、能動負荷に対して並列に電流源を接続するオフセット補正回路の構成が一般的に用いられている。
図３はオフセット補正回路の構成例を示す図である。オフセット補正回路１００は、ボルテージフォロワに対して、オフセット電圧を補正する回路構成になっている。オフセット補正回路１００は、入力段となる差動増幅回路１０１ａと、出力段となるソース接地回路１０１ｂとを含む２ステージ（２段増幅）の回路であり、さらに駆動すべき電流源を選択するためのオフセット補正用スイッチ１３０およびオフセット補正用電流源１２０を備えている。
差動増幅回路１０１ａは、ＰＭＯＳトランジスタＭ１〜Ｍ３およびＮＭＯＳトランジスタＭ１３、Ｍ１４を含む。ソース接地回路１０１ｂは、ＰＭＯＳトランジスタＭ１８と、ＮＭＯＳトランジスタＭ１９を含む。
オフセット補正用スイッチ１３０は、ＮＭＯＳトランジスタＭ４〜Ｍ９を含み、オフセット補正用電流源１２０は、電流源Ｉ１〜Ｉ６を含む。
回路素子の接続関係について、電源端子ＶＤＤは、ＰＭＯＳトランジスタＭ１のソースと、ＰＭＯＳトランジスタＭ１８のソースと接続する。バイアス端子Ｂｉａｓは、ＰＭＯＳトランジスタＭ１のゲートと、ＰＭＯＳトランジスタＭ１８のゲートと接続する。
回路素子の接続関係について、電源端子ＶＤＤは、ＰＭＯＳトランジスタＭ１のソースと、ＰＭＯＳトランジスタＭ１８のソースと接続する。バイアス端子Ｂｉａｓは、ＰＭＯＳトランジスタＭ１のゲートと、ＰＭＯＳトランジスタＭ１８のゲートと接続する。
ＰＭＯＳトランジスタＭ１のドレインは、ＰＭＯＳトランジスタＭ２のソースと、ＰＭＯＳトランジスタＭ３のソースと接続する。入力端子Ｖｉｎは、ＰＭＯＳトランジスタＭ３のゲートに接続する。
出力端子Ｖｏｕｔは、ＰＭＯＳトランジスタＭ１８のドレイン、ＮＭＯＳトランジスタＭ１９のドレインおよびＰＭＯＳトランジスタＭ２のゲートに接続し、ＮＭＯＳトランジスタＭ１９のソースは、ＧＮＤに接続する。
ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ１３のドレイン、ＮＭＯＳトランジスタＭ１３のゲート、ＮＭＯＳトランジスタＭ１４のゲートおよびＮＭＯＳトランジスタＭ４〜Ｍ６の各ドレインに接続する。
ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ１４のドレイン、ＮＭＯＳトランジスタＭ１９のゲートおよびＮＭＯＳトランジスタＭ７〜Ｍ９の各ドレインに接続する。トランジスタＭ１３、Ｍ１４のソースは、ＧＮＤに接続する。
電流源Ｉ１の入力端は、ＮＭＯＳトランジスタＭ４のソースに接続し、電流源Ｉ２の入力端は、ＮＭＯＳトランジスタＭ５のソースに接続し、電流源Ｉ３の入力端は、ＮＭＯＳトランジスタＭ６のソースに接続する。
電流源Ｉ４の入力端は、ＮＭＯＳトランジスタＭ７のソースに接続し、電流源Ｉ５の入力端は、ＮＭＯＳトランジスタＭ８のソースに接続し、電流源Ｉ６の入力端は、ＮＭＯＳトランジスタＭ９のソースに接続する。
スイッチ端子ＳＷ１〜ＳＷ３はそれぞれ、ＮＭＯＳトランジスタＭ４〜Ｍ６の各ゲートに接続し、スイッチ端子ＳＷ４〜ＳＷ６はそれぞれ、ＮＭＯＳトランジスタＭ７〜Ｍ９のゲートに接続する。電流源Ｉ１〜Ｉ６の出力端は、ＧＮＤに接続する。
ここで、オフセット補正回路１００におけるオフセット電圧の発生プロセスについて簡潔に説明する。差動対を形成する左右のＰＭＯＳトランジスタＭ２、Ｍ３に特性ミスマッチがあると、ＰＭＯＳトランジスタＭ２を流れる電流Ｉ(M2)と、ＰＭＯＳトランジスタＭ３を流れる電流Ｉ(M3)とに不均衡が生じる。
一方、能動負荷であるＮＭＯＳトランジスタＭ１３、Ｍ１４は、ゲート・ソース間電圧Ｖｇｓが共通のため、ＮＭＯＳトランジスタＭ１３、Ｍ１４には同じ電流が流れようとする。
これによって、出力端子Ｖｏｕｔからの出力電圧が変化し、差動対ＰＭＯＳトランジスタＭ２、Ｍ３に出力電圧のフィードバックがかかり、電流Ｉ(M2)と、電流Ｉ(M3)との不均衡を解消するよう、差動対ＰＭＯＳトランジスタＭ２、Ｍ３に印可される電圧に差が発生する。
そして、電流Ｉ(M2)と、電流Ｉ(M3)との不均衡が解消されたところで、回路系は安定する。このとき、差動対ＰＭＯＳトランジスタＭ２、Ｍ３に印可される各電圧の差がオフセット電圧となる。
なお、能動負荷のＮＭＯＳトランジスタＭ１３、Ｍ１４に特性ミスマッチがあっても同様にして、ＮＭＯＳトランジスタＭ１３、Ｍ１４それぞれを流れる電流にアンバランスが生じ、オフセット電圧は発生することになる。
このようなプロセスでオフセット電圧は発生するが、図３に示すオフセット補正回路１００では、オフセット電圧の発生要因である電流不均衡を外部から補正するために、オフセット補正用スイッチ１３０およびオフセット補正用電流源１２０が備えられている。
オフセット補正用スイッチ１３０およびオフセット補正用電流源１２０は、差動対ＰＭＯＳトランジスタＭ２、Ｍ３のＧＮＤ側に接続している能動負荷ＮＭＯＳトランジスタＭ１３、Ｍ１４に対して並列に、複数の電流源が配置された構成を有している。
この例では、左右３個ずつ電流源Ｉ１〜Ｉ６が配置されており、電流源Ｉ１〜Ｉ６の電流駆動を、ＮＭＯＳトランジスタＭ４〜Ｍ９のスイッチで切り替えられる構成となっている。
例えば、スイッチ端子ＳＷ１にＨレベル信号を入力すると、ＮＭＯＳトランジスタＭ４がオンして、ＮＭＯＳトランジスタＭ４につながる電流源Ｉ１から所定電流が流れる。また、スイッチ端子ＳＷ１にＬレベル信号を入力すると、ＮＭＯＳトランジスタＭ４はオフして、電流源Ｉ１の電流駆動は停止する。その他も同様である。
なお、オフセット電圧が負であり、出力電圧を上昇させたい場合は、能動負荷であるＮＭＯＳトランジスタＭ１３、Ｍ１４のダイオード接続されていない側（右側）に位置する電流源Ｉ４〜Ｉ６を駆動することになる。
逆に、オフセット電圧が正であり、出力電圧を低下させたい場合は、ＮＭＯＳトランジスタＭ１３、Ｍ１４のダイオード接続している側（左側）に位置する電流源Ｉ１〜Ｉ３を駆動することになる。
以下、オフセット電圧が負であり、出力電圧を上昇させる場合のオフセット電圧補正について説明する。なお、スイッチ端子ＳＷ４からＨレベル信号を入力して、ＮＭＯＳトランジスタＭ７をオンして、電流源Ｉ４のみを駆動するものとし、電流源Ｉ４の電流値をΔＩとする。
電流源Ｉ４が駆動することで、電流収支が０であった図３に示すノードＸの電圧は低下し、出力電圧Ｖｏ（ＰＭＯＳトランジスタＭ２のゲート電圧）は上昇する。ＰＭＯＳトランジスタＭ２のゲート電圧が上昇することで、ＰＭＯＳトランジスタＭ２のドレイン電流は減少する。
このとき、ＰＭＯＳトランジスタＭ２、Ｍ３に流れるトータルの電流は、ＰＭＯＳトランジスタＭ１から供給される電流Ｉａで一定のため、ＰＭＯＳトランジスタＭ２の電流Ｉ(M2)の減少分は、ＰＭＯＳトランジスタＭ３のドレイン電流Ｉ(M3)の増加分となる。
また、ＰＭＯＳトランジスタＭ３の電流Ｉ(M3)が増加するためには、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧Ｖｇｓが大きくなることになるが、ＰＭＯＳトランジスタＭ３のゲート電圧は固定のため、ＰＭＯＳトランジスタＭ３の電流Ｉ(M3)が増加するには、ＰＭＯＳトランジスタＭ３のソースであるノードＹの電圧が上昇することになる。
ここで、ＰＭＯＳトランジスタＭ２、Ｍ３のトランスコンダクタンスは等しく、これをｇｍｄとする。なお、トランスコンダクタンスとは、ゲート・ソース間電圧の変化に対するドレイン電流の変化の比率のことである（ｇｍｄ＝ΔＩ／ΔＶｇｓ）。
また、ＰＭＯＳトランジスタＭ２のゲート電圧の上昇分（出力電圧Ｖｏの上昇分）をΔＶｏとし、ノードＹの電圧上昇分をΔＶｙとする。
このとき、ＰＭＯＳトランジスタＭ２の電流Ｉ(M2)の電流増加分ΔＩ(M2)は、以下の式（２ａ）となり、ＰＭＯＳトランジスタＭ３の電流Ｉ(M3)の電流増加分ΔＩ(M3)は、以下の式（２ｂ）となる。
このとき、ＰＭＯＳトランジスタＭ２の電流Ｉ(M2)の電流増加分ΔＩ(M2)は、以下の式（２ａ）となり、ＰＭＯＳトランジスタＭ３の電流Ｉ(M3)の電流増加分ΔＩ(M3)は、以下の式（２ｂ）となる。
ΔＩ(M2)＝ｇｍｄ×ΔＶｙ−ｇｍｄ×ΔＶｏ・・・（２ａ）
ΔＩ(M3)＝ｇｍｄ×ΔＶｙ・・・（２ｂ）
また、ΔＩ(M2)とΔＩ(M3)のトータルは０なので、（ｇｍｄ×ΔＶｙ−ｇｍｄ×ΔＶｏ）＋（ｇｍｄ×ΔＶｙ）＝０となるから、ΔＶｙは式（３）と表せる。
ΔＩ(M3)＝ｇｍｄ×ΔＶｙ・・・（２ｂ）
また、ΔＩ(M2)とΔＩ(M3)のトータルは０なので、（ｇｍｄ×ΔＶｙ−ｇｍｄ×ΔＶｏ）＋（ｇｍｄ×ΔＶｙ）＝０となるから、ΔＶｙは式（３）と表せる。
ΔＶｙ＝ΔＶｏ／２・・・（３）
よって、式（３）を式（２ａ）、（２ｂ）に代入すると、ΔＩ(M2)とΔＩ(M3)は、以下の式（４ａ）、（４ｂ）となる。なお、式（４ａ）のΔＩ(M2)は、負になっているので減少することがわかる。
よって、式（３）を式（２ａ）、（２ｂ）に代入すると、ΔＩ(M2)とΔＩ(M3)は、以下の式（４ａ）、（４ｂ）となる。なお、式（４ａ）のΔＩ(M2)は、負になっているので減少することがわかる。
ΔＩ(M2)＝ｇｍｄ×ΔＶｙ−ｇｍｄ×ΔＶｏ＝ｇｍｄ×ΔＶｏ／２−ｇｍｄ×ΔＶｏ＝−ｇｍｄ×ΔＶｏ／２・・・（４ａ）
ΔＩ(M3)＝ｇｍｄ×ΔＶｙ＝ｇｍｄ×ΔＶｏ／２・・・（４ｂ）
したがって、ＰＭＯＳトランジスタＭ２を流れる電流Ｉ(M2)は、以下の式（５ａ）となり、ＰＭＯＳトランジスタＭ３を流れる電流Ｉ(M3)は、以下の式（５ｂ）となる。
ΔＩ(M3)＝ｇｍｄ×ΔＶｙ＝ｇｍｄ×ΔＶｏ／２・・・（４ｂ）
したがって、ＰＭＯＳトランジスタＭ２を流れる電流Ｉ(M2)は、以下の式（５ａ）となり、ＰＭＯＳトランジスタＭ３を流れる電流Ｉ(M3)は、以下の式（５ｂ）となる。
Ｉ(M2)＝Ｉａ−ｇｍｄ×ΔＶｏ／２・・・（５ａ）
Ｉ(M3)＝Ｉａ＋ｇｍｄ×ΔＶｏ／２・・・（５ｂ）
一方、Ｉ(M2)＝Ｉ(M13)＝Ｉ(M14)なので、ＮＭＯＳトランジスタＭ１４には、Ｉａ−ｇｍｄ×ΔＶｏ／２の電流が流れる。よって、ノードＸにキルヒホッフの電流則を適用すれば（流れ込む方向を＋とする）、以下の式（６）になって、
Ｉａ＋ｇｍｄ×ΔＶｏ／２−（Ｉａ−ｇｍｄ×ΔＶｏ／２）−ΔＩ＝０・・・（６）
式（６）から、オフセット補正電圧ΔＶｏは、以下の式（７）で表されることになる。
Ｉ(M3)＝Ｉａ＋ｇｍｄ×ΔＶｏ／２・・・（５ｂ）
一方、Ｉ(M2)＝Ｉ(M13)＝Ｉ(M14)なので、ＮＭＯＳトランジスタＭ１４には、Ｉａ−ｇｍｄ×ΔＶｏ／２の電流が流れる。よって、ノードＸにキルヒホッフの電流則を適用すれば（流れ込む方向を＋とする）、以下の式（６）になって、
Ｉａ＋ｇｍｄ×ΔＶｏ／２−（Ｉａ−ｇｍｄ×ΔＶｏ／２）−ΔＩ＝０・・・（６）
式（６）から、オフセット補正電圧ΔＶｏは、以下の式（７）で表されることになる。
ΔＶｏ＝ΔＩ／ｇｍｄ・・・（７）
なお、ｇｍｄは、差動対トランジスタ（ＰＭＯＳトランジスタＭ２、Ｍ３）のトランスコンダクタンス、ΔＩは、オフセット補正用電流源の電流値（この例では電流源Ｉ４の電流値）である。ここで、一般的にトランスコンダクタンスｇｍは、以下の式（８）で表される。
なお、ｇｍｄは、差動対トランジスタ（ＰＭＯＳトランジスタＭ２、Ｍ３）のトランスコンダクタンス、ΔＩは、オフセット補正用電流源の電流値（この例では電流源Ｉ４の電流値）である。ここで、一般的にトランスコンダクタンスｇｍは、以下の式（８）で表される。
μは半導体中の電子の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ／Ｌはアスペクト比、Ｉはドレイン電流である。なお、Ｗはゲート幅（チャネル幅）、Ｌはゲート長（チャネル長）である。
したがって、オフセット補正電圧ΔＶｏは、以下の式（９）で表される。
式（９）のように、オフセット補正電圧ΔＶｏは、能動負荷のトランジスタに接続する電流源の電流量ΔＩで制御することが可能である。そこで、図３に示すように、能動負荷の両側に複数の電流源を接続しておき、スイッチで電流量を調整できるようにして、例えば、工場出荷時にオフセット電圧が最小になるように、スイッチのオン／オフの組合せを決定している。
次に上述した特許文献１（特開平５−２９１８４５号公報）について説明する。特許文献１によれば、差動対に流れる電流に負の温度特性（温度が高くなると流れる電流が減少する特性）を持たせて、オフセット電圧の温度ドリフトを補償するとしている。これは以下の原理による。
ＭＯＳＦＥＴで構成する差動対を持つオペアンプのオフセット電圧ＶIoは、以下の式（１０）であらわされる。
式（１０）において、括弧内第２項（（ｇｍ1／ｇｍ2）×（Ｉ2／Ｉ1））の分子と分母は、各々温度特性が等しいことが期待されることから、全体として温度特性がキャンセルされると考えられる。
よって、式（１０）の温度に依存するパラメータは、ルートの中のＩ1とμとなる。移動度μは負の温度特性を持つため、電流Ｉ1、すなわち差動対に電流を供給する電流源の電流値に負の温度特性をもたせることでオフセット電圧の温度特性をキャンセルさせることが可能となる。
次に課題について説明する。図３に示したような、能動負荷に対して並列に電流源を接続するオフセット補正回路１００におけるオフセット補正電圧ΔＶｏは、上記のように式（９）で表せることを示した。
このオフセット補正電圧ΔＶｏの算出式において、ΔＩは、オフセット補正用電流源の電流値、Ｉは差動対ＭＯＳに流れる電流、μは差動対ＭＯＳの移動度である。
ΔＩおよびＩを温度不変にしても、移動度μが温度特性をもっているため、オフセット補正電圧ΔＶｏは、温度特性を持つことになり、補正後のオペアンプの出力電圧も温度特性を持ってしまい、温度変化に対して変動してしまうという問題がある。一方、上記の特許文献１では、オフセット電圧の温度特性を補償するとしているが、オフセット電圧自体を小さくする（補正する）ことの技術は記載されていない。
ΔＩおよびＩを温度不変にしても、移動度μが温度特性をもっているため、オフセット補正電圧ΔＶｏは、温度特性を持つことになり、補正後のオペアンプの出力電圧も温度特性を持ってしまい、温度変化に対して変動してしまうという問題がある。一方、上記の特許文献１では、オフセット電圧の温度特性を補償するとしているが、オフセット電圧自体を小さくする（補正する）ことの技術は記載されていない。
本発明はこのような点に鑑みてなされたものであり、温度ドリフトを抑制して高精度のオフセット電圧の補正を可能にしたオフセット補正回路およびトランスコンダクタンス比例電流生成回路を提供するものである。
次に本発明の技術を適用したオフセット補正回路について説明する。図４は本発明のオフセット補正回路の構成例を示す図である。オフセット補正回路１０は、オペアンプ回路を構成する第１の増幅回路１１ａおよび第２の増幅回路１１ｂと、オフセット補正用電流源１２と、オフセット補正用スイッチ１３と、トランスコンダクタンス比例電流生成回路１４とを備える。
第１の増幅回路１１ａは、入力段となる差動増幅回路である。第１の増幅回路１１ａは、入力電圧の差を増幅する差動対ＰＭＯＳトランジスタＭ２、Ｍ３と、ＰＭＯＳトランジスタＭ２、Ｍ３の電流源となるＰＭＯＳトランジスタＭ１と、ＰＭＯＳトランジスタＭ２、Ｍ３に接続する能動負荷ＮＭＯＳトランジスタＭ１３、Ｍ１４とを含む。
第２の増幅回路１１ｂは、出力段となるソース接地回路であり、能動負荷ＰＭＯＳトランジスタＭ１８と、増幅用ＮＭＯＳトランジスタＭ１９とを含む。
オフセット補正用スイッチ１３は、ＮＭＯＳトランジスタＭ４〜Ｍ９を含み、オフセット補正用電流源１２は、電流源としてＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７を含む。
オフセット補正用スイッチ１３は、ＮＭＯＳトランジスタＭ４〜Ｍ９を含み、オフセット補正用電流源１２は、電流源としてＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７を含む。
回路素子の接続関係について、電源端子ＶＤＤは、ＰＭＯＳトランジスタＭ１のソースと、ＰＭＯＳトランジスタＭ１８のソースと接続する。バイアス端子Ｂｉａｓは、ＰＭＯＳトランジスタＭ１のゲートと、ＰＭＯＳトランジスタＭ１８のゲートと接続する。
ＰＭＯＳトランジスタＭ１のドレインは、ＰＭＯＳトランジスタＭ２のソースと、ＰＭＯＳトランジスタＭ３のソースと接続する。入力端子Ｖｉｎ（−）は、ＰＭＯＳトランジスタＭ２のゲートに接続し、入力端子Ｖｉｎ（＋）は、ＰＭＯＳトランジスタＭ３のゲートに接続する。
出力端子Ｖｏｕｔは、ＰＭＯＳトランジスタＭ１８のドレインと、ＮＭＯＳトランジスタＭ１９のドレインと接続し、ＮＭＯＳトランジスタＭ１９のソースは、ＧＮＤに接続する。
ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ１３のドレイン、ＮＭＯＳトランジスタＭ１３のゲート、ＮＭＯＳトランジスタＭ１４のゲートおよびＮＭＯＳトランジスタＭ４〜Ｍ６の各ドレインに接続する。
ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ１４のドレイン、ＮＭＯＳトランジスタＭ１９のゲートおよびＮＭＯＳトランジスタＭ７〜Ｍ９の各ドレインに接続する。トランジスタＭ１３、Ｍ１４のソースは、ＧＮＤに接続する。
ＮＭＯＳトランジスタＭ１０のドレインは、ＮＭＯＳトランジスタＭ４のソースに接続し、ＮＭＯＳトランジスタＭ１１のドレインは、ＮＭＯＳトランジスタＭ５のソースに接続し、ＮＭＯＳトランジスタＭ１２のドレインは、ＮＭＯＳトランジスタＭ６のソースに接続する。
ＮＭＯＳトランジスタＭ１５のドレインは、ＮＭＯＳトランジスタＭ７のソースに接続し、ＮＭＯＳトランジスタＭ１６のドレインは、ＮＭＯＳトランジスタＭ８のソースに接続し、ＮＭＯＳトランジスタＭ１７のドレインは、ＮＭＯＳトランジスタＭ９のソースに接続する。
スイッチ端子ＳＷ１〜ＳＷ３はそれぞれ、ＮＭＯＳトランジスタＭ４〜Ｍ６の各ゲートに接続し、スイッチ端子ＳＷ４〜ＳＷ６はそれぞれ、ＮＭＯＳトランジスタＭ７〜Ｍ９のゲートに接続する。
ＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７の各ゲートは、トランスコンダクタンス比例電流生成回路１４の出力端に接続し、ＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７の各ソースは、ＧＮＤに接続する。なお、スイッチングによる電流源の選択動作は、図３と同様なので説明は省略する。
次にトランスコンダクタンス比例電流生成回路１４について詳しく説明する。図５はトランスコンダクタンス比例電流生成回路の構成例を示す図である。トランスコンダクタンス比例電流生成回路１４は、ＰＭＯＳトランジスタＭ２０〜Ｍ２２、ＮＭＯＳトランジスタＭ２３〜Ｍ２５、抵抗Ｒ１および電流源５を備える。
なお、ＰＭＯＳトランジスタＭ２０〜Ｍ２２は同一特性である。また、ＮＭＯＳトランジスタＭ２３、Ｍ２４は同一特性である。さらに、ＮＭＯＳトランジスタＭ２５は、オフセット補正用電流源１２のＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７と同一特性になるようにする。なお、同一特性とは、例えば、サイズが同一ということである。
なお、この例では差動対がＰＭＯＳトランジスタであるため、図５に示すような構成としているが、差動対がＮＭＯＳトランジスタとした場合は、各々のＭＯＳトランジスタの種類を逆にすることで対応可能である。
ここで、電流源５は、温度に対して電流値が安定した第１の電流（電流Ｉ０）を流す。抵抗Ｒ１は、温度に対して抵抗値が安定した抵抗素子である。ＰＭＯＳトランジスタＭ２０（第１のＰＭＯＳトランジスタ）は、ゲートとドレインが抵抗Ｒ１に接続して、電流Ｉ０が流れる。
ＰＭＯＳトランジスタＭ２１（第２のＰＭＯＳトランジスタ）は、ＰＭＯＳトランジスタＭ２０とゲートが共通で、電流Ｉ０が流れる。ＮＭＯＳトランジスタＭ２３（第１のＮＭＯＳトランジスタ）は、ＰＭＯＳトランジスタＭ２１のドレインに、ゲートとドレインが接続し、ソースが接地する。
ＮＭＯＳトランジスタＭ２４（第２のＮＭＯＳトランジスタ）は、ＮＭＯＳトランジスタＭ２３とゲートが共通で、ソースが接地し、電流Ｉ０が流れる。
ＰＭＯＳトランジスタＭ２２（第３のＰＭＯＳトランジスタ）は、ＰＭＯＳトランジスタＭ２０のゲート電圧よりも抵抗Ｒ１の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流（電流Ｉｄ）が流れる。ＮＭＯＳトランジスタＭ２５（第３のＮＭＯＳトランジスタ）は、ダイオード接続して、電流Ｉｄから電流Ｉ０を減算したトランスコンダクタンス比例電流ΔＩｇｍが流れる。
ＰＭＯＳトランジスタＭ２２（第３のＰＭＯＳトランジスタ）は、ＰＭＯＳトランジスタＭ２０のゲート電圧よりも抵抗Ｒ１の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流（電流Ｉｄ）が流れる。ＮＭＯＳトランジスタＭ２５（第３のＮＭＯＳトランジスタ）は、ダイオード接続して、電流Ｉｄから電流Ｉ０を減算したトランスコンダクタンス比例電流ΔＩｇｍが流れる。
回路素子の接続関係について、ＰＭＯＳトランジスタＭ２０のソースは、電源端子ＶＤＤ、ＰＭＯＳトランジスタＭ２１のソースおよびＰＭＯＳトランジスタＭ２２のソースに接続する。
ＰＭＯＳトランジスタＭ２０のゲートは、ＰＭＯＳトランジスタＭ２０のドレイン、ＰＭＯＳトランジスタＭ２１のゲートおよび抵抗Ｒ１の一端に接続する。抵抗Ｒ１の他端は、電流源５の入力端と、ＰＭＯＳトランジスタＭ２２のゲートと接続する。
ＰＭＯＳトランジスタＭ２１のドレインは、ＮＭＯＳトランジスタＭ２３のドレイン、ＮＭＯＳトランジスタＭ２３のゲートおよびＮＭＯＳトランジスタＭ２４のゲートに接続する。
ＰＭＯＳトランジスタＭ２２のドレインは、ＮＭＯＳトランジスタＭ２４のドレイン、ＮＭＯＳトランジスタＭ２５のドレイン、ＮＭＯＳトランジスタＭ２５のゲートおよび出力端子ＯＵＴに接続する。電流源５の出力端と、ＮＭＯＳトランジスタＭ２３〜Ｍ２５のソースはＧＮＤに接続する。
なお、出力端子ＯＵＴは、図４に示したＮＭＯＳトランジスタＭ１０〜Ｍ１２、Ｍ１５〜Ｍ１７（ＮＭＯＳトランジスタＭ２５とゲートが共通のデバイスに相当）の各ゲートに接続する。
ここで、ＰＭＯＳトランジスタＭ２０は、ダイオード接続し、抵抗Ｒ１を介して電流源５に接続される。抵抗Ｒ１は、温度に依存しない温度特性がフラットな抵抗であり、電流源５も温度特性がフラットであるとする（温度特性がフラットな抵抗および電流源については後述する）。
ＰＭＯＳトランジスタＭ２０はダイオード接続なので、電流源５に流れる電流Ｉ０が流れ、ゲートが共通のＰＭＯＳトランジスタＭ２１にも電流Ｉ０が流れる。
また、ＮＭＯＳトランジスタＭ２３もダイオード接続しているので、ＮＭＯＳトランジスタＭ２３にも電流Ｉ０が流れ、ゲートが共通のＮＭＯＳトランジスタＭ２４にも電流Ｉ０が流れる。
また、ＮＭＯＳトランジスタＭ２３もダイオード接続しているので、ＮＭＯＳトランジスタＭ２３にも電流Ｉ０が流れ、ゲートが共通のＮＭＯＳトランジスタＭ２４にも電流Ｉ０が流れる。
ＰＭＯＳトランジスタＭ２０、Ｍ２１のゲート・ソース間電圧をＶ１とすると、ＰＭＯＳトランジスタＭ２０、Ｍ２１のゲート電圧はＶＤＤ−Ｖ１となる。また、ＰＭＯＳトランジスタＭ２２のゲート電圧は、この電圧（ＶＤＤ−Ｖ１）よりも抵抗Ｒ１の電圧降下分低い電圧となるから、ＶＤＤ−（Ｖ１＋Ｉ０×Ｒ１）となる。
ＰＭＯＳトランジスタＭ２０、Ｍ２１のゲート電圧（ＶＤＤ−Ｖ１）に対して、ＰＭＯＳトランジスタＭ２２のゲート電圧は（Ｉ０×Ｒ１）だけ低い。
よって、ＰＭＯＳトランジスタＭ２２のトランスコンダクタンスをｇｍ２とすると、ＰＭＯＳトランジスタＭ２２に流れる電流は、電流Ｉ０に対してｇｍ２×Ｉ０×Ｒ１の分増加することになる。すなわち、ＰＭＯＳトランジスタＭ２２に流れる電流Ｉｄは、Ｉｄ＝Ｉ０＋ｇｍ２×Ｉ０×Ｒ１となる。
よって、ＰＭＯＳトランジスタＭ２２のトランスコンダクタンスをｇｍ２とすると、ＰＭＯＳトランジスタＭ２２に流れる電流は、電流Ｉ０に対してｇｍ２×Ｉ０×Ｒ１の分増加することになる。すなわち、ＰＭＯＳトランジスタＭ２２に流れる電流Ｉｄは、Ｉｄ＝Ｉ０＋ｇｍ２×Ｉ０×Ｒ１となる。
また、ＮＭＯＳトランジスタＭ２４には、電流Ｉ０が流れ込むため、ＮＭＯＳトランジスタＭ２５には、残りの（ｇｍ２×Ｉ０×Ｒ１）が流れることになる。したがって、ＮＭＯＳトランジスタＭ２５に流れる電流ΔＩｇｍは、ΔＩｇｍ＝（ｇｍ２×Ｉ０×Ｒ１）となる。
そして、ＮＭＯＳトランジスタＭ２５に流れる電流ΔＩｇｍ＝（ｇｍ２×Ｉ０×Ｒ１）を、オフセット補正電圧ΔＶｏの算出式（９）の電流パラメータΔＩとして使用する。このとき、オフセット補正電圧ΔＶｏは、以下の式（１１）となる。
なお、式（１１）において、ｇｍ２は、図５のＰＭＯＳトランジスタＭ２２のトランスコンダクタンス、ｇｍｄは、図４のＰＭＯＳトランジスタＭ２、Ｍ３のトランスコンダクタンス、Ｃｏｘ２は、ＰＭＯＳトランジスタＭ２２の単位面積あたりのゲート酸化膜容量、Ｃｏｘｄは、ＰＭＯＳトランジスタＭ２、Ｍ３の単位面積あたりのゲート酸化膜容量である。
また、Ｗ2は、ＰＭＯＳトランジスタＭ２２のゲート幅、Ｗdは、ＰＭＯＳトランジスタＭ２、Ｍ３のゲート幅であり、Ｌ2は、ＰＭＯＳトランジスタＭ２２のゲート長、Ｌdは、ＰＭＯＳトランジスタＭ２、Ｍ３のゲート長である。
式（１１）のように、オフセット補正電圧ΔＶｏの温度特性の原因だった移動度μのパラメータが消える。したがって、パラメータＩ、Ｉ０、Ｒ１の温度特性がフラットだとすると、ΔＶｏの温度特性もフラットになる。これにより、温度特性がフラットなオフセット補正電圧ΔＶｏが得られる。
なお、温度特性がフラットな抵抗Ｒ１としては、例えば、ＬＴＣ（Low Temperature Coefficient）抵抗素子、いわゆるＬＴＣ抵抗と称される低温度係数抵抗体を用いることができる。
ＬＴＣ抵抗は、一般的にはＭＯＳＦＥＴのゲート電極に利用するポリシリコンをゲート酸化膜以外の領域に形成することで、ポリシリコンを抵抗として用いるようにしたものである。なお、ポリシリコンに不純物を適宜挿入することで、高抵抗化を図ることができる。
また、温度特性がフラットな電流源としては、例えば、以下の図に示すような回路を電流源５に適用することができる。図６は温度特性がフラットな定電流発生回路の構成例を示す図である。
定電流発生回路５０は、ＰＭＯＳトランジスタＭ５１〜Ｍ５４、ＮＭＯＳトランジスタＭ５５、Ｍ５６、デプレッション型のＮＭＯＳトランジスタＭ６１〜Ｍ６３および抵抗Ｒ５１、Ｒ５２を備える。
回路素子の接続関係について、ＰＭＯＳトランジスタＭ５１のソースは、電源ＶＤＤと、ＰＭＯＳトランジスタＭ５２〜Ｍ５４のソースと接続する。ＰＭＯＳトランジスタＭ５１のゲートは、ＰＭＯＳトランジスタＭ５２のゲート、ＰＭＯＳトランジスタＭ５２のドレインおよびＮＭＯＳトランジスタＭ６２のドレインに接続する。
ＰＭＯＳトランジスタＭ５１のドレインは、ＮＭＯＳトランジスタＭ６１のドレイン、ＰＭＯＳトランジスタＭ５３のゲートおよびＰＭＯＳトランジスタＭ５４のゲートに接続する。
ＮＭＯＳトランジスタＭ６１のソースは、ＮＭＯＳトランジスタＭ６２のソースと、ＮＭＯＳトランジスタＭ６３のドレインと接続し、ＮＭＯＳトランジスタＭ６３のソースは、抵抗Ｒ５１の一端に接続する。
ＰＭＯＳトランジスタＭ５３のドレインは、ＮＭＯＳトランジスタＭ６２のゲートと、抵抗Ｒ５２の一端と接続する。ＰＭＯＳトランジスタＭ５４のドレインは、ＮＭＯＳトランジスタＭ５５のドレイン、ＮＭＯＳトランジスタＭ５５のゲートおよびＮＭＯＳトランジスタＭ５６のゲートに接続し、ＮＭＯＳトランジスタＭ５６のドレインは、図５に示した抵抗Ｒ１の一端に接続する。ＮＭＯＳトランジスタＭ６１、Ｍ６３のゲートと、抵抗Ｒ５１、Ｒ５２の他端と、ＮＭＯＳトランジスタＭ５５、Ｍ５６のソースとは、ＧＮＤに接続する。
上記の定電流発生回路５０は、デプレッション型のＮＭＯＳトランジスタＭ６１、Ｍ６２のゲート・ソース間電圧と抵抗Ｒ５２とから、温度特性がフラットな電流を出力する。
次にオフセット補正用電流源１２の重み付けについて説明する。図４に示したオフセット補正回路１０では、上述したように、スイッチ切替によって、電流源となるＮＭＯＳトランジスタを選択して所定の電流を流すようにしている。この場合、個々の電流源に対して、電流量の重み付けを行って、流すべき電流量を可変に設定できるようにする。
次にオフセット補正用電流源１２の重み付けについて説明する。図４に示したオフセット補正回路１０では、上述したように、スイッチ切替によって、電流源となるＮＭＯＳトランジスタを選択して所定の電流を流すようにしている。この場合、個々の電流源に対して、電流量の重み付けを行って、流すべき電流量を可変に設定できるようにする。
例えば、ＮＭＯＳトランジスタＭ１５〜Ｍ１７から流す電流比を１：２：４と重み付けする場合には、例えば、ＮＭＯＳトランジスタＭ１５〜Ｍ１７のサイズ比を１：２：４とする。これにより、電流量に重み付けがなされて、流すべき電流量を可変に設定することが可能になる。
または、同じサイズのトランジスタを用いて電流量の重み付けを行う場合には、例えば、以下の図に示すような回路構成にする。
図７は電流量の重み付けを行った場合のオフセット補正用電流源の構成例を示す図である。ＮＭＯＳトランジスタＭ１３、Ｍ１４の右側に位置する電流源から流す電流比を１：２：４と重み付けした場合の回路構成を示している。
図７は電流量の重み付けを行った場合のオフセット補正用電流源の構成例を示す図である。ＮＭＯＳトランジスタＭ１３、Ｍ１４の右側に位置する電流源から流す電流比を１：２：４と重み付けした場合の回路構成を示している。
なお、能動負荷の左側の電流源も、右側の電流源も構成は同じなので、図７では、能動負荷であるＮＭＯＳトランジスタＭ１３、Ｍ１４の右側に位置する電流源に対する重み付けの例のみを示している。
オフセット補正用スイッチ１３ａは、ＮＭＯＳトランジスタＭ７１〜Ｍ７７を含み、オフセット補正用電流源１２ａは、ＮＭＯＳトランジスタＭ８１〜Ｍ８７を含む。
ここで、ＮＭＯＳトランジスタＭ７１、Ｍ８１により、重み付けが１の場合のスイッチング制御にもとづく電流源が構成される。また、ＮＭＯＳトランジスタＭ７２、Ｍ７３、Ｍ８２、Ｍ８３により、重み付けが２の場合のスイッチング制御にもとづく電流源が構成される。さらに、ＮＭＯＳトランジスタＭ７４〜Ｍ７７、Ｍ８４〜Ｍ８７により、重み付けが４の場合のスイッチング制御にもとづく電流源が構成される。
ここで、ＮＭＯＳトランジスタＭ７１、Ｍ８１により、重み付けが１の場合のスイッチング制御にもとづく電流源が構成される。また、ＮＭＯＳトランジスタＭ７２、Ｍ７３、Ｍ８２、Ｍ８３により、重み付けが２の場合のスイッチング制御にもとづく電流源が構成される。さらに、ＮＭＯＳトランジスタＭ７４〜Ｍ７７、Ｍ８４〜Ｍ８７により、重み付けが４の場合のスイッチング制御にもとづく電流源が構成される。
オフセット補正用スイッチ１３ａおよびオフセット補正用電流源１２ａにおける回路素子の接続関係について説明する（その他の接続関係は上述したので説明は省略する）。ＮＭＯＳトランジスタＭ７１のドレインは、ＮＭＯＳトランジスタＭ７２〜Ｍ７７の各ドレイン、ＰＭＯＳトランジスタＭ３のドレイン、ＮＭＯＳトランジスタＭ１９のゲートおよびＮＭＯＳトランジスタＭ１４のドレインに接続する。
スイッチ端子ＳＷ４は、ＮＭＯＳトランジスタＭ７１のゲートに接続し、スイッチ端子ＳＷ５は、ＮＭＯＳトランジスタＭ７２、Ｍ７３のゲートに接続し、スイッチ端子ＳＷ６は、ＮＭＯＳトランジスタＭ７４〜Ｍ７７のゲートに接続する。
ＮＭＯＳトランジスタＭ７１のソースは、ＮＭＯＳトランジスタＭ８１のドレインに接続し、ＮＭＯＳトランジスタＭ７２のソースは、ＮＭＯＳトランジスタＭ８２のドレインに接続し、ＮＭＯＳトランジスタＭ７３のソースは、ＮＭＯＳトランジスタＭ８３のドレインに接続する。
ＮＭＯＳトランジスタＭ７４のソースは、ＮＭＯＳトランジスタＭ８４のドレインに接続し、ＮＭＯＳトランジスタＭ７５のソースは、ＮＭＯＳトランジスタＭ８５のドレインに接続する。ＮＭＯＳトランジスタＭ７６のソースは、ＮＭＯＳトランジスタＭ８６のドレインに接続し、ＮＭＯＳトランジスタＭ７７のソースは、ＮＭＯＳトランジスタＭ８７のドレインに接続する。
ＮＭＯＳトランジスタＭ８１〜Ｍ８７の各ゲートは、トランスコンダクタンス比例電流生成回路１４の出力端に接続し、ＮＭＯＳトランジスタＭ８１〜Ｍ８７の各ソースは、ＧＮＤに接続する。
上記のような構成にすることで、オフセット電圧補正用の電流の電流比を１：２：４と重み付けしたオフセット電圧補正を行うことが可能になる。
次に本発明の効果について説明する。図８、図９はオフセット補正電圧と温度との関係を示す図である。縦軸はオフセット補正電圧ΔＶｏ、横軸は温度である。図８のグラフｋ１は、図３に示したオフセット補正回路１００の場合を示し、図９のグラフｋ２は、図４に示した本発明のオフセット補正回路１０の場合を示している。
次に本発明の効果について説明する。図８、図９はオフセット補正電圧と温度との関係を示す図である。縦軸はオフセット補正電圧ΔＶｏ、横軸は温度である。図８のグラフｋ１は、図３に示したオフセット補正回路１００の場合を示し、図９のグラフｋ２は、図４に示した本発明のオフセット補正回路１０の場合を示している。
オフセット補正回路１００では、式（９）で示したように、オフセット補正電圧ΔＶｏに移動度μのパラメータが含まれる。移動度は負性温度特性を持つため、グラフｋ１に示されるように、オフセット補正用電流源の電流ΔＩが正の場合は、オフセット補正電圧ΔＶｏは増加し、オフセット補正用電流源の電流ΔＩが負の場合は、オフセット補正電圧ΔＶｏは減少する。すなわち、オフセット補正電圧ΔＶｏの絶対値は、温度と共に増加する。
これに対して、本発明のオフセット補正回路１０は、式（１１）で示したように、オフセット補正電圧ΔＶｏに移動度μのパラメータが含まれない。このため、グラフｋ２に示されるように、オフセット補正電圧ΔＶｏは、オフセット補正用電流源の電流ΔＩの正負にかかわらず、温度変化に対して変化せずフラットになる。
次にトランスコンダクタンス比例電流生成回路の変形例について説明する。図１０は、トランスコンダクタンス比例電流生成回路の他の構成例を示す図である。図１０に示すトランスコンダクタンス比例電流生成回路１４ａは、カスコードトランジスタとして、ＰＭＯＳトランジスタＭ２６（第６のＰＭＯＳトランジスタ）、Ｍ２７（第４のＰＭＯＳトランジスタ）、Ｍ２８（第５のＰＭＯＳトランジスタ）を追加した構成を有する。図５と異なる点は、ＰＭＯＳトランジスタＭ２６〜Ｍ２８を追加した点である。
ＰＭＯＳトランジスタＭ２６〜Ｍ２８周辺の回路素子の接続関係について、ＰＭＯＳトランジスタＭ２６のソースは、抵抗Ｒ１の他端およびＰＭＯＳトランジスタＭ２２のゲートに接続する。ＰＭＯＳトランジスタＭ２６のゲートは、ＰＭＯＳトランジスタＭ２６のドレイン、電流源５の入力端、ＰＭＯＳトランジスタＭ２７、Ｍ２８のゲートに接続する。
ＰＭＯＳトランジスタＭ２７のソースは、ＰＭＯＳトランジスタＭ２１のドレインに接続する。ＰＭＯＳトランジスタＭ２７のドレインは、ＮＭＯＳトランジスタＭ２３のドレイン、ＮＭＯＳトランジスタＭ２３のゲートおよびＮＭＯＳトランジスタＭ２４のゲートに接続する。
ＰＭＯＳトランジスタＭ２８のソースは、ＰＭＯＳトランジスタＭ２２のドレインに接続し、ＰＭＯＳトランジスタＭ２８のドレインは、ＮＭＯＳトランジスタＭ２４のドレイン、ＮＭＯＳトランジスタＭ２５のドレイン、ＮＭＯＳトランジスタＭ２５のゲートおよび出力端子ＯＵＴに接続する。
なお、ＰＭＯＳトランジスタＭ２６〜Ｍ２８は同一特性である。なお、同一特性とは、例えば、サイズが同一ということである。
ここで、３つのＰＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８は、ゲートを共通としており、ＰＭＯＳトランジスタＭ２６のソース電位とＰＭＯＳトランジスタＭ２７およびＭ２８のソースを同じ値になるように動作する。よって、ＰＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２のドレインの電位が同じ値になり、Ｍ２０、Ｍ２１、Ｍ２２の各々のドレイン−ソース間電圧が同じ値になる。これにより、ＰＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２の間でチャネル長変調効果による電流の不均衡の発生を防ぐ事が可能となる。
ここで、３つのＰＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８は、ゲートを共通としており、ＰＭＯＳトランジスタＭ２６のソース電位とＰＭＯＳトランジスタＭ２７およびＭ２８のソースを同じ値になるように動作する。よって、ＰＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２のドレインの電位が同じ値になり、Ｍ２０、Ｍ２１、Ｍ２２の各々のドレイン−ソース間電圧が同じ値になる。これにより、ＰＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２の間でチャネル長変調効果による電流の不均衡の発生を防ぐ事が可能となる。
以上説明したように、本発明のオフセット補正回路では、負性温度特性を持つ移動度のパラメータを含まない回路構成とした。これにより、温度ドリフトを抑制して、高精度のオフセット電圧の補正を行うことが可能になる。また、本発明は例えば、フォールデッドカスコードオペアンプにも適用可能である。
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
１０ オフセット補正回路
１１ オペアンプ回路
１１ａ 第１の増幅回路
１１ｂ 第２の増幅回路
１２ オフセット補正用電流源
１３ オフセット補正用スイッチ
１４ トランスコンダクタンス比例電流生成回路
ΔＶｏ１、ΔＶｏ２ オフセット補正電圧
１１ オペアンプ回路
１１ａ 第１の増幅回路
１１ｂ 第２の増幅回路
１２ オフセット補正用電流源
１３ オフセット補正用スイッチ
１４ トランスコンダクタンス比例電流生成回路
ΔＶｏ１、ΔＶｏ２ オフセット補正電圧
Claims (9)
- 入力電圧の差を増幅する差動対トランジスタと、前記差動対トランジスタに接続する能動負荷トランジスタとを含む第１の増幅回路と、前記第１の増幅回路の出力電圧を増幅する第２の増幅回路と、を備えるオペアンプ回路と、
前記能動負荷トランジスタに並列に接続され、前記差動対トランジスタに流れる電流をトランスコンダクタンス比例電流にもとづき調整して、オフセット電圧を補正するオフセット補正用電流源と、
前記オフセット補正用電流源の駆動状態を切り替えるオフセット補正用スイッチと、
前記差動対トランジスタのトランスコンダクタンスに比例して、前記オフセット電圧を補正するためのオフセット補正電圧の温度ドリフトを補償するための前記トランスコンダクタンス比例電流を生成するトランスコンダクタンス比例電流生成回路と、
を有することを特徴とするオフセット補正回路。 - 前記トランスコンダクタンス比例電流生成回路は、
温度に対して電流値が安定した第１の電流を流す電流源と、
温度に対して抵抗値が安定した抵抗と、
ゲートとドレインが前記抵抗に接続して、前記第１の電流が流れる第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタとゲートが共通で、前記第１の電流が流れる第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインに、ゲートとドレインが接続し、ソースが接地する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタとゲートが共通で、ソースが接地し、前記第１の電流が流れる第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート電圧よりも前記抵抗の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流が流れる第３のＰＭＯＳトランジスタと、
前記第２の電流のうち、前記第１の電流分は前記第２のＮＭＯＳトランジスタに流れ、前記第２の電流から前記第１の電流を減算した前記トランスコンダクタンス比例電流が流れる、ダイオード接続された第３のＮＭＯＳトランジスタと、
を備え、
前記第３のＮＭＯＳトランジスタとゲートが共通のデバイスに対して、前記第３のＰＭＯＳトランジスタのトランスコンダクタンスに比例した前記トランスコンダクタンス比例電流を流す、
ことを特徴とする請求項１記載のオフセット補正回路。 - 前記第１のＰＭＯＳトランジスタのソースは、電源、前記第２のＰＭＯＳトランジスタのソースおよび前記第３のＰＭＯＳトランジスタのソースに接続し、
前記第１のＰＭＯＳトランジスタのゲートは、前記第１のＰＭＯＳトランジスタのドレイン、前記第２のＰＭＯＳトランジスタのゲートおよび前記抵抗の一端に接続し、
前記抵抗の他端は、前記電流源の入力端と、前記第３のＰＭＯＳトランジスタのゲートと接続し、
前記第２のＰＭＯＳトランジスタのドレインは、前記第１のＮＭＯＳトランジスタのドレイン、前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートに接続し、
前記第３のＰＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのドレイン、前記第３のＮＭＯＳトランジスタのドレイン、前記第３のＮＭＯＳトランジスタのゲートおよび前記トランスコンダクタンス比例電流の出力端子に接続し、
前記電流源の出力端、前記第１、第２、第３のＮＭＯＳトランジスタのソースは、グランドに接続する、
ことを特徴とする請求項２記載のオフセット補正回路。 - 前記オフセット補正用電流源は、電流量が重み付けされた複数の電流源を有し、前記オフセット補正用スイッチのスイッチングにより、流すべき電流を可変設定することを特徴とする請求項１記載のオフセット補正回路。
- 前記第２のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのゲートおよびドレインとの間に、前記第２のＰＭＯＳトランジスタのドレインにソースが接続し、ドレインが前記第１のＮＭＯＳトランジスタのゲートおよびドレインと接続して、前記第１の電流が流れる第４のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインにソースが接続し、ゲートが前記第４のＰＭＯＳトランジスタのゲートと接続して、前記第２の電流が流れる第５のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートにソースが接続し、ゲートおよびドレインが前記第４のＰＭＯＳトランジスタのゲートに接続して、前記第１の電流を流す第６のＰＭＯＳトランジスタと、
をさらに備えたことを特徴とする請求項２ないし４のいずれかに記載のオフセット補正回路。 - トランスコンダクタンスに比例する電流を生成するトランスコンダクタンス比例電流生成回路において、
温度に対して電流値が安定した第１の電流を流す電流源と、
温度に対して抵抗値が安定した抵抗と、
ゲートとドレインが前記抵抗に接続して、前記第１の電流が流れる第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタとゲートが共通で、前記第１の電流が流れる第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインに、ゲートとドレインが接続し、ソースが接地する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタとゲートが共通で、ソースが接地し、前記第１の電流が流れる第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート電圧よりも前記抵抗の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流が流れる第３のＰＭＯＳトランジスタと、
前記第２の電流から前記第１の電流を減算したトランスコンダクタンス比例電流が流れる、ダイオード接続された第３のＮＭＯＳトランジスタと、
を備え、
前記第３のＮＭＯＳトランジスタとゲートが共通のデバイスに対して、前記第３のＰＭＯＳトランジスタのトランスコンダクタンスに比例した前記トランスコンダクタンス比例電流を流す、
ことを特徴とするトランスコンダクタンス比例電流生成回路。 - 前記第１のＰＭＯＳトランジスタのソースは、電源、前記第２のＰＭＯＳトランジスタのソースおよび前記第３のＰＭＯＳトランジスタのソースに接続し、
前記第１のＰＭＯＳトランジスタのゲートは、前記第１のＰＭＯＳトランジスタのドレイン、前記第２のＰＭＯＳトランジスタのゲートおよび前記抵抗の一端に接続し、
前記抵抗の他端は、前記電流源の入力端と、前記第３のＰＭＯＳトランジスタのゲートと接続し、
前記第２のＰＭＯＳトランジスタのドレインは、前記第１のＮＭＯＳトランジスタのドレイン、前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートに接続し、
前記第３のＰＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのドレイン、前記第３のＮＭＯＳトランジスタのドレイン、前記第３のＮＭＯＳトランジスタのゲートおよび前記トランスコンダクタンス比例電流の出力端子に接続し、
前記電流源の出力端、前記第１、第２、第３のＮＭＯＳトランジスタのソースは、グランドに接続する、
ことを特徴とする請求項６記載のトランスコンダクタンス比例電流生成回路。 - 前記第２のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのゲートおよびドレインとの間に、前記第２のＰＭＯＳトランジスタのドレインにソースが接続し、ドレインが前記第１のＮＭＯＳトランジスタのゲートおよびドレインと接続して、前記第１の電流が流れる第４のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインにソースが接続し、ゲートが前記第４のＰＭＯＳトランジスタのゲートと接続して、前記第２の電流が流れる第５のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートにソースが接続し、ゲートおよびドレインが前記第４のＰＭＯＳトランジスタのゲートに接続して、前記第１の電流を流す第６のＰＭＯＳトランジスタと、
をさらに備えたことを特徴とする請求項６または７に記載のトランスコンダクタンス比例電流生成回路。 - 入力電圧の差を増幅する差動対トランジスタと、前記差動対トランジスタに接続する能動負荷トランジスタとを含む第１の増幅回路と、前記第１の増幅回路の出力電圧を増幅する第２の増幅回路と、を備えるオペアンプ回路と、
前記能動負荷トランジスタに並列に接続され、前記差動対トランジスタに流れる電流を調整して、オフセット電圧を補正するオフセット補正用電流源と、
前記オフセット補正用電流源の駆動状態を切り替えるオフセット補正用スイッチと、
トランスコンダクタンスに比例して、前記オフセット電圧を補正するためのオフセット補正電圧の温度ドリフトを補償するためのトランスコンダクタンス比例電流を生成するトランスコンダクタンス比例電流生成回路と、
を備え、
前記トランスコンダクタンス比例電流生成回路は、
温度に対して電流値が安定した第１の電流を流す電流源と、
温度に対して抵抗値が安定した抵抗と、
ゲートとドレインが前記抵抗に接続して、前記第１の電流が流れる第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタとゲートが共通で、前記第１の電流が流れる第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインに、ゲートとドレインが接続し、ソースが接地する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタとゲートが共通で、ソースが接地し、前記第１の電流が流れる第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート電圧よりも前記抵抗の電圧降下分だけ低い電圧がゲートに印加されて、第２の電流が流れる第３のＰＭＯＳトランジスタと、
前記第２の電流のうち、前記第１の電流分は前記第２のＮＭＯＳトランジスタに流れ、前記第２の電流から前記第１の電流を減算した前記トランスコンダクタンス比例電流が流れる、ダイオード接続された第３のＮＭＯＳトランジスタと、
を備え、
前記第３のＮＭＯＳトランジスタとゲートが共通のデバイスに対して、前記第３のＰＭＯＳトランジスタのトランスコンダクタンスに比例した前記トランスコンダクタンス比例電流を流す、
ことを特徴とするオフセット補正回路。
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